DE60032199T2

DE60032199T2 - Verpackung auf Waferebene unter Verwendung einer Mikrokappe mit Vias

Info

Publication number: DE60032199T2
Application number: DE60032199T
Authority: DE
Inventors: Richard C. Menlo Park Ruby; Tracy E. Campbell Bell; Frank S. Cupertino Geefay; Yogesh M. San Jose Desai
Original assignee: Avago Technologies Wireless IP Singapore Pte Ltd
Current assignee: Avago Technologies International Sales Pte Ltd
Priority date: 1999-07-23
Filing date: 2000-06-28
Publication date: 2007-10-11
Anticipated expiration: 2020-06-29
Also published as: US6228675B1; EP1071126B1; JP2001068616A; EP1071126A3; JP4388210B2; EP1071126A2; DE60032199D1

Description

TECHNISCHES GEBIET
Die vorliegende Erfindung bezieht sich auf Packtechniken auf Waferebene, und genauer auf das Packen von Mikroeinrichtungen im Chipbereich auf Waferebene.
STAND DER TECHNIK
In der Vergangenheit ist eine Anzahl von Wafer-Wafer-Verbindungstechniken zum Verkapseln von Mikroeinrichtungen entwickelt worden. Die Techniken umfaßten anodisches Silizium-Glas-Bonden, Silizium-Silizium-Direktbonden („fusion bonding"), und Wafer-Wafer-Bonden mittels verschiedener intermediärer Materialien als dem eigentlichen Verbindungsmittel. Die Verbindung zu einer hermetisch abgedichteten Mikroeinrichtung wurde generell entweder unter dem Verbindungsmittel entlang eines der Wafer oder mit Dichtungen von der Grommet-Art um die Leiterdrähte durch den Wafer hergestellt.
In beiden Fällen traten häufig Unregelmäßigkeiten rund um die Verbindung auf, so daß eine zuverlässige hermetische Abdichtung des Waferpackage nicht gewährleistet werden konnte.
Ein relativ einfaches Verfahren, das einen nicht-elektrischen Vorgang zum hermetischen Packen von Mikroeinrichtungen bei niedrigen Temperaturen bereitstellt, wird seit langem gesucht. Idealerweise würden alle Dichtungen durch Verbindung von ebenen Flächen auf ebene Flächen ausgebildet, ohne Dichtungen, die von Leiterdrähten durchbrochen werden. Weiter würde das Idealverfahren Vorgänge umfassen, die standardisierte oder nahezu standardisierte Abläufe, die in einem chemischen Halbleiterlabor oder einer Halbleiterfertigungseinrichtung zugänglich sind, verwenden.
Ein Beispiel eines solchen Verkapselungsverfahrens wird im U.S. Patent mit der Nummer 5,448,014 von Kong et al gezeigt. Kong et al benötigen jedoch mehrschichtige Abstandhalter, um den Abstand zwischen den zwei Wafern anzupassen. Zusätzlich kann die offenbarte Verwendung von unterschiedlichen Materialien für die beiden Wafer wegen der unterschiedlichen thermischen Ausdehnungskoeffizienten der Materialien, wenn wie offenbart das Package unter Verwendung von Wärme hergestellt wird, möglicherweise zu unerwünschten Folgen führen. Weiter verwendet Kong et al metallisch leitende Durchkontakte, die Gallium und/oder Quecksilber umfassen, was Sperren gegen Diffusion erfordert. Aus WO 94/22168 ist ein Chipgehäuse mit Lötpunkten (Ball-Grid-Array-Package) zum Aufnehmen von Halbleitereinrichtungen bekannt. Das Package hat eine metallische Basis mit leitenden Durchkontakten, die sich durch in der Basis ausgebildete Löcher erstrecken.
In der Vergangenheit war es schwierig, elektrischen Kontakt zu den gekapselten Einrichtungen herzustellen, weil bestehende Verfahren keine Wafer-Wafer-Abdichtung bereitstellten, die es dem elektrischen Leiter ermöglichte, durch das Waferpackage selbst zu laufen, ohne Grommets oder Dichtungsringe in den Löchern um die Drähte zu verwenden. Die bisherigen Dichtungsringe waren, abgesehen davon, daß sie sehr klein und schwer zu handhaben waren, wegen eines Biegens der Leiterdrähte in der Dichtung, welches die Dichtung öffnen kann, anfällig für Lecks.
Weiter sind, mit der Miniaturisierung von Systemen, die Mikroeinrichtungen verwenden, kleine Packages auf Waferebene sehr erstrebenswert geworden. Dies bedeutete, daß ultra-dünne, oder Microcap-Waferpackages mit Durchkontakten das Ziel der Mikroeinrichtungsindustrie geworden sind.
Daher war die Fähigkeit, mit der Mikroeinrichtung im Inneren eines Package auf Waferebene Kontakt herzustellen, für viele Jahre ein signifikantes Problem.
OFFENBARUNG DER ERFINDUNG
Die vorliegende Erfindung gibt ein Microcap-Package auf Waferebene an, in dem eine Mikroeinrichtung mit Bondpads auf einem Basiswafer verbunden ist. Ein Umfangspad auf dem Basiswafer schließt die Bondpads und die Mikroeinrichtung ein. Ein Deckwafer wird verarbeitet, um Vertiefungen einer vorbestimmten Tiefe in dem Deckwafer auszubilden. Ein leitendes Material wird einteilig mit den Wänden der Vertiefungen in dem Deckwafer gefertigt. Der Deckwafer umfaßt Kontakte und eine Umfangs-Flachdichtung ("gasket"), die auf ihm ausgebildet sind, wobei die Kontakte geeignet sind, mit den Bondpads auf dem Basiswafer ausgerichtet zu werden, und die Flachdichtung zu dem Umfangspad auf dem Basiswafer paßt. Der Deckwafer wird dann auf den Basiswafer plaziert, um den Kontakt und die Flachdichtung mit den Pads zu verbinden und ein hermetisch abgedichtetes Volumen innerhalb der Umfangs-Flachdichtung auszubilden. Der Deckwafer wird abgetragen, um ein „Microcap" auszubilden. Im wesentlichen wird das Microcap bis unter die vorbestimmte Tiefe abgetragen, bis das leitende Material freigelegt ist, um leitende Durchkontakte durch den Deckwafer aus dem hermetisch abgedichteten Volumen heraus auszubilden. Diese Durchkontakt- Anordnung gewährleistet eine zuverlässige, gut leitende, hermetisch abgedichtete Verbindung in den Package auf Waferebene. Weiter erlaubt es dieses Verfahren, daß die Wafer dünner gefertigt werden, als vorher praktikabel war, weil es das Microcap vor Ort ausbildet und die Handhabung des fragilen Microcap während der Montage vermeidet.
Die vorliegende Erfindung sieht einen Microcap-Package auf Waferebene vor, in dem ein Deckwafer verarbeitet wird, um Vertiefungen einer vorbestimmten Tiefe in dem Deckwafer auszubilden. Ein Halbleiter-Dotiermittel wird in den Wänden mittels Diffusion durch eine Gasquelle, Flüssigkeitsquelle, oder feste Quelle aufgebracht, gefolgt von einer Schicht von Halbleitermaterial. Der Deckwafer wird wärmebehandelt (Annealing), um das Halbleiter-Dotiermittel in die Wände der Vertiefungen und in die Schicht aus Halbleitermaterial diffundieren zu lassen. Diese Durchkontakt-Anordnung gewährleistet eine zuverlässige, gut leitende, hermetisch abgedichtete Verbindung in den Package auf Waferebene.
Die vorliegende Erfindung sieht ein Microcap-Package auf Waferebene vor, in dem ein Deckwafer verarbeitet wird, um eine Anordnung von Vertiefungen einer vorbestimmten Tiefe in geringem Abstand voneinander in dem Deckwafer auszubilden. Die Vertiefungen werden angefüllt mit einem leitenden Halbleitermaterial, oder werden in ein solches geändert. Ein Fertigungsverfahren wird dann verwendet, um den Deckwafer bis unter die vorbestimmte Tiefe abzutragen, bis die Vertiefungen leitende Durchkontakte durch den Deckwafer werden. Äußere Bondpads werden auf dem Deckwafer über der Anordnung von Durchkontakten in der Form dieser Anordnung ausgebildet, um den Gesamtwiderstand der Kontakte zu verringern und ihre Konfiguration anzupassen.
Die vorliegende Erfindung gibt eine elektrische oder mechanische Mikroeinrichtung in einem Package auf Waferebene in Chip-Größenordnung an, das die Mikroeinrichtung hermetisch abdichtet, während es eine elektrische Verbindung durch einen der Wafer bereitstellt.
Weiter gibt die vorliegende Erfindung eine Einrichtung in einem Package auf Waferebene in Chip-Größenordnung an, die es erlaubt, eine elektrische Verbindung zu der Mikroeinrichtung durch den Wafer, der das Package selbst abdichtet, herzustellen.
Weiter gibt die vorliegende Erfindung eine Verkapselungstechnik auf Waferebene in Chip-Größenordnung an, die eine auf Waferebene ausgeführte Niedertemperatur-Stapelverarbeitung ("batch process") verwendet, die zu einer hermetischen Abdichtung führt und gewährleistet, daß Kontakt zu standardisierten Bondpads auf einem Deckwafer hergestellt werden können.
Weiter gibt die vorliegende Erfindung ein relativ einfaches Verfahren an, das zu einer hermetischen Dichtung für Mikroeinrichtungen führt, und das keine hohen elektrischen Spannungen oder Temperaturen erfordert.
Weiter gibt die vorliegende Erfindung ein Verfahren zur Herstellung eines Waferpackage an, das Verarbeitungsschritte und Ausrüstung verwendet, die, bezogen auf die Vorgänge und die Ausrüstung, die in einem typischen Halbleiterlabor oder einer typischen Halbleiterfertigungseinrichtung verwendet werden, zum Standard gehören oder beinahe zum Standard gehören.
Weiter gibt die vorliegende Erfindung ein Verfahren zur Herstellung eines Package auf Waferebene an, in dem sich eine Mikroeinrichtung, wie etwa ein Schaltkreis, in einem der Wafer oder in beiden Wafern befinden kann.
Die obigen und zusätzliche Vorteile der vorliegenden Erfindung werden für den Fachmann durch das Lesen der folgenden detaillierten Beschreibung zusammen mit den beigefügten Zeichnungen deutlich werden.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
1A zeigt einen Querschnitt von dem Microcap-Package auf Waferebene der vorliegenden Erfindung mit verschiedenen Halbleiter-Durchkontakten;
1B zeigt einen Querschnitt von dem Microcap-Package auf Waferebene entlang der Linie 1B-1B von 1A;
2A bis 2H zeigen die Verfahrensschritte zur Herstellung des Microcap-Package auf Waferebene der vorliegenden Erfindung;
3A bis 3C zeigen die Verfahrensschritte für ein alternatives Verfahren zur Herstellung eines leitenden Durchkontakts für den Microcap-Package auf Waferebene der vorliegenden Erfindung;
4 zeigt den Microcap-Package auf Waferebene der vorliegenden Erfindung nach einer alternativen Verarbeitung zur Unterbringung einer großen Halbleitereinrichtung; und
5 zeigt den Microcap-Package auf Waferebene der vorliegenden Erfindung, wobei sie alternative Orte für einen integralen integrierten Schaltkreis zeigt.
BESTE ART, DIE ERFINDUNG AUSZUFÜHREN
Betrachtet man nun 1A, wird darin ein Querschnitt eines Microcap-Package auf Waferebene 10 gezeigt, der einen Basiswafer 12 umfaßt. Der Basiswafer 12 hat eine zugehörige Mikroeinrichtung bzw. Mikrobauteil 14, wie etwa eine aktive Einrichtung, wie einen Schaltkreis, oder eine passive Vorrichtung, wie einen Sensor. Die Mikroeinrichtung 14 ist mit Bondpads 16 und 18 durch leitende Anschlüsse (nicht gezeigt), die auch an dem Basiswafer 12 angebracht sind, elektrisch verbunden. Um den Rand des Basiswafers 12 liegt ein Umfangspad 20, das zur gleichen Zeit wie die Bondpads 16 und 18 aufgebracht werden kann und von der selben Stärke sein kann.
Eine Umfangspad-Dichtung, oder Flachdichtung, 22 erstreckt sich zwischen einem Deckwafer 24 und dem Umfangspad 20 auf dem Basiswafer 12 und ist kaltgeschweißt mit dem Umfangspad 20 verbunden, um ein hermetisch abgedichtetes Volumen 25 um die Mikroeinrichtung 14 bereitzustellen. Der Deckwafer 24 kann aus einem elektrisch nicht leitfähigen Material oder einem Halbleitermaterial mit hohem spezifischem Widerstand, wie etwa einem Siliziumeinkristall, gefertigt werden. Vorzugsweise werden jedoch sowohl der Basiswafer 12 wie der Deckwafer 24 aus dem selben Material gefertigt, um Schwierigkeiten durch unterschiedliche thermische Ausdehnung zu vermeiden.
Der Deckwafer 24 umfaßt leitende Durchkontakte 26 und 28, die in ihm bereitgestellt werden. Der leitende Durchkontakt 26 ist ein einzelner leitender Durchkontakt, und der leitende Durchkontakt 28 besteht aus einer Anordnung von kleineren leitenden Durchkontakten. In 1A beträgt die Anzahl der Durchkontakte 28 vier, aber es versteht sich, daß die Anzahl, abhängig von der Leitfähigkeit, die für den leitenden Durchkontakt 28 angestrebt wird, mehr oder weniger betragen könnte.
Kontakte 30 und 32 werden auf den leitenden Durchkontakten 26 und 28 zur selben Zeit, zu der die Flachdichtung 22 ausgebildet wird, ausgebildet. Die Kontakte 30 und 32 werden mit den entsprechenden Bondpads 16 und 18 kaltgeschweißt verbunden, um die elektrischen Verbindungen zur Mikroeinrichtung 14 herzustellen. Bei der vorliegenden Erfindung liegen die elektrischen Verbindungen (nicht gezeigt) zwischen der Mikroeinrichtung 14 und ihren Bondpads, wie etwa den Bondpads 16 und 18, in dem hermetisch abgedichteten Volumen 25 und verlaufen nicht durch die Flachdichtung 22.
Der Deckwafer 24 ist weiter mit äußeren Bondpads 34 und 35 vorgesehen, die Leiter, oder Verbindungsleitungen 36 bzw. 38, mit sich verbunden haben, um das Microcap-Package auf Waferebene 10 und die Mikroeinrichtung 14 mit einem System, welches die Mikroeinrichtung verwendet (nicht gezeigt), zu verbinden.
Die Bondpads 16 und 18, das Umfangspad 20, und die Kontakte 30 und 32 bestehen in der gezeigten Ausführungsform aus Gold; andere Materialien können jedoch verwendet werden, ohne daß vom Schutzumfang der vorliegenden Erfindung abgewichen wird. Andere Materialien, die geeignet sind, miteinander verbunden zu werden, könnten beispielsweise verwendet werden, wie etwa Silizium, Indium, Aluminium, Kupfer, Silber, Legierungen aus diesen, und Verbindungen aus diesen.
Betrachtet man nun 1B, wird darin ein Querschnitt des Microcap-Package auf Waferebene 10 entlang der Linie 1B-1B von 1A gezeigt. Die leitenden Durchkontakte 28 werden als eine lineare Anordnung von vier leitenden Durchkontakten dargestellt, aber es versteht sich, daß jeder der einzelnen leitenden Durchkontakte in einer beliebigen geometrischen Anordnung plaziert werden kann. Ein diffundiertes Halbleiter-Dotiermittel 27 wird als Teil des leitenden Durchkontakts 26 gezeigt, und ein diffundiertes Halbleiter-Dotiermittel 29 wird als Teil der Mehrzahl von leitenden Durchkontakten, die den leitenden Durchkontakt 28 bilden, gezeigt. Die bevorzugten Halbleiter-Dotiermittel 27 und 29 bestehen aus Gruppe III und Gruppe V Elementen, wie etwa Phosphor oder Bor, aber andere Dotiermittel sind dem Fachmann wohl bekannt.
Während ihre Formen nicht gezeigt werden, versteht es sich, daß der Kontakt 30 und das äußere Bondpad 34 so konfiguriert werden, daß sie, um den leitenden Kontakt zu maximieren, mit dem Muster des Halbleiter-Dotiermittels 27 so weit wie möglich übereinstimmen. Ähnlich können der Kontakt 32 und das äußere Bondpad 35 generell so konfiguriert werden, daß sie mit der Form des leitenden Durchkontakts 26 übereinstimmen. Für die lineare Gruppe des leitenden Durchkontakts 28 wäre die Konfiguration ein längliches Rechteck.
Man betrachte nun 2A bis 2H, in denen die Verarbeitungsschritte zur Herstellung des Microcap-Package auf Waferebene 10, der in 1A und 1B gezeigt ist, dargestellt wird. Im folgenden werden für alle Komponenten, die in den verschiedenen Figuren identisch sind, die gleichen Bezeichnungen und Bezugszeichen verwendet.
2A zeigt den Deckwafer 24, der Vertiefungen 40 und 42 umfaßt, die so ausgebildet sind, daß sie Eingangsabschrägungen 44 bzw. 45 umfassen, die ein Teil der jeweiligen Wände bilden. Die Vertiefungen bzw. Töpfe 40 und 42 werden mittels herkömmlicher photolithographischer Verfahren und Ätzverfahren ausgebildet. Die Eingangsabschrägungen 44 und 45 helfen dabei, den oberen Teil der Vertiefungen 40 und 42 daran zu hindern, sich zuerst zu füllen und zu verschließen. Die Vertiefungen 42 werden als lineare Anordnung von vier Vertiefungen mit geringem Durchmesser dargestellt.
Vorzugsweise werden die Vertiefungen 40 und 42 in einem Zweischrittverfahren ausgebildet, das eine erste Kurzzeit-Naßätzung zum Erzeugen der Eingangsabschrägungen 44 und 45, gefolgt von einem Trockenätzvorgang zum Ausbilden der Vertiefungen 40 und 42, umfaßt. Nur zu illustrativen Zwecken hat der Deckwafer 24 eine anfängliche Stärke von mehr als 200 Mikrometern. Der Deckwafer 24 wird dann geätzt, um eine Vertiefung 40 auszubilden, die, zu illustrativen Zwecken, ungefähr 1 bis 50 Mikrometer im Durchmesser mißt und über 100 Mikrometer tief ist. Die Vertiefungen 42 messen, zur illustrativen Zwecken, ungefähr 1 bis 10 Mikrometer im Durchmesser und sind auch über 100 Mikrometer tief.
Herkömmliche Ätzverfahren, wie etwa ein Trockenätzverfahren, können verwendet werden. Ein solches Trockenätzverfahren ist ein Plasmaätzverfahren, das in Silizium-Tiefenätzung verwendet wird, um Kanäle und Durchkontakte mit großem Tiefen-Seiten-Verhältnis zu ätzen. Das Verfahren verwendet einen Vorgang des abwechselnden Ätzens und Aufbringens eines Polymeres auf den geätzten Wänden, so daß minimales Unterschneiden auftritt. Dieses Verfahren ermöglicht sehr tiefes Ätzen mit wenig Unterschneiden. Das Ziel ist es, eine genügend tiefe Ätzung zu erreichen, damit die Tiefe der Vertiefungen 40 und 42 die endgültige Stärke des Deckwafers 24 nach der Verarbeitung übersteigt. Die Verarbeitung umfaßt die Verringerung der Stärke des Deckwafers 24 auf der vertiefung-abgewandten Seite durch einen Vorgang wie Schleifen oder Läppen und Polieren, um die Vertiefungen 40 und 42 freizulegen. In dem vorliegenden Beispiel betrüge die endgültige Stärke weniger als 100 Mikrometer.
In 2B wird eine Sperrschicht 48, wie etwa eine Oxidschicht, über den freigelegten Oberflächen des Deckwafers 24 aufgebracht und von den Vertiefungen 40 und 42 und ihren jeweiligen Eingangsabschrägungen 44 und 45 weggeätzt. Alternativ kann die Sperrschicht 48 als eine Maske zur Ausbildung der Vertiefungen 40 und 42 verwendet werden.
In 2C wird ein Diffusionsschritt ausgeführt, um die diffundierten Halbleiter-Dotiermittel 27 bzw. 29 in die Wände 46 und 47 der jeweiligen Vertiefungen 40 und 42 einzuführen. Die Sperrschicht 48 verhindert die Diffusion der Halbleiter-Dotiermittel 27 und 29 in den Rest des Deckwafers 24. Das Material, das für den Deckwafer 24 verwendet wird, besteht generell aus sehr hoch-isolierendem Silizium, so daß ein Halbleiter-Dotiermittel den spezifischen Widerstand des Siliziums in den Wänden 46 bzw. 47 der Vertiefungen 40 und 42 verringert, und daher dessen Leitfähigkeit erhöht. Die Diffusion des Halbleiter-Dotiermittels kann aus einer Gasquelle, einer Flüssigkeitsquelle oder einer festen Quelle durchgeführt werden.
In 2D wird Füllmaterial 50 zum Füllen der Vertiefungen 40 und 42 aufgebracht. Das Füllmaterial 50 kann aus einem leitenden Material, wie etwa Gold, oder einem Isolator, wie etwa einem Niedertemperatur-Oxid („low-temperature oxide", LTO), oder einem Isolator, der Dotiermittel enthält, wie etwa Phosphorsilikat-Glas, oder einem Halbleitermaterial, wie etwa polykristallinem Silizium (Polysilizium) bestehen. Das Füllmaterial 50 wird generell mittels eines herkömmlichen Halbleiterablagerungsprozesses, wie etwa CVD („chemical vapor deposition"), Sputtern, Verdampfen, Elektroplattieren usw., aufgebracht. Diese Verfahren fertigen das Füllmaterial 50 einteilig mit den Wänden 46 und 47. Wenn das Füllmaterial 50 aus einem leitenden Metall besteht, kann es aus einem der Metalle bestehen, die zur Fertigung der Dichtungen verwendet werden, wie etwa Gold, Indium, Aluminium, Kupfer, Silber, und Legierungen aus diesen. Es versteht sich, daß manche leitende Metalle direkt aufgebracht werden können, und andere zusätzliche Verarbeitungsschritte benötigen können, um eine Verbindung zu erreichen. Zum Beispiel kann Aluminium direkt auf Silizium aufgebracht werden, während Kupfer eine Sperrschicht, wie etwa Wolfram, benötigt, um übermäßige Diffusion in das Silizium zu verhindern, was die leitenden Durchkontakte kurzschließen könnte. Und Gold würde, wie zuvor beschrieben, ein Bindematerial benötigen, um eine gute Verbindung auszubilden. Wenn das Füllmaterial 50 aufgebracht wird, lagert es sich auch auf der Sperrschicht 48 ab, während es die Vertiefungen 40 und 42 füllt. Nachdem die Vertiefungen 40 und 42 gefüllt sind, kann das überschüssige Füllmaterial 50 von der Oberfläche des Deckwafers 24 in dem selben Läppprozeß entfernt werden. Alternativ könnte, wenn chemisch-mechanisches Polieren für das Läppen verwendet wird, die Sperrschicht 48 einen Ätzstopp bereitstellen.
Ebenfalls in 2D wird, obwohl es für leitendes Metall unnötig ist, eine Hochtemperatur-Behandlung von bis zu 1250 Grad Celsius durchgeführt, damit die Halbleiter-Dotiermittel 27 und 29 weiter in die Wände 46 und 47 der Vertiefungen 40 und 42 diffundieren. Wenn das Füllmaterial 50 aus einem Halbleitermaterial, wie etwa Polysilizium, besteht, werden die Halbleiter-Dotiermittel 27 und 29 auch in das Halbleitermaterial diffundiert, um es leitend zu machen, und die Leitfähigkeit der leitenden Durchkontakte 26 und 28 weiter zu erhöhen.
In 2E wird eine leitende Keimschicht 52 mittels eines Sputter- oder Verdampfungsvorgangs auf der gesamten Vertiefungs-seitigen Oberfläche des Deckwafers 24 aufgebracht. In der besten Ausführungsform besteht die Keimschicht 52 aus Gold und sie wird in einer Abfolge, die mit einer sehr dünnen gesputterten Haftschicht (nicht gezeigt) beginnt, aufgebracht. Die Haftschicht besteht aus einem Material, das gut am Deckwafer 24 anhaftet, und an dem die Keimschicht 52 ebenfalls gut anhaftet. Metalle wie Chrom, Nickel-Chrom, Titan, oder eine Legierung aus diesen wird verwendet, wenn die Keimschicht 52 aus Gold und der Deckwafer 24 aus Silizium besteht. Die Haftschicht wird verwendet, weil Gold selbst nicht gut direkt an Silizium anhaftet. Dann wird Gold oben auf der Haftschicht aufgebracht, indem es auf eine Stärke von 2.000 bis 3.000 Angström (Å) im vorliegenden Beispiel gesputtert wird. Beide Schichten werden jedoch üblicherweise in einem einzigen Sputter- oder Verdampfungsarbeitsgang mittels herkömmlichem Fertigungsgerät abgelagert.
Eine Photoresistschicht 54 wird in einem herkömmlichen photolithographischen Verfahren aufgebracht, belichtet und entwickelt, um die Strukturöffnungen 56, die die Formen der Kontakte 30 und 32 und der Flachdichtung 22 definieren, auszubilden. Vorzugsweise wird dicke Photoresistlithographie verwendet, um die Struktur bzw. das Muster für die Ausbildung der Kontakte 30 und 32 und für die Flachdichtung 22 zu erzeugen. Normales Photoresist bildet relativ dünne Schichten, so daß eine dicke Photoresistschicht 54 mit hoher Viskosität erforderlich ist. Das dicke Photoresist 54, das zur Strukturierung der Kontakte 30 und 32 und der Flachdichtung 22 verwendet wird, muß mindestens so dick wie die endgültige Stärke der Kontakte 30 und 32 und der Flachdichtung 22 sein. Die Photoresistschicht 54 kann in mehreren Schichten aufgebracht werden, so daß die Stärke des Photoresist auf der Oberfläche des Deckwafers 24 gleichmäßiger ist.
2F zeigt den Deckwafer 24, nachdem er mittels der Keimschicht 52 als einer Elektrode elektroplattiert wurde. Das leitende Material der Kontakte 30 und 32 und der Flachdichtung 22 wird in den Strukturöffnungen 56 in der Photoresistschicht 54 auf der Keimschicht 52 aufgebracht. Die Photoresistschicht 54 wird mittels herkömmlicher Photoresist-Abstreifungstechniken entfernt. Die übrige Keimschicht 52 wird durch ein herkömmliches Ätzverfahren selektiv weggeätzt. Das selektive Ätzen erlaubt es der Keimschicht 48, zum Verbinden mit Offset-Kontakten (nicht gezeigt) konfiguriert zu werden. Wenn die Keimschicht 48 entfernt worden ist, werden die Kontakte 30 und 32 und die Flachdichtung 22 in der Höhe verkleinert und um die Stärke der Keimschicht 52, die entfernt wurde, abgetragen.
In 2G wird der Deckwafer 24 umgedreht und so ausgerichtet, er auf den Basiswafer 12 paßt. Der Basiswafer 12 wird mittels herkömmlicher photolithographischer Verfahren verarbeitet, um die Bondpads 16 und 18 und das Umfangspad 20 herzustellen. Kurz gesagt wird eine Haftschicht (nicht gezeigt) auf dem Basiswafer 12 aufgebracht, und ein leitendes Material wird durch Sputtern oder Verdampfen aufgebracht. Die Strukturierung wird durch Photolithographie hergestellt, das unerwünschte leitende Material wird weggeätzt, und das Photoresist wird entfernt. Ein anderer Ansatz ist, die Photolithographie durchzuführen, die Haftschicht und das leitende Material aufzubringen, und dann das Photoresist und das unerwünschte leitende Material zu entfernen, um die Kontakte 30 und 32 und die Flachdichtung 22 auszubilden. Der Basiswafer 12 umfaßt auch die an ihm befestigte Mikroeinrichtung 14, die mit den Bondpads 16 und 18 durch Kanäle oder Drähte (nicht gezeigt) elektrisch verbunden ist.
Der Basiswafer 12 und der Deckwafer 24 werden dann ausgerichtet. Die Kontakte 30 und 32 kontaktieren die Bondpads 16 bzw. 18 auf dem Basiswafer 12, während die Flachdichtung 22 das Umfangspad 20 kontaktiert.
Der Basiswafer 12 und der Deckwafer 24 werden dann bei Temperaturen von bis zu 350 Grad Celsius zusammengepreßt, bis eine Verbindung durch Kaltschweißen eintritt. Die Kontakte 30 und 32 werden mit ihren jeweiligen Bondpads 16 und 18 verschweißt. Zugleich werden die Flachdichtung 22 und das Umfangspad 20 zusammengeschweißt. Dies stellt das völlig hermetisch abgedichtete Volumen 25 für die Mikroeinrichtung 14 bereit.
In 2H wird, nachdem die hermetische Abdichtung beendet ist, der Deckwafer 24 mittels einer Technik des Wafer-Schleifens oder Wafer-Läppens und -Polierens abgetragen, um ein „Microcap" auszubilden, bis die Vertiefungen 40 und 42 geöffnet sind, und die leitenden Durchkontakte 26 und 28 sich ganz durch den Deckwafer 24 erstrecken. Äußere Bondpads 34 und 35 werden dann über den leitenden Durchkontakten 26 und 28, und in der gleichen Anordnung wie diese, ausgebildet. Beispielsweise wäre das äußere Bondpad 35 rechteckig, um die Gruppe von vier leitenden Durchkontakten, die den leitenden Durchkontakt 28 bilden, zu bedecken.
Das Microcap-Package auf Waferebene 10 ist dann bereit, in einem System, das eine Mikroeinrichtung verwendet (nicht gezeigt), angeschlossen zu werden. Elektrischer Kontakt kann zu den Bondpads 34 und 35, die außerhalb des hermetisch abgedichteten Volumens 25 auf dem Deckwafer 24 liegen, hergestellt werden. Die Verbindungsleitungen 36 und 38, die in 1A gezeigt werden, können mit den entsprechenden Bondpads 34 und 35 mittels herkömmlicher Verbindungstechniken, wie etwa Ball-Bonden oder Keilbonden verbunden werden.
Betrachtet man nun 3A bis 3C, sind darin Verfahrensschritte zur Ausbildung modifizierter leitender Durchkontakte gezeigt.
In 3A besteht das Füllmaterial 50, das in 2D gezeigt ist, aus einer Dotiermittel-enthaltenden Isolatorschicht 60, das die Vertiefung 40 nicht ausfüllt (die Vertiefung 40 wird als typisches Beispiel verwendet, und das selbe Verfahren gilt für die Vertiefung 42). Die Dotiermittel-enthaltende Isolatorschicht 60 besteht aus einem Material wie Phosphorsilikatglas (PSG) oder einem Borsilikatglas (BSG). Das PSG enthält ein Beispiel eines Gruppe V Halbleiter-Dotierelements, Phosphor, und das BSG enthält ein Beispiel eines Gruppe III Halbleiter-Dotierelements, Bor. Die Dotiermittel-enthaltende Isolatorschicht 60 kann in der Vertiefung 40 mit jeder einer Anzahl von herkömmlichen Halbleiterablagerungstechniken, wie etwa Niederdruck-CVD, aufgebracht werden.
In 3B hat eine Ablagerung eines Halbleitermaterials 62, wie etwa Polysilizium, über der Dotiermittel-enthaltende Isolatorschicht 60 die Vertiefung 40 gefüllt. Es versteht sich, daß der Dotiermittel-enthaltende Isolator selbst als der Festkörper in dem Diffusionsprozeß mit fester Quelle verwendet werden könnte, daß aber die Leitfähigkeit höher sein wird, wenn das Halbleitermaterial 62 verwendet wird, wie im folgenden erklärt wird.
In 3C wird eine Hochtemperatur-Wärmebehandlung ausgeführt, und das Halbleiter-Dotiermittel aus der Dotiermittel-enthaltenden Isolatorschicht 60 wird in den Deckwafer 24 diffundiert, um das diffundierte Dotiermittel 64 auszubilden, und in das Halbleitermaterial 62 diffundiert, um das diffundierte Dotiermittel 66 auszubilden. Diese dotierten Bereiche bilden den leitenden Durchkontakt 68. Die Sperrschicht 48, die Dotiermittel-enthaltende Isolatorschicht 60, und das Halbleitermaterial 62 oberhalb der Oberfläche des Deckwafers 24 werden entfernt.
Betrachten Sie nun 4, in der ein Microcap-Package auf Waferebene 70 gezeigt wird, bei dem ein Deckwafer 74 geätzt wurde, um eine relativ hohe, oder dicke, Mikroeinrichtung 75 auf dem Basiswafer 12 unterzubringen. Der Abstand zwischen dem Deckwafer 74 und der Mikroeinrichtung 75 kann also angepaßt werden, indem ein Schritt zugefügt wird, in dem die Aussparung 78 durch ein Verfahren, wie etwa Ätzen in den Deckwafer 74 direkt über der Mikroeinrichtung 75, festgelegt wird. Das zusätzliche Ätzen kann mittels eines herkömmlichen Trockenätzverfahrens durchgeführt werden, um Mikroeinrichtungen unterzubringen, die relativ hoch sind oder die in ein möglichst kleines Package gepackt werden müssen. Die Stärke des Deckwafers 74 wird dabei in der Nähe der Aussparung 78 verringert. Dies ermöglicht die Verwendung von Kontakten 30 und 32 und einer Flachdichtung 22, die schmaler als die Stärke der Mikroeinrichtung 75 sind, was zu dem Verbrauch von weniger Material, wie etwa Gold, führt, und die Verwendung eines herkömmlicheren Photoresistlithographieverfahrens erlaubt.
Betrachten Sie nun 5, in der ein Microcap-Package auf Waferebene 80 gezeigt wird, das einen Basiswafer 82 und einen Deckwafer 84 umfaßt. Da die Wafer aus Silizi um bestehen, können sie leicht mittels herkömmlicher Halbleiterverarbeitungsverfahren verarbeitet werden, um die Schaltkreise 86 bzw. 88 in dem Basiswafer 82 und/oder dem Deckwafer 84 auszubilden. Da die Kontakte 30 und 32 aus leitendem Material bestehen, kann der Schaltkreis 76 leicht durch sie mit den Bondpads 16 und 18 elektrisch verbunden werden, entweder indem Teile der leitenden Keimschicht erhalten werden, oder indem Polysiliziumkanäle auf dem Deckwafer 84 ausgebildet werden. Der Schaltkreis 86 im Basiswafer 82 kann auf gleiche Weise wie die Mikroeinrichtung 14 von 1A verbunden werden.
Man beachte, daß eine Lücke zwischen dem Deckwafer und der Mikroeinrichtung gezeigt wird. Die vorliegende Erfindung kann zur Unterbringung von Einrichtungen verwendet werden, egal ob eine solche Lücke notwendig ist. Beispielsweise ist für manche Anwendungen, wie etwa manche Sensoren oder Filter, eine Luftlücke über der Einrichtung nötig, damit die Einrichtung korrekt funktioniert. Ähnlich kann, wenn eine Einrichtung eine mechanische Einrichtung und bewegliche Teile umfaßt, die, wie in einem Beschleunigungsmesser oder einem Drucksensor, frei beweglich sein müssen, eine Lücke nötig sein. In dem Fall von Schaltkreis-Einrichtungen beispielsweise kann die Lücke unnötig sein. Der Durchmesser der Lücke kann durch eine Kombination davon gesteuert werden, wie hoch die Flachdichtungen plattiert werden, und wie viel Druck angelegt wird, um den Deckwafer 24 mit dem Basiswafer 12 durch Kompression der Flachdichtungen zu verbinden, wodurch der Bedarf nach mehrschichtigen Flachdichtungen vermieden wird.
Die vorliegende Erfindung ist in jeder Situation, die eine Verkapselung auf Waferebene erfordert, anwendbar. Die vorliegende Erfindung kann verwendet werden, um sowohl aktive wie passive Einrichtungen zu verkapseln, wie etwa, aber nicht beschränkt auf, Schaltkreise, Filter, Drucksensoren, Beschleunigungsmesser, verschiedene Arten von mechanischen Kalorimetern, und andere Einrichtungen.
Obwohl die vorliegende Erfindung mit Bezug auf jedes einzelne Microcap-Package auf Waferebene gezeigt und beschrieben wurde, wird es für den Fachmann deutlich sein, daß die beschriebenen Verfahren die Waferebenen-Fertigung auf einer Mehrzahl von Microcap-Packages auf Waferebene zugleich erlauben. Die beschriebenen Verfahren können bei allen Mikroeinrichtungen auf einem gegebenen Wafer implementiert werden. Die einzelnen verkapselten Einrichtungen können dann in einer herkömmlichen Weise geschnitten oder in Plättchen geteilt werden, um einzelne Einrichtungen, die hermetisch verkapselt sind, bereitzustellen.
Zusätzlich versteht es sich, daß obwohl die vorliegende Erfindung in Verbindung mit speziellen Ausführungsformen der besten Art beschrieben wurde, viele Alternativen, Mo difikationen, und Variationen für den Fachmann im Licht der vorangegangenen Beschreibung deutlich werden. Daher soll sie alle diese Alternativen, Modifikationen, und Variationen umfassen, die in den Schutzumfang der vorliegenden Erfindung, wie sie in den beigefügten Ansprüchen angegeben ist, fallen. Alles Material, das hier angegeben oder in den begleitenden Zeichnungen gezeigt wird, soll in einem illustrativen und nicht-einschränkenden Sinn interpretiert werden.

Claims

Verfahren zur Herstellung eines Package auf Waferebene, mit folgenden Verfahrensschritten: Vorsehen eines ersten Wafers (12), eines zweiten Wafers (24) und einer Mikroeinrichtung (14); Herstellen eines Bondpads (16) und eines Umfangspads (20) auf dem ersten Wafer (12), wobei das Umfangspad (20) das Bondpad (16) einschließt; Ausbilden einer Dichtung (22) auf dem zweiten Wafer (24), wobei die Dichtung (22) so konfiguriert ist, daß sie zu dem Umfangspad (20) paßt; Ausbilden einer Vertiefung (40) in dem zweiten Wafer (24); Ausbilden eines Leiters (27) in der Vertiefung (40), der mit dem zweiten Wafer (24) einteilig ist; Verbinden des ersten und des zweiten Wafers (12, 24) unter Verwendung der Dichtung (22) zum Herstellen eines hermetisch abgedichteten Volumens (25) zwischen diesen, wobei der zweiten Wafer (24) so positioniert wird, daß der Leiter (27) in leitenden Kontakt mit dem Bondpad (16) kommt, wobei die Mikroeinrichtung (14) in dem hermetisch abgedichteten Volumen (25) angeordnet und mit dem Bondpad (16) verbunden wird; und Entfernen eines Teils des zweiten Wafers (24), wodurch der Leiter (27) außerhalb des hermetisch abgedichteten Volumens (25) freigelegt wird.
Verfahren zum Herstellen eines Package auf Waferebene nach Anspruch 1, wobei das Ausbilden des Leiters (27) in der Vertiefung (40) folgendes umfaßt: Aufbringen des Leiters (27) darin durch ein Halbleiterablagerungsprozeß, wobei der Leiter (27) mit der Wand (26) der Vertiefung (40) einteilig ist.
Verfahren zum Herstellen eines Package auf Waferebene nach Anspruch 1 oder 2, wobei das Ausbilden des Leiters (27) in der Vertiefung (40) folgendes umfaßt: Aufbringen einer Sperrschicht (48) auf dem zweiten Wafer (24) um die Vertiefung (40) herum; und Diffudieren lassen eines Dotiermittels (27) in der Vertiefung (40).
Verfahren zum Herstellen eines Package auf Waferebene nach Anspruch 1, wobei das Ausbilden des Leiters (27) in der Vertiefung (40) folgendes umfaßt: Aufbringen einer Sperrschicht (48) auf dem zweiten Wafer (24) um die Vertiefung (40) herum; Diffundieren lassen eines Dotiermittels (27) in der Vertiefung (40); Aufbringen eines Halbleitermaterials (50) in der Vertiefung (40); Wärmebehandeln des zweiten Wafers (24), wobei das Dotiermittel (27) in den zweiten Wafer (24) und in das Halbleitermaterial (50) diffundiert; und Entfernen der Sperrschicht (48).
Verfahren zum Herstellen eines Package auf Waferebene nach Anspruch 1, wobei das Ausbilden des Leiters (27) in der Vertiefung (40) folgendes umfaßt: Aufbringen eines ein Dotiermittel enthaltenden Isolators (50) in der Vertiefung (40); und Wärmebehandeln des zweiten Wafers (24), wobei das Dotiermittel (27) aus dem das Dotiermittel enthaltenden Isolator (50) diffundiert.
Verfahren zum Herstellen eines Package auf Waferebene nach Anspruch 1, wobei das Ausbilden des Leiters (27) in der Vertiefung (40) folgendes umfaßt: Aufbringen einer ein Dotiermittel enthaltenden Isolatorschicht (50) in der Vertiefung (40); Aufbringen eines Halbleitermaterials (62) über der das Dotiermittel enthaltenden Isolatorschicht (60) in der Vertiefung (40); Wärmebehandeln des zweiten Wafers (24), wodurch das Dotiermittel (64, 66) aus dem das Dotiermittel enthaltenden Isolator (60) in den zweiten Wafer (24) und in das Halbleitermaterial (62) diffundiert.
Verfahren zum Herstellen eines Package auf Waferebene nach einem der vorangehenden Ansprüche, wobei das Ausbilden der ersten Dichtung (22) folgendes umfaßt: Ausbilden einer Keimschicht (52) auf dem zweiten Wafer (24); photolithographisches Verarbeiten der Keimschicht (52), um einen gemäß der Dichtung strukturierten Photoresist (54) darauf zurückzulassen; Aufbringen der Dichtung (22) auf der Keimschicht (52) unter Verwendung des gemäß der Dichtung strukturierten Photoresists (54); Entfernen des gemäß der Dichtung (22) strukturierten Photoresists (54); und selektives Entfernen der Keimschicht (52) zum Anschließen des Leiters (27).
Verfahren zum Herstellen eines Package auf Waferebene nach einem der vorangehenden Ansprüche, das folgendes umfaßt: Aufbringen eines äußeren Bondpads (34) auf den Leiter (27), der außerhalb des hermetisch abgedichteten Volumens (25) freiliegt; Einbringen des Waferpackage in ein System, welches die Mikroeinrichtung verwendet; und Verbinden von Leitern (36) zwischen der Einrichtung, die das Waferpackage verwendet, und dem äußeren Bondpad (34).
Verfahren zum Herstellen eines Package auf Waferebene nach einem der vorangehenden Ansprüche, das folgendes umfaßt: Definieren einer Aussparung (38) in einem der Wafer (12, 14), wodurch eine große Mikroeinrichtung (75) untergebracht werden kann.
Verfahren zum Herstellen eines Package auf Waferebene nach einem der vorangehenden Ansprüche, das folgendes umfaßt: Ausbilden einer Halbleitereinrichtung (86, 88) in einem der Wafer (82, 84).