DE4229363C2

DE4229363C2 - Verfahren zur Bildung eines Kondensators

Info

Publication number: DE4229363C2
Application number: DE4229363A
Authority: DE
Inventors: Trung T Doan; David A Cathey
Original assignee: Micron Technology Inc
Current assignee: Micron Technology Inc
Priority date: 1991-09-06
Filing date: 1992-09-03
Publication date: 1996-09-19
Anticipated expiration: 2012-09-04
Also published as: US5240871A; JP3320794B2; JPH05335510A; DE4229363A1

Description

Die vorliegende Erfindung bezieht sich auf Halblei tertechnologie und betrifft im spezielleren Spei cherzellenkondensatoren zur Verwendung in DRAM- Anordnungen (Dynamic Random Access Memories). Insbesondere betrifft die Erfindung ein Verfahren zum Bilden wenigstens eines Kondensators in einer Halbleitervorrichtung.

Die Speicherzellen von DRAMs setzen sich aus zwei Hauptkomponenten zusammen: einem Feldeffekttransi stor (FET) und einem Kondensator. Bei DRAM-Zellen, die einen herkömmlichen planaren Kondensator ver wenden, wird ein viel größerer Oberflächenbereich des Chips für den planaren Kondensator als für den FET verwendet. Bei der Ausbildung einer derartigen DRAM-Zelle werden Wortleitungen im allgemeinen aus einer ersten Polysiliziumschicht geätzt. Ein do tierter Bereich des Siliziumsubstrats dient als untere (Speicherknoten-)Kondensatorplatte, während eine zweite Polysiliziumschicht im allgemeinen als obere Kondensatorplatte (Zellenplatte) wirkt.

Obwohl sich planare Kondensatoren im allgemeinen für die Verwendung bei DRAM-Chips bis zum Niveau von 1 Megabit als geeignet erwiesen haben, werden sie für fortschrittlichere DRAM-Generationen als unverwendbar erachtet. Da die Bauteildichte in Speicherchips zugenommen hat, hat das Schrumpfen der Zellenkondensatorgröße zu einer Anzahl von Problemen geführt. Als erstes kann die Alphateil chen-Komponente normaler Hintergrundstrahlung zur Entstehung von Loch-Elektron-Paaren in dem Sili ziumsubstrat führen, das als untere Kondensator platte wirkt. Dieses Phänomen führt dazu, daß eine in dem betroffenen Zellenkondensator gespeicherte Ladung rasch verlorengeht, wodurch ein "Soft-Error" entsteht. Als zweites wird das Abfrage-Verstärker- Differenzsignal reduziert. Dies verschlechtert die Ansprechempfindlichkeit auf Rauschen und erschwert die Ausbildung eines Abfrage-Verstärkers mit einer geeigneten Signal-Selektivität. Drittens muß bei der Reduzierung der Zellenkondensatorgröße die Zellen-Auffrischzeit im allgemeinen verkürzt werden, wodurch häufigere Unterbrechungen für all gemeine Auffrischungen erforderlich sind. Die schwierige Aufgabe eines DRAM-Konstrukteurs besteht daher in der Erhöhung oder wenigstens der Beibe haltung der Speicherzellenkapazität bei immer ge ringer werdender Speicherzellengröße, ohne dabei auf Prozesse zurückzugreifen, die die Produktaus beute vermindern oder eine beträchtliche Erhöhung der Anzahl von Maskier- und Niederschlagschritten in dem Herstellungsvorgang mit sich bringen.

Viele Hersteller von 4-Megabit-DRAMs verwenden Speicherzellenausbildungen auf der Basis von nicht planaren Kondensatoren. Derzeit werden zwei grund legende Kondensatorausbildungen verwendet: der Grabenkondensator, der in Anlehnung an den engli schen Sprachgebrauch im folgenden auch als Trench- Kondensator bezeichnet wird, und der Stapelkonden sator. Bei beiden Arten von nicht-planaren Konden satoren ist typischerweise eine beträchtlich grö ßere Anzahl von Maskier-, Niederschlag- und Ätz schritten für ihre Herstellung als bei einem plana ren Kondensator erforderlich.

Bei einem Trench-Kondensator wird Ladung in erster Linie vertikal gespeichert, im Gegensatz zu hori zontal, wie dies bei einem planaren Kondensator der Fall ist. Da Trench-Kondensatoren in Graben oder Trenches gebildet werden, die in das Substrat ge ätzt werden, unterliegt der typische Trench-Kon densator ebenso wie der planare Kondensator Soft- Errors. Außerdem besitzt das Trench-Design mehrere andere diesem innewohnende Probleme. Ein Problem besteht darin, daß ein Leckstrom von Graben zu Graben auftritt, der durch einen parasitären Tran sistoreffekt zwischen benachbarten Gräben be ziehungsweise Trenches verursacht wird. Ein weite res Problem besteht in der Schwierigkeit, die Trenches während des Herstellungsvorgangs vollstän dig zu reinigen; falls eine vollständige Reinigung eines Grabens nicht gelingt, führt dies im allge meinen zu einer fehlerhaften Speicherzelle.

Die Stapelkondensatorausbildung dagegen hat sich als etwas zuverlässiger und leichter herstellbar als die Trench-Ausbildung erwiesen. Da sowohl die untere als auch die obere Platte eines typischen Stapelkondensators aus einzelnen Polysilizium schichten gebildet werden, ist der Stapelkondensa tor im allgemeinen viel weniger anfällig für Soft- Errors als der planare Kondensator oder auch der Trench-Kondensator. Durch Plazieren sowohl der Wortleitung als auch der Ziffernleitung unterhalb der kapazitiven Schichten sowie dadurch, daß man die untere Schicht mittels eines vergrabenen Kon takts mit dem Substrat in Berührung treten läßt, haben einige Hersteller Stapelkondensatorausbildun gen geschaffen, bei denen vertikale Bereiche des Kondensators in beträchtlichem Umfang zu der Ge samtladungsspeicherkapazität beitragen. Da ein Stapelkondensator im allgemeinen nicht nur die gesamte Fläche einer Speicherzelle (einschließlich des Zugriffs-FETs der Zelle) sondern auch benach barte Feldoxidbereiche bedeckt, ist die Kapazität im Vergleich zu der mit einer Speicherzelle des planaren Typs erhältlichen Kapazität beträchtlich gesteigert. Als negativ ist anzuführen, daß die Verarbeitungsschritte komplex sind, da eine korrek te Ausrichtung der unteren Kondensatorplatte mit der Substratkontaktfläche von kritischer Bedeutung ist. Außerdem ist es schwierig, das Kontaktausmaß zwischen der unteren Kondensatorplatte und der Substratkontaktfläche auf ein Maximum zu bringen.

Der Stapelzellenkondensator wird von vielen Exper ten zwar als klügste Wahl für die 4-Megabit-Genera tion angesehen, jedoch werden Trenches im all gemeinen als beste Wahl für die 16-Megabit-Genera tion angesehen, und zwar aufgrund der Tatsache, daß sich Trenches zur Erhöhung der Kapazität tiefer ausbilden lassen, ohne daß man dabei die Topo graphie der Anordnung beeinträchtigt.

Die ältere deutsche Patentanmeldung P 42 08 696 offenbart ein Ver fahren zum Herstellen einer DRAM-Speicheranordnung. Dabei wird ein bekanntes Stapelkondensator-Herstellungsverfahren zur Bildung eines 3- dimensionalen Stapelkondensators modifiziert, der als gestapelte E-Zelle oder SEC-Zelle bezeichnet wird. Die SEC-Zelle ist aus einer Polysilizium-Speicherknotenkonstruktion gebil det, die einen oberen Bereich mit E-förmigem Querschnitt sowie einen unteren Bereich aufweist, der über einen vergrabenen Kontakt mit einem aktiven Bereich Kontakt herstellt. Die Polysilizium-Speicherknotenkon struktion wird von Polysilizium überlagert mit einem dazwischen ge schichteten Dielektrikum, wodurch ein fertiger SEC-Kondensator gebil det wird. Aufgrund der dreidimensionalen Gestalt sowie einer texturier ten Oberfläche der Polysilizium-Speicherknotenkonstruktion wird der Speicherknoten-Oberflächenbereich am Speicherknoten erheblich ver größert.

Aus der Druckschrift EP-A2-0 295 709 ist ein Verfahren zum Herstellen eines dynamischen RAM-Speichers bekannt. Das bekannte Verfahren dient der Herstellung eines Speicherkondensators, der eine Vielzahl aufeinander gestapelter leitfähiger Schichten aufweist, wobei die Seitenflächen des Kondensators durch das Vorsehen von den Merkmalen b) und d) des Anspruchs 1 entsprechenden Verfahrensschritten vergrößert sind.

Die Erfindung ist darauf gerichtet, die Speicher zellen-Oberflächenausdehnung in einem Herstellungs verfahren für hochdichte/großvolumige DRAMs unter Verwendung des Minimums von Verfahrensschritten zu maximieren. Die Erfindung ist für die 4-Megabit- Generation und höher adaptierbar. Die Oberflächen ausdehnung wird erhöht durch Herstellen eines Spei cherkontaktkondensators, der eine unkritische Aus richtung mit der Kontaktfläche des Substrats bein haltet und rippenförmig ausgebildete Seitenwände besitzt. Die Verfahrensschritte sind vereinfacht, und der Fehlerfaktor bzw. die Fehlerrate ist unter Erhöhung der Ausbeute reduziert.

Dieses technische Problem wird erfindungsgemäß gelöst durch ein Verfahren zum Bilden wenigstens eines Kondensators in einer Halbleitervorrichtung gemäß den Merkmalen des Anspruchs 1 sowie durch ein Verfahren zur Bildung einer Mehrzahl von Kondensatoren gemäß den Merkmalen des Anspruchs 9.

Eine Ausgangsschicht aus Dielektrikum über FETs und Wortleitungen, die zuvor durch Abdeckniederschlagen einer Ätzstopp schicht geschützt worden sind, wird niedergeschlagen und planar ausgebildet. Durch Verwenden der Ätzstoppschicht ist die Mustergebung der zukünfti gen Kondensatorbereiche nicht von kritischer Bedeu tung. Tatsächlich ist es so, daß die Maske Flächen definieren kann, die größer sind als die Kontakt fläche vom Substrat zum Kondensator, ohne daß dabei irgendwelche anderen bereits gebildeten Schichten beeinträchtigt werden. Dieser Vorteil ermöglicht einen maximalen Kontakt vom Kondensator zum Sub strat, wodurch die Kapazität ohne Erhöhung der Größe der DRAM-Vorrichtung gesteigert wird.

Abwechselnd aufeinanderfolgende Schichten aus di elektrischem Material, die entweder im wesentlichen unterschiedliche Ätzgeschwindigkeitsraten aufweisen oder in bezug aufeinander selektiv naßätzbar sind, werden dann niedergeschlagen, maskiert und geätzt, um die unkritische Öffnung für die Bildung des Speicherkondensators zu bilden.

Danach erfolgt ein Naßätzvorgang. Da bei diesem Naßätzvorgang der eine Typ der abwechselnd aufei nander folgenden Schichten stärker aufgezehrt wird als der andere Typ, besitzt die den zukünftigen Kondensator definierende Öffnung rippenförmig aus gebildete Seitenwände. Die rippenförmigen Seiten wände steigern die Kapazität, während die Beein trächtigung der DRAM-Fläche durch die Kondensator bildung auf ein Minimum reduziert ist.

Nach dem Entfernen der Ätzstoppschicht in der die Speicherzelle definierenden Öffnung werden die die Speicherknotenkondensatorplatte, das Dielektrikum und die obere Kondensatorplatte umfassenden Konden satorschichten in einem Abdeckniederschlag aufge bracht. Bei dem resultierenden Kondensator handelt es sich um einen Stopfen bzw. ein stopfenartiges Element mit einem Kern mit Seitenwänden, wobei diese in bezug auf die Kontaktfläche selbstausge richtet sind. Der Kern und die Seitenwände er strecken sich im wesentlichen senkrecht zu einer oberen Oberfläche des Substrats. Dort, wo das Di elektrikum durch den Naßätzvorgang aufgezehrt wor den ist, erstrecken sich Finger in senkrechter Richtung zu dem Kern. Durch diese Finger entsteht die rippenförmige Ausbildung.

Das Verfahren wird abgeschlossen durch Bildung eines Kontaktstopfenelements und Zwischenverbin dungsleitungen.

Gemäß der Erfindung wird eine Speicherzelle ge schaffen, die eine Zellengröße von 1,6 µm² und einen Kondensator mit einer Größe von 8,6 µm² auf weist.

Bevorzugte Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen 2 bis 8.

Die Erfindung und Weiterbildungen der Erfindungen werden im folgenden anhand der zeichnerischen Dar stellung eines Ausführungsbeispiels noch näher erläutert. In den Zeichnungen zeigen:

Fig. 1 eine Querschnittsansicht eines Bereichs eines teilweise bearbeiteten Halbleiter wafers unter Darstellung eines Feld effekttransistors und einer Wortleitung über einem Siliziumsubstrat;

Fig. 2 eine Querschnittsansicht des Waferbe reichs der Fig. 1 nach einem Abdecknie derschlag einer Ätzstoppschicht;

Fig. 3 eine Querschnittsansicht des Waferbe reichs der Fig. 2 nach einer planaren Ausbildung eines Abdeckniederschlags einer dielektrischen Schicht;

Fig. 4 eine Querschnittsansicht des Waferbe reichs der Fig. 3 nach dem Niederschla gen abwechselnd aufeinanderfolgender Schichten aus dielektrischen Materialien, die in bezug aufeinander selektiv naßätz bar sind;

Fig. 5 eine Querschnittsansicht des Waferbe reichs der Fig. 4 nach dem Maskieren und Ätzen von Speicherzellen-Positionen;

Fig. 6 eine Querschnittsansicht des Waferbe reichs der Fig. 5 nach einem isotropen Ätzvorgang der dielektrischen Schichten;

Fig. 7 eine Querschnittsansicht des Waferbe reichs der Fig. 6 nach dem Entfernen der Ätzstoppschicht;

Fig. 8 eine Querschnittsansicht des Waferbe reichs der Fig. 7 nach dem Niederschla gen einer dotierten Polysiliziumschicht;

Fig. 9 eine Querschnittsansicht des Waferbe reichs der Fig. 8 nach dem Maskieren und Ätzen der dotierten Polysiliziumschicht;

Fig. 10 eine Querschnittsansicht des Waferbe reichs der Fig. 9 nach dem Niederschla gen des Zellendielektrikums und der obe ren Kondensatorplatte;

Fig. 11 eine Querschnittsansicht des Waferbe reichs der Fig. 10 nach dem Niederschla gen eines isolierenden Materials;

Fig. 12 eine Querschnittsansicht des Waferbereichs der Fig. 11 nach dem Mas kieren und Ätzen der im Verfahren gebil deten Schichten bis zu dem Ätzstoppmate rial, jedoch ausschließlich desselben;

Fig. 13 eine Draufsicht auf den Waferbereich der Fig. 12 unter Darstellung der Öffnung, die durch den Maskier- und Ätzvorgang der Fig. 12 geschaffen wird;

Fig. 14 eine Querschnittsansicht des Waferbe reichs der Fig. 12 nach einer Oxidation der Seiten der in Fig. 12 gezeigten Öffnung;

Fig. 15 eine Querschnittsansicht des Waferbe reichs der Fig. 14 nach dem Entfernen der Ätzstoppschicht im Bodenbereich der in Fig. 12 gezeigten Öffnung;

Fig. 16 eine Querschnittsansicht des Waferbereichs der Fig. 15 nach der Bil dung eines Wolfram-Stopfens;

Fig. 17 eine Querschnittsansicht des Waferbe reichs der Fig. 16 nach der Bildung einer leitfähigen Zwischenverbindungslei tung; und

Fig. 18 eine in einem Mikrobild dargestellte Querschnittsansicht des erfindungsgemäßen rippenförmig ausgebildeten Speicherkon takt-Kondensators, der nach dem Verfahren der vorliegenden Erfindung hergestellt worden ist.

Die Erfindung ist darauf gerichtet, den Speicher zellen-Oberflächenbereich in einem Herstellungsver fahren zur Herstellung von hochdichten/großvolumi gen DRAMs zu maximieren, und zwar durch Schaffung von Speicherkondensatoren, die eine unkritische Ausrichtung zu der Substratkontaktfläche aufweisen und rippenförmige Seitenwände besitzen. Der Ver fahrensablaufist in den Fig. 1 bis 17 darge stellt.

Der Kondensator jeder Zelle stellt eine Verbindung mit einem vergrabenen bzw. verborgenen Kontakt der Zelle her, während sich der Kondensator bis zu dem aktiven Bereich einer benachbarten Zelle erstreckt. Alle aktiven Bereiche innerhalb der Anordnung sind durch dickes Oxid voneinander getrennt. Die aktiven Bereiche können in ineinandergreifenden Spalten und nicht-ineinandergreifenden Reihen oder anders aus gedrückt parallel sowie in Ausrichtung miteinander sowohl in vertikaler als auch in horizontaler Rich tung angeordnet sein. Die aktiven Bereiche werden zur Bildung aktiver MOS-Transistoren benutzt, die abhängig von ihrer beabsichtigten Verwendung als NMOS- oder PMOS-Typ-FETs dotiert werden können.

Fig. 1 zeigt eine Querschnittsansicht einer im Herstellungsprozeß befindlichen DRAM-Zelle nach einer herkömmlichen lokalen Oxidation von Silizium oder einer speziellen lokalen Oxidation von Silizi um, wodurch im wesentlichen planare Feldoxidberei che 1 sowie zukünftige aktive Bereiche 2 (diejeni gen Bereiche des Substrats, die nicht von Feldoxid bedeckt sind) auf einem Siliziumsubstrat 3 gebildet werden. Vor der Bildung des Feldoxids läßt man eine dielektrische Schicht 4 aus Siliziumoxid unter Wärmeeinwirkung aufwachsen. Bei der dargestellten Speicherzelle handelt es sich um eine von vielen Zellen, die gleichzeitig hergestellt werden und eine Speicheranordnung bilden. Nach der Bildung des Feldoxidbereichs 1 und der dielektrischen Schicht 4 werden eine erste leitfähig dotierte Polysi liziumschicht 10, eine Metallsilizidschicht 15 und eine dicke Nitridschicht 20 niedergeschlagen. Die Schichten werden zur Bildung von Wortleitungen 21 und Feldeffekttransistoren (FETs) 22 in Muster gebracht und geätzt. Die leitfähig dotierte Polysi liziumschicht 10 bildet die Gate-Bereiche der FETs und ist durch die dielektrische Schicht 4 von schwach dotierten Source-Drain-Bereichen 25 und stark dotierten Source-Drain-Bereichen 30 isoliert. Die schwach dotierten Source-Drain-Bereiche 25 werden durch Implantation von Phosphor erzeugt.

Durch das Niederschlagen, die Verdichtung und einen Reaktionsionenätzvorgang einer Abstandsschicht aus SiO₂ sind Haupt-Abstandselemente 35 gebildet wor den, die versetzt zu einer Arsen-Implantation an geordnet sind, welche zur Schaffung der stark do tierten Source-Drain-Bereiche 30 verwendet worden ist.

Die Schaffung der FETs 22 und der Wortleitungen 21 in der vorstehend erläuterten Weise ist zwar bevor zugt, jedoch sind auch andere Herstellungsverfahren möglich und vielleicht ebenso gut durchführbar. Die nachfolgenden Schritte stellen das Verfahren gemäß dem bevorzugten Ausführungsbeispiel zum Schaffen des Speicherkondensators gemäß der vorliegenden Erfindung dar.

In Fig. 2 wird eine konforme Ätzstoppschicht 40 in einem Abdeckniederschlag aufgebracht. Diese Ätz stoppschicht 40 besitzt Ätzstoppfunktionen während nachfolgender Ätzschritte. Bei den Materialien, die zur Durchführung der Ätzstoppfunktionen geeignet sind, kann es sich um Aluminiumoxid, Aluminiumni trid, Siliziumcarbid, Bariumoxid sowie jegliches Ätzstoppkeramikmaterial handeln.

In Fig. 3 wird eine vorzugsweise aus Siliziumoxid gebildete dielektrische Schicht 45 derart niederge schlagen, daß sie alle zuvor gebildeten Strukturen überdeckt. Die dielektrische Schicht 45 wird planar ausgebildet, wobei es sich bei dem bevorzugten Verfahren für die planare Ausbildung um einen che misch-mechanischen Poliervorgang handelt.

In Fig. 4 werden auf die planare dielektrische Schicht abwechselnd aufeinanderfolgende Schichten aus dielektrischen Materialien aufgebracht, die in bezug aufeinander selektiv naßätzbar sind. Bei den bevorzugten dielektrischen Materialien handelt es sich um SiO₂ für die langsamere Ätzschicht 50 und Si₃N₄ für die schnellere Ätzschicht 55, wobei je doch auch Ozon-Tetraethylorthosilikat (TEOS) und PTEOS oder andere Kombinationen verwendet werden können. Eine Polysiliziumschicht kann als eine der einander abwechselnden Schichten verwendet werden. In diesem Fall sind Oxidationsschritte erforder lich, nachdem die Schichten während anschließender Ätzvorgänge freigelegt worden sind.

In Fig. 5 definiert eine Photoresist-Maske 59 unkritische Speicherzellenpositionen zur zukünfti gen Kontaktherstellung des fertigen Kondensators mit vergrabenen Kontaktbereichen des stark dotier ten Bereichs 30. In Fig. 5 sind die dielektrischen Schichten 50, 55 und 45 einem Reaktionsionenätz vorgang unterzogen worden und bilden Öffnungen 60. Die Maskenausrichtung ist dabei aufgrund der zuvor erfolgten Aufbringung der Ätzstoppschicht 40 unkri tisch. Die Maske 59 definiert breite Öffnungen 60, ohne daß man dabei Kompromisse hinsichtlich der Integrität der zuvor gebildeten Strukturen eingeht. Da die Öffnungen 60 breit sein können, werden die Substratkontaktfläche und die vertikale Fläche, die zur Kondensatorherstellung zur Verfügung stehen, auf eine Maximum gebracht, wodurch sich die Kapazi tät steigern läßt. Zusätzlich zu der gesteigerten Kapazität werden der Fehlerfaktor reduziert und die Ausbeute gesteigert. Optimalerweise verwendet man die Polymer-Abstandselement-Technologie zum Redu zieren der kritischen Dimension des Musters auf ein Minimum.

In Fig. 6 werden die dielektrischen Schichten 50 und 55 selektiv und isotrop geätzt. Beim Ätzen wird die aus Si₃N₄ gebildete, raschere Ätzschicht stär ker aufgezehrt, wodurch gerippte Seitenwände 61 entstehen. Die Rippen ähneln Fingern 62, die sich rechtwinklig zu den Öffnungen 60 erstrecken, wobei jeder Finger einen sich in der entgegengesetzten Richtung erstreckenden, horizontalen, komplementä ren Finger besitzt. Zum Beispiel sind die Finger 62A und 62B zueinander komplementär. Während dieses isotropen Ätzvorgangs sowie des Reaktionsionenätz vorgangs bewirkt die Ätzstoppschicht 40 eine Selbstausrichtung der Kontakte mit dem Polysilizium und wirkt dabei als Ätzstopp. Wenn Polysilizium für eine der aufeinanderfolgenden Schichten ausgewählt wird, muß nach dem isotropen Ätzvorgang und vor dem Ätzen der Ätzstoppschicht ein Oxidationsvorgang durchgeführt werden.

In Fig. 7 wird die bei dem vorausgehenden Ätzvor gang freigelegte Ätzstoppschicht 40 durch einen Trockenätzvorgang unter Verwendung von BCl₃ und Cl₂ oder einen Naßätzvorgang unter Verwendung von hei ßem H₃PO₄, wenn es sich bei der Ätzstopp 40 um Al₂O₃ handelt, entfernt. Das Ätzen der Ätzstopp schicht erfolgt ohne Beeinträchtigung der Inte grität irgendeiner der dielektrischen Schichten 45, 50 und 55 oder der Haupt-Abstandselemente 35. Durch das Ätzen der Ätzstoppschicht wird das Substrat freigelegt, wodurch ein vergrabener Kontaktbereich 65 geschaffen wird, in dem der Kondensator gebildet werden kann.

In Fig. 8 wird eine dotierte Polysiliziumschicht niedergeschlagen. Die dotierte Polysiliziumschicht wirkt als Speicherknoten-Kondensatorplatte 70, wobei durch die Dotierung die Dielektrizitätskon stante der Speicherknoten-Kondensatorplatte erhöht wird. Die Fläche der Speicherknoten-Kondensator platte ist im Vergleich zu der Fläche einer Speich erknoten-Kondensatorplatte, die in einem vertikalen Graben gebildet wird, beträchtlich vergrößert. Diese vergrößerte Fläche erzielt man ohne Erhöhung der Plattengröße der DRAM-Vorrichtung. Durch diese Flächenvergrößerung erzielt man eine direkt propor tionale Erhöhung der Kapazität.

In Fig. 9 wird die dotierte Polysiliziumschicht 70 in ein Muster gebracht und geätzt, um eine Öffnung 75 zu bilden, um dadurch die gleichzeitig gebilde ten unteren Kondensatorplatten mehrerer Speicher kondensatoren voneinander zu isolieren.

In Fig. 10 wird das Kondensatorzellendielektrikum 80 (Keramikmaterial) niedergeschlagen, und außerdem wird an Ort und Stelle dotiertes Polysilizium nie dergeschlagen, um die obere Kondensatorplatte 85 zu bilden. Bei dem Zellendielektrikum 85 handelt es sich vorzugsweise um Si₃N₄. Das an Ort und Stelle dotierte Silizium füllt auch Kondensatorlöcher aus.

Eine dünne, nicht an Ort und Stelle dotierte Poly siliziumschicht kann verwendet werden, wenn dieser ein dickerer Niederschlag folgt und dieser dann mit Phosphor dotiert wird. Falls gewünscht, kann die obere Kondensatorplatte auch einem Rückätzvorgang unterzogen werden. In beiden Fällen erhöht die Dotierung die Dielektrizitätskonstante der auf diese Weise gebildeten Kondensatorplatte.

In Fig. 11 wird ein isolierendes Material 90 in einem Abdeckniederschlag auf die obere Kondensator platte aufgebracht, um dadurch die obere Kondensa torplatte 85 von nachfolgend gebildeten Zwischen verbindungsleitungen zu isolieren. Bei dem bevor zugten Isoliermaterial handelt es sich um SiO₂.

In Fig. 12 werden die im Verfahren gebildeten Schichten unter Verwendung eines Reaktionsionen ätzvorgangs geätzt, bei dem die dielektrische Schicht 80 aus Si₃N₄ über der Ätzstoppschicht 40 selektiv geätzt wird, um eine Öffnung 94 zu bilden, die im wesentlichen durch eine Maske 95 definiert wird. Die in Fig. 13 dargestellte Draufsicht auf die Oberseite des Waferbereichs zeigt, daß die Maske 95 einen speziellen Bereich für die Öffnung 94 definiert, in der ein Kontaktstopfen gebildet werden kann. Die gestrichelte Linie 100 definiert die Schnittebene der Fig. 12.

In Fig. 14 werden die Seiten der Öffnung 94 oxi diert, um das freiliegende Polysilizium mittels einer isolierenden Schicht 105 zu isolieren. Die Ätzstoppschicht 40 verhindert dabei eine Oxidation des Substrats 3. Jegliche Oxidation des Isolierma terials 90 ist dabei nicht kritisch. Es ist möglich einen Photoresist-/Ätzschritt der oberen Platte wegzulassen, wenn das auf dem zweiten befindliche Metall für die Erdungsverbindung verwendet wird.

In Fig. 15 wird die den Source-/Drain-Bereich 25 überdeckende Ätzstoppschicht 40 in der Öffnung 94 entfernt (durch Tauchen), um dadurch den Source- Drain-Bereich 25 freizulegen. Nach dem Entfernen der Ätzstoppschicht 40 beginnt der Metallisierungs vorgang. Es sind zwar viele verschiedene Metalli sierungsvorgänge bei der vorliegenden Erfindung möglich, bevorzugt werden jedoch die nachfolgend erläuterten Verfahrensschritte:

In Fig. 16 wird ein Wolframstopfen 110 in der Öff nung niedergeschlagen sowie planar ausgebildet.

In Fig. 17 wird eine leitfähige Zwischenverbin dungsleitung 115 gebildet, die Kontakt mit dem Wolframstopfen 110 herstellt.

Fig. 18 zeigt eine Querschnittsansicht einer Grau stufen-Reproduktion eines Mikrobilds unter Darstel lung des gerippten Speicherkontaktkondensators gemäß der Erfindung. Durch das Ätzen der einander abwechselnden Schichten aus dielektrischen Materialien wird das Rippenmerkmal 140 gemäß der vorliegenden Erfindung definiert. Die dielektrische Schicht 145 ist sandwichartig zwischen der Speicherknotenkondensatorplatte 150 und der oberen Kondensatorplatte 155 angeordnet.

Claims

1. Verfahren zum Bilden wenigstens eines Kondensators in einer Halb leitervorrichtung, mit folgenden Schritten:

a) Erzeugen einer Ätzstoppschicht (40) oben auf zuvor hergestell ten Strukturen (21, 22) und einem Substrat (3) der Halbleiter vorrichtung;
b) Erzeugen von abwechselnd aufeinanderfolgenden Schichten (50, 55) aus ätzbaren Materialien in Berührung miteinander in einer derartigen Weise, daß die miteinander in Berührung stehenden Schichten im wesentlichen unterschiedliche Ätzgeschwindig keitsraten aufweisen;
c) Erzeugen einer Öffnung (60) in den abwechselnd aufeinan derfolgenden Schichten (50, 55) zum Freilegen wenigstens eines über einer Kontaktfläche (65) des Substrats (3) liegenden Bereichs der Ätzstoppschicht (40),
d) Ätzen mindestens der abwechselnd aufeinanderfolgenden Schicht (50, 55) einer höheren Ätzrate, um einen ersten Teil der abwechselnd aufeinanderfolgenden Schicht einer höheren Ätzrate aufzuzehren, während ein zweiter Teil der abwechselnd aufeinanderfolgenden Schicht einer höheren Ätzrate bewahrt wird, wobei durch diesen Ätzschritt eine mit einer Rippung versehene Seitenwand (61) für die Öffnung (60) gebildet wird, wobei die abwechselnd aufeinanderfolgende Schicht einer gerin geren Ätzrate einen Fortsatz in der Öffnung (60) bildet, wobei die geringere Ätzrate hinreichend gering ist, so daß mindestens ein Teil der Dicke der abwechselnd aufeinanderfolgenden Schicht einer geringeren Ätzrate nach der Beendigung des Ätzschrittes übrigbleibt,
e) Entfernen der Ätzstoppschicht (40) zum Freilegen der Kon taktfläche (65);
f) Erzeugen einer ersten leitfähigen Schicht (70) in Berührung mit den abwechselnd aufeinanderfolgenden Schichten (50, 55) und der Kontaktfläche (65), wobei die erste leitfähige Schicht (70) eine erste Kondensatorplatte bildet;
g) Erzeugen einer dielektrischen Schicht (80) in Berührung mit der ersten leitfähigen Schicht (70); und
h) Erzeugen einer zweiten leitfähigen Schicht (85) in Berührung mit der dielektrischen Schicht (80), wobei die zweite leitfähige Schicht (85) eine zweite Kondensatorplatte bildet.

2. Verfahren nach Anspruch 1, gekennzeichnet durch folgende weitere Schritte:

a) Niederschlagen einer isolierenden Schicht (45) nach dem Nie derschlagen der Ätzstoppschicht (40) und vor dem Niederschla gen der abwechselnd aufeinanderfolgenden Schichten (50, 55), wobei die abwechselnd aufeinanderfolgenden Schichten (50, 55) über der isolierenden Schicht (45) im wesentlich selektiv ätzbar sind, wobei die isolierende Schicht (45) über der Ätzstopp schicht (40) liegt und Vertiefungen zwischen den zuvor herge stellten Strukturen (21, 22) füllt; und
b) planares Ausbilden der isolierenden Schicht (45).

3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet,

a) daß bei der Erzeugung der Öffnung (60) außerdem ein Ätzen der abwechselnd aufeinanderfolgenden Schichten (50, 55) und der isolierenden Schicht (45) zur Freilegung der über der Kon taktfläche (65) des Substrats (3) liegenden Ätzstoppschicht erfolgt und
b) daß bei diesem Ätzvorgang in der isolierenden Schicht (45) und den abwechselnd aufeinanderfolgenden Schichten (50, 55) eine Seitenwand gebildet wird, die im wesentlichen senkrecht zu einer oberen Oberfläche des Substrats (3) verläuft.

4. Verfahren nach einem der Ansprüche 2 oder 3, dadurch gekenn zeichnet, daß die Bildung der ersten leitfähigen Schicht (70) das Niederschlagen der ersten leitfähigen Schicht (70) in Berührung mit der isolierenden Schicht (45), den abwechselnd aufeinanderfolgen den Schichten (50, 55) und der Kontaktfläche (65) umfaßt.

5. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeich net, daß die Ätzstoppschicht (40) ausgewählt wird aus der Gruppe bestehend aus Aluminiumoxid, Aluminiumnitrid, Siliziumcarbid, Bariumoxid sowie Keramikmaterialien.

6. Verfahren nach einem der Ansprüche 2 bis 5, dadurch gekennzeich net, daß das Niederschlagen der abwechselnd aufeinanderfolgenden Schichten (50, 55) das abwechselnd aufeinanderfolgende Nieder schlagen einer ersten dielektrischen Schicht (55) und einer zweiten dielektrischen Schicht (50) umfaßt.

7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß die erste dielektrische Schicht (45) eine raschere Ätzgeschwindigkeit als die zweite dielektrische Schicht (50) aufweist und als erstes über und in Berührung mit der isolierenden Schicht (45) niedergeschlagen wird.

8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß es sich bei der ersten dielektrischen Schicht (55) um Si₃N₄ und bei der zweiten dielektrischen Schicht (50) um SiO₂ handelt.

9. Verfahren zur Bildung einer Mehrzahl von Kondensatoren in einer Halbleitervorrichtung′ mit folgenden Schritten:

a) Niederschlagen einer Ätzstoppschicht (40) oben auf zuvor hergestellten Strukturen (21, 22) und einem Substrat (3) der Halbleitervorrichtung;
b) Niederschlagen einer isolierenden Schicht (45) oben auf der Ätzstoppschicht (40) in einer derartigen Weise, daß Vertiefun gen zwischen den zuvor hergestellten Strukturen (21, 22) ausgefüllt werden;
c) planares Ausbilden der isolierenden Schicht (45);
d) Niederschlagen abwechselnd aufeinanderfolgender Schichten (50, 55) aus ätzbaren Materialien in Berührung miteinander, derart, daß die miteinander in Berührung stehenden Schichten im wesentlichen unterschiedliche Ätzgeschwindigkeitsraten aufweisen, wobei die abwechselnd aufeinanderfolgenden Schichten (50, 55) über der isolierenden Schicht (45) liegen und über der isolierenden Schicht (45) im wesentlichen selektiv ätzbar sind;
e) Definieren von Öffnungen durch Maskieren der abwechselnd aufeinanderfolgenden Schichten (50, 55) mit einem in ein Mu ster gebrachten Photoresist zum Schützen von Bereichen der isolierenden Schicht (45) und der abwechselnd aufeinanderfol genden Schichten (50, 55);
f) Ätzen der isolierenden Schicht (45) und der abwechselnd auf einanderfolgenden Schichten (50, 55) zum Bilden der Öffnun gen (60) und zum Freilegen der Ätzstoppschicht (40), die in jeder der Öffnungen (60) wenigstens über einem Bereich einer Kontaktfläche (65) des Substrats (3) liegt, wobei die Öffnungen (60) Seitenwände aus der isolierenden Schicht und den abwech selnd aufeinanderfolgenden Schichten aufweisen und die Sei tenwände im wesentlichen senkrecht zu einer oberen Oberfläche des Substrats verlaufen;
g) selektives Ätzen über der isolierenden Schicht mindestens der abwechselnd aufeinanderfolgenden Schicht (50, 55) einer hö heren Ätzrate, um einen ersten Teil der abwechselnd aufeinan derfolgenden Schicht einer höheren Ätzrate aufzuzehren, wäh rend ein zweiter Teil der abwechselnd aufeinanderfolgenden Schicht einer höheren Ätzrate bewahrt wird, wobei durch die sen Ätzschritt eine mit einer Rippung versehene Seitenwand (61) für die Öffnung (60) gebildet wird, wobei die abwechselnd aufeinanderfolgende Schicht einer geringeren Ätzrate einen Fortsatz in der Öffnung (60) bildet, wobei die geringere Ätzrate hinreichend gering ist, so daß mindestens ein Teil der Dicke der abwechselnd aufeinanderfolgenden Schicht einer geringeren Ätzrate nach der Beendigung des Ätzschrittes übrigbleibt,
h) Ätzen der Ätzstoppschicht (40) zum Freilegen der Kon taktfläche (65);
i) Abdeckniederschlagen einer ersten kapazitiven Schicht (70) in Berührung mit den abwechselnd aufeinanderfolgenden Schichten (50, 55), der isolierenden Schicht (45) und der Kontaktfläche (65);
j) Maskieren der ersten kapazitiven Schicht (70), wobei beim Maskieren mehrere Kondensatorflächen definiert werden;
k) Ätzen der ersten kapazitiven Schicht (70) zum Trennen der ersten kapazitiven Schicht in einzelne erste Kondensatorplatten für jeden der mehreren Kondensatoren;
l) Abdeckniederschlagen einer dielektrischen Schicht (80) wenig stens auf den einzelnen ersten Kondensatorplatten;
m) Abdeckniederschlagen einer zweiten kapazitiven Schicht (85) auf der dielektrischen Schicht (80), wobei die zweite kapazitive Schicht (85) eine zweite Kondensatorplatte eines jeden der mehreren Kondensatoren bildet und die zweiten Kondensator platten der jeweiligen Kondensatoren elektrisch miteinander in Verbindung stehen.