DE4239142A1

DE4239142A1 -

Info

Publication number: DE4239142A1
Application number: DE4239142A
Authority: DE
Inventors: Brent D. Gilgen; Mark A. Mcqueen; Joseph J. Karniewicz; Tyler A. Boise Id. Us Lowrey
Original assignee: Micron Technology Inc
Current assignee: Micron Technology Inc
Priority date: 1991-11-21
Filing date: 1992-11-20
Publication date: 1993-06-09
Also published as: US5134085A; JPH05259407A

Description

Die Erfindung bezieht sich auf die Technologie zur Herstellung integrierter Schaltungen und betrifft im spezielleren kostengünstige Verfahren, die eine redu zierte Anzahl von Masken zur Herstellung von dynamischen CMOS-Speichern mit wahlfreiem Zugriff bzw. CMOS-DRAMs in Stapelkondensatorausbildung verwen den.

Die meisten derzeitigen dynamischen BAM-Vorrichtungen (DRAMs) verwenden die CMOS-Technologie. Bei dem Be griff "CMOS" handelt es sich zwar um eine Abkürzung für komplementärer Metalloxidhalbleiter, doch heut zu tage wird der Begriff CMOS in weniger strenger Weise für jegliche integrierte Schaltung verwendet, bei der N-Kanal- und P-Kanal-Feldeffektransistoren in komple mentärer Weise verwendet werden. Integrierte CMOS-Halbleitervorrichtungen werden zwar oft als "Halblei ter"-Vorrichtungen bezeichnet, doch solche Vorrichtun gen werden aus verschiedenen Materialien hergestellt, die entweder elektrisch leitfähig, elektrisch nicht leitfähig oder elektrisch halbleitend sind. Silizium, bei dem es sich um das am häufigsten verwendete Halb leitermaterial handelt, kann dadurch leitfähig gemacht werden, daß man es dotiert (Einbringen einer Verunrei nigung in die Siliziumkristallstruktur), und zwar entweder mit einem Element, wie z. B. Bor, das ein Valenzelektron weniger als Silizium aufweist, oder mit einem Element, wie z. B. Phosphor oder Arsen, die ein Valenzelektron mehr als Silizium besitzen. Im Fall der Dotierung mit Bor werden Elektronen-"Löcher" zu den Ladungsträgern, und das dotierte Silizium bezeichnet man als positives oder p-leitendes Silizium. Bei der Dotierung mit Phosphor oder Arsen werden die zusätz lichen Elektronen zu den Ladungsträgern, und das do tierte Silizium bezeichnet man als negatives oder n-leitendes Silizium. Bei Verwendung einer Mischung von Dotierstoffen mit entgegengesetzten Leitfähigkeitsty pen ergibt sich eine Gegendotierung, wobei der Leitfä higkeitstyp des am meisten vorhandenen Dotierstoffs überwiegt. Silizium wird entweder in einkristalliner oder polykristalliner Form verwendet. Polykristallines Silizium wird im folgenden auch als "Polysilizium" bezeichnet. Obwohl Polysilizium Metall für die MOS-Vorrichtung-Gates größtenteils ersetzt hat, hat die einem Metall innewohnende hohe Leitfähigkeit viele Halbleiterhersteller dazu veranlaßt, eine Schicht aus hitzebeständigem Metallsilizid auf Transistorgates zu erzeugen, um dadurch die Vorrichtungsgeschwindigkeit zu erhöhen.

CMOS-Verfahren bzw. -Herstellungsverfahren beginnen mit einem schwach dotierten p-leitenden oder n-leiten den Siliziumsubstrat oder mit schwach dotiertem Epita xie-Silizium auf einem stark dotiertem Substrat. Aus Gründen der Einfachheit wird ein CMOS-Verfahren des Standes der Technik bei Verwendung von p-leitendem Silizium aus Ausgangsmaterial beschrieben. Würde man n-leitendes Silizium verwenden, wären die Verfahrens schritte im wesentlichen identisch, mit der Ausnahme, daß in manchen Fällen die Dotierstofftypen umgekehrt wären.

1982 wurde das japanische Patent 57-17 164 erteilt. Dieses Patent lehrt die Herstellung einer integrierten CMOS-Schaltung durch separates Bilden der N-Kanal- und P-Kanal-Vorrichtungen. Wie bei herkömmlichen CMOS-Verfahren wird eine einzelne Polysiliziumschicht zur Bildung sowohl der N-Kanal- als auch der P-Kanal-Gates verwendet. Die N-Kanal-Vorrichtungen werden jedoch zuerst gebildet, und es verbleibt ungeätztes Polysili zium in den zukünftigen P-Kanal-Bereichen, bis die N-Kanal-Herstellung abgeschlossen ist. Die zur an schließend erfolgenden Mustergebung der P-Kanal-Vor richtungen verwendete Maske wird auch für einen voll flächigen Niederschlag auf den bereits gebildeten N-Kanal-Vorrichtungen verwendet, um diese zu schützen. Dieses Verfahren wird hierin als geteiltes Polysi lizium-CMOS-Herstellungsverfahren bezeichnet. Das geteilte Polysilizium-CMOS-Herstellungsverfahren, das zwar von den Halbleiterherstellern in den Vereinigten Staaten und in anderen Ländern größtenteils ignoriert wurde, wird von der Anmelderin als Mittel zur Reduzie rung der Maskensätze und somit zur Reduzierung der Herstellungskosten für dynamische Speicher mit wahl freiem Zugriff oder DRAMs in extensiver Weise verwen det.

Die Speicherzellen von DRAMs setzen sich aus zwei Hauptkomponenten zusammen: einem Feldeffekttransistor (FET) und einem Kondensator. Bei DRAM-Zellen, die einen herkömmlichen planaren Kondensator verwenden, wird ein viel größerer Oberflächenbereich des Chips für den planaren Kondensator als für den FET verwen det. Wortleitungen werden im allgemeinen aus einer ersten Polysiliziumschicht geätzt. Ein dotierter Bereich eines Siliziumsubstrats dient als untere (Speicherknoten-) Kondensatorplatte, während eine do tierte, zweite Polysiliziumschicht im allgemeinen als obere Kondensatorplatte (Zellenplatte) wirkt. Obwohl sich planare Kondensatoren im allgemeinen für die Verwendung bei DRAM-Chips bis zu einem Niveau von 1 Megabit als geeignet erwiesen haben, werden sie für fortschrittliche DRAM-Generationen als unverwendbar erachtet. Da die Bauteildichte in Speicherchips zuge nommen hat, hat das Schrumpfen der Zellenkondensator größe zu einer Anzahl von Problemen geführt. Als erstes kann die Alphateilchen-Komponente normaler Hintergrundstrahlung zur Entstehung von Loch-Elektron- Paaren in dem Siliziumsubstrat führen, die sich in der unteren Kondensatorplatte sammeln können. Dieses Phänomen führt dazu, daß eine in dem betroffenen Zellenkondensator gespeicherte Ladung rasch verloren geht, wodurch ein "Soft-Error" entsteht. Als zweites wird das Abfrage-Verstärker-Differenzsignal reduziert. Dies verschlechtert die Ansprechempfindlichkeit auf Rauschen und erschwert die Ausbildung eines Ab frage-Verstärkers mit einer geeigneten Signal-Selektivität. Drittens erfolgt bei der Reduzierung der Zellen kondensatorgröße ein rascheres Lecken der im Inneren der Zelle gespeicherten Ladung auf ein unbrauchbares Niveau, wodurch viel häufigere Unterbrechungen für allgemeine Auffrischungen erforderlich sind. Die schwierige Aufgabe eines DRAM-Konstrukteurs besteht daher in der Erhöhung oder wenigstens der Beibehaltung der Speicherzellenkapazität bei immer geringer werdenden Speicherzellengröße, ohne dabei auf Prozesse zurückzugreifen, die die Produktausbeute vermindern oder eine beträchtliche Erhöhung der Anzahl von Maskier-, Niederschlag-, Ätz-, Implantier-, Sputter schritten sowie weiteren Schritten in dem Her stellungsvorgang mit sich bringen.

Aufgrund der Probleme, die mit der Verwendung planarer Kondensatoren für hochdichte DRAM-Speicher verbunden sind, verwenden alle Hersteller von 4-Megabit-DRAMS Speicherzellenausbildungen auf der Basis von nicht planaren Kondensatoren. Derzeit werden zwei grundle gende Kondensatorausbildungen verwendet: der Graben kondensator, der in Anlehnung an den englischen Sprachgebrauch im folgenden auch als Trench-Kondensa tor bezeichnet wird, und der Stapelkondensator. Bei beiden Arten von nicht-planaren Kondensatoren ist typischerweise eine beträchtlich größere Anzahl von Maskier-, Niederschlag- und Ätzschritten für ihre Herstellung als bei einem planaren Kondensator erfor derlich.

Bei einem Trench-Kondensator wird Ladung in erster Linie vertikal gespeichert, im Gegensatz zu horizon tal, wie dies bei einem planaren Kondensator der Fall ist. Da Trench-Kondensatoren in Gräben oder Trenches gebildet werden, die in das Substrat geätzt werden, können manche Trench-Kondensator-Konstruktionen für Soft-Errors anfällig sein. Außerdem besitzt das Trench-Design mehrere andere diesem innewohnende Pro bleme. Ein Problem besteht darin, daß ein Leckstrom von Graben zu Graben auftritt, der durch den parasitä ren Transistoreffekt zwischen benachbarten Gräben bzw. Trenches verursacht wird. Ein weiteres Problem besteht in dem Lecken vom Zellenspeicherknoten zum Substrat, das auf einzelne Kristalldefekte zurückzuführen ist, die durch mit der Trench-Ausbildung verbundene Span nungen hervorgerufen werden. Noch ein weiteres Problem besteht in der Schwierigkeit, die Trenches während des Herstellungsvorgang vollständig zu reinigen. Falls eine vollständige Reinigung eines Grabens nicht ge lingt, führt dies im allgemeinen zu einer fehlerhaften Speicherzelle.

Die Stapelkondensatorausbildung dagegen hat sich als etwas zuverlässiger und leichter herstellbar als die Trench-Ausbildung erwiesen. Als Ergebnis hiervon verwenden die meisten Hersteller von 4-Megabit-DRAMs Spapelkondensatorausbildungen. Da sowohl die untere als auch die obere Platte eines typischen Stapelkon densators aus einzelnen leitfähigen Schichten gebildet werden, ist der Stapelkondensator im allgemeinen viel weniger anfällig für Soft-Errors als der planare Kon densator oder auch der Trench-Kondensator. Durch Pla zieren der Wortleitung und bei manchen Ausbildungen auch der Ziffernleitung unterhalb der kapazitiven Schichten sowie dadurch, daß man die untere Schicht mittels eines vergrabenen Kontakts mit dem Substrat in Berührung treten läßt, haben einige Hersteller Stapel kondensatorausbildungen geschaffen, bei denen vertika le Bereiche des Kondensators in beträchtlichem Umfang zu der Gesamtladungsspeicherkapazität beitragen. Da ein Stapelkondensator im allgemeinen nicht nur die gesamte Fläche einer Speicherzelle (einschl. des Zu griffs-FETs der Zelle) sondern auch benachbarte Feld oxidbereiche bedeckt, ist die Kapazität im Vergleich zu der mit einer Speicherzelle des planaren Typs er hältliches Kapazität beträchtlich gesteigert.

Bei dem Geschäft zur Herstellung von CMOS-Halbleiter vorrichtungen handelt es sich um ein Geschäft mit star kem Wettbewerb und hohem Volumen. Die Prozeßeffizienz und die Herstellbarkeit sowie die Qualität, Zuverläs sigkeit und Leistung des Produkts sind die Schlüssel faktoren, die den wirtschaftlichen Erfolg eines derar tigen Unternehmens bestimmen. Jede neue Generation von CMOS-Vorrichtungen besitzt im allgemeinen ein Integra tionsniveau, welches das Vierfache derjenigen Genera tion darstellt, die sie ersetzt. Eine solche Vervier fachung der Vorrichtungsanzahl pro Chip wird normaler weise von einer Reduzierung der Vorrichtungsgeometrien begleitet. Beim Schrumpfen den Vorrichtungsgeometrien wird jeder photolitographische Schritt teurer. Die Erhöhung der Kosten ist mit einer Reihe von Faktoren verbunden wie z. B.:

a) höhere Kapitalkosten für photolithographische Präzisionsgerätschaften des Standes der Technik;
b) eine Erhöhung der Anzahl von Verfahrensschritten für jede Maskierebene, wodurch sich das Herstel lungsverfahren verlangsamt und zusätzlich teure Gerätschaften erforderlich sind;
c) die Notwendigkeit ultrareiner Herstellungseinrich tungen, die sowohl teuer zu bauen als auch teuer zu betreiben sind;
d) höhere Investitionskosten pro Wafer während der Fertigung, wodurch sich die Kosten für die Entsor gung fehlerhafter Vorrichtungen erhöhen; und
e) Kosten, die sich durch den nach dem Maskierschritt erforderlichen Schritt ergeben, ob es sich dabei nun um einen Implantationsschritt oder um einen Ätzschritt handelt.

Dreifach-Polysiliziumschicht-Herstellungsverfahren für derzeitige Stapelkondensator-DRAM-Vorrichtungen benö tigen bis zu vierzehn bis achtzehn Maskierschritte. In Anbetracht der mit den Maskiervorgängen verbundenen Kosten wäre ein Herstellungsverfahren, das eine dra stisch reduzierte Anzahl von Maskiervorgängen benö tigt, in höchstem Maße bevorzugt.

Die vorliegende Erfindung schafft ein mit zehn bis zwölf Masken auskommendes, geteiltes Polysilizium-Ver fahren zur Herstellung von DRAMs des Stapelkonden satortyps für die 1-Megabit-Generation und höher. Der Verfahrensablauf zeichnet sich durch eine Anzahl von Vorteilen gegenüber den in der Industrie allgemein verwendeten Vorteilen aus. Diese Vorteile beinhalten:

a) eine reduzierte Maskenanzahl durch Eliminierung der N+- und P+-Source-Drain-Maskierschichten aufgrund der geteilten Polysilizium-Technik;
b) eine Möglichkeit zur weiteren Reduzierung der Waferbearbeitung dadurch, daß man die LOCOS- (= Lokaloxidation von Silizium)Spannungsentlastungs- (Puffer-)Oxidschicht später als Transistorgate- Dielektrikumschicht wirken läßt;
c) N-Kanal-Vorrichtungs-Optimierung über selbstausge richtete, durchgreifende Implantierungen mit schwach dotiertem Drain bzw. LDD-Implantierungen, ohne Hinzufügung zusätzlicher P-Kanal-Maskier schritte auf dem Weg des geteilten Polysilizium-Ver fahrens;
d) Verwendung eines halben selbstausgerichteten Kon takts der unteren Zellenplatte zur Zugriffsgate diffusion unter Ermöglichung einer engen Beabs tandung zwischen dem vergrabenen Kontakt der Speicherknotenplatte und der Zugriffsgateelektrode;
e) verbesserte Auffrischungseigenschaften durch Ver meidung einer Reduzierung der Feldoxiddicke durch den Abstandselement-Oxid-Ätzvorgang;
f) verbesserte Auffrischungseigenschaften durch Schüt zen der empfindlichen Bereiche des Speicherknotes vor Beschädigung, wie sie typischerweise durch einen Abstandselement-Oxid-Ätzvorgang verursacht wird;
g) verbesserte Auffrischungseigenschaften durch Elimi nierung der hochdosierten N-Kanal-Source-/Drain-Im plantation von der Speicherknotenseite des Zu griffstransistorgates; und
h) verbesserte Immunität gegen Soft-Error-Störungen durch die Verwendung einer selbstausgerichteten Hochkapazitäts- bzw. Hochkapazitätszellen-Implan tation, die ohne Hinzufügung zusätzlicher Maskier schritte durchgeführt wird.

Bevorzugte Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.

Die Erfindung und Weiterbildungen der Erfindung werden im folgenden anhand der zeichnerischen Darstellungen eines Ausführungsbeispiels noch näher erläutert. In den Zeichnungen zeigen:

Fig. 1 eine Querschnittsansicht eines Bereichs eines Halbleiterwafers, bestehend aus einem schwach dotiertem p-leitenden monokristalli nen Siliziumsubstrat, das einem Oxidations schritt, einem Siliziumnitrid-Aufbring schritt, einem ersten Photomaskierschritt, einem anschließendem Nitrid-Ätzschritt sowie einer Phosphor-N-Wannen-Implantation unter zogen worden ist;

Fig. 2 eine Querschnittsansicht des Waferbereichs der Fig. 1 nach Entfernen eines Photoresist, nach einem Oxid-Naßätzvorgang und einer wahlweisen Arsen-N-Wannen-Implantation;

Fig. 3 eine Querschnittsansicht des Waferbereichs der Fig. 2 nach einem Oxidationsschritt bei einer erhöhten Temperatur, einem Oxid-Ätz vorgang, einem Nitrid-Ätzvorgang sowie einer Bor-P-Wannen-Implantation;

Fig. 4 eine Querschnittsansicht des Waferbereichs der Fig. 3 nach einem zweiten Oxidations schritt;

Fig. 5 eine Querschnittsansicht des Waferbereichs der Fig. 4 nach einem Oxid-Ätz-Vorgang, dem Aufwachsen von thermischem Oxid, einem Siliziumnitrid-Aufbringschritt sowie einem zweiten Photomaskierschritt;

Fig. 6 eine Querschnittsansicht des Waferbereichs der Fig. 5 nach einem Nitrid-Trockenätzvor gang, dem Entfernen des Photoresist, einem wahlweisen dritten Photomaskierschritt sowie nach einer Bor-Feldimplantation;

Fig. 7 eine Querschnittsansicht des Waferbereichs der Fig. 6 nach dem Entfernen des Photore sist, einem Feldoxidationsschritt, dem Ent fernen von Oxid sowie einem nachfolgenden Siliziumnitrid-Ätzvorgang;

Fig. 8 eine Querschnittsansicht des Waferbereichs der Fig. 7 nach einem wahlweisen vierten Photomaskierschritt und einer Bor-Schwellen spannungssteigerungs-Implantation;

Fig. 9 eine Querschnittsanschicht des Waferbereichs der Fig. 8 nach dem Entfernen des Photore sist, dem vollflächigen Aufbringen einer ersten polykristallinen Siliziumschicht, dem Dotieren der ersten Polysiliziumschicht, der Erzeugung einer hitzebeständigen Metallsili zidschicht oben auf der ersten Polysilizium schicht, dem Aufbringen einer Siliziumdi oxid-Abdeckschicht oben auf der Silizid schicht, dem Aufbringen einer Siliziumni trid-Abdeckschicht oben auf der Oxid-Abdeck schicht 93 sowie nach einem fünften Photo maskierschritt;

Fig. 10 eine Querschnittsansicht des Waferbereichs der Fig. 9 nach einem Trockenätzvorgang, dem Entfernen des Photoresist sowie einer unmas kierten Bor-Halo-Implantation;

Fig. 11 eine Querschnittsansicht des Waferbereichs der Fig. 10 nach dem Aufbringen einer ersten Siliziumdioxid-Abstandsschicht, einer unmas kierten Phosphor-Source-/Drain-Implantation sowie einem thermischen Eintreibschritt;

Fig. 12 eine Querschnittsansicht des Waferbereichs der Fig. 11 nach dem Aufbringen einer zwei ten Siliziumdioxid-Abstandsschicht und einem wahlweisen Oxid-Verdichtungsschritt;

Fig. 13 eine Querschnittsansicht des Waferbereichs der Fig. 12 nach einem sechsten Photo maskierschritt, einem anisotropen Plasma- Ätzvorgang zum Öffnen der Speicherknoten-Kon taktstellen sowie einer wahlweisen Hoch kapazitäts-Borimplantation, wobei sich die sechste Photomaske in Position befindet;

Fig. 14 eine Querschnittsansicht des Waferbereichs der Fig. 13 nach dem Entfernen des Photore sist, der vollflächigen Aufbringung einer zweiten Polysiliziumschicht, der Dotierung der zweiten Polysiliziumschicht sowie einem siebten Photomaskierschritt;

Fig. 15 eine Querschnittsansicht des Waferbereichs der Fig. 14 nach einem anisotropen Plasma-Ätz vorgang, dem Entfernen des Photoresist, der Aufbringung einer Kondensatordielektri kumschicht, der vollflächigen Aufbringung einer dritten Polysiliziumschicht sowie einem achten Photomaskierschritt;

Fig. 16 eine Querschnittsansicht des Waferbereichs der Fig. 15 nach einem Ätzvorgang an der dritten Polysiliziumschicht;

Fig. 17 eine Querschnittsansicht des Waferbereichs der Fig. 16 nach einem anisotropen Oxid- Abstandselement-Ätzvorgang, dem Entfernen des Photoresist, einer unmaskierten N-Kanal- Arsen-Source-/Drain-Implantation sowie einem wahlweisen Wärmebehandlungsschritt bei niedriger Temperatur;

Fig. 18 eine Querschnittsansicht des Waferbereichs der Fig. 17 nach einem neunten Photomaskier schritt, einem Unterschneidungs-Ätzschritt sowie einer P-Kanal-Source-/Drain-Implanta tion (vorzugsweise entweder mit Bordifluorid oder Bor);

Fig. 19 eine Querschnittsansicht des Waferbereichs der Fig. 18 nach dem Entfernen des Photore sist, dem Aufbringen einer Borophosphosili katglasschicht, der Erzeugung einer zehnten Photomaske, die Bitleitungskontakte defi niert, sowie nach einem anisotropen Ätzvor gang; und

Fig. 20 eine Querschnittsansicht des Waferbereichs der Fig. 19 nach dem Entfernen des Photore sist, dem wahlweisen Aufbringen und planaren Ausbilden eines geeigneten stopfenartigen Füllmaterials, dem Aufbringen einer Metall schicht, der Mustergebung der Metallschicht zur Bildung von Bitleitungen sowie dem Auf bringen mehrerer Passivierschichten.

Wie unter Bezugnahme auf Fig. 1 zu sehen ist, ist ein aus einem schwach dotierten, p-leitenden, mono kristallinen Siliziumsubstrat 11 bestehender Halb leiterwafer einem thermischen Oxidationsschritt, durch den eine erste Pufferoxidschicht 12 gebildet worden ist, sowie einem Siliziumnitrid-Aufbringungsschritt unterzogen worden, der zu einer ersten Siliziumnitrid schicht 13 geführt hat. Eine erste Photoresistmaske 14, die hierin auch als Photomaske bezeichnet wird, wurde dann oben auf der ersten Siliziumnitridschicht 13 gebildet, wobei die Maske 14 Bereiche der ersten Siliziumnitridschicht 13 freilegt, die sich über den Bereichen des Substrats befinden, welche in N-Wannen-Bereiche umgewandelt werden sollen. Nach einem Nitrid-Ätz vorgang, durch den Bereiche der ersten Silizium nitridschicht 13 (nachfolgend auch kurz als Nitrid schicht 13 bezeichnet) über den zukünftigen N-Wannen- Bereichen entfernt worden sind, ist der Wafer einer Phosphor-N-Wannen-Implantation unterzogen worden, durch die bei dem vorliegenden speziellen Ausführungs beispiel ein N-Wannen-Bereich 15 gebildet worden ist. Es ist darauf hinzuweisen, daß es sich bei den Zeich nungen um zusammengesetzte Darstellungen einer Speicherzelle handelt, bei der ein N-Kanal-Zugriffs transistor in unmittelbarer Nähe eines P-Kanal-Pe ripherietransistor dargestellt ist. Die Figuren sollen keine tatsächlichen Querschnittsansichten irgendeines speziellen Bereichs eines wirklichen DRAM-Speichers darstellen, sondern dienen lediglich als zweck dienliche Mittel, die zur besseren Darstellung des Verfahrens bei verschiedenen Herstellungsstadien ver wendet werden.

Wie in Fig. 2 zu sehen ist, ist die Photoresistmaske 14 entfernt worden, und ein Oxid-Naßätzvorgang hat denjenigen Bereich der ersten Pufferoxidschicht 12 entfernt, der nicht von den Resten der ersten Nitrid schicht 13 überdeckt war. Der Wafer wird dann einer Arsen-Implantation unterzogen, wodurch innerhalb der N-Wanne 15 eine flache bzw. seichte mit Arsen implan tierte Schicht 21 geschaffen wird. Die Arsenatome werden an einem Eindringen in das Substrat behindert, wo der Wafer von den Restbereichen der ersten Nitrid schicht 13 bedeckt ist.

Wie unter Bezugnahme auf Fig. 3 zu sehen ist, wird der Wafer einem ersten Dampfoxidationsschritt (vorzugswei se in der Gegenwart von Wasserdampf) bei erhöhter Temperatur ausgesetzt, wodurch die Oberfläche des N-Wannen-Bereichs 15 zur Bildung einer schützenden Oxid schicht 31 oxidiert wird und die implantierten Phosphor- und Arsenatatome tiefer in das Substrat hinein getrieben werden. Nach dem Dampfoxidations schritt wird der Wafer einem Oxid-Naßätzvorgang unter zogen, wodurch jegliches Oxid auf der Oberfläche der ersten Nitridschicht 13 entfernt wird, und danach erfolgt ein Nitrid-Naßätzvorgang, durch den die Reste der ersten Nitridschicht 13 entfernt werden. Der Wafer wird dann einer Bor-Implantation unterzogen, die die N-Wannen-Schutzoxidschicht 31 (jedoch nicht die eigentliche N-Wanne) durchdringt und in dem Substrat 11 P-Wannen-Bereiche 32 erzeugt.

Unter Bezugnahme auf Fig. 4 wird der Wafer einem zweiten Oxidationsschritt unterzogen (der wiederum vorzugsweise in Anwesenheit von Dampf erfolgt), wo durch eine vollflächige Oxidschicht 41 oben auf den P-Wannen-Bereichen gebildet wird, die bei der Diffu sion der implantierten Boratome innerhalb des P-Wan nen-Bereichs 32 in das Substrat hinein von Hilfe ist.

Unter Bezugnahme auf Fig. 5 läßt man nach einem Oxid-Naßätzvorgang, durch den die Schutzoxidschicht 31 und die vollflächige Oxidschicht 41 entfernt worden sind, eine zweite Pufferoxidschicht 51 über der Oberfläche des Wafers aufwachsen. Der Wafer wird dann einem Siliziumnitrid-Aufbringschritt unterzogen, um dadurch eine zweite Siliziumnitridschicht 52 zu schaffen. Oben auf der zweiten Nitridschicht 52 wird dann eine zweite Photoresistmaske 53 gebildet, wobei zukünftige aktive Bereiche von Photoresist bedeckt sind und zukünftige Feldoxidbereiche freiliegen.

Unter Bezugnahme auf Fig. 6 sind durch einen Nitrid-Trockenätzvorgang Reste der Nitridschicht 52 oben auf den zukünftigen aktiven Bereichen übriggeblieben, wonach die zweite Photoresistmaske 53 entfernt wird und eine wahlweise dritte Photoresistmaske 61 erzeugt wird, die den N-Wannen-Bereich 15 maskiert. Danach wird eine Bor-Feldimplantation (auch bekannt als Kanalstoppimplantation) durchgeführt, wodurch in den zukünftigen Feldoxidbereichen angrenzend an den P-Wannen-Bereich 32 ein Borimplantationsbereich 62 er zeugt wird, der die Isolierung der Vorrichtung verbes sert.

In Fig. 7 ist die dritte Photoresistmaske 61 entfernt worden, und der Wafer ist einem Oxidationsschritt unterzogen worden, durch den Feldoxidbereiche (die vorstehend auch als Vorrichtungsisolierungsbereiche bezeichnet werden) 71 erzeugt, wonach durch einen Oxid-Naßätzvorgang jegliches Siliziumdioxid auf der oberen Oberfläche der Reste der zweiten Nitridschicht 52 entfernt wird, und ein Siliziumnitrid-Naßätzvorgang führt dann zur vollständigen Entfernung dieser Reste der Nitridschicht 52.

Wenn auslegungsbedingt mehrere N-Kanal- oder P-Kanal- Vorrichtungs-Schwellenspannungen erforderlich sind, wird eine nicht gezeigte vierte Photoresistmaske zum Schützen der natürlichen Vorrichtungen (d. h. der jenigen Vorrichtungen, die nicht von einer Schwellen spannungs-Einstellung profitieren) vor einer Schwellenspannungssteigerungs-Implantation verwendet, der der Wafer in diesem Stadium des Herstellungsver fahrens unterzogen wird.

Wie unter Bezugnahme auf Fig. 9 zu sehen ist, ist die vierte Photoresistmaske entfernt worden, und eine erste polykristalline Siliziumschicht bzw. Poly siliziumschicht 91 ist vollflächig auf der Oberfläche des Wafer aufgebracht worden. Die erste Polysilizium schicht 91 wird dann mit Phosphor dotiert, um sie elektrisch leitfähig zu machen. Eine hitzebeständige Metallsilizidschicht 92 wird dann oben auf der ersten Polysiliziumschicht 91 erzeugt, um deren Flächenwider stand zu reduzieren. Diese zweischichtige Struktur wird hierin auch als erste leitfähige Schicht bezeich net. Dies wird bewerkstelligt unter Verwendung einer von mehreren bekannten Techniken, wie z. B. direktes Aufbringen einer hitzebeständigen Metallsilizidschicht oder Aufbringen einer hitzebeständigen Metallschicht (z. B. Wolfram, Titan oder Kobalt) oben auf der ersten Polysiliziumschicht 91 sowie nachfolgende Wärmebehand lung, so daß die Schicht mit dem darunterliegenden Polysilizium zur Bildung des Silizids reagiert. Um eine Trennung der hitzebeständigen Metallsilizid schicht von der ersten Polysiliziumschicht 91 bei erhöhten Temperaturzyklen zu verhindern, wird eine wahlweise Siliziumdioxid-Abdeckschicht 93 oben auf der Silizidschicht 92 aufgebracht, wonach eine wahlweise Siliziumnitrid-Abdeckschicht 94 oben auf der Oxid-Abdeckschicht 93 aufgebracht wird. Danach wird eine fünfte Photoresistmaske 95 erzeugt, die N-Kanal-Vor richtungsgates sowie -Zwischenverbindungen definiert.

Unter Bezugnahme auf Fig. 10 wird ein Trockenätzvor gang zur Erzeugung der N-Kanal-Gates 101 sowie der N-Kanal-Zwischenverbindungen 102 verwendet, wobei ein ungeätzter Abschnitt von mit Dielektrikum beschichte tem, silizidbedecktem Polysilizium 103 in den P-Kanal-Bereichen verbleibt, der später in ein Muster gebracht wird, wobei die fünfte Photomaske 95 dann entfernt wird und eine wahlweise, unmaskierte bzw. maskenfreie Bor-Halo-Implantation durchgeführt wird, durch die Halobereiche 104 erzeugt werden. Diese Implantation verbessert die Kurzkanal-Leckeigenschaften durch Ver hindern eines Durchgriffs bei niedrigen Spannungen.

Unter Bezugnahme auf Fig. 11 wird eine erste Silizium dioxid-Abstandsschicht 111 voll flächig über der Wafer oberfläche aufgebracht. Darauf folgt eine wahlweise, unmaskierte Phosphor-Source-/Drain-Implantation, durch die schwach dotierte Source-/Drain-Bereiche 112 gebil det werden. Die Phosphoratome werden durch die hori zontalen Bereiche der ersten Siliziumdioxid-Abstands schicht 111 implantiert, während die vertikalen Berei che der ersten Abstandsschicht 111 die Phosphor- Source-/Drain-Implantation von den Rändern der N-Kanal-Gates weg beabstanden, wodurch sich die Überlap pungskapazität der Vorrichtung tendentiell verringern läßt, wobei dies in verbesserten Geschwinidgkeitsei genschaften resultiert. Der Zweck der Phosphor-Source-/Drain-Implantation besteht in der Erhöhung des Source-/Drain-Serienwiderstands der Vorrichtung, wo durch kritische elektrische Felder vermindert werden und die Zuverlässigkeit der Vorrichtung durch Reduzie rung der Injektion heißer Träger verbessert wird. Wenn die Speichervorrichtung bei niedrigen Spannungen (z. B. Vcc = 3 Volt) arbeiten soll, ist eine LDD-Transistor ausbildung bzw. eine Transistorausbildung mit schwach dotiertem Drain nicht länger von wesentlicher Bedeu tung, und die Phosphor-Source-/Drain-Implantation kann weggelassen werden. Sobald die vorstehend erläuterte Implantation abgeschlossen ist, wird ein unter Wärme einwirkung erfolgender Eintreibschritt durchgeführt, um eine adäquate Überlappung zwischen der zu n-Leit fähigkeit führenden Implantation und dem Polysili zium-Gate zu gewährleisten.

Unter Bezugnahme auf Fig. 12 wird eine zweite Sili ziumdioxid-Abstandsschicht 121 vollflächig über der Waferoberfläche aufgebracht. Es ist darauf hinzuwei sen, daß die erste Siliziumdioxid-Abstandsschicht 111 und die zweite Siliziumdioxid-Abstandsschicht 121 hierin auch als erste dielektrische Abstandsschicht bzw. zweite dieleketrische Abstandsschicht bezeichnet werden. Es erfolgt dann ein wahlweiser Verdichtungs schritt, durch den das Material in beiden Oxid-Ab standsschichten verdichtet wird; in nachfolgenden Zeichnungen werden dabei die Schichten 111 und 121 auch kollektiv als Schicht 131 bezeichnet. Die kombi nierten Oxidschichten resultieren außerdem in einer Dicke, die zur Bildung des LDD-Abstandselements geeig net ist, welches für die nachfolgende Versetzung der N-Kanal-Source-/Drain-Implantation von dem Gate-Rand erforderlich ist, wobei dies zu einer verbesserten Zuverlässigkeit und einer geringeren Überlappungskapa zität führt.

Unter Bezugnahme auf Fig. 13 wird eine sechste Photo resistmaske 132 erzeugt, die Speicherknoten-Kontakt stellen innerhalb der Anordnung definiert. Ein aniso troper Plasma-Ätzvorgang durch die Oxid-Abstands schicht 131 hindurch legt Speicherknoten-Kontaktstel len 133 frei. Die Dicke der Oxid-Absstandsschicht 131 begrenzt automatisch das Ausmaß der Dotierdiffusion von der noch auf zubringenden zweiten Polysilizium schicht, die als untere (Speicherknoten-) Kondensator platte dient. Diese Begrenzungsfunktion ist unabhängig von dem Ausmaß der Fehlausrichtung der sechsten (Kon takt-) Photoresistmaske 132 in bezug auf das Polysili zium-Gate und steht in direkter Relation zu der kombi nierten Dicke der beiden Oxid-Abstandsschichten. Es folgt eine Hochkapazitäts bzw. Hochkapazitätszellen- Borimplantation, wobei sich die sechste Photomaske 132 in Position befindet. Die Hochkapazitäts-Implantation, die in bezug auf die Kontaktöffnung 134 in der sechsten Photoresistmaske 132 selbstausgerichtet ist, dient zum Steigern der Immunität bzw. Unempfindlich keit der Zellenkondensatoren gegenüber durch Alpha teilchen-Strahlung hervorgerufene Soft-Errors durch Erzeugen eines elektrischen Felds unterhalb der Zelle. Dieses elektrische Feld hat die Tendenz, durch Alphateilchentreffer erzeugte Streuelektronen von dem kritischen Zellenbereich weg zu reflektieren.

Unter Bezugnahme auf Fig. 14 wird nach dem Entfernen der sechsten Photomaske 132 eine zweite Polysilizium schicht 141 vollflächig über der Oberfläche des Wafers aufgebracht. Die zweite Polysiliziumschicht 141 wird dann dotiert (vorzugsweise mit Phosphor), um sie elek trisch leitfähig zu machen; danach wird sie unter Verwendung einer siebten Photoresistmaske 142, die einzelne Speicherknoten-Kondensatorplatten definiert, in ein Muster gebracht.

Unter Bezugnahme auf Fig. 15 ist die zweite Polysili ziumschicht 141 in einem Plasmareaktor anisotrop ge ätzt worden, um einzelne Speicherknoten-Kondensator platten 151 zu bilden, wonach die siebte Photoresist maske 142 entfernt worden ist. Jede Speicher knoten-Kondensatorplatte 151 kontaktiert das darunterliegende Substrat an einer Kontaktstelle 133. Die Zellenkapazi tät ist durch Erzeugung einer Stapelkondensatorausbil dung (d. h., daß man jeder Speicherknoten-Kondensator platte 151 ein Überlappen eines Zugriffs-Gates 101 und eines Feldoxidbereichs 71 ermöglicht) auf ein Maximum gebracht. Es ist darauf hinzuweisen, daß die Speicher knoten-Kondensatorplatte 151 von dem Gate 101 durch die Abstands-Oxidschicht 131 isoliert ist, die durch die beiden früheren Oxidniederschlage erzeugt worden ist. Sobald die die Speicherknoten-Kondensatorplatte 151 gebildet ist, wird eine Kondensator-Dielektrikum schicht 152 auf der oberen Oberfläche desselben aufge bracht oder aufgewachsen. Eine dritte Polysilizium schicht 153 wird dann niedergeschlagen und dotiert, um sie leitfähig zu machen, und danach wird die Polysi liziumschicht 153 mittels einer achten Photoresistmas ke 154 in ein Muster gebracht.

Unter Bezugnahme auf Fig. 16 ist die dritte Polysi liziumschicht 153 geätzt worden, wobei ihre verblei benden Reste die obere Kondensatorplatte 161 jeder Zelle bilden. Diese Zellenplatte 161 ist allen Zellen innerhalb der Anordnung gemeinsam, da sie in ein der artiges Muster gebracht worden ist, daß sie alle Zel lenbereiche mit Ausnahme derjenigen Bereiche vollstän dig bedeckt, die zur Ermöglichung der letztendlichen Bildung eines Ziffernleitungskontakts zu dem darunter liegenden Silizium auf der der Kondensatorzelle gegen überliegenden Seite des Zugriffsgates geöffnet sind. Die Zellenplatte 161 (d. h. der Rest der dritten Poly siliziumschicht) besitzt lockere Ausrichtungs- und Leitungsbreiten-Begrenzungen, so daß es sich zur Re duzierung der Kosten und der Steigerung des Durch satzes naß ätzen läßt.

Unter Bezugnahme auf Fig. 17 wird der Wafer einem anisotropen Oxid-Ätzvorgang unterzogen, durch den in dem Zellenanordnungsbereichs des Chips ein breites Abstandselement 171 auf der Bitleitungsseite des Transistorgates 101 erzeugt wird. Die Transistorseite des Zellen-Zugriffstransistorgates 101 wird durch die darüberliegende Zellenplatte 153 vor dem anisotropen Ätzvorgang geschützt. In der Peripherie bzw. dem Rand der Vorrichtung werden Abstandselemente auf beiden Seiten von N-Kanal-Transistorgates (nicht gezeigt) sowie an den Rändern des Abschnitts aus silizidbedeck tem Polysilizium 103 gebildet. Nach Beendigung des Abstandselement-Ätzvorgangs wird die achte Photore sistmaske 154 entfernt, und es erfolgt eine vollflä chige N-Kanal-N+-Source-/Drain-Implantation (vorzugs weise mit Arsen) ohne Notwendigkeit einer Maske, da die P-Kanal-Vorrichtungen durch den ungeätzten Polysi lizium-Abschnitt 103 noch vollständig geschützt sind. Diese Tatsache stellt einen wesentlichen Vorteil des geteilten Polysiliziumverfahrens her. Außerdem wird bei diesem Verfahren die N-Kanal-Source-/Drain-Arsen implantation von der Speicherknotenseite des Zugriffs gates eliminiert, woraus eine verbesserte Auffrischung durch Verhindern einer Verschlechterung resultiert, die sich aus einer Kristallbeschädigung aufgrund der starken N-Kanal-Arsen-Source-/Drain-Implantation in den Speicherknoten-Kontaktbereich jeder Zelle ergeben könnte. An diesem Punkt des Verfahrens kann ein bei niedriger Temperatur (ca. 600°C) ausgeführter Wärmebe handlungsschritt erfolgen, um die Ätzeigenschaften des Flächenabschnitts aus mit Dielektrikum beschichteten, silizidbedeckten Silizium 103 zu verbessern. Es ist darauf hinzuweisen, daß ein schwach dotiertes Drain (LDD) auf der Bitleitungsseite des Zellenzugriffs transistors 101 als Ergebnis der verschiedenen, für die Phoshor- und die Arsen-Source-/Drain-Implantation verwendeten Versetzungen erzeugt worden ist.

Unter Bezugnahme auf Fig. 18 werden nach dem Abschluß der N-Kanal-Vorrichtungsbildung P-Kanal-Polysilizium- Gates 181 unter Verwendung einer neunten Photoresist maske 182 in ein Muster gebracht und sodann geätzt. Eine P-Kanal-Source-/Drain-Implantation (vorzugsweise entweder mit Bordifluorid oder Bor) wird durchgeführt, während sich die Photoresistmaske 182 über den P-Ka nal-Vorrichtungen in Position befindet. Es wird eine spezielle Unterschneidungsätzung verwendet, um das Ausmaß der Überlappungskapazität zwischen den P-Kanal-Poly silizium-Gates 181 und den P-Kanal-Source-/Drain-Diffusions bereichen 183 zu reduzieren. Die Muster gebung der P-Kanal-Vorrichtungen erfolgt in derartiger Weise, daß die N-Kanal-Vorrichtungs-Bereiche während der P-Kanal-Source-/Drain-Implantation vollständig mit Photoresist bedeckt sind, wodurch die Implantation von P-Kanal-Sources/Drains ohne Notwendigkeit zur Verwen dung eines zusätzlichen Maskierschritts zum Schützen der N-Kanal-Vorrichtungsbereiche vor dieser Implan tation stattfinden kann. Das zur Mustergebung der P-Kanal-Vorrichtungen verwendete Photoresist wird nach Ausführung der P-Kanal-Implantation entfernt.

Unter Bezugnahme auf Fig. 19 ist die Photoresistmaske 182 entfernt worden, wonach eine Zwischen-Dielektri kumschicht bestehend aus einer konformen TEOS- (Tetra ethylorthosilikat-)Siliziumdioxidschicht 191 und einer planar ausgebildeten Borophosphosilikatglasschicht 192 vollflächig über der Oberfläche des Wafers aufgebracht wird. Eine zehnte Photoresistmaske 193, die Bit leitungskontakte definiert, wird dann oben auf der Borophosphosilikatglasschicht bzw. BPSG-Schicht 192 erzeugt. Durch einen anschließenden anisotropen Ätz vorgang werden Bitleitungskontakte 193 freigelegt.

Unter Bezugnahme auf Fig. 20 wird nach dem Entfernen der Photoresistmaske 193 ein stopfenartiges Füll material, wie z. B. Wolfram, das außerordentlich gute konforme Aufbringungseigenschaften aufweist, voll flächig über der Oberfläche des Wafers aufgebracht. Die Füllmaterialschicht wird dann unter Verwendung einer von mehreren möglichen Techniken (z. B. eine planarisierende Rückätzung) planar ausgebildet, um dadurch einen Füllmaterialstopfen 201 zu bilden. Eine Schicht aus einem Metall mit niedrigem Widerstand, wie z. B. Aluminium, wird dann aufgebracht und unter Ver wendung einer elften Photoresistmaske (nicht gezeigt) in ein Muster gebracht, wobei diese Photomaske Bit leitungen definiert. Nach einem anisotropen Ätz vorgang, durch den Bitleitungen 202 sowie andere nicht gezeigte Chip-Zwischenverbindungen gebildet werden, wird eine Siliziumdioxid-Passivierschicht 203 auf gebracht. Darauf folgt die Aufbringung einer Silizium nitrid-Passivierschicht 204. Eine ebenfalls nicht gezeigte, zwölfte Photoresistmaske wird zum Freilegen von nicht gezeigten Bondverbindungsflächen durch die Passivierschichten 203 und 204 hindurch verwendet, so daß elektrische Verbindungen zu dem Chip hergestellt werden können.

Vorstehend ist zwar nur ein einzelnes Ausführungsbei spiel des mit zwölf Masken arbeitenden CMOS-Verfahrens zur Herstellung einer DRAM-Anordnung mit Stapelkonden satorzellen beschrieben worden, doch versteht es sich, daß im Rahmen der vorliegenden Erfindung diverse Modi fikationen und Änderungen möglich sind.

Claims

1. Geteiltes Polysilizium-Verfahren zur Herstellung von CMOS-DRAM-Vorrichtungen mit Stapelkondensator zellen, wobei das Verfahren mit einem Siliziumwafer beginnt, gekennzeichnet durch folgende Schritte:

(a) Erzeugen von N-Wannen-Bereichen (15) innerhalb bestimmter Bereiche des Wafers;
(b) Erzeugen von von P-Wannen-Bereichen (32) inner halb anderer Bereiche des Wafers;
(c) Erzeugen von Feldoxidbereichen (71) sowie diesen nach unten benachbarten Kanalstoppbereichen (62);
(d) Erzeugen einer Gate-Dielektrikumschicht (51) auf freiliegenden Siliziumbereichen;
(e) Erzeugen einer ersten Polysiliziumschicht (91) auf der Oberfläche des Wafers nach den Schritten (a), (b), (c) und (d);
(f) Dotieren der ersten Polysiliziumschicht (91), um diese leitfähig zu machen;
(g) Mustergebung von N-Kanal-FET-Gates (101) und N-Kanal-Zwischenverbindungen (102) aus der ersten Polysiliziumschicht sowie Erzeugen eines unge ätzten Abschnitts (103) eines Bereichs der ersten Polysiliziumschicht in P-Kanal-Bereichen;
(h) Aufbringen einer ersten dielektrischen Abstands schicht (111) nach Schritt (g);
(i) Ausführen einer schwach dotierten Source-/Drain-Im plantation (112) nach Schritt (h);
(j) Aufbringen einer zweiten dielektrischen Abstands schicht (121) nach Schritt (i);
(k) Ausführen eines Maskierschritts nach Schritt (j) unter Freilegung der zweiten Abstandsschicht über Speicherknoten-Kontaktbereichen (133);
(l) Ätzen durch die erste und die zweite Abstands schicht (131) nach Schritt (k) hindurch zum Frei legen der Speicherknoten-Kontaktbereiche;
(m) Aufbringen einer zweiten Polysiliziumschicht (141) auf der Oberfläche des Wafers nach Schritt (l);
(n) Dotieren der zweiten Polysiliziumschicht (141), um diese leitfähig zu machen;
(o) Mustergebung von einzelnen Speicherknotenplatten (151) aus der zweiten Polysiliziumschicht nach Schritt (n);
(p) Aufbringen einer Kondensator-Dielektrikumschicht (152) nach Schritt (o);
(q) Aufbringen einer dritten Polysiliziumschicht (153) nach Schritt (p);
(r) Dotieren der dritten Polysiliziumschicht (153), um diese leitfähig zu machen;
(s) Mustergebung der dritten Polysiliziumschicht (153) zur Erzeugung einer Zellenplatte (161) nach Schritt (r);
(t) Ausführung eines Ätzvorgangs nach Schritt (s), wodurch Abstandselemente (171) an den Rändern aller nicht von der dritten Polysiliziumschicht bedeckten Transistorseitenwände erzeugt werden und außerdem das Substrat an Bitleitungs-Kontakt bereichen freigemacht wird;
(u) Ausführen einer N+-Source-/Drain-Implantation nach Schritt (t);
(v) Mustergebung von P-Kanal-Transistoren (181) und P-Kanal-Zwischenverbindungen aus dem ungeätzten Abschnitt (103) der ersten Polysiliziumschicht nach Schritt (u) unter Verwendung einer Maske (182), die P-Kanal-Gates und P-Kanal-Zwischenver bindungen definiert und die N-Kanal-Bereiche voll flächig bedeckt;
(w) Ausführen einer P-Kanal-Source-/Drain-Implanta tion (183) vor dem Entfernen der zur Mustergebung der P-Kanal-Gates und P-Kanal-Zwischenverbin dungen verwendeten Maske;
(x) Aufbringen einer Zwischen-Dielektrikumschicht (192) nach Schritt (w);
(y) Ausführen eines Maskierschritts zur Freilegung von Bereichen der Zwischen-Dielektrikumschicht (192) über Bitleitungs-Kontaktbereichen nach Schritt (x);
(z) Ätzen einer Bitleitungs-Kontaktöffnung nach Schritt (y);
- (aa) Erzeugung von Bitleitungen (201 und 202) nach Schritt (z); und
- (bb) Aufbringen wenigstens einer Passivierschicht (203 und 204) nach Schritt (aa).

2. Verfahren nach Anspruch 1, dadurch gekenn zeichnet, daß ein wahlweiser Schwellenspannungs steigerungs-Implantationsschritt vor dem Schritt (e) erfolgt.

3. Verfahren nach Anspruch 1 oder 2, dadurch gekenn zeichnet, daß eine wahlweise, maskenlose Halo-Implan tation (104) zwischen den Schritten (g) und (h) er folgt.

4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß ein wahlweiser Silizium dioxid-Verdichtungsschritt zwischen den Schritten (j) und (k) erfolgt.

5. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß eine Hochkapazitäts-Im plantation zwischen den Schritten (l) und (m) erfolgt.

6. Verfahren nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die N-Kanal-N+-Source- /Drain-Implantation unter Verwendung von Arsen er folgt.

7. Verfahren nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß die Mustergebung der dritten Polysiliziumschicht (153) in Schritt (s) unter Verwendung eines Photoresist-Maskierschritts (154) erfolgt, worauf ein Ätzschritt erfolgt.

8. Verfahren nach Anspruch 7, dadurch gekenn zeichnet, daß der Abstandselement-Ätzschritt gemäß Schritt (t) ausgeführt wird, wobei sich die für den Schritt (s) verwendete Maske (154) in Position befin det.

9. Geteiltes Polysilizium-Verfahren zur Herstellung von CMOS-DRAM-Vorrichtungen mit Stapelkondensator zellen, wobei das Verfahren mit einem Siliziumwafer beginnt, gekennzeichnet durch folgende Abfolge von Schritten:

(a) Erzeugen von N-Wannen-Bereichen (15) innerhalb bestimmter Bereiche des Wafers;
(b) Erzeugen von P-Wannen-Bereichen (32) innerhalb anderer Bereiche des Wafers;
(c) Erzeugen von Feldoxidbereichen (71) sowie diesen nach unten benachbarten Kanalstoppbereichen (62);
(d) Erzeugen einer Gate-Dielektrikumschicht (51) auf freiliegenden Siliziumbereichen;
(e) Erzeugen einer ersten leitfähigen Schicht (91) nach den Schritten (a), (b), (c) und (d), welche die Oberfläche des Wafers vollflächig bedeckt;
(f) Mustergebung von N-Kanal-FET-Gates (101) und N-Kanal-Zwischenverbindungen (102) aus der ersten leitfähigen Schicht und Erzeugen eines Abschnitts (103) aus ungeätztem Material der ersten leit fähigen Schicht in P-Kanal-Bereichen;
(g) Aufbringen wenigstens einer dielektrischen Ab standsschicht (133) nach Schritt (f), die die Oberfläche des Wafers voll flächig bedeckt;
(h) Ausführen einer schwach dotierten Source-/Drain- Implantation (112) nach jeder beliebigen der wenigstens einen dielektrischen Abstandsschicht;
(i) Ausführen eines Maskierschritts nach Schritt (k) unter Freilegung von Bereichen der Abstands schicht über Speicherknoten-Kontaktbereichen (133);
(j) Ätzen durch die Abstandsschicht (131) nach Schritt (i) hindurch zum Freilegen der Speicher knoten-Kontaktbereiche;
(k) Erzeugen einer zweiten leitfähigen Schicht (141) nach Schritt (j), die die Oberfläche des Wafers vollflächig bedeckt;
(l) Mustergebung einzelner Speicherknotenplatten (151) aus der zweiten leitfähigen Schicht nach Schritt (k);
(m) Erzeugen einer Kondensator-Dielektrikumschicht (152) nach Schritt (l);
(n) Erzeugen einer dritten leitfähigen Schicht (153) nach Schritt (m);
(o) Mustergebung der dritten leitfähigen Schicht (153) zur Bildung einer Zellenplatte (161);
(p) Ausführung eines Ätzschritts nach Schritt (o), der Abstandselemente (171) an den Rändern aller nicht von der dritten leitfähigen Schicht be deckten Transistorseitenwände schafft und außer dem das Substrat an Bitleitungs-Kontaktbereichen freimacht;
(q) Ausführen einer N+-Source-/Drain-Implantation nach Schritt (p);
(r) Mustergebung von P-Kanal-Transistoren (181) und P-Kanal-Zwischenverbindungen aus dem ungeätzten Abschnitt (103) der ersten leitfähigen Schicht nach Schritt (q) unter Verwendung einer Maske (182), die P-Kanal-Gates und P-Kanal-Zwischenver bindungen definiert und die N-Kanal-Bereiche voll flächig bedeckt;
(s) Ausführen einer P-Kanal-Source-/Drain-Implanta tion (183) vor dem Entfernen der zur Mustergebung der P-Kanal-Gates und P-Kanal-Zwischenverbin dundungen verwendeten Photoresistmaske;
(t) Aufbringen einer Zwischen-Dielektrikumschicht (192) nach Schritt (s);
(u) Ausführen eines Maskierschritts unter Freilegung von Bereichen der Zwischen-Dielektrikumschicht (192) über Bitleitungs-Kontaktbereichen;
(v) Ätzen von Bitleitungs-Kontaktöffnungen nach Schritt (u);
(w) Erzeugen von Bitleitungen (201 und 202) nach Schritt (v); und
(x) Aufbringen wenigstens einer Passivierschicht nach Schritt (w).

10. Verfahren nach Anspruch 9, dadurch gekenn zeichnet, daß eine wahlweise Schwellenspannungs steigerungs-Implantation vor dem Schritt (e) erfolgt.

11. Verfahren nach Anspruch 9 oder 10, dadurch gekennzeichnet, daß die erste leitfähige Schicht aus einer unteren Schicht dotierten Polysiliziums und einer oberen Schicht hitzebeständigen Metallsilizids gebildet wird.

12. Verfahren nach Anspruch 11, dadurch gekenn zeichnet, daß eine Siliziumdioxid-Abdeckschicht oben auf der hitzebeständigen Metallsilizidschicht aufge bracht wird und danach die erste leitfähige Schicht, die hitzebeständige Metallsilizidschicht und die Sili ziumdioxid-Abdeckschicht in einem Schritt während der N-Kanal-Transistor-Mustergebung und der N-Kanal-Zwischenverbindungs-Mustergebung in ein Muster ge bracht werden.

13. Verfahren nach Anspruch 11, dadurch gekenn zeichnet, daß eine Siliziumdioxid-Abdeckschicht oben auf der hitzebeständigen Metallsilizidschicht aufge bracht wird und eine Siliziumnitrid-Abdeckschicht oben auf der Siliziumdioxid-Abdeckschicht aufgebracht wird und danach die erste leitfähige Schicht, die hitzebeständige Metallsilizidschicht sowie beide Abdeckschichten in einem Schritt während der N-Kanal-Transistor-Mustergebung und der N-Kanal-Zwischenver bindungs-Mustergebung in ein Muster gebracht werden.

14. Verfahren nach Anspruch 11, dadurch gekenn zeichnet, daß eine dielektrische Abdeckschicht oder Abdeckschichten oben auf der hitzebeständigen Metall silizidschicht aufgebracht werden und danach die erste leitfähige Schicht, die hitzebeständige Metall silizidschicht sowie die dielektrische Abdeckschicht oder Abdeckschichten in einem Schritt während der N-Kanal-Transistor-Mustergebung und der N-Kanal-Zwi schenverbindungs-Mustergebung in ein Muster gebracht werden.

15. Verfahren nach einem der Ansprüche 9 bis 14, dadurch gekennzeichnet, daß eine wahlweise, maskenlose Halo-Implantation zwischen den Schritten (f) und (g) ausgeführt wird.

16. Verfahren nach einem der Ansprüche 9 bis 15, dadurch gekennzeichnet, daß die schwach dotierte Source-/Drain-Implantation nach dem Aufbringen der ersten der wenigstens einen dielektrischen Abstands schichten ausgeführt wird.

17. Verfahren nach einem der Ansprüche 13 bis 16, dadurch gekennzeichnet, daß ein wahlweiser Oxidver dichtungsschritt unmittelbar nach dem Aufbringen der Abstandsschichten durchgeführt wird.

18. Verfahren nach einem der Ansprüche 9 bis 17, dadurch gekennzeichnet, daß eine wahlweise Hochkapazi täts-Implantation zwischen den Schritten (j) und (k) ausgeführt wird.

19. Verfahren nach einem der Ansprüche 9 bis 18, dadurch gekennzeichnet, daß eine wahlweise Wärmebe handlung bei niedriger Temperatur nach dem Schritt (q) ausgeführt wird.

20. Verfahren nach einem der Ansprüche 9 bis 19, dadurch gekennzeichnet, daß die Bitleitungen durch folgende Abfolge von Schritten gebildet werden:

(a) konformes Aufbringen einer hitzebeständigen Metallschicht auf der Oberfläche des Wafers in einem derartigen Ausmaß, daß die Bitleitungs- Kontaktöffnungen gefüllt werden;
(b) planares Ausbilden des Wafers, so daß hitzebe ständige Metallstopfen (201) innerhalb der Bit leitungs-Kontaktöffnungen verbleiben;
(c) Aufbringen einer einen geringen Widerstand auf weisenden Metallschicht (202), die die Oberfläche des Wafers vollflächig überdeckt; und
(d) Mustergebung der einen niedrigen Widerstand aufweisenden Metallschicht zur Bildung von Bit leitungen.

21. Verfahren nach einem der Ansprüche 9 bis 20, dadurch gekennzeichnet, daß es sich bei der zweiten und der dritten leitfähigen Schicht um dotiertes Polysilizium handelt.

22. Verfahren nach einem der Ansprüche 9 bis 21, dadurch gekennzeichnet, daß der Schritt (w) das Auf bringen einer Siliziumdioxid-Passivierschicht (203) gefolgt von der anschließenden Aufbringung einer Siliziumnitrid-Passivierschicht (204) umfaßt.

23. Verfahren nach einem der Ansprüche 9 bis 22, dadurch gekennzeichnet, daß die P-Kanal-Transistor-Gates und die P-Kanal-Zwischenverbindungen unter der zu ihrer Mustergebung verwendeten Maske mit einem eine isotrope Komponente aufweisenden anisotropen Ätzmittel unterschnitten werden.

24. Feldeffekt-Zugriffstransistor für DRAM-Zellen, gekennzeichnet durch:

(a) eine Gateelektrode;
(b) einen Zugriffsknotenübergang mit einer ersten Dotierstoffkonzentration;
(c) einen Speicherknotenübergang mit einer zweiten Dotierstoffkonzentration, die niedriger als die erste Dotierstoffkonzentration ist;
(d) einen unter der Gateelektrode befindlichen Kanal bereich, der den Zugriffsknotenübergang mit dem Speicherknotenübergang koppelt, wenn eine eine Schwellenspannung für den Transistor übersteigen de Spannung an der Gateelektrode anliegt.

25. Feldeffekt-Zugriffstransistor für DRAM-Zellen insbesondere nach Anspruch 24, gekennzeichnet durch asymmetrisch dotierte Übergänge.

26. Feldeffekt-Zugriffstransistor für DRAM-Zellen insbesondere nach Anspruch 24, gekennzeichnet durch einen Zugriffsknotenübergang und einen Speicherknotenübergang, wobei letzterer schwächer als der erstgenannte Übergang dotiert ist.