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KR960003004B1 - 반도체 메모리셀의 캐패시터 전극 제조방법 - Google Patents

반도체 메모리셀의 캐패시터 전극 제조방법 Download PDF

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Abstract

내용 없음.

Description

반도체 메모리셀의 캐패시터 전극 제조방법
제1도는 종래의 반도체 메모리셀의 캐패시터 전극 제조방법을 설명하기 위하여 반도체 기관의 소정부위 일부를 절단한 단면도.
제2도는 본 발명의 반도체 메모리셀의 캐패시터 전극 제조방법을 설명하기 위하여 반도체 기관의 소정부위 일부를 절단한 단면도.
본 발명은 반도체 메모리셀의 캐패시터 전극 제조방법에 관한 것으로 특히 공정을 단순화 하면서도 메모리 캐패시터의 용량을 증가시킴으로써 고집적화에 적당하도록 한 것이다.
종래의 반도체 메모리셀의 캐패시터중에서 전극형태가 제1도에 단면을 도시한 바와 같은 FIN 구조로 되어 있는 캐패시터의 제조방법으로는, 먼저 제1a도와 같이 반도체 기판(1)위에 활성영역과 격리영역(14)을 정의하고 게이트 산화막(21)을 형성한 후 폴리실리콘을 증착하고 패터닝하여 게이트(12)를 형성하고, 소오스/드레인 영역(11)을 형성하여 MOS트랜지스터를 만든 다음, 실리콘질화막(22)을 덮는다.
그후 제1b도와 같이 산화막(23)과 폴리실리콘막(24)과 산화막(25)을 차례로 증착하여 적층막을 형성한 후 이들막에 접촉홈(Contact Hole) (30)을 형성하여 스토리지 노드 콘택을 형성한다.
이어서 제1c도와 같이 폴리실리콘막(26)을 증착하고 감광막을 마스크로 폴리실리콘막(24,26)과 산화막(23,25)의 적층막을 패터닝한 후, 제1d도와 같이 산화막을 선택적으로 습식식각으로 제거하여 FIN 형태의 스토리지노드 전극(8) (저장전극)을 형성한다.
마지막으로 제1e도와 같이 저장전극 표면에 캐패시터 유전체막(27)을 형성하고 폴리실리콘을 증착한 후 패터닝하여 플레이드 전극(10)을 형성함으로써 메모리셀 캐패시터를 제작한 다음 산화막(28)을 증착하고 접촉홈(32)을 낸 뒤 비트선(Bit Line)(16)을 형성하여 메모리셀을 제작완료한다.
이렇게 반도체 메모리셀의 캐패시터 전극을 제조방법에서는 집적도를 높이기 위하여 작은 면적에 많은 충전용량을 얻을 수 있도록 캐패시터전극의 FIN 수를 증가시키는데, FIN 수를 증가시키기 위해서 폴리실리콘층과 절연막의 적층횟수가 증가하므로 공정수가 증가하고 따라서 공정시간이 증가한다. 예를들어 5-Fin인 경우 폴리실리콘층과 절연막을 각각 5회 및 4회 증착하여야만 했다.
본 발명은 (1), 반도체 기판(50)위에 형성될 콘택부의 산화막(52)위에 제1재질의 제1임시막과, 제1재질과 서로 식각 선택비가 큰 물질 즉 식각시에 식각비율이 서로 크게 차이가 나는 물질인 제2재질의 제2임시막고의 적층구조를 하나 이상 형성하고, (2) 다음에 감광막 마스크(61)를 이용하여 적층임시막들과 콘택부위의 산화막(52)을 동시에 함께 패터닝하여 캐패시터의 스토리지 노드 접촉홈을 형성하고, (3) 그후 제1도전막을 증착하고, 그 위에 다시 제2재질의 최상층임시막을 형성하고, (4) 이어서 감광막 마스크를 이용하여 제1도전막과 상기 임시막들을 동시에 함께 패터닝하여 캐패시터 스토리지 노드 영역을 정의하고, (5) 그 다음에 제1재질의 임시막들을 습식식각 제거하고, (6) 이어서 제2도전막을 증착하고, 제2도전막을 에치백하여 최상층임시막위에 있는 제2도전막을 없애고 노출된 제5임시막을 마스크로 이용하여 제2도전막을 비등방성식각하여 캐패시터 스토리지 노드를 패터닝하고, (7) 다음에 제2재질의 임시막들을 습식식각으로 제거함으로서 다층 구조의 스토리지 노드 전극 구조를 형성하는 단계로 이루어진다.
제(7)단계후에 다층 구조의 스토리지 노드 전극 표면에 캐패시터 유전체막을 형성한 후, 유전체막 표면에 캐패시터의 플레이트 전극(70)을 형성하는 단계를 추가하여 캐패시터의 양측 전극을 모두 형성한다.
여기에 제1재질은 실리콘질화막이고, 제2재질은 폴리이미드막을 사용하면되고, 또는 서로 바꾸어도 된다.
제1도전막 및 제2도전막은 폴리실리콘막을 사용하고, 다층 구조의 스토리지 노드 전극 표면에 형성하는 캐패시터 유전체막을 실리콘 질화막과 산화막의 적층막을 사용하면 좋다.
제2도를 참조하면서 일실시예를 설명한다.
제2a도와 같이 반도체 기판(50)위에 필드영역과 엑티브영역을 구분하고 소오스/드레인영역(42)과 절연막(44)로 둘러 쌓인 게이트전극(46)을 형성한후 캐패시터전극이 접속될 콘택부의 절연막ㆍ산화막(52)위에 제1재질의 제1임시막(54)으로 사용하기 위한 실리콘질화막을 500∼1000A의 두께로 LPCVD(저압기상승착) 또는 PECVD법으로 형성하고, 제2재질의 제2임시막(56)으로 사용하기 위한 폴리이미드(Polyimide)막을 200∼500A의 두께로 회전도포법으로 형성한다. 이 위에 같은 방법으로 제1재질의 제3임시막(58)과 제2재질의 제4임시막(60)을 적층구조로 형성한다.
임시막은 공정중에 잠시 사용하고 없애버릴 막 (Disposable layer)이다.
여기서 제1재질과 제2재질은 서로 식각 선택비가 큰 물질 즉 식각시에 식각비율이 서로 크게 차이가 나는 물질로서 각각은 또한 실리콘막(비정질 실리콘막 또는 폴리실리콘막)과 산화막에 식각선택비가 큰 물질을 이용한다.
이러한 임시막의 적층구조는 2층 이상 다수층으로 하면 더욱 큰 캐패시터 용량을 얻을 수 있다.
다음에 제2b도와 같이 감광막 마스크(61)를 이용하여 적층임시막(54,56,58,60)과 콘택부의 산화막(52)을 동시에 패터닝하여 캐패시터의 스토리지 노드 접촉홈(Contact Hole)(51)을 형성한다.
그후 제2c도와 같이 감광막 마스크(61)를 제거하고 제1도전막(62)으로 폴리실리콘막을 LPCVD(저압화학기상증착)법으로 560∼620℃의 온도에서 200∼2000A의 두께로 증착한다.
이때 소오스 가스로서는 SiH4이나 Si2H4과 PH3의 혼합가스를 사용한다.
그 위에 다시 제2재질의 제5임시막(64)으로 Polyimide막을 회전도포(Spin Coat)법으로 400∼600℃의 온도에서 500∼1000A의 두께로 형성한다.
제5임시막은 제1재질로 형성하여도 되지만 제2재질로 하는 것이 후에 식각시 유리하다.
이어서 제2d도와 같이 감광막(65)을 마스크로 이용하여 제1도전막과 제1 내지 제5임시막을 동시에 패터닝하여 캐패시터 스토리지 노드 영역을 정의(Difine)한다.
그런다음에 제2e도와 같이 제1재질의 임시막들(54,58)을 H3Po4를 포함한 수용액에 담그어 습식식각 제어한다.
이어서 제2f도와 같이 제2도전막(66)을 폴리실리콘으로 LPCVD(저압 화학기상증착)법으로 660∼620℃의 온도에서 200∼2000A의 두께로 증착한다.
그리고, 제2g도와 같이 제2도전막을 에치백하여 제5임시막위에 있는 제2도전막을 없애고 노출된 제5임시막을 마스크로 이용하여 제2도전막을 비등방성식각하여 캐패시터 스토리지노드(67)를 패터닝한다.
다음에 제2h도와 같이 제2재질의 임시막들(56,60,64)을 H2SO4를 포함한 수용액에 담금어 습식식각 제거함으로서 다층 구조의 스토리지 노드 전극 구조를 형성한다.
그후 제2i도와 같이 다층 구조의 스토리지 노드 전극 표면에 캐패시터 유전체막(68)으로 실리콘 질화막과 산화막의 적층막을 형성한 후 폴리실리콘막을 LPCVD법으로 560∼620℃에서 2000A의 두께로 형성하고 패터닝하여 캐패시터 플레이트 전극(70)을 형성한다.
다른 실시예로서는 임시막의 물질로서 실리콘질화막과 폴리이미드막을 제1 제2 재질로서 서로 바꾸어 사용하여도 된다.
본 발명은 적층임시막들과 스토리지 노드 콘택을 동시에 패터닝함으로써 마스크를 절약할 수 있으며 적층임시막 패드를 선택적으로 제거하여 굴곡부를 형성하므로 캐패시터의 스토리지 노드 전극 면적을 극대화할 수 있으면서도 공정을 단순화 할 수 있다. 예를 들어 실시예와 같이 5층 구조의 노드 전극을 형성함에 있어서 실리콘막은 2회, 임시막은 5회 형성하면 된다.

Claims (11)

  1. 반도체 메모리셀의 캐패시터 전극 제조방법에 있어서, (1) 반도체 기판(50)위에 필드영역과 액티브 영역을 구분하고 소오스/드레인영역과 게이트전극을 형성한후 캐패시터전극이 접속될 콘택부의 절연막(52)위에 제1재질의 제1임시막과, 제1재질과 서로 식각 선택비가 큰 물질 즉 식각시에 식각비율이 서로 크게 차이가 나는 물질인 제2재질의 제2임시막과의 적층구조를 하나 이상 형성하고, (2) 다음에 감광막 마스크(61)를 이용하여 적층임시막들과 콘택부위의 산화막(52)을 동시에 함께 패터닝하여 캐패시터의 스토리지 노드 접촉홈을 형성하고, (3) 그후 제1도전막을 증착하고, 그 위에 다시 제2재질의 최상층임시막을 형성하고, (4) 이어서 감광막 마스크를 이용하여 제1도전막과 상기 임시막들을 동시에 함께 패터닝하여 캐패시터 스토리지 노드 영역을 정의하고, (5) 그 다음에 제1재질의 임시막들을 습식식각 제거하고, (6) 이어서 제2도전막을 증착하고 제2도전막을 에치백하여 최상층임시막위에 있는 제2도전막을 없애고 노출된 제5임시막을 마스크로 이용하여 제2도전막을 비등방성식각하여 캐패시터 스토리지 노드를 패터닝하고, (7) 다음에 제2재질의 임시막들을 습식식각으로 제거함으로서 다층 구조의 스토리지 노드 전극 구조를 형성하는 단계로 이루어지는 반도체 메모리셀의 캐패시터 전극 제조방법.
  2. 제1항에 있어서, 제(7)단계후에 다층 구조의 스토리지 노드 전극 표면에 캐패시터 유전체막을 형성한 후, 유전체막 표면에 캐패시터의 플레이트 전극(70)을 형성하는 단계를 추가하는 반도체 메모리셀의 캐패시터 전극 제조방법.
  3. 제1 또는 2항에 있어서, 제1재질은 실리콘질화막이고, 제2재질은 폴리이미드막인 것이 특징인 반도체 메모리셀의 캐패시터 전극 제조방법.
  4. 제1 또는 2항에 있어서 제1재질은 폴리이미드막이고, 제2재질은 실리콘질화막인 것이 특징인 반도체 메모리셀의 캐패시터 전극 제조방법.
  5. 제1 또는 2항에 있어서, 제1도전막 및 제2도전막은 폴리실리콘막인 것이 특징인 반도체 메모리셀의 캐패시터 전극 제조방법.
  6. 제1 또는 2항에 있어서, 제1단계에서 제1재질의 제1임시막으로는 실리콘 질화막을 500∼1000A의 두께로 저압기상증착으로 형성하고, 제2재질의 제2임시막으로는 폴리이미드막을 200∼500A의 두께로 회전도포법으로 형성하여, 이 위에 같은 방법으로 제1재질의 제3임시막과 제2재질의 제4임시막을 적층구조로 형성하고, 제3단계에서 제1도전막(62)으로는 폴리실리콘막을 저압 화학기상증착법으로 560∼620℃의 온도에서 200∼2000A의 두께로 증착하고, 그 위에 다시 최상층막으로 제2재질의 제5임시막을 회전도포법으로 400 내지 600℃의 온도에서 500∼1000A의 두께로 형성하고, 제6단계에서 제2도전막을 폴리실리콘으로 저압 화학기상증착법으로 560 내지 620℃의 온도에서 200∼2000A의 두께로 증착하는 것이 특징인 반도체 메모리셀의 캐패시터 전극 제조방법.
  7. 제6항에 있어서, 제3단계에서 제1도전막(62)으로는 폴리실리콘막을 저압 화학기상증착법으로 560∼620℃의 온도에서 200∼2000A의 두께로 증착할때 소오스가스로서는 SiH4이나 Si2H4과 PH3의 혼합가스를 사용하고, 제5단계에서 제1재질의 임시막들은 H3Po4를 포함한 수용액에 담그어 습식식각 제거하고, 제7단계에서 제2재질의 임시막들은 H2SO4를 포함한 수용액에 담그어 습식식각으로 제거하는 것이 특징인 반도체 메모리셀의 캐패시터 전극 제조방법.
  8. 제2항에 있어서, 다층 구조의 스토리지 노드 전극 표면에 형성하는 캐패시터 유전체막은 실리콘 질화막과 산화막의 적층막을 형성하는 것이 특징인 반도체 메모리셀의 캐패시터 전극 제조방법
  9. 제1 또는 2항에 있어서, 제1단계에서 제1재질의 제1임시막과, 제2재질의 제2임시막과의 적층구조는 2개인 것이 특징인 반도체 메모리셀의 캐패시터 전극 제조방법.
  10. 제1 또는 2항에 있어서 반도체 기판은 P형인 것이 특징인 반도체 메모리셀의 캐패시터 전극 제조방법.
  11. 제1 또는 2항에 있어서, 반도체 기판은 N형인 것이 특징인 반도체 메모리셀의 캐패시터 전극 제조방법.
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