JP3981205B2 - 高密度ｄｒａｍキャパシター構造の製造方法 - Google Patents
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Description
【０００１】
【産業上の利用分野】
この発明は、ダイナミックランダムアクセスメモリー（ＤＲＡＭ）デバイスの製造方法に関し、特に、高密度ＤＲＡＭキャパシター構造の製造方法に関する。
【０００２】
【従来の技術】
高密度ＤＲＡＭデバイスの発展は、常にそのキャパシター構造によって左右されてきており、新しいキャパシター構造は、キャパシターの表面積を増加させることにより蓄積容量を増大させるものでなければならない。例えば、Ｋｉｍのアメリカ特許第５，４４７，８８２号は、スタック型キャパシターにおいてクラウン（王冠）状の新しいストレージノード形状（storage node configuration）を開示しており、ポリシリコンによる突出構造を利用してキャパシターの表面積を増加させることを特徴としていた。しかしながら、この方法では製造プロセスが複雑なものとなる上に、高密度ＤＲＡＭセルが必要とするだけの十分な表面積を獲得できなかった。
【０００３】
【発明が解決しようとする課題】
別なキャパシターの表面積を増加させる方法としては、「先にビット線を形成してからキャパシターを形成する」ＣＯＢ（Capacitor Over Bit line）構造があり、ＤＲＡＭセルを最小化すると同時に、ＤＲＡＭの蓄積容量を増大させることができるものであった。例えば、Ｉｗａｔａのアメリカ特許第５，４７８，７６８号は、ストレージノードコンタクトホール（storage node contact hole）において新しい製造プロセスによりストレージノード容量を増大させたＣＯＢ構造を開示したものであり、半球状結晶粒（Hemi Spherical Grain = HSG）シリコン膜をストレージノードコンタクトホールの内部表面に形成して、表面積を増加させることを特徴としていた。しかしながら、ＨＳＧがストレージノードコンタクトホールの外側に残留しやすいものであり、ＨＳＧの残留を防止しようとすれば、最小ノードスペースを実現することが困難なものとなっていた。
【０００４】
この発明は、このような課題を解決するために、ＨＳＧがストレージノードコンタクトホールの外側に残留する問題を解決して、最小ノードスペースをより縮小するとともに、ストレージノード構造とビット線構造との間に絶縁サイドウォールスペーサーを形成して、絶縁性の改善ならびに歩留りの向上を実現するものである。
【０００５】
そこで、この発明の第１の目的は、キャパシターの表面積を増加させて高密度ＤＲＡＭセルに応用することにある。その第２の目的は、深いポケット形ＣＯＢ構造を形成してから、ＨＳＧシリコン膜をストレージノードコンタクトホールの内部表面に形成することにある。その第３の目的は、２つの窒化シリコン膜を用いて、１つをビット線構造上に形成し、もう１つをビット線上方の第２絶縁膜上に形成して、ストレージノードコンタクトホールの形成時に必要なエッチング選択性を提供することにある。その第４の目的は、ストレージノード構造とビット線構造との間に絶縁サイドウォールスペーサーを形成して有効な素子分離を行うことにある。
【０００６】
【課題を解決するための手段】
上記課題を解決し、その目的を達成するために、この発明にかかる高密度ＤＲＡＭキャパシター構造の製造方法は、半導体基板上に下地層となる伝達ゲートトランジスターおよびポリシリコンビット線構造ならびに、このポリシリコンビット線構造上に位置するスタック型キャパシター構造を形成するものにおいて、窒化シリコン膜で被覆された伝達ゲートトランジスターのゲート構造を形成するステップと、伝達ゲートトランジスター上に第１絶縁膜を堆積するステップと、第１絶縁膜上を被覆する形でポリシリコンビット線構造を形成し、第１絶縁膜中にコンタクトホールを形成して、半導体基板の第１ソース／ドレイン領域とコンタクトさせるステップと、ポリシリコンビット線構造上および第１絶縁膜の上表面に第１層間窒化シリコン膜を形成するステップと、第１層間窒化シリコン膜上に第２絶縁膜、第２層間窒化シリコン膜、第３絶縁膜、第２ポリシリコン膜を含む一連の薄膜を形成するステップと、これら一連の薄膜中に前記ポリシリコンビット線構造間に位置する第１ストレージノード開口を形成するステップと、第１ストレージノード開口中で第２絶縁膜および第３絶縁膜の側壁をエッチングして凹溝を形成するステップと、第４絶縁膜を堆積するステップと、第１ストレージノード開口をマスクとしてストレージノードコンタクトホールを形成するとともに、第４絶縁膜および第１層間窒化シリコン膜ならびに第１絶縁膜を除去することにより、第２ソース／ドレイン領域を露出させ、第２絶縁膜およびポリシリコンビット線構造の側壁を露出させて第４絶縁膜により絶縁サイドウォールスペーサーを形成するステップと、第３ポリシリコン膜を堆積して、ストレージノードコンタクトホール内部を均一に被覆するステップと、第３ポリシリコン膜上に半球状結晶粒シリコン膜を堆積するステップと、第３絶縁膜の上表面から半球状結晶粒シリコン膜および第３ポリシリコン膜ならびに第２ポリシリコン膜を除去するステップと、第２層間窒化シリコン膜の上表面から第３絶縁膜を除去して、上層の半球状結晶粒シリコン膜ならびに下層の第３ポリシリコン膜を含むストレージノード構造を形成するとともに、ストレージノードコンタクトホール内部に半球状結晶粒シリコン膜および第３ポリシリコン膜が、第２層間窒化シリコン膜の上表面から外側へ突出する突出形状を形成するステップと、ストレージノード構造上にキャパシター誘電膜を形成するステップと、上部電極を形成してポリシリコンビット線構造の上方に位置するスタック型キャパシター構造を完成させるステップとを具備する。
【０００７】
また、この発明にかかる高密度ＤＲＡＭキャパシター構造の製造方法は、半導体基板上に深いポケット形ＣＯＢ構造を形成するものであって、半導体基板上に伝達ゲートトランジスターを作り込むステップと、第１絶縁膜上を覆う形でポリシリコンビット線構造を形成し、第１絶縁膜中のコンタクトホールを半導体基板の第１ソース／ドレイン領域にコンタクトさせるステップと、第１層間窒化シリコン膜を堆積させてポリシリコンビット線構造を完全に被覆するステップと、第１層間窒化シリコン膜上に第２絶縁膜を堆積するステップと、第２絶縁膜を平坦化するステップと、第２絶縁膜上に第２層間窒化シリコン膜を堆積するステップと、第２層間窒化シリコン膜上に第３絶縁膜を堆積するステップと、第３絶縁膜上に第２ポリシリコン膜を堆積するステップと、第２ポリシリコン膜、第３絶縁膜、第２層間窒化シリコン膜、第２絶縁膜中に、垂直方向が前記第１層間窒化シリコン膜の上表面までで、かつ水平方向は前記ポリシリコンビット線構造間に第１ストレージノード開口を形成するステップと、第１ストレージノード開口中で第２絶縁膜および第３絶縁膜の側壁をエッチングして凹溝を形成するステップと、第４絶縁膜を堆積して第２絶縁膜および第３絶縁膜中の凹溝を充填するステップと、第１ストレージノード開口の内部で、第１層間窒化シリコン膜および前記第１絶縁膜ならびに第４絶縁膜を異方性エッチングして、深いポケット形のストレージノードコンタクトホールを形成し、伝達ゲートトランジスターの第２ソース／ドレイン領域が、絶縁サイドウォールスペーサーが形成される時に、ポリシリコンビット線構造の窒化シリコン側壁上の第４絶縁膜とともに露出されるステップと、第２ポリシリコン膜の上表面に第３ポリシリコン膜を堆積して、深いポケット形のストレージノードコンタクトホール内部を均一に被覆するとともに、第２ソース／ドレイン領域にコンタクトさせるステップと、第３ポリシリコン膜上に半球状結晶粒シリコン膜を堆積するステップと、第５絶縁膜で前記した深いポケット形のストレージノードコンタクトホールを充填するステップと、第３絶縁膜の上表面から半球状結晶粒シリコン膜および第３ポリシリコン膜ならびに第１ポリシリコン膜を除去するステップと、深いポケット形のストレージノードコンタクトホールおよび第２層間窒化シリコン膜の上表面から第５絶縁膜を除去して、半球状結晶粒シリコン膜および深いポケット形のストレージノードコンタクトホール内部の第３ポリシリコン膜を含むストレージノード構造を形成するステップと、ストレージノード構造上にキャパシター誘電膜を形成するステップと、キャパシター誘電膜上に第４ポリシリコン膜を堆積するステップと、第４ポリシリコン膜をパターニングして深いポケット形ＣＯＢ構造の上部電極を形成するステップとを具備する。
【０００８】
【作用】
上記した手段により、半導体基板上に深いポケット形ＣＯＢ構造を形成してキャパシターの表面積を増加させ、キャパシター容量を増大させるとともに、２つの層間窒化シリコン膜を用いて、１つをポリシリコンビット線構造上に形成し、もう１つをポリシリコンビット線構造上方の第２絶縁膜上に形成して、ストレージノードコンタクトホールの形成時に必要なエッチング選択性を提供し、かつストレージノード構造とビット線構造との間に絶縁サイドウォールスペーサーを形成して絶縁性の改善ならびに歩留りの向上を実現する。
【０００９】
【実施例】
以下、この発明にかかる好適な実施例を図面に基づいて説明する。
なお、この実施例では、Ｎ型金属酸化物半導体の電界効果型トランジスター（ＮＦＥＴ）を具体例としているが、同様に、Ｐ型金属酸化物半導体の電界効果型トランジスター（ＰＦＥＴ）にも適用できるものである。
【００１０】
図１において、ワード線ＷＬがポリシリコンゲート構造により作製され、素子領域である半導体基板１を横切っているとともに、フィールド酸化領域２に挟まれている。半導体基板１上でビット線ＢＬがビット線コンタクトホール２４においてシリコン素子領域と相互にコンタクトし、残りの領域は厚い絶縁膜（図示せず）でシリコン素子領域とビット線ＢＬとを分離している。また、第１ストレージノード開口１７ａおよびＣＯＢ構造２６は、図示のような配置となっている。
【００１１】
この図１と図２（ａ）（ｂ）とにおいて、単結晶方位＜１００＞のＰ形半導体基板１を用意するが、（ａ）が図１のＡＡ’線に沿った断面図を示し、（ｂ）が図１のＢＢ’線に沿った断面図を示している（以下、図１１まで同じ）。図２（ｂ）中、フィールド酸化膜（Ｆｏｘ）２は素子分離に用いられるものであり、酸素雰囲気で温度を約８５０〜１０５０℃とする熱酸化によって形成されるもので、その厚さを約３０００〜５０００Åとし、窒化シリコン膜／酸化シリコン膜による酸化マスクでパターニングされて、半導体基板１上にフィールド酸化膜２を完成した後で、いずれも図示していないが、熱リン酸溶液で上層マスクである窒化シリコン膜を除去し、フッ酸緩衝液（フッ化水素酸緩衝液ともいう）で下層マスクである酸化シリコン膜を除去する。
【００１２】
一連の湿式洗浄を経て、ゲート酸化膜３を酸素雰囲気で温度を約８５０〜１０５０℃として約５０〜２００Åの厚さに形成する。次に、減圧化学気相堆積（ＬＰＣＶＤ）法により温度が約５００〜７００℃の範囲でポリシリコン膜４を堆積し、約１５００〜４０００Åの厚さに形成する。このポリシリコン膜４には、堆積後にヒ素またはリンイオンを注入することができ、エネルギー量を約３０〜８０ＫｅＶ、ドーズ量を約１Ｅ１３〜１Ｅ１６atoms/cm2とするか、あるいは、堆積と同時に注入する工程により、ヒ素またはリンを加えたモノシラン雰囲気で形成することもできる。そして、キャップ酸化膜５を、例えば、窒化シリコン膜または下層が酸化シリコン膜で上層が窒化シリコン膜の複合膜から形成するが、ＬＰＣＶＤあるいはプラズマ強化化学気相堆積（ＰＥＣＶＤ）法により約１０００〜３０００Åの厚さに形成する。公知のリソグラフィーおよび反応性イオンエッチング（ＲＩＥ）によりＣＨＦ3をキャップ酸化膜５のエッチング剤とし、Ｃｌ2をポリシリコン膜４のエッチング剤として、図２（ａ）に示したＤＲＡＭワード線のポリシリコンゲート構造を形成する。図２（ｂ）は、２つのワード線間の断面図であるため、このようなポリシリコンゲート構造が出現しない。最後に、使用したフォトレジスト膜（図示せず）をプラズマ酸素洗浄および湿式洗浄により除去する。
【００１３】
同じく、図２において、第１ソース／ドレイン領域である、薄くドーピングしたソース／ドレイン領域６が、エネルギー量を約２０〜５０ＫｅＶ、ドーズ量を約１Ｅ１３〜１Ｅ１４atoms/cm2として形成される。次に、窒化シリコン側壁７を形成するが、まず窒化シリコン側壁絶縁膜（図示せず）をＬＰＣＶＤまたはＰＥＣＶＤのいずれかにより温度を約４００〜７００℃として約１５００〜４０００Åの厚さに形成してから、異方性ＲＩＥによりＣｌ2を窒化シリコンのエッチング剤としてエッチング（もし複合膜であるなら先ずＣＨＦ3をエッチング剤として酸化膜をエッチング）し、図２（ａ）に示したポリシリコンワード線構造の側壁となる窒化シリコン側壁７を形成する。この時点でポリシリコンワード線構造は、窒化シリコンのキャップ酸化膜５ならびに窒化シリコン側壁７で包囲されているので、それをマスクとしてヒ素イオンを、エネルギー量を約３０〜８０ＫｅＶ、ドーズ量を約１Ｅ１５〜１Ｅ１６atoms/cm2として注入し、第２ソース／ドレイン領域である、濃くドーピングされたソース／ドレイン領域８を形成する。
【００１４】
引き続き、第１絶縁膜９を形成するが、ＬＰＣＶＤまたはＰＥＣＶＤのいずれかによりオルトケイ酸テトラエチル（ＴＥＯＳ）をガス源として形成される酸化シリコン、あるいは同様にＬＰＣＶＤまたはＰＥＣＶＤのいずれかにより形成されるホウ素リンシリケートガラス（ＢＰＳＧ）とし、その厚さを約２０００〜７０００Åとする。図２には図示していないが、ビット線コンタクトホール２４（図１を参照）は、公知のリソグラフィーおよびＲＩＥプロセスによりＣＨＦ3をエッチング剤として第１絶縁膜９をエッチングすることによって濃くドーピングされたソース／ドレイン領域８を露出させて完成するものである。最後に、第１ポリシリコン膜１０ａをＬＰＣＶＤ法により温度を約５００〜７００℃として約１０００〜３０００Åの厚さに堆積させるが、この第１ポリシリコン膜１０ａを堆積してからヒ素またはリンイオンを注入するか、あるいは堆積と同時に注入する技術によってヒ素またはリンを加えたモノシラン雰囲気で形成することができる。また、図示していないが、第１ポリシリコン膜１０ａ上にケイ化タングステン膜を堆積して導電性を強化することもできる。
【００１５】
図３（ｂ）において、第１ポリシリコン膜１０ａのパターニングを説明すると、公知のリソグラフィーおよび異方性ＲＩＥによりＣｌ2をエッチング剤として、ポリシリコンビット線構造１０ｂを形成する。図３（ａ）に、第１ポリシリコン膜１０ａが除去されている状況を示す。そして、第１層間窒化シリコン膜１１を形成して、図３（ａ）の第１絶縁膜９および図３（ｂ）のビット線構造１０ｂを完全に被覆する。この第１層間窒化シリコン膜１１は、ＬＰＣＶＤまたはＰＥＣＶＤにより温度を約５００〜８５０℃として約５００〜１０００Åの厚さとする。
【００１６】
図４において、第２絶縁膜１２を同様にＴＥＯＳにより堆積した酸化シリコン膜またはＢＰＳＧ膜とすることができ、ＬＰＣＶＤまたはＰＥＣＶＤによって第１層間窒化シリコン膜１１上に約４０００〜７０００Åの厚さに堆積する。化学機械研磨（ＣＭＰ）またはＲＩＥで第２絶縁膜１２を平坦化する。次に、ＬＰＣＶＤまたはＰＥＣＶＤにより温度を約５００〜８５０℃として厚さが約５００〜１０００Åの第２層間窒化シリコン膜１３を堆積する。再び、ＬＰＣＶＤまたはＰＥＣＶＤによって第３絶縁膜１４を堆積するが、ＴＥＯＳにより堆積した酸化シリコン膜またはＢＰＳＧ膜とすることができ、厚さを約３０００〜８０００Åとする。最後に、第２ポリシリコン膜１５をＬＰＣＶＤにより温度を約５００〜７００℃として約５００〜２０００Åの厚さに堆積する。
【００１７】
図５において、フォトレジスト膜１６をマスクとして第１ストレージノード開口１７ａを形成するが、異方性ＲＩＥにより第２ポリシリコン膜１５、第３絶縁膜１４、第２層間窒化シリコン膜１３、第２絶縁膜１２を部分的にエッチングして第１層間窒化シリコン膜１１を露出させる。このエッチングにはＣｌ2を第２ポリシリコン膜１５および第２層間窒化シリコン膜１３に対するエッチング剤とし、ＣＨＦ3を第３絶縁膜１４および第２絶縁膜１２に対するエッチング剤とする。第２絶縁膜１２と比べて、ＣＨＦ3は窒化シリコンに対するエッチング選択性において低い除去率を有しているので、第１層間窒化シリコン膜１１がエッチング除去されることを回避することができる。図５（ｂ）に、第１層間窒化シリコン膜１１で被覆されたビット線構造１０ｂを示している。
【００１８】
図６において、先ず、第１ストレージノード開口１７ａをフッ酸緩衝溶液で等方性ウエットエッチングして、第１ストレージノード開口１７ａ内部に露出された第３絶縁膜１４および第２絶縁膜１２の各表面を除去すると、第２ポリシリコン膜１５ならびに第２層間窒化シリコン膜１３の下方にそれぞれ凹溝１７ｃが形成される。その後に、第４絶縁膜１８ａを形成するが、例えば、ＬＰＣＶＤまたはＰＥＣＶＤによりＴＥＯＳをガス源とし、温度を約５００〜８００℃として約５００〜１０００Åの酸化シリコンを堆積する。第４絶縁膜１８ａにより第１ストレージノード開口１７ａ内部表面を均一に被覆し、第３絶縁膜１４および第２絶縁膜１２の凹溝１７ｃを充填する。
【００１９】
図７において、異方性ＲＩＥによりＣＨＦ3を第４絶縁膜１８ａおよび第１絶縁膜９に対するエッチング剤とし、Ｃｌ2を第１層間窒化シリコン膜１１に対するエッチング剤として、第２ソース／ドレイン領域である、濃くドーピングされたソース／ドレイン領域８を露出させると、深いポケット形のストレージノードコンタクトホール１７ｂが形成される。第４絶縁膜１８ａを除去する際に、第３絶縁膜１４の凹溝部分が除去されるが、第２絶縁膜１２部分には凹溝部分が残されて絶縁サイドウォールスペーサー１８ｂが形成され、図７（ｂ）に示すように、ポリシリコンビット線を窒化シリコン膜で包囲したビット線構造１０ｂを補強する保護（passivation）膜となる。また、絶縁サイドウォールスペーサー１８ｂが第２絶縁膜１２の側壁だけに形成されるので、下方が小径となった深いポケット形のストレージノードコンタクトホール１７ｂとなっている。
【００２０】
図８において、先ず、ＬＰＣＶＤにより温度を約５００〜７００℃として厚さが約７００〜１５００Åの第３ポリシリコン膜１９を堆積するが、堆積後にヒ素またはリンイオンを注入するか、あるいは堆積と同時にヒ素またはリンを加えたモノシラン雰囲気で形成する。そして、ＬＰＣＶＤにより温度を約５００〜６００℃かつ圧力を約５〜１００ｍTorrとして厚さが約３００〜７００ÅのＨＳＧ（半球状結晶粒）シリコン膜２０を形成する。このＨＳＧシリコン膜２０は、凸凹の多い表面を備えているので、その表面積が非常に大きいものとなる。
【００２１】
図９において、深いポケット形のストレージノードコンタクトホール１７ｂを第５絶縁膜であるＳＯＧ膜またはＢＰＳＧ膜あるいはフォトレジスト膜２１で充填してから、ＣＭＰで第３絶縁膜より上にあるＨＳＧシリコン膜２０、第３ポリシリコン膜１９、第２ポリシリコン膜１５だけを選択的に除去する。あるいは、ＲＩＥによりＣｌ2をエッチング剤として、これらＨＳＧシリコン膜２０、第３ポリシリコン膜１９、第２ポリシリコン膜１５を選択的にエッチング除去することもできる。
【００２２】
図１０において、公知技術によりストレージノードコンタクトホール１７ｂからＳＯＧ膜またはＢＰＳＧ膜２１を除去した後、フッ酸緩衝液で第３絶縁膜１４を除去すると、ストレージノード構造３０が形成される。このストレージノード構造３０は、第２層間窒化シリコン膜１３の上表面から外側へ突き出た突出形状を備えているので、ＨＳＧシリコン膜２０の表面積を大きなままに保持することができる。なお、ストレージノードコンタクトホール１７ｂを充填しているのがフォトレジスト膜２１である場合、プラズマ酸素洗浄処理によってフォトレジスト膜２１を除去した後で、フッ酸緩衝液により第３絶縁膜１４を除去する必要がある。
【００２３】
図１１において、先ずストレージノード構造３０上にキャパシター誘電膜２２を形成するが、酸化された窒化シリコン（ＯＮＯ＝酸化物／窒化物／酸化物）膜とすることができ、厚さが約４０〜８０Åの酸化シリコン膜に等しいものとする。つまり、熱酸化によって厚さが約１０〜２０Åの酸化シリコン膜を形成してから、厚さが約１０〜５０Åの窒化シリコン膜を堆積し、さらに、この窒化シリコン膜を酸化することにより上層を酸化された窒化シリコン膜とする。次に、ＬＰＣＶＤにより温度を約５００〜７００℃として厚さが約１０００〜３０００Åの第４ポリシリコン膜２３を堆積するが、堆積後にヒ素またはリンイオンを注入するか、あるいは堆積と同時にヒ素またはリンイオンを加えたモノシラン雰囲気で形成する。そして、リソグラフィーおよびＲＩＥによりＣｌ2を第４絶縁膜２３およびキャパシター誘電膜２２に対するエッチング剤として、深いポケット形ＣＯＢ構造２６を形成し、フォトレジスト膜（図示せず）を除去してからプラズマ酸素洗浄ならびに湿式洗浄によりクリーニングする。
【００２４】
以上のごとく、この発明を好適な実施例により開示したが、当業者であれば容易に理解できるように、この発明の技術思想の範囲内において、適当な変更ならびに修正が当然なされうるものであるから、その特許権保護の範囲は、特許請求の範囲および、それと均等な領域を基準として定めなければならない。
【００２５】
【発明の効果】
上記した構成により、この発明にかかる高密度ＤＲＡＭキャパシター構造の製造方法は、半導体基板上に深いポケット形ＣＯＢ構造を形成してキャパシターの表面積を増加させ、キャパシター容量を増大させることができるとともに、ストレージノード構造とポリシリコンビット線構造との間に絶縁サイドウォールスペーサーを形成して絶縁性を改善しているので、歩留りを向上させることができる。従って、産業上の利用価値が高いものである。
【図面の簡単な説明】
【図１】この発明にかかるＣＯＢ構造を備えたＤＲＡＭセルを示す平面図である。
【図２】この発明にかかる第１ポリシリコン膜の形成までを示す断面図である。
【図３】この発明にかかるビット線構造の形成までを示す断面図である
【図４】この発明にかかる第２ポリシリコン膜の形成までを示す断面図である。
【図５】この発明にかかる第１ストレージノード開口の形成までを示す断面図である。
【図６】この発明にかかる第４絶縁膜の形成までを示す断面図である。
【図７】この発明にかかるポケット形コンタクトホールの形成までを示す断面図である。
【図８】この発明にかかるＨＳＧシリコン膜の形成までを示す断面図である。
【図９】この発明にかかるコンタクトホール充填工程を示す断面図である。
【図１０】この発明にかかるストレージノード構造の形成までを示す断面図である。
【図１１】この発明にかかる高密度ＤＲＡＭキャパシター構造の形成を示す断面図である。
【符号の説明】
１ 半導体基板
２ フィールド酸化領域
３ ゲート酸化膜
４ ポリシリコン膜
５ キャップ酸化膜
６ 薄くドーピングされたソース／ドレイン領域（第１）
７ 窒化シリコン側壁
８ 濃くドーピングされたソース／ドレイン領域（第２）
９ 第１絶縁膜
１０ａ 第１ポリシリコン膜
１０ｂ ポリシリコンビット線構造
１１ 第１層間窒化シリコン膜
１２ 第２絶縁膜
１３ 第２層間窒化シリコン膜
１４ 第３絶縁膜
１５ 第２ポリシリコン膜
１７ａ 第１ストレージノード開口
１７ｂ 深いポケット形のストレージノードコンタクトホール
１７ｃ 凹溝
１８ａ 第４絶縁膜
１８ｂ 絶縁サイドウォールスペーサー
１９ 第３ポリシリコン膜
２０ ＨＳＧシリコン膜
２１ ＳＯＧ膜またはＢＰＳＧ膜あるいはフォトレジスト膜（第５絶縁膜）
２２ キャパシター誘電膜
２３ 第４ポリシリコン膜
２４ ビット線コンタクトホール
２６ 深いポケット形ＣＯＢ構造
３０ ストレージノード構造
【産業上の利用分野】
この発明は、ダイナミックランダムアクセスメモリー（ＤＲＡＭ）デバイスの製造方法に関し、特に、高密度ＤＲＡＭキャパシター構造の製造方法に関する。
【０００２】
【従来の技術】
高密度ＤＲＡＭデバイスの発展は、常にそのキャパシター構造によって左右されてきており、新しいキャパシター構造は、キャパシターの表面積を増加させることにより蓄積容量を増大させるものでなければならない。例えば、Ｋｉｍのアメリカ特許第５，４４７，８８２号は、スタック型キャパシターにおいてクラウン（王冠）状の新しいストレージノード形状（storage node configuration）を開示しており、ポリシリコンによる突出構造を利用してキャパシターの表面積を増加させることを特徴としていた。しかしながら、この方法では製造プロセスが複雑なものとなる上に、高密度ＤＲＡＭセルが必要とするだけの十分な表面積を獲得できなかった。
【０００３】
【発明が解決しようとする課題】
別なキャパシターの表面積を増加させる方法としては、「先にビット線を形成してからキャパシターを形成する」ＣＯＢ（Capacitor Over Bit line）構造があり、ＤＲＡＭセルを最小化すると同時に、ＤＲＡＭの蓄積容量を増大させることができるものであった。例えば、Ｉｗａｔａのアメリカ特許第５，４７８，７６８号は、ストレージノードコンタクトホール（storage node contact hole）において新しい製造プロセスによりストレージノード容量を増大させたＣＯＢ構造を開示したものであり、半球状結晶粒（Hemi Spherical Grain = HSG）シリコン膜をストレージノードコンタクトホールの内部表面に形成して、表面積を増加させることを特徴としていた。しかしながら、ＨＳＧがストレージノードコンタクトホールの外側に残留しやすいものであり、ＨＳＧの残留を防止しようとすれば、最小ノードスペースを実現することが困難なものとなっていた。
【０００４】
この発明は、このような課題を解決するために、ＨＳＧがストレージノードコンタクトホールの外側に残留する問題を解決して、最小ノードスペースをより縮小するとともに、ストレージノード構造とビット線構造との間に絶縁サイドウォールスペーサーを形成して、絶縁性の改善ならびに歩留りの向上を実現するものである。
【０００５】
そこで、この発明の第１の目的は、キャパシターの表面積を増加させて高密度ＤＲＡＭセルに応用することにある。その第２の目的は、深いポケット形ＣＯＢ構造を形成してから、ＨＳＧシリコン膜をストレージノードコンタクトホールの内部表面に形成することにある。その第３の目的は、２つの窒化シリコン膜を用いて、１つをビット線構造上に形成し、もう１つをビット線上方の第２絶縁膜上に形成して、ストレージノードコンタクトホールの形成時に必要なエッチング選択性を提供することにある。その第４の目的は、ストレージノード構造とビット線構造との間に絶縁サイドウォールスペーサーを形成して有効な素子分離を行うことにある。
【０００６】
【課題を解決するための手段】
上記課題を解決し、その目的を達成するために、この発明にかかる高密度ＤＲＡＭキャパシター構造の製造方法は、半導体基板上に下地層となる伝達ゲートトランジスターおよびポリシリコンビット線構造ならびに、このポリシリコンビット線構造上に位置するスタック型キャパシター構造を形成するものにおいて、窒化シリコン膜で被覆された伝達ゲートトランジスターのゲート構造を形成するステップと、伝達ゲートトランジスター上に第１絶縁膜を堆積するステップと、第１絶縁膜上を被覆する形でポリシリコンビット線構造を形成し、第１絶縁膜中にコンタクトホールを形成して、半導体基板の第１ソース／ドレイン領域とコンタクトさせるステップと、ポリシリコンビット線構造上および第１絶縁膜の上表面に第１層間窒化シリコン膜を形成するステップと、第１層間窒化シリコン膜上に第２絶縁膜、第２層間窒化シリコン膜、第３絶縁膜、第２ポリシリコン膜を含む一連の薄膜を形成するステップと、これら一連の薄膜中に前記ポリシリコンビット線構造間に位置する第１ストレージノード開口を形成するステップと、第１ストレージノード開口中で第２絶縁膜および第３絶縁膜の側壁をエッチングして凹溝を形成するステップと、第４絶縁膜を堆積するステップと、第１ストレージノード開口をマスクとしてストレージノードコンタクトホールを形成するとともに、第４絶縁膜および第１層間窒化シリコン膜ならびに第１絶縁膜を除去することにより、第２ソース／ドレイン領域を露出させ、第２絶縁膜およびポリシリコンビット線構造の側壁を露出させて第４絶縁膜により絶縁サイドウォールスペーサーを形成するステップと、第３ポリシリコン膜を堆積して、ストレージノードコンタクトホール内部を均一に被覆するステップと、第３ポリシリコン膜上に半球状結晶粒シリコン膜を堆積するステップと、第３絶縁膜の上表面から半球状結晶粒シリコン膜および第３ポリシリコン膜ならびに第２ポリシリコン膜を除去するステップと、第２層間窒化シリコン膜の上表面から第３絶縁膜を除去して、上層の半球状結晶粒シリコン膜ならびに下層の第３ポリシリコン膜を含むストレージノード構造を形成するとともに、ストレージノードコンタクトホール内部に半球状結晶粒シリコン膜および第３ポリシリコン膜が、第２層間窒化シリコン膜の上表面から外側へ突出する突出形状を形成するステップと、ストレージノード構造上にキャパシター誘電膜を形成するステップと、上部電極を形成してポリシリコンビット線構造の上方に位置するスタック型キャパシター構造を完成させるステップとを具備する。
【０００７】
また、この発明にかかる高密度ＤＲＡＭキャパシター構造の製造方法は、半導体基板上に深いポケット形ＣＯＢ構造を形成するものであって、半導体基板上に伝達ゲートトランジスターを作り込むステップと、第１絶縁膜上を覆う形でポリシリコンビット線構造を形成し、第１絶縁膜中のコンタクトホールを半導体基板の第１ソース／ドレイン領域にコンタクトさせるステップと、第１層間窒化シリコン膜を堆積させてポリシリコンビット線構造を完全に被覆するステップと、第１層間窒化シリコン膜上に第２絶縁膜を堆積するステップと、第２絶縁膜を平坦化するステップと、第２絶縁膜上に第２層間窒化シリコン膜を堆積するステップと、第２層間窒化シリコン膜上に第３絶縁膜を堆積するステップと、第３絶縁膜上に第２ポリシリコン膜を堆積するステップと、第２ポリシリコン膜、第３絶縁膜、第２層間窒化シリコン膜、第２絶縁膜中に、垂直方向が前記第１層間窒化シリコン膜の上表面までで、かつ水平方向は前記ポリシリコンビット線構造間に第１ストレージノード開口を形成するステップと、第１ストレージノード開口中で第２絶縁膜および第３絶縁膜の側壁をエッチングして凹溝を形成するステップと、第４絶縁膜を堆積して第２絶縁膜および第３絶縁膜中の凹溝を充填するステップと、第１ストレージノード開口の内部で、第１層間窒化シリコン膜および前記第１絶縁膜ならびに第４絶縁膜を異方性エッチングして、深いポケット形のストレージノードコンタクトホールを形成し、伝達ゲートトランジスターの第２ソース／ドレイン領域が、絶縁サイドウォールスペーサーが形成される時に、ポリシリコンビット線構造の窒化シリコン側壁上の第４絶縁膜とともに露出されるステップと、第２ポリシリコン膜の上表面に第３ポリシリコン膜を堆積して、深いポケット形のストレージノードコンタクトホール内部を均一に被覆するとともに、第２ソース／ドレイン領域にコンタクトさせるステップと、第３ポリシリコン膜上に半球状結晶粒シリコン膜を堆積するステップと、第５絶縁膜で前記した深いポケット形のストレージノードコンタクトホールを充填するステップと、第３絶縁膜の上表面から半球状結晶粒シリコン膜および第３ポリシリコン膜ならびに第１ポリシリコン膜を除去するステップと、深いポケット形のストレージノードコンタクトホールおよび第２層間窒化シリコン膜の上表面から第５絶縁膜を除去して、半球状結晶粒シリコン膜および深いポケット形のストレージノードコンタクトホール内部の第３ポリシリコン膜を含むストレージノード構造を形成するステップと、ストレージノード構造上にキャパシター誘電膜を形成するステップと、キャパシター誘電膜上に第４ポリシリコン膜を堆積するステップと、第４ポリシリコン膜をパターニングして深いポケット形ＣＯＢ構造の上部電極を形成するステップとを具備する。
【０００８】
【作用】
上記した手段により、半導体基板上に深いポケット形ＣＯＢ構造を形成してキャパシターの表面積を増加させ、キャパシター容量を増大させるとともに、２つの層間窒化シリコン膜を用いて、１つをポリシリコンビット線構造上に形成し、もう１つをポリシリコンビット線構造上方の第２絶縁膜上に形成して、ストレージノードコンタクトホールの形成時に必要なエッチング選択性を提供し、かつストレージノード構造とビット線構造との間に絶縁サイドウォールスペーサーを形成して絶縁性の改善ならびに歩留りの向上を実現する。
【０００９】
【実施例】
以下、この発明にかかる好適な実施例を図面に基づいて説明する。
なお、この実施例では、Ｎ型金属酸化物半導体の電界効果型トランジスター（ＮＦＥＴ）を具体例としているが、同様に、Ｐ型金属酸化物半導体の電界効果型トランジスター（ＰＦＥＴ）にも適用できるものである。
【００１０】
図１において、ワード線ＷＬがポリシリコンゲート構造により作製され、素子領域である半導体基板１を横切っているとともに、フィールド酸化領域２に挟まれている。半導体基板１上でビット線ＢＬがビット線コンタクトホール２４においてシリコン素子領域と相互にコンタクトし、残りの領域は厚い絶縁膜（図示せず）でシリコン素子領域とビット線ＢＬとを分離している。また、第１ストレージノード開口１７ａおよびＣＯＢ構造２６は、図示のような配置となっている。
【００１１】
この図１と図２（ａ）（ｂ）とにおいて、単結晶方位＜１００＞のＰ形半導体基板１を用意するが、（ａ）が図１のＡＡ’線に沿った断面図を示し、（ｂ）が図１のＢＢ’線に沿った断面図を示している（以下、図１１まで同じ）。図２（ｂ）中、フィールド酸化膜（Ｆｏｘ）２は素子分離に用いられるものであり、酸素雰囲気で温度を約８５０〜１０５０℃とする熱酸化によって形成されるもので、その厚さを約３０００〜５０００Åとし、窒化シリコン膜／酸化シリコン膜による酸化マスクでパターニングされて、半導体基板１上にフィールド酸化膜２を完成した後で、いずれも図示していないが、熱リン酸溶液で上層マスクである窒化シリコン膜を除去し、フッ酸緩衝液（フッ化水素酸緩衝液ともいう）で下層マスクである酸化シリコン膜を除去する。
【００１２】
一連の湿式洗浄を経て、ゲート酸化膜３を酸素雰囲気で温度を約８５０〜１０５０℃として約５０〜２００Åの厚さに形成する。次に、減圧化学気相堆積（ＬＰＣＶＤ）法により温度が約５００〜７００℃の範囲でポリシリコン膜４を堆積し、約１５００〜４０００Åの厚さに形成する。このポリシリコン膜４には、堆積後にヒ素またはリンイオンを注入することができ、エネルギー量を約３０〜８０ＫｅＶ、ドーズ量を約１Ｅ１３〜１Ｅ１６atoms/cm2とするか、あるいは、堆積と同時に注入する工程により、ヒ素またはリンを加えたモノシラン雰囲気で形成することもできる。そして、キャップ酸化膜５を、例えば、窒化シリコン膜または下層が酸化シリコン膜で上層が窒化シリコン膜の複合膜から形成するが、ＬＰＣＶＤあるいはプラズマ強化化学気相堆積（ＰＥＣＶＤ）法により約１０００〜３０００Åの厚さに形成する。公知のリソグラフィーおよび反応性イオンエッチング（ＲＩＥ）によりＣＨＦ3をキャップ酸化膜５のエッチング剤とし、Ｃｌ2をポリシリコン膜４のエッチング剤として、図２（ａ）に示したＤＲＡＭワード線のポリシリコンゲート構造を形成する。図２（ｂ）は、２つのワード線間の断面図であるため、このようなポリシリコンゲート構造が出現しない。最後に、使用したフォトレジスト膜（図示せず）をプラズマ酸素洗浄および湿式洗浄により除去する。
【００１３】
同じく、図２において、第１ソース／ドレイン領域である、薄くドーピングしたソース／ドレイン領域６が、エネルギー量を約２０〜５０ＫｅＶ、ドーズ量を約１Ｅ１３〜１Ｅ１４atoms/cm2として形成される。次に、窒化シリコン側壁７を形成するが、まず窒化シリコン側壁絶縁膜（図示せず）をＬＰＣＶＤまたはＰＥＣＶＤのいずれかにより温度を約４００〜７００℃として約１５００〜４０００Åの厚さに形成してから、異方性ＲＩＥによりＣｌ2を窒化シリコンのエッチング剤としてエッチング（もし複合膜であるなら先ずＣＨＦ3をエッチング剤として酸化膜をエッチング）し、図２（ａ）に示したポリシリコンワード線構造の側壁となる窒化シリコン側壁７を形成する。この時点でポリシリコンワード線構造は、窒化シリコンのキャップ酸化膜５ならびに窒化シリコン側壁７で包囲されているので、それをマスクとしてヒ素イオンを、エネルギー量を約３０〜８０ＫｅＶ、ドーズ量を約１Ｅ１５〜１Ｅ１６atoms/cm2として注入し、第２ソース／ドレイン領域である、濃くドーピングされたソース／ドレイン領域８を形成する。
【００１４】
引き続き、第１絶縁膜９を形成するが、ＬＰＣＶＤまたはＰＥＣＶＤのいずれかによりオルトケイ酸テトラエチル（ＴＥＯＳ）をガス源として形成される酸化シリコン、あるいは同様にＬＰＣＶＤまたはＰＥＣＶＤのいずれかにより形成されるホウ素リンシリケートガラス（ＢＰＳＧ）とし、その厚さを約２０００〜７０００Åとする。図２には図示していないが、ビット線コンタクトホール２４（図１を参照）は、公知のリソグラフィーおよびＲＩＥプロセスによりＣＨＦ3をエッチング剤として第１絶縁膜９をエッチングすることによって濃くドーピングされたソース／ドレイン領域８を露出させて完成するものである。最後に、第１ポリシリコン膜１０ａをＬＰＣＶＤ法により温度を約５００〜７００℃として約１０００〜３０００Åの厚さに堆積させるが、この第１ポリシリコン膜１０ａを堆積してからヒ素またはリンイオンを注入するか、あるいは堆積と同時に注入する技術によってヒ素またはリンを加えたモノシラン雰囲気で形成することができる。また、図示していないが、第１ポリシリコン膜１０ａ上にケイ化タングステン膜を堆積して導電性を強化することもできる。
【００１５】
図３（ｂ）において、第１ポリシリコン膜１０ａのパターニングを説明すると、公知のリソグラフィーおよび異方性ＲＩＥによりＣｌ2をエッチング剤として、ポリシリコンビット線構造１０ｂを形成する。図３（ａ）に、第１ポリシリコン膜１０ａが除去されている状況を示す。そして、第１層間窒化シリコン膜１１を形成して、図３（ａ）の第１絶縁膜９および図３（ｂ）のビット線構造１０ｂを完全に被覆する。この第１層間窒化シリコン膜１１は、ＬＰＣＶＤまたはＰＥＣＶＤにより温度を約５００〜８５０℃として約５００〜１０００Åの厚さとする。
【００１６】
図４において、第２絶縁膜１２を同様にＴＥＯＳにより堆積した酸化シリコン膜またはＢＰＳＧ膜とすることができ、ＬＰＣＶＤまたはＰＥＣＶＤによって第１層間窒化シリコン膜１１上に約４０００〜７０００Åの厚さに堆積する。化学機械研磨（ＣＭＰ）またはＲＩＥで第２絶縁膜１２を平坦化する。次に、ＬＰＣＶＤまたはＰＥＣＶＤにより温度を約５００〜８５０℃として厚さが約５００〜１０００Åの第２層間窒化シリコン膜１３を堆積する。再び、ＬＰＣＶＤまたはＰＥＣＶＤによって第３絶縁膜１４を堆積するが、ＴＥＯＳにより堆積した酸化シリコン膜またはＢＰＳＧ膜とすることができ、厚さを約３０００〜８０００Åとする。最後に、第２ポリシリコン膜１５をＬＰＣＶＤにより温度を約５００〜７００℃として約５００〜２０００Åの厚さに堆積する。
【００１７】
図５において、フォトレジスト膜１６をマスクとして第１ストレージノード開口１７ａを形成するが、異方性ＲＩＥにより第２ポリシリコン膜１５、第３絶縁膜１４、第２層間窒化シリコン膜１３、第２絶縁膜１２を部分的にエッチングして第１層間窒化シリコン膜１１を露出させる。このエッチングにはＣｌ2を第２ポリシリコン膜１５および第２層間窒化シリコン膜１３に対するエッチング剤とし、ＣＨＦ3を第３絶縁膜１４および第２絶縁膜１２に対するエッチング剤とする。第２絶縁膜１２と比べて、ＣＨＦ3は窒化シリコンに対するエッチング選択性において低い除去率を有しているので、第１層間窒化シリコン膜１１がエッチング除去されることを回避することができる。図５（ｂ）に、第１層間窒化シリコン膜１１で被覆されたビット線構造１０ｂを示している。
【００１８】
図６において、先ず、第１ストレージノード開口１７ａをフッ酸緩衝溶液で等方性ウエットエッチングして、第１ストレージノード開口１７ａ内部に露出された第３絶縁膜１４および第２絶縁膜１２の各表面を除去すると、第２ポリシリコン膜１５ならびに第２層間窒化シリコン膜１３の下方にそれぞれ凹溝１７ｃが形成される。その後に、第４絶縁膜１８ａを形成するが、例えば、ＬＰＣＶＤまたはＰＥＣＶＤによりＴＥＯＳをガス源とし、温度を約５００〜８００℃として約５００〜１０００Åの酸化シリコンを堆積する。第４絶縁膜１８ａにより第１ストレージノード開口１７ａ内部表面を均一に被覆し、第３絶縁膜１４および第２絶縁膜１２の凹溝１７ｃを充填する。
【００１９】
図７において、異方性ＲＩＥによりＣＨＦ3を第４絶縁膜１８ａおよび第１絶縁膜９に対するエッチング剤とし、Ｃｌ2を第１層間窒化シリコン膜１１に対するエッチング剤として、第２ソース／ドレイン領域である、濃くドーピングされたソース／ドレイン領域８を露出させると、深いポケット形のストレージノードコンタクトホール１７ｂが形成される。第４絶縁膜１８ａを除去する際に、第３絶縁膜１４の凹溝部分が除去されるが、第２絶縁膜１２部分には凹溝部分が残されて絶縁サイドウォールスペーサー１８ｂが形成され、図７（ｂ）に示すように、ポリシリコンビット線を窒化シリコン膜で包囲したビット線構造１０ｂを補強する保護（passivation）膜となる。また、絶縁サイドウォールスペーサー１８ｂが第２絶縁膜１２の側壁だけに形成されるので、下方が小径となった深いポケット形のストレージノードコンタクトホール１７ｂとなっている。
【００２０】
図８において、先ず、ＬＰＣＶＤにより温度を約５００〜７００℃として厚さが約７００〜１５００Åの第３ポリシリコン膜１９を堆積するが、堆積後にヒ素またはリンイオンを注入するか、あるいは堆積と同時にヒ素またはリンを加えたモノシラン雰囲気で形成する。そして、ＬＰＣＶＤにより温度を約５００〜６００℃かつ圧力を約５〜１００ｍTorrとして厚さが約３００〜７００ÅのＨＳＧ（半球状結晶粒）シリコン膜２０を形成する。このＨＳＧシリコン膜２０は、凸凹の多い表面を備えているので、その表面積が非常に大きいものとなる。
【００２１】
図９において、深いポケット形のストレージノードコンタクトホール１７ｂを第５絶縁膜であるＳＯＧ膜またはＢＰＳＧ膜あるいはフォトレジスト膜２１で充填してから、ＣＭＰで第３絶縁膜より上にあるＨＳＧシリコン膜２０、第３ポリシリコン膜１９、第２ポリシリコン膜１５だけを選択的に除去する。あるいは、ＲＩＥによりＣｌ2をエッチング剤として、これらＨＳＧシリコン膜２０、第３ポリシリコン膜１９、第２ポリシリコン膜１５を選択的にエッチング除去することもできる。
【００２２】
図１０において、公知技術によりストレージノードコンタクトホール１７ｂからＳＯＧ膜またはＢＰＳＧ膜２１を除去した後、フッ酸緩衝液で第３絶縁膜１４を除去すると、ストレージノード構造３０が形成される。このストレージノード構造３０は、第２層間窒化シリコン膜１３の上表面から外側へ突き出た突出形状を備えているので、ＨＳＧシリコン膜２０の表面積を大きなままに保持することができる。なお、ストレージノードコンタクトホール１７ｂを充填しているのがフォトレジスト膜２１である場合、プラズマ酸素洗浄処理によってフォトレジスト膜２１を除去した後で、フッ酸緩衝液により第３絶縁膜１４を除去する必要がある。
【００２３】
図１１において、先ずストレージノード構造３０上にキャパシター誘電膜２２を形成するが、酸化された窒化シリコン（ＯＮＯ＝酸化物／窒化物／酸化物）膜とすることができ、厚さが約４０〜８０Åの酸化シリコン膜に等しいものとする。つまり、熱酸化によって厚さが約１０〜２０Åの酸化シリコン膜を形成してから、厚さが約１０〜５０Åの窒化シリコン膜を堆積し、さらに、この窒化シリコン膜を酸化することにより上層を酸化された窒化シリコン膜とする。次に、ＬＰＣＶＤにより温度を約５００〜７００℃として厚さが約１０００〜３０００Åの第４ポリシリコン膜２３を堆積するが、堆積後にヒ素またはリンイオンを注入するか、あるいは堆積と同時にヒ素またはリンイオンを加えたモノシラン雰囲気で形成する。そして、リソグラフィーおよびＲＩＥによりＣｌ2を第４絶縁膜２３およびキャパシター誘電膜２２に対するエッチング剤として、深いポケット形ＣＯＢ構造２６を形成し、フォトレジスト膜（図示せず）を除去してからプラズマ酸素洗浄ならびに湿式洗浄によりクリーニングする。
【００２４】
以上のごとく、この発明を好適な実施例により開示したが、当業者であれば容易に理解できるように、この発明の技術思想の範囲内において、適当な変更ならびに修正が当然なされうるものであるから、その特許権保護の範囲は、特許請求の範囲および、それと均等な領域を基準として定めなければならない。
【００２５】
【発明の効果】
上記した構成により、この発明にかかる高密度ＤＲＡＭキャパシター構造の製造方法は、半導体基板上に深いポケット形ＣＯＢ構造を形成してキャパシターの表面積を増加させ、キャパシター容量を増大させることができるとともに、ストレージノード構造とポリシリコンビット線構造との間に絶縁サイドウォールスペーサーを形成して絶縁性を改善しているので、歩留りを向上させることができる。従って、産業上の利用価値が高いものである。
【図面の簡単な説明】
【図１】この発明にかかるＣＯＢ構造を備えたＤＲＡＭセルを示す平面図である。
【図２】この発明にかかる第１ポリシリコン膜の形成までを示す断面図である。
【図３】この発明にかかるビット線構造の形成までを示す断面図である
【図４】この発明にかかる第２ポリシリコン膜の形成までを示す断面図である。
【図５】この発明にかかる第１ストレージノード開口の形成までを示す断面図である。
【図６】この発明にかかる第４絶縁膜の形成までを示す断面図である。
【図７】この発明にかかるポケット形コンタクトホールの形成までを示す断面図である。
【図８】この発明にかかるＨＳＧシリコン膜の形成までを示す断面図である。
【図９】この発明にかかるコンタクトホール充填工程を示す断面図である。
【図１０】この発明にかかるストレージノード構造の形成までを示す断面図である。
【図１１】この発明にかかる高密度ＤＲＡＭキャパシター構造の形成を示す断面図である。
【符号の説明】
１ 半導体基板
２ フィールド酸化領域
３ ゲート酸化膜
４ ポリシリコン膜
５ キャップ酸化膜
６ 薄くドーピングされたソース／ドレイン領域（第１）
７ 窒化シリコン側壁
８ 濃くドーピングされたソース／ドレイン領域（第２）
９ 第１絶縁膜
１０ａ 第１ポリシリコン膜
１０ｂ ポリシリコンビット線構造
１１ 第１層間窒化シリコン膜
１２ 第２絶縁膜
１３ 第２層間窒化シリコン膜
１４ 第３絶縁膜
１５ 第２ポリシリコン膜
１７ａ 第１ストレージノード開口
１７ｂ 深いポケット形のストレージノードコンタクトホール
１７ｃ 凹溝
１８ａ 第４絶縁膜
１８ｂ 絶縁サイドウォールスペーサー
１９ 第３ポリシリコン膜
２０ ＨＳＧシリコン膜
２１ ＳＯＧ膜またはＢＰＳＧ膜あるいはフォトレジスト膜（第５絶縁膜）
２２ キャパシター誘電膜
２３ 第４ポリシリコン膜
２４ ビット線コンタクトホール
２６ 深いポケット形ＣＯＢ構造
３０ ストレージノード構造
Claims (22)
- 半導体基板上に下地層となる伝達ゲートトランジスターおよびポリシリコンビット線構造ならびに、このポリシリコンビット線構造上に位置するスタック型キャパシター構造を形成するものにおいて、
窒化シリコン膜で包囲されたゲート構造を有する前記伝達ゲートトランジスターを形成するステップと、
前記伝達ゲートトランジスター上に第１絶縁膜を堆積するステップと、
この第１絶縁膜上に前記ポリシリコンビット線構造を形成し、前記第１絶縁膜中に形成されたコンタクトホールを介して、前記伝達ゲートトランジスターの第１ソース／ドレイン領域とコンタクトさせるステップと、
前記ポリシリコンビット線構造上および前記第１絶縁膜の上表面に第１層間窒化シリコン膜を形成するステップと、
この第１層間窒化シリコン膜上に第２絶縁膜、第２層間窒化シリコン膜、第３絶縁膜、第２ポリシリコン膜を含む一連の薄膜を形成するステップと、
これら一連の薄膜中に前記ポリシリコンビット線構造間に位置する第１ストレージノード開口を形成するステップと、
この第１ストレージノード開口中で前記第２絶縁膜および前記第３絶縁膜の側壁をエッチングして凹溝を形成するステップと、
第４絶縁膜を堆積して前記第２絶縁膜および前記第３絶縁膜の凹溝部分を充填するステップと、
前記第１ストレージノード開口の内部で前記第４絶縁膜および前記第１層間窒化シリコン膜ならびに前記第１絶縁膜を除去することにより、前記伝達ゲートトランジスターの第２ソース／ドレイン領域を露出させるストレージノードコンタクトホールを形成するとともに、前記第４絶縁膜を除去する際に、前記第３絶縁膜の凹溝部分を除去するが、前記第２絶縁膜の凹溝部分には残されるようにして、前記第２絶縁膜および前記ポリシリコンビット線構造を覆う前記第１層間窒化シリコン膜の側壁において、前記第４絶縁膜により絶縁サイドウォールスペーサーを形成するステップであって、
異方性ＲＩＥプロセスにより、前記第４絶縁膜をＣＨＦ ３ をエッチング剤としてエッチングし、これにより前記第３絶縁膜の凹溝部分および前記第２絶縁膜の凹溝部分に残すサブステップと、
異方性ＲＩＥプロセスにより、前記第３絶縁膜の側壁面より内側の前記第２ポリシリコン膜および前記第１層間窒化シリコン膜をＣｌ ２ をエッチング剤としてエッチングし、これにより前記第３絶縁膜の側壁面より外側は前記第２ポリシリコン膜を残すサブステップと、
異方性ＲＩＥプロセスにより、前記第３絶縁膜の側壁面より内側に残る前記第４絶縁膜および前記第１絶縁膜をＣＨＦ ３ をエッチング剤としてエッチングして除去するサブステップとを含むステップと、
第３ポリシリコン膜を堆積して、前記第２ポリシリコン膜の上表面および前記ストレージノードコンタクトホール内部を均一に被覆するステップと、
この第３ポリシリコン膜上に半球状結晶粒シリコン膜を堆積するステップと、
前記第３絶縁膜の上表面から前記半球状結晶粒シリコン膜および前記第３ポリシリコン膜ならびに前記第２ポリシリコン膜を除去するステップと、
前記第２層間窒化シリコン膜の上表面から前記第３絶縁膜を除去して、上層の前記半球状結晶粒シリコン膜ならびに下層の前記第３ポリシリコン膜を含み、前記ストレージノードコンタクトホール内部に沿う部分と前記第２層間窒化シリコン膜の上表面から外側へ突出した突出部分とを有するストレージノード構造を形成するステップと、
前記ストレージノード構造上にキャパシター誘電膜を形成するステップと、
上部電極を形成して前記ポリシリコンビット線構造の上方に位置する前記スタック型キャパシター構造を完成させるステップと
を具備する高密度ＤＲＡＭキャパシター構造の製造方法。 - 前記伝達ゲートトランジスターのゲート構造が、ポリシリコンゲート構造であって、前記ポリシリコンゲート構造は、ポリシリコン膜が厚さが５０〜２００Åのゲート酸化膜上に位置して窒化シリコン膜で上面が被覆されるとともに、側面にＮ形ソース／ドレイン領域に対する窒化シリコン側壁を有するものである請求項１記載の高密度ＤＲＡＭキャパシター構造の製造方法。
- 前記第１層間窒化シリコン膜上に配置される前記一連の薄膜が、ＴＥＯＳをガス源として形成される酸化膜、またはＬＰＣＶＤあるいはＰＥＣＶＤのいずれかにより堆積される厚さが４０００〜７０００ÅのＢＰＳＧ膜から形成される下地層となる前記第２絶縁膜と、ＬＰＣＶＤまたはＰＥＣＶＤのいずれかにより温度を５００〜８５０℃として堆積される厚さが５００〜１０００Åの前記第２層間窒化シリコン膜と、ＴＥＯＳをガス源として形成される酸化膜、またはＬＰＣＶＤあるいはＰＥＣＶＤのいずれかにより堆積される厚さが３０００〜８０００ÅのＢＰＳＧ膜で形成される前記第３絶縁膜と、ＬＰＣＶＤ法により温度を５００〜７００℃として堆積される厚さが５００〜２０００Åの前記第２ポリシリコン膜とを含むものである請求項１記載の高密度ＤＲＡＭキャパシター構造の製造方法。
- 前記第１ストレージノード開口に露出した前記第３絶縁膜および前記第２絶縁膜の側壁に形成される凹溝が、フッ酸緩衝液によりエッチングして得られるものである請求項１記載の高密度ＤＲＡＭキャパシター構造の製造方法。
- 前記絶縁サイドウォールスペーサーが、前記ストレージノードコンタクトホール内部の前記ポリシリコンビット線構造上において、ＬＰＣＶＤあるいはＰＥＣＶＤのいずれかにより堆積される酸化シリコンより形成される厚さを５００〜１０００Åとする前記第４絶縁膜を、さらにＣＨＦ３をエッチング剤として異方性ＲＩＥエッチングして形成されるものである請求項１記載の高密度ＤＲＡＭキャパシター構造の製造方法。
- 半導体基板上に深いポケット形ＣＯＢ構造を形成するものであって、
前記半導体基板上に伝達ゲートトランジスターを作り込むステップと、
第１絶縁膜上にポリシリコンビット線構造を形成し、前記第１絶縁膜中のコンタクトホールを介して前記伝達ゲートトランジスターの第１ソース／ドレイン領域にコンタクトさせるステップと、
第１層間窒化シリコン膜を堆積させて前記ポリシリコンビット線構造を完全に被覆するステップと、
この第１層間窒化シリコン膜上に第２絶縁膜を堆積するステップと、
この第２絶縁膜を平坦化するステップと、
この第２絶縁膜上に第２層間窒化シリコン膜を堆積するステップと、
この第２層間窒化シリコン膜上に第３絶縁膜を堆積するステップと、
この第３絶縁膜上に第２ポリシリコン膜を堆積するステップと、
前記第２ポリシリコン膜、前記第３絶縁膜、前記第２層間窒化シリコン膜および前記第２絶縁膜中に、垂直方向が前記第１層間窒化シリコン膜の上表面までで、かつ水平方向は前記ポリシリコンビット線構造間に位置する第１ストレージノード開口を形成するステップと、
この第１ストレージノード開口中で前記第２絶縁膜および前記第３絶縁膜の側壁をエッチングして凹溝を形成するステップと、
第４絶縁膜を堆積して前記第２絶縁膜および前記第３絶縁膜中の凹溝部分を充填するステップと、
前記第１ストレージノード開口の内部で、前記第４絶縁膜および前記第１層間窒化シリコン膜ならびに前記第１絶縁膜を異方性エッチングして、前記第１ストレージノード開口を含む深いポケット形のストレージノードコンタクトホールを形成するステップであって、このストレージノードコンタクトホールの形成は、異方性ＲＩＥプロセスにより、前記第４絶縁膜をＣＨＦ ３ をエッチング剤としてエッチングし、これにより前記第３絶縁膜の凹溝部分および前記第２絶縁膜の凹溝部分に残し、前記第３絶縁膜の側壁面より内側の前記第２ポリシリコン膜および前記第１層間窒化シリコン膜をＣｌ ２ をエッチング剤として エッチングし、これにより前記第３絶縁膜の側壁面より外側は前記第２ポリシリコン膜を残し、前記第３絶縁膜の側壁面より内側に残る前記第４絶縁膜および前記第１絶縁膜をＣＨＦ ３ をエッチング剤としてエッチングして除去し、前記第４絶縁膜を除去する際に、前記第３絶縁膜の凹溝部分を除去するが、前記第２絶縁膜の凹溝部分には残されるようにして、前記第２絶縁膜および前記ポリシリコンビット線構造を覆う前記第１層間窒化シリコン膜の側壁に前記第４絶縁膜により絶縁サイドウォールスペーサーが形成されるとともに、前記伝達ゲートトランジスターの第２ソース／ドレイン領域が露出されるものであるステップと、
前記第２ポリシリコン膜の上表面を含む全面に第３ポリシリコン膜を堆積して、前記深いポケット形のストレージノードコンタクトホール内部を均一に被覆するとともに、前記第２ソース／ドレイン領域にコンタクトさせるステップと、
前記第３ポリシリコン膜上に半球状結晶粒シリコン膜を堆積するステップと、
第５絶縁膜で前記深いポケット形のストレージノードコンタクトホールを充填するステップと、
前記第３絶縁膜の上表面から前記半球状結晶粒シリコン膜および前記第３ポリシリコン膜ならびに前記第２ポリシリコン膜を除去するステップと、
前記深いポケット形のストレージノードコンタクトホールから前記第５絶縁膜を除去し、前記第２層間窒化シリコン膜の上表面から前記第３絶縁膜を除去して、上層の前記半球状結晶粒シリコン膜ならびに下層の前記第３ポリシリコン膜を含み、前記ストレージノードコンタクトホール内部に沿う部分と前記第２層間窒化シリコン膜の上表面から外側へ突出した突出部分とを有するストレージノード構造を形成するステップと、
このストレージノード構造上にキャパシター誘電膜を形成するステップと、
このキャパシター誘電膜上に第４ポリシリコン膜を堆積するステップと、
この第４ポリシリコン膜をパターニングして前記深いポケット形ＣＯＢ構造の上部電極を形成するステップと
を具備する高密度ＤＲＡＭキャパシター構造の製造方法。 - 前記第２絶縁膜が、ＴＥＯＳをガス源として形成される酸化膜、またはＬＰＣＶＤあるいはＰＥＣＶＤのいずれかによって堆積される厚さが４０００〜７０００ÅのＢＰＳＧ膜である請求項６記載の高密度ＤＲＡＭキャパシター構造の製造方法。
- 前記第２層間窒化シリコン膜が、ＬＰＣＶＤまたはＰＥＣＶＤのいずれかによって、温度を５００〜８５０℃として５００〜１０００Åの厚さで堆積されるものである請求項６記載の高密度ＤＲＡＭキャパシター構造の製造方法。
- 前記第３絶縁膜が、ＴＥＯＳをガス源として形成される酸化膜、またはＬＰＣＶＤあるいはＰＥＣＶＤのいずれかによって堆積される厚さが３０００〜８０００ÅのＢＰＳＧ膜である請求項６記載の高密度ＤＲＡＭキャパシター構造の製造方法。
- 前記第２ポリシリコン膜が、ＬＰＣＶＤ法により温度を５００〜７００℃として５００〜２０００Åの厚さで堆積されるものである請求項６記載の高密度ＤＲＡＭキャパシター構造の製造方法。
- 前記第１ストレージノード開口に露出した前記第３絶縁膜および前記第２絶縁膜の側壁に形成される凹溝が、フッ酸緩衝液によるエッチングで得られるものである請求項６記載の高密度ＤＲＡＭキャパシター構造の製造方法。
- 前記第４絶縁膜が、酸化シリコン膜であり、ＬＰＣＶＤまたはＰＥＣＶＤのいずれかによって、温度を５００〜８００℃として５００〜１０００Åの厚さで堆積されるものである請求項６記載の高密度ＤＲＡＭキャパシター構造の製造方法。
- 前記第２絶縁膜および前記ポリシリコンビット線構造を覆う前記第１層間窒化シリコン膜の側壁に位置する前記絶縁サイドウォールスペーサーが、ＬＰＣＶＤあるいはＰＥＣＶＤのいずれかにより堆積される酸化シリコンより形成される厚さを５００〜１０００Åとする前記第４絶縁膜を、さらに異方性ＲＩＥプロセスによりＣＨＦ３をエッチング剤としてエッチングして形成されるものである請求項６記載の高密度ＤＲＡＭキャパシター構造の製造方法。
- 前記深いポケット形のストレージノードコンタクトホールを充填するために使用される前記第５絶縁膜が、スピンオングラス膜またはＢＰＳＧ膜である請求項６記載の高密度ＤＲＡＭキャパシター構造の製造方法。
- 前記ポリシリコンビット線構造が、ＬＰＣＶＤ法により温度を５００〜７００℃として厚さが１０００〜３０００Åのポリシリコン膜を堆積してから、ＲＩＥプロセスでＣｌ２をエッチング剤としてパターニングすることにより形成されるものである請求項１または６記載の高密度ＤＲＡＭキャパシター構造の製造方法。
- 前記第１層間窒化シリコン膜が、ＬＰＣＶＤまたはＰＥＣＶＤのいずれかにより温度を５００〜８５０℃として５００〜１０００Åの厚さで堆積されるものである請求項１または６記載の高密度ＤＲＡＭキャパシター構造の製造方法。
- 前記第３ポリシリコン膜が、ＬＰＣＶＤ法により温度を５００〜７００℃として７００〜１５００Åの厚さで堆積されるとともに、堆積後にヒ素またはリンイオンを注入するか、あるいは堆積と同時にヒ素またはリンを加えたモノシラン雰囲気で形成されるものである請求項１または６記載の高密度ＤＲＡＭキャパシター構造の製造方法。
- 前記第１ストレージノード開口が、ＲＩＥプロセスにより、それぞれＣｌ２を前記第２ポリシリコン膜および前記第２層間窒化シリコン膜のエッチング剤とし、ＣＨＦ３を前記第３絶縁膜および前記第２絶縁膜のエッチング剤としたエッチングにより形成されるものである請求項１または６記載の高密度ＤＲＡＭキャパシター構造の製造方法。
- 前記半球状結晶粒シリコン膜が、ＬＰＣＶＤ法により温度を５００〜６００℃とし、圧力を１００ｍTorrとして３００〜７００Åの厚さで堆積されるものである請求項１または６記載の高密度ＤＲＡＭキャパシター構造の製造方法。
- 前記ストレージノード構造が、ＣＭＰプロセスにより、あるいはＣｌ２をエッチング剤とする異方性ＲＩＥプロセスによって、不要な前記半球状結晶粒シリコン膜および前記第３ポリシリコン膜を前記第２ポリシリコン膜とともに除去することで形成されるものである請求項１または６記載の高密度ＤＲＡＭキャパシター構造の製造方法。
- 前記キャパシター誘電膜が、ＯＮＯ膜であり、その誘電率が、厚さが４０〜８０Åの酸化シリコン膜に等しいものであって、先ず熱酸化により厚さが１０〜２０Åの酸化シリコン膜を形成してから厚さが１０〜５０Åの窒化シリコン膜を堆積し、この窒化シリコン膜を熱酸化して、上層が酸化された窒化シリコン膜で下層が窒化シリコン膜という構造を形成するものである請求項１または６記載の高密度ＤＲＡＭキャパシター構造の製造方法。
- 前記上部電極を構成する前記第４ポリシリコン膜が、ＬＰＣＶＤ法により温度を５００〜７００℃として１０００〜３０００Åの厚さで堆積されるものである請求項６記載の高密度ＤＲＡＭキャパシター構造の製造方法。
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