DE4134112A1

DE4134112A1 - Digital electronic circuit for addition and subtraction of 5211 code - has control circuit coupled to adder and subtractor circuits for continuous operation

Info

Publication number: DE4134112A1
Application number: DE19914134112
Authority: DE
Inventors: Paul Merkle
Original assignee: Individual
Current assignee: Individual
Priority date: 1991-09-19
Filing date: 1991-10-15
Publication date: 1993-05-27

Abstract

The circuit has input shift registers (1,2) that are connected to the inputs of separate adder (4) and subtractor (5) circuits. The outputs of the adder and subtractor circuits are gated through to a register generating a result in 5211 code and this has an associated decimal point position register. The operation of the circuits for continuous addition and/or subtraction is provided by a control circuit generating pulses. The circuit has a number of flip-flops operating with a pulse counter. ADVANTAGE - Can perform addition or subtraction on negative numbers.

Description

Gegenstand der Erfindung ist eine weitere Verbesserung der Addier-Subtrahierschaltung nach P 41 32 547.8, welche noch den Fehler aufweist, daß von einer vorherigen Ergebnis zahl aus eine Addition oder Subtraktion nicht möglich ist und somit auch den Fehler aufweist, daß von einer Minus- Ergebniszahl eine weitere Subtraktion nicht möglich ist.The invention relates to a further improvement in Add-subtract circuit according to P 41 32 547.8, which still has the error of a previous result number from an addition or subtraction is not possible and thus also has the error that a minus Result number another subtraction is not possible.

In Fig. 1a und 1b ist diese Rechenschaltung für Addition und Subtraktion als Gesamt-Darstellung dargestellt (ohne Steuerwerk 10 und ohne Ziffern-Eingabeschaltung 20). In Fig. 2 ist das Steuerwerk 10 dargestellt. In Fig. 3 ist die Ziffern-Eingabeschaltung 20 dargestellt. In Fig. 4a und 4b ist die Schaltung 17 dargestellt, welche auch als Um steuerschaltung einen Impuls-Zähler 17b aufweist. In Fig. 5 ist die Schaltung 18 dargestellt. In Fig. 6 ist der Im puls-Zähler 19 dargestellt. In Fig. 7 ist die Schiebere gister-Ansteuer-Schaltung 40 dargestellt. Die Tetraden- Addierschaltung 4 ist in P 41 32 547.8 in Fig. 7 darge stellt. Die Tetraden-Subtrahierschaltung 5 ist in P 41 32 547.8 in Fig. 9 dargestellt. Die Schaltung 35 ist in P 41 32 547.8 in Fig. 10 dargestellt.In Fig. 1a and 1b, this arithmetic circuit for addition and subtraction as the total representation shown (without control unit 10 and without digits input circuit 20). In FIG. 2, the control unit 10 is shown. In Fig. 3 the numeric input circuit 20 is shown. In Fig. 4a and 4b, the circuit 17 is shown, which also has a pulse counter 17 b as a control circuit. In Fig. 5, the circuit 18 is shown. In Fig. 6 the pulse counter 19 is shown. In Fig. 7, the shift gate drive circuit 40 is shown. The tetrad adding circuit 4 is shown in P 41 32 547.8 in Fig. 7 Darge. The tetrad subtraction circuit 5 is shown in P 41 32 547.8 in FIG. 9. The circuit 35 is shown in P 41 32 547.8 in Fig. 10.

Diese Ziffern-serielle Rechenschaltung für Addition und Subtraktion besteht aus den Eingangs-Schieberegistern 1 und 2, welche 2 Verschieberichtungen aufweisen und dem Ergeb nis-Schieberegister 3, dessen Inhalt nur nach rechts ver schiebbar ist und der Tetraden-Addierschaltung 4, welche in P 41 32 547.8 in Fig. 7 dargestellt ist und der Tetraden- Subtrahierschaltung 5, welche als unechte Tetraden-Subtra hier-Schaltung in P 41 32 547.8 in Fig. 9 dargestellt ist. This numerical serial arithmetic circuit for addition and subtraction consists of the input shift registers 1 and 2 , which have 2 shift directions and the result shift register 3 , the content of which can only be shifted to the right, and the tetrad adding circuit 4 , which in P 41 32 547.8 is shown in FIG. 7 and the tetrad subtracting circuit 5 , which is shown as a false tetrad subtracting circuit in P 41 32 547.8 in FIG. 9.

An weiteren Teilen besteht diese Rechenschaltung für Addi tion und Subtraktion aus dem Steuerwerk 10 und der Ziffern- Eingabeschaltung 20 und der Schieberegister-Ansteuer schaltung 40 und dem Komma-Schieberegister 50 und der Nul len-Eingabeschaltung 35, welche in P 41 32 547.8 in Fig. 10 dargestellt ist.In other parts, this arithmetic circuit for addi tion and subtraction consists of the control unit 10 and the digit input circuit 20 and the shift register control circuit 40 and the comma shift register 50 and the zero input circuit 35 , which in P 41 32 547.8 in Fig . 10 is shown.

Das Steuerwerk 10 (Fig. 2) besteht aus den Potential- Speicher-Flip-Flops 11 bis 14 und 4 Tipp-Schaltern 15 und der Schaltung 17 und der Schaltung 18 und dem Impuls-Zäh ler 19 und den Und-Schaltungen 21 bis 24 mit je 2 Eingän gen und den Oder-Schaltungen 26 bis 32 mit je 2 Eingängen und den Negier-Schaltungen 34 und 35 und den zugehörigen Leitungen.The control unit 10 ( FIG. 2) consists of the potential memory flip-flops 11 to 14 and 4 tip switches 15 and the circuit 17 and the circuit 18 and the pulse counter 19 and the AND circuits 21 to 24 with 2 inputs each and the OR circuits 26 to 32 with 2 inputs each and the Negier circuits 34 and 35 and the associated lines.

Die Ziffern-Eingabeschaltung 20 (Fig. 3) ist in P 41 32 547.8 beschrieben.The digit input circuit 20 ( Fig. 3) is described in P 41 32 547.8.

Die Schaltung 17 (Fig. 4a und 4 b) ist auch in P 41 32 547.8 beschrieben.The circuit 17 ( FIGS. 4a and 4b) is also described in P 41 32 547.8.

Die Ansteuer-Schaltung 40 (Fig. 7) besteht aus 3 Oder- Schaltungen 43 bis 45 mit je 2 Eingängen und den zugehöri gen Leitungen.The control circuit 40 ( Fig. 7) consists of 3 OR circuits 43 to 45 , each with 2 inputs and the associated lines.

Der Impuls-Zähler 19 (Fig. 6) besteht aus 10 einfachen Flip-Flops 1 bis 10 und 9 Und-Schaltungen 11 mit je 2 Ein gängen und 5 Und-Schaltungen 12 mit je 2 Eingängen und der Oder-Schaltung 13 mit 5 Eingängen und der Negier-Schaltung 14 und dem weiteren einfachen Flip-Flop 15 und 2 Und- Schaltungen 16 mit je 2 Eingängen und 2 Und-Schaltungen 17 mit je 2 Eingängen und 2 Negier-Schaltungen 18 und den zu gehörigen Leitungen. Der Impuls-Eingang hat die Bezeich nung a. Der Ausgang hat die Bezeichnung b. Der Rückstell- Eingang hat die Bezeichnung r.The pulse counter 19 ( Fig. 6) consists of 10 simple flip-flops 1 to 10 and 9 AND circuits 11 each with 2 inputs and 5 AND circuits 12 each with 2 inputs and the OR circuit 13 with 5 inputs and the negation circuit 14 and the further simple flip-flop 15 and 2 AND circuits 16 with 2 inputs each and 2 AND circuits 17 with 2 inputs each and 2 negation circuits 18 and the associated lines. The pulse input has the designation a. The exit has the designation b. The reset input has the designation r.

Die Schaltung 18 (Fig. 5) besteht aus 8 einfachen Flip- Flops 1 bis 8 und 14 Und-Schaltungen 11 mit je 2 Eingängen und 4 Und-Schaltungen 12 mit je 2 Eingängen und dem weiter en einfachen Flip-Flop 13 und 4 Und-Schaltungen 14 mit je 2 Eingängen und 2 Und-Schaltungen 15 mit je 2 Eingängen und 2 Negier-Schaltungen 16 und 2 Oder-Schaltungen 17 mit je 2 Eingängen und der Verzögerungs-Schaltung 18 und 2 Und- Schaltungen 19 und 20 mit je 2 Eingängen und der Negier- Schaltung 21 und der Oder-Schaltung 22 mit 4 Eingängen und den zugehörigen Leitungen. Die Eingänge haben die Bezeich nungen a und b. Die Ausgänge haben die Bezeichnungen V und I. Der Zusatz-Impuls-Eingang hat die Bezeichnung c.The circuit 18 ( FIG. 5) consists of 8 simple flip-flops 1 to 8 and 14 AND circuits 11 with 2 inputs each and 4 AND circuits 12 with 2 inputs each and the further simple flip-flop 13 and 4 AND Circuits 14 with 2 inputs and 2 AND circuits 15 each with 2 inputs and 2 negation circuits 16 and 2 OR circuits 17 with 2 inputs each and the delay circuit 18 and 2 AND circuits 19 and 20 with 2 each Inputs and the negation circuit 21 and the OR circuit 22 with 4 inputs and the associated lines. The inputs have the designations a and b. The outputs have the designations V and I. The additional pulse input has the designation c.

Die Schaltung 36 (Fig. 8) besteht aus den einfachen Flip-Flops 1 uund 2 uund 2 Und-Schaltungen 3 und 2 Und-Schalt ungen 4 mit je 2 Eingängen und 2 Negier-Schaltungen 5 und der Oder-Schaltung 6 mit 2 Eingängen und den zugehörigen Leitungen. Der Impuls-Eingang hat die Bezeichnung a. Der Ausgang hat die Bezeichnung b und der Rückstell-Eingang die Bezeichnung r.The circuit 36 ( FIG. 8) consists of the simple flip-flops 1 u and 2 u and 2 AND circuits 3 and 2 AND circuits 4 each with 2 inputs and 2 negation circuits 5 and the OR circuit 6 with 2 inputs and the associated lines. The pulse input has the designation a. The output has the designation b and the reset input has the designation r.

Der in Fig. 1a und 1b dargestellte Bereich dieser Rechen- Schaltung besteht außerdem noch aus 2 Übertrag-Speichern 45 und 2 Tor-Schaltungen 7 und 8 und der Und-Schaltung 47 mit 3 Eingängen und 4 Oder-Schaltungen 48 mit je 2 Eingängen und 2 Oder-Schaltungen 31 mit je 2 Eingängen und 2 Und- Schaltungen 32 mit je 2 Eingängen und 2 Und-Schaltungen 33 mit je 2 Eingängen und 2 Negier-Schaltungen 34 und der Schaltung 36, welche dieselbe Wirkung hat, wie ein norma les Doppel-Flip-Flop und somit nach dem ersten H-Impuls an ihrem Ausgang b H-Potential hat und nach dem zweiten H-Impuls an ihrem Ausgang b L-Potential hat. Die Zusatz- Schaltung 56 besteht außerdem aus der Negier-Schaltung 39 und der Oder-Schaltung 38 mit 2 Eingängen und dem Poten tial-Speicher-Flip-Flop 37 und der Und-Schaltung 40 mit 2 Eingängen und den zugehörigen Leitungen. The area shown in FIGS. 1a and 1b of this arithmetic circuit also consists of 2 carry memories 45 and 2 gate circuits 7 and 8 and the AND circuit 47 with 3 inputs and 4 OR circuits 48 each with 2 inputs and 2 OR circuits 31 with 2 inputs and 2 AND circuits 32 with 2 inputs and 2 AND circuits 33 with 2 inputs and 2 negation circuits 34 and the circuit 36 , which has the same effect as a normal double -Flip-flop and thus after the first H pulse at its output b has H potential and after the second H pulse at its output b has L potential. The additional circuit 56 also consists of the negation circuit 39 and the OR circuit 38 with 2 inputs and the potential memory flip-flop 37 and the AND circuit 40 with 2 inputs and the associated lines.

Der Ausgang Ansteuert den Eingang a an. Der Ausgang B steu ert den Eingang b an. Der Ausgang C steuert den Eingang c an. Der Ausgang D steuert den Eingang d an. Der Ausgang E steuert den Eingang e an. Der Ausgang F steuert den Eingang f an. Der Ausgang H steuert den Eingang h an. Der Ausgang I steuert den Eingang i an. Der Ausgang K steuert den Ein gang k an. Der Ausgang K 2 steuert den Eingang k 2 an. Der Ausgang L steuert den Eingang l an. Der Ausgang M steu ert den Eingang m an. Der Ausgang N steuert den Eingang n an. Der Eingang t wird mit der Impuls-Frequenz angesteu ert. Vom Ausgang Q wird mittels H-Impuls der Inhalt des Er gebnis-Schieberegisters 3 in das Schieberegister 1 einge blendet. Die Ausgänge S steuern die Eingänge s an. Die Aus gänge W steuern die Eingänge w an. Der Ausgang U steuert den Eingang u an. Der Ausgang V steuert den Eingang v an. Die Eingänge r werden bei der Gesamt-Rückstellung mit einem H-Impuls angesteuert. Die Eingänge u 2 liegen im Betriebs zustand ständig an H-Potential. Mittels Antippen der Taste A wird die Eingabe des zweiten Summanden vor-angesteuert. Mittels Antippen der Taste S wird die Eingabe des Subtra henden vor-angesteuert. Mittels Antippen der Taste G wird der Additions-Ablauf oder der Subtraktions-Ablauf ausgelöst. Mittels Antippen der Taste R wird die gesamte Rechenschalt ung rückgestellt.The output controls input a. Output B controls input b. Output C controls input c. Output D controls input d. The output E controls the input e. Output F controls input f. The output H controls the input h. Output I controls input i. The output K controls the input k. The output K 2 controls the input k 2. Output L controls input l. The output M controls the input m. The output N controls the input n. The input t is controlled with the pulse frequency. From the output Q, the content of the result shift register 3 is faded into the shift register 1 by means of an H pulse. The outputs S control the inputs s. The outputs W control the inputs w. Output U controls input u. The output V controls the input v. The inputs r are controlled with an H pulse for the total reset. In the operating state, inputs u 2 are constantly at H potential. By pressing the A key, the input of the second addend is precontrolled. By pressing the S key the input of the subtractor is pre-activated. Tapping the G key triggers the addition or subtraction process. The entire arithmetic circuit is reset by pressing the R key.

Die Ansteuerungen der Schaltung 40 (Fig. 7) ergeben sich wie folgt:
Vom Ausgang 1 wird das Schieberegister 1 links- verschiebend Takt-angesteuert. Vom Ausgang 2 wird das Vom Ausgang 3 wird das Schieberegister 2 links-verschiebend Takt-angesteuert. Vom Ausgang 4 wird das Schieberegister 2 rechts-verschiebend Takt-angesteuert. Vom Ausgang 5 wird das Ergebnis-Schieberegister 3 rechts-verschiebend Takt angesteuert. Vom Ausgang 6 wird das Komma-Schieberegister 50 links-verschiebend Takt-angesteuert. The controls of the circuit 40 ( FIG. 7) result as follows:
From the output 1 , the shift register 1 is clock-driven, shifting to the left. From output 2 , the shift register 2 is clock-driven from output 3 , shifting to the left. From the output 4 , the shift register 2 is clock-shifted to the right. The output shift register 3 is driven clock-shifting from the output 5 . From the output 6 , the comma shift register 50 is clock-shifted to the left.

Beim Subtrahieren (Übergang in den Minus-Bereich) ergibt sich die Wirkungsweise wie folgt: Bei der Subtraktion 5 minus 8 hat nach dem ersten Subtraktions-Zyklus der Leit ungsbereich nn H-Potential und wird somit das Flip-Flop 37 auf H-Potential an seinem Ausgang d gesetzt und läuft im Anschluß der zweite Subtraktions-Zyklus ab, bei dem die Ziffer 5 von der Ziffer 8 subtrahiert wird. Die Schaltung 36 wird hierbei deshalb nicht mit einem H-Impuls angesteu ert, weil hierbei der Ausgang 0 der Schaltung 17 b noch L-Potential hat. Somit wird auch vor diesem zweiten Subtrak tions-Zyklus die Schaltung 55 nicht auf Additions-Voran steuerung umgeschaltet und damit eine Falsch-Addition ver mieden. Wenn dieser zweite Subtraktions-Zyklus (8 - 5) ab gelaufen ist, hat der Ausgang 0 der Schaltung 17 b H-Po tential und hat somit die Schaltung 36 an ihrem Ausgang b H-Potential und haben somit die Ausgänge Z 1 und Z 2 H- Potential und ist somit die Schaltung 55 umgeschaltet und liefert der Ausgang Z 2 das H-Potential für das Minus-Zu satz-Zeichen zur Ziffer 3 ( 3-).When subtracting (transition into the minus range), the mode of operation is as follows: With subtraction 5 minus 8, after the first subtraction cycle, the line range has n potential and thus flip-flop 37 becomes high potential its output d is set and then runs the second subtraction cycle, in which the number 5 is subtracted from the number 8. The circuit 36 is therefore not driven with an H pulse because the output 0 of the circuit 17 b still has an L potential. Thus, even before this second subtraction cycle, the circuit 55 is not switched to addition advance control and thus a false addition is avoided. When this second subtraction cycle (8 - 5) has expired, the output 0 of the circuit 17 b H-potential and thus has the circuit 36 at its output b H-potential and thus have the outputs Z 1 and Z 2nd H potential and thus the circuit 55 is switched and the output Z 2 supplies the H potential for the minus-to-sign to the number 3 (3-).

Wenn nun von Minus 3 die Zahl 4 subtrahiert wird, ist durch die Wirkung der Schaltung 55 die Addition der Ziffern 3 und 4 vor-angesteuert und liefert diese Rechenschaltung die Ergebniszahl 7 -, weil bei dieser Addition der Aus gang b der Schaltung 36 noch H-Potential hat.If the number 4 is now subtracted from the minus 3, the addition of the digits 3 and 4 is pre-activated by the effect of the circuit 55 and this arithmetic circuit supplies the result number 7 - because with this addition the output b of the circuit 36 is still H -Has potential.

Beim Addieren (Übergang in den Plus-Bereich) ergibt sich die Wirkungsweise wie folgt: Wenn zur Zahl 7 - die Zahl 9 addiert wird, versucht zunächst diese Rechenschaltung, von der Zahl 7 die Zahl 9 zu subtrahieren. Am Schluß dieses Subtraktions-Versuches liefert jedoch der Leitungs-Bereich nn zum zweiten mal H-Potential und läuft im Anschluß der umgekehrte Subtraktions-Zyklus ab, bei dem die Zahl 7 von der Zahl 9 subtrahiert wird. Auch bei diesem Rechen-Ablauf ist die Und-Schaltung 40 nicht vor-angesteuert weshalb bei dieser Addition die Subtraktion vor-angesteuert ist. Die Umschaltung der Schaltung 55 erfolgt auch wieder erst am Schluß, womit einerseits diese erforderliche Subtraktion tatsächlich ablaufen kann und andererseits am Schluß die ses Minus-Vorgeichen wieder verschwindet, weil erst zum Schluß diese Umschaltung erfolgt, indem dann der Ausgang 0 der Schaltung 17 H-Potential hat. Wenn mehrstellige Zah len zur Verarbeitung kommen, ist die Wirkungsweise genau gleich, weil der Leitungs-Bereich nn sofort H-Potential hat, wenn der Subtrahend größer ist, als der Minuend.When adding (transition to the plus range), the mode of operation is as follows: If the number 9 is added to the number 7, this arithmetic circuit first tries to subtract the number 9 from the number 7. At the end of this subtraction attempt, however, the line area nn supplies H potential for the second time and then runs the reverse subtraction cycle, in which the number 7 is subtracted from the number 9. The AND circuit 40 is also not pre-activated in this arithmetic sequence, which is why the subtraction is pre-activated in this addition. The switching of the circuit 55 again takes place only at the end, with which on the one hand this required subtraction can actually take place and on the other hand the ses minus pre-calibration disappears again at the end, because this switching takes place only at the end by the output 0 of the circuit 17 H- Has potential. If multi-digit numbers are processed, the mode of operation is exactly the same, because the line area nn immediately has H potential if the subtrahend is greater than the minuend.

Claims

. Electronic arithmetic circuit which is only suitable for adding and subtracting and which forms the result numbers in a serial manner and has a tetrahedral adder circuit ( 4 ) and only one tetrad subtractor circuit ( 5 ) and only one result shift register ( 3 ), characterized in that it is designed in such a way that it can be continuously added or continuously subtracted.

2. Electronic arithmetic circuit according to claim 1, characterized characterized that it is also designed that subtracts further from a minus result number can be or can be added further.

3. Electronic computing circuit according to claim 1 or according to claim 1 and 2, characterized in that the circuit ( 18 ) has two outputs (V and I).

4. Electronic arithmetic circuit according to claim 1 or according to claim 1 and 2 or according to claim 1 to 3, characterized in that the pulse meter ( 19 ) delivers a sufficient number of pulses for the additional control of the circuit ( 18 ) and then the pulse control of the circuit ( 17 ) releases.

5. Electronic arithmetic circuit according to claim 1 or Claim 1 and 2 or according to claim 1 to 3 or according to Claims 1 to 4, characterized in that they Decimal numbers 5211-encoded processed and that the Er results also occur in this 5211 code.

6. Electronic arithmetic circuit according to claim 1 or according to claim 1 and 2 or according to claim 1 to 3 or according to claim 1 to 4 or according to claim 1 to 5, characterized in that as a tetrad subtracting circuit ( 5 ) is a fake tetrad subtracting circuit is used, which forms the respective subtraction result digit in an additive manner.

7. Electronic computing circuit according to claim 1 or according to claim 1 and 2 or according to claim 1 to 3 or according to claim 1 to 4 or according to claim 1 to 5, characterized in that in the special versions as a tetrad subtracting circuit ( 5 ) a real one Tet raden subtracting circuit is used.

8. Electronic arithmetic circuit according to claim 1 or according to claim 1 and 2 or according to claim 1 to 3 or according to claim 1 to 4 or according to claim 1 to 5 or according to claim 1 to 6 or according to claim 1 to 5 and 7, characterized in that for switching the additional circuit ( 55 ), a circuit ( 36 ) is used which, while continuously driving its input (a) with H pulses at its output (b), has alternating H potential and L potential, and for the total - Reset is reset so that it has L potential at its output (b).

9. Electronic computing circuit according to claim 1 or according to claim 1 and 2 or according to claim 1 to 3 or according to claim 1 to 4 or according to claim 1 to 5 or according to claim 1 to 6 or according to claim 1 to 5 and 7 or according to claim 1 to 6 and 8 or according to claim 1 to 5 and 7 and 8, characterized in that the input (a) of the circuit ( 36 ) from the output ( 0 ) of the circuit ( 17 b) is pre-controlled.