DE3940540A1

DE3940540A1 - Ldd-mos-einrichtung mit einem bauelementisolationsbereich mit einer elektrostatischen abschirmelektrode

Info

Publication number: DE3940540A1
Application number: DE3940540A
Authority: DE
Inventors: Hiroshi Kimura; Shinichi Satoh; Hiroji Ozaki; Yoshinori Tanaka; Wataru Wakamiya
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1988-12-08
Filing date: 1989-12-07
Publication date: 1990-06-13
Also published as: JPH02156571A; US4998161A; JPH0770724B2

Description

Die Erfindung bezieht sich auf eine MOS-Einrichtung mit schwach dotierter Drain (LDD-MOS-Einrichtung) und insbesondere auf eine LDD-MOS-Einrichtung mit einem Bauelementisolationsbereich mit einer elektrostatischen Abschirmelektrode.

Ein LDD-MOS-Transistor ist in den JP 62-2 41 375, JP 62-33 470 und in "Fabrication of High-Performance LDDFET′s with Oxide Sidewall- Spacer Technology", IEEE TRANSACTION ELECTRON DEVICE, Vol. ED-29, No. 4, April 1982, S. 590-596 beschrieben.

Die Fig. 1 zeigt einen in diesen Offenlegungsschriften bzw. der Publikation beschriebenen LDD-MOS-Transistor, der den Hintergrund der Erfindung darstellt. In Fig. 1 ist eine Gateelektrode 2 über einem Gateisolierfilm 3 auf der ebenen Oberfläche eines Halbleiter substrates 1 vom P-Typ gebildet. Eine Sidewall (Seitenwand) oder ein Seitenwandisolierfilm 4 ist in Kontakt mit jeder Seitenwand dieser Gateelektrode 2 gebildet. Ein Paar von Source- und Drain bereiche bildenden ersten Diffusionsschichten 5 a und 5 b vom N-Typ sind auf der ebenen Oberfläche des Halbleitersubstrates 1 auf beiden Seiten der Gateelektrode 2 geschaffen, so daß ein Ende einer jeden Schicht 5 a und 5 b mit dem Seitenbereich der Gateelektrode überlappt. Ein Paar von zweiten Source- und Drainbereiche bildenden Diffusionsschichten 6 a und 6 b vom N-Typ sind auf der oberen ebenen Oberfläche des Halbleitersubstrates 1 auf beiden Seiten der Gate elektrode 2 gebildet, so daß ein Ende jeder Schicht 6 a und 6 b mit dem Seitenbereich des Seitenwandisolierfilmes 4 überlappt, nicht jedoch mit der Gateelektrode 2. Diese zweiten Diffusionsschichten 6 a und 6 b sind diejenigen Diffusionsschichten, in denen die Stör stellen mit einer höheren Konzentration als in den ersten Diffusionsschichten 5 a und 5 b eindiffundiert sind. Die N-Diffusions schichten 5 a, 5 b, 6 a, 6 b, der Oberflächenbereich des P-Halbleiter substrates zwischen den Diffusionsschichten 5 a und 6 a und den Diffusionsschichten 5 b und 6 b, der Gateisolierfilm 3 auf diesem Oberflächenbereich und die Gateelektrode 2 auf dem Gateisolierfilm 3 bilden einen P-Typ Feldeffekttransistor.

In einem Bauelementisolierbereich 7 sind ein selektiver Oxidfilm 8 durch ein LOCOS- (Lokale Oxidation von Silizium) Verfahren gebildet und eine P-Störstellendiffusionsschicht 9 ist unter dem selektiven Oxidfilm 8 zur Vermeidung einer Feldinversion des Bauelementab trennbereiches 7 geschaffen. Die Ziffer 10 bezeichnet einen Bau elementbereich, der Source- und Drainbereiche und eine Gateelek trode umfaßt.

Der Betrieb des oben beschriebenen P-Typ Feldeffekttransistors wird unten beschrieben. Die Fig. 2 stellt einen Querschnitt des in Fig. 1 gezeigten LDD-MOS-Transistors mit Blickrichtung entlang des Pfeiles Y dar. Wenn in Fig. 2A das Potential des Sourceberei ches 6 a festgehalten ist, wird die Spannung (+) an den Drainbe reich 6 b, das Potential (-) an das Halbleitersubstrat und das Potential (+) an die Gateelektrode 2 angelegt, um den Transistor zu betreiben. Die in einer Inversionsschicht als Reaktion auf die Gatespannung erzeugten und als Ladungsträger wirkenden Elektronen wandern, wie durch den Pfeil Id angedeutet, aufgrund des elektri schen Feldes zwischen dem Source- und Drainbereich auf die Drain zu.

Im Falle eines Transistors oder eines gewöhnlichen MOS-Transistors, der verschieden ist von einem LDD-Transistor, und bei dem die Störstellendiffusionsschicht 6 b′ (s. Fig. 2B) des Drainbereiches nicht durch Störstellen mit der niedrigeren, sondern der höheren Konzentration gebildet wird, und dieser Bereich 6 b′ der höheren Konzentration mit der Gateelektrode 2 überlappt, wird das in der Umgebung des Drainbereiches 6 b′ erzeugte elektrische Feld stärker, da der Abstand zwischen dem Sourcebereich 6 a′ und dem Drainbereich 6 b′ mit einer Verkleinerung des Transistors kürzer wird. In einem solchen Fall kollidieren die Ladungsträgerelektronen mit den Atomen im Halbleitersubstrat 1 innerhalb einer von dem elektrischen Feld erzeugten Drainsperrschicht 11, so daß eine Ionisation erfolgt und Elektron-Lochpaare gebildet werden. Diejenigen Elektronen unter den Elektron-Lochpaaren, deren Energie über der Potentialschwelle von ungefähr 3.1 eV zwischen dem Siliziumsubstrat 1 und der SiO₂- Isolierschicht 3 liegen, werden zu heißen Elektronen und in den Siliziumoxidfilm 3 injiziert. Ein Teil der injizierten Elektronen wird im Oxidfilm eingefangen und wirkt als elektrische Ladung, so daß der Effekt auftritt, daß die Gateschwellenspannung des Transistors erhöht wird. Dies bewirkt eine verschlechterte Charakteristik und eine verminderte Betriebssicherheit des Tran sistors.

Um die Herabsetzung der Zuverlässigkeit und die Verschlechterung der Charakteristik des Transistors zu vermeiden, ist ein LDD-MOS- Transistor, wie in Fig. 1 und 2A gezeigt, bekannt, bei dem die Störstellendiffusionsschicht 5 b eine niedrige Störstellenkonzen tration aufweist. Das bedeutet, daß die Störstellenkonzentration des Drainbereiches 5 b mit der Gateelektrode überlappt zum Vermindern des elektrischen Feldes in der Umgebung der Drainbereiche 5 b und 6 b, um zu verhindern, daß heiße Elektronen erzeugt werden.

Beim herkömmlichen LDD-MOS-Transistor wird der Prozeß zur Bauele mentseparation jedoch durch das LOCOS-Verfahren durchgeführt, so daß, wie in Fig. 3, die einen Querschnitt des Transistors in Blick richtung X der Fig. 1 darstellt, gezeigt, die P-Störstellen 14 durch Diffusion, wie durch Pfeile in Fig. 3 angedeutet, von der unter dem selektiven Oxidfilm 9 gebildeten P-Störstellendiffusions schicht 9 in Source- und Draindiffusionsschichten 5 a, 5 b, 6 a, 6 b und einen Kanal 17 des Transistors gelangen, wenn der selektive Oxidationsfilm bei höheren Temperaturen oxidiert wird. In Fig. 3 ist durch gestrichelte Linien 15 der Bereich angegeben, in den die Störstellen eindringen. Als Folge des Eindringens der Störstellen wird die Konzentration der Störstellen an der Grenze zwischen dem Bauelementbereich 10 und dem Bauelementtrennbereich 7 und vor allem im Grenzbereich des Kanales in der Umgebung der LDD-Struktur 16 des Transistors erhöht, das eine Erhöhung der Gateschwellenspannung verursacht, die als "narrow channel"-Effekt bekannt ist, so daß die Vorteile der Verwendung der LDD-Struktur in der Drain des Transistors nicht effizient ausgewertet werden können. Dieser Effekt tritt besonders dann auf, wenn die Kanallänge des LDD-MOS- Transistors weniger als 1 Micron (1 µm) beträgt.

Wenn die Kanallänge beim oben beschriebenen LDD-MOS-Transistor kleiner als 1 µm wird, wird der Effekt des Eindringens von Stör stellen von dem Bauelementtrennbereich in die Bauelementbereiche deutlich sichtbar mit dem Ergebnis, daß die Vorteile der Verwendung der LDD-Struktur in der Drain nicht genügend ausgewertet werden können und die Charakteristik und die Zuverlässigkeit des Transistors nicht erhalten bleiben.

Es ist zu bemerken, daß die oben beschriebene Isolationsstruktur eine Isolierung benutzt, um eine Isolierung zwischen einzelnen Einrichtungen zu erzeugen. Eine Isolationsstruktur, die einen auf einem Potential unterhalb einer Schwellenspannung für die Verbin dung von FET-Einrichtungen gehaltenen Leiter verwendet, ist in der US 3 76 660 vom 7. Juli 1989 von Wakamiya et al. der Anmelderin Mitsubishi Denki Kabushiki Kaisha beschrieben. Eine derartige Isolation ist jedoch nicht in Kombination mit LDD-Strukturen benutzt worden, die die bekannten Nachteile solcher Einrichtungen insbesondere bei den kurzen Kanallängen, auf die diese Erfindung zielt, aufweisen. Diese eine LDD-Struktur umfassende Kombination erlaubt zusätzlich, daß die Transistorgröße durch eine Reduktion der Kanalbreite in einer Weise vermindert werden kann, die mit der Vermeidung des oben beschriebenen "narrow channel"-Effekt konsistent ist.

Aufgabe der Erfindung ist es, eine Halbleitereinrichtung mit einer hohen Zuverlässigkeit zu schaffen, bei der das Eindringen der Störstellen von dem Bauelementtrennbereich in den Bauelementbereich des LDD-MOS-Transistors beseitigt wird und die Eigenschaften der LDD-Struktur effizient ausgenutzt werden können, um so zu ver hindern, daß die Transistoreigenschaften verschlechtert werden.

In Übereinstimmung mit der Erfindung wird eine Halbleitereinrichtung geschaffen, die ein Halbleitersubstrat mit einer Mehrzahl von Bauelementbereichen, in denen jeweils ein Halbleiterbauelement gebildet ist, einen Bauelementisolierbereich, der den Rand der Bauelementbereiche umgibt, zum Isolieren der Bauelementbereiche, umfaßt. Eine Gateelektrode ist, abgetrennt durch einen Gateisolier film, auf dem Bauelementbereich gebildet. Seitenwandisolierfilme sind in Kontakt mit den Gateelektroden gebildet. Erste Stör stellendiffusionsbereiche mit einer niedrigen Konzentration sind auf den Oberflächen der Bauelementbereiche geschaffen und erstrecken sich vom Bauelementisolationsbereich bis zur Umgebung der Gate elektrode. Zweite Störstellendiffusionsbereiche mit einer höheren Konzentration sind auf den Oberflächen der Bauelementbereiche geschaffen und erstrecken sich vom Bauelementisolationsbereich bis zur Umgebung der Seitenwandisolierfilme. Der Bauelementisolations bereich ist auf der Oberfläche des Halbleitersubstrates, abgetrennt durch einen Isolierfilm, gebildet und umfaßt eine elektrostatische Abschirmelektrodenschicht zum elektrostatischen Abschirmen benach barter Bauelementbereiche voneinander.

In Zusammenhang mit einem Aspekt der Erfindung umfaßt die Halblei tereinrichtung Wortleitungen, sich senkrecht zu diesen erstreckende Bitleitungen und Speicherzellen, die im Bauelementbereich an den Kreuzungen zwischen den Wort- und Bitleitungen gebildet sind.

Die elektrostatische Abschirmelektrode, an die ständig eine konstante Spannung angelegt ist, verhindert, daß ein Strom zwischen den LDD-Transistorelementen benachbarter Transistoren fließt. Die Verwendung einer elektrostatischen Abschirmelektrode, um die Isolationsstruktur zu ersetzen, schafft eine Kombinationsstruktur, die das Eindringen von Störstellen in Bauelementbereiche während der Herstellung der Einrichtung beseitigt, um so zu verhindern, daß die Charakteristiken des LDD-Transistors verschlechtert werden.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung eines Ausführungsbeispieles anhand der Figuren. Von den Figuren zeigen:

Fig. 1 eine Perspektive, die einen herkömmlichen LDD-MOS- Transistor darstellt;

Fig. 2A einen Querschnitt des in Fig. 1 gezeigten LDD-Transistors mit Blickrichtung Y;

Fig. 2B einen Querschnitt, der das Prinzip der Erzeugung heißer Elektronen in einer Struktur mit einer einzelnen Drain verdeutlicht;

Fig. 3 einen Querschnitt des in Fig. 1 gezeigten LDD-Transistors mit Blickrichtung X;

Fig. 4 ein Blockdiagramm, das die Anordnung eines DRAMs zeigt, auf den die Erfindung angewendet werden kann;

Fig. 5 ein Ersatzschaltbild, das einen Teil des Speicherzellen feldes des in Fig. 4 gezeigten DRAMs darstellt;

Fig. 6 eine Draufsicht auf die Struktur des in Fig. 5 gezeigten Speicherzellenfeldes;

Fig. 7 eine Perspektive eines LDD-MOS-Transistors in dem Bereich S der Fig. 6 in Übereinstimmung mit der Erfindung;

Fig. 8 einen seitlichen Querschnitt des Bauelementtrennbereiches des in Fig. 7 gezeigten LDD-MOS-Transistors mit Blick richtung Y;

Fig. 9 einen seitlichen Querschnitt des in Fig. 7 gezeigten LDD- MOS-Transistors mit Blickrichtung X; und

Fig. 10 einen seitlichen Querschnitt einer Modifikation der Erfindung.

Unter den Halbleitereinrichtungen ermöglicht es der DRAM (dynami scher Speicher mit wahlfreiem Zugriff), Daten wie gewünscht ein- oder auszugeben. Im allgemeinen ist ein DRAM aus einem Feld von Speicherzellen, das einen Speicherbereich zum Speichern einer großen Menge an Information darstellt, und für die Ein- und Ausgabe notwendigen peripheren Schaltkreise gebildet.

Die Fig. 4 stellt die allgemeine Anordung eines DRAM anhand eines Blockdiagrammes dar. Bezüglich der Fig. 4 umfaßt der DRAM 50 ein Speicherzellenfeld 51 zum Speichern von Datensignalen der zu speichernden Daten, einen Zeilen- und einen Spaltenadreßpuffer 52 zum Empfangen von Adreßsignalen von außen zum Auswählen einer Speicherzelle, einen Zeilendekoder 53 und einen Spaltendekoder 54 zum Bestimmen der Speicherzelle durch Dekodieren des Adreßsignales, einen Leseverstärker 55 zum Verstärken und Auslesen von in der ausgewählten Speicherzelle gespeicherten Signalen, einen Daten eingabepuffer 56 und einen Datenausgabepuffer 57 zum Ein- und Ausgeben von Daten und einen Taktgenerator 58 zum Erzeugen von Taktsignalen.

Das eine große Fläche auf dem Halbleiterchip besetzende Speicher zellenfeld 51 wird von einer Mehrzahl von Speicherzellen gebildet, die jeweils zum Speichern einer zu speichernden Einheitsinformation angepaßt sind.

Die Fig. 5 stellt ein Ersatzschaltbild der das Speicherzellenfeld 51 bildenden Speicherzellen für vier Bits dar. Bezüglich der Fig. 5 und 6 besteht das Speicherzellenfeld aus Bitleitungen 21 und sich senkrecht hierzu erstreckenden Wortleitungen 22 a, 22 b, 22 c, 22 d (entsprechend der Gateelektrode 2). Speicherzellen 23 a bis 23 d sind in der Umgebung der Kreuzungen zwischen den Bitleitungen 21 und den Wortleitungen 22 a bis 22 d gebildet. Jede Speicherzelle besteht aus einem Zugriffstransistor 24 und einem Kondensator 25. Die Nummer 32 gibt den Rand der in Fig. 7 gezeigten Abschirmelektroden 31 an und damit die ungefähre Grenze des Isolationsbereiches 7 und des Bauelementbereiches 10.

Die Fig. 7 stellt eine Perspektive des Bereiches S in Fig. 6 dar, wobei der Kondensator zur Vereinfachung weggelassen ist. Die in Fig. 7 gezeigte Halbleitereinrichtung ist in der Hinsicht von der in Fig. 1 gezeigten Halbleitereinrichtung verschieden, daß eine elektrostatische Abschirmelektrode 31 zur Bauelementtrennung und ein Isolierfilm 30 zum festen Umschließen der elektrostatischen Abschirmelektrode 31 im Bauelementtrennbereich 7 gebildet sind. Die in Fig. 7 gezeigte Einrichtung stimmt sonst mit der in Fig. 1 gezeigten überein, so daß dieselben oder entsprechenden Teile mit denselben Bezugszeichen wie in Fig. 1 versehen sind und die ent sprechende Beschreibung nicht wiederholt wird. Der untere Bereich 30 a des Isolierfilmes ist zum Isolieren der elektrostatischen Abschirmelektrode 31 vom Halbleitersubstrat 1 und die oberen und seitlichen Bereiche 30 b sind zum Isolieren der elektrostatischen Abschirmelektrode 31 von der Gateelektrode 2 und dem die Gate elektrode und den Source-Drain-Bereich umfassenden Bauelement bereich 10 angepaßt.

Bezüglich der Fig. 7 beträgt die Länge des Kanals L 1 unterhalb der Gateelektrode 2 0,5 bis 1,0 µm und der Abstand L 2 zwischen der elektrostatischen Abschirmelektrode 31 und den Diffusionsschichten 5 a und 6 a 0,1 bis 0,2 µm. Die Größe des Bauelementbereiches 10 (von dem nur ein Teil in Fig. 7 gezeigt ist), der vom Bauelementtrenn bereich 7 umgeben ist, beträgt 0,5 bis 1,0 µm. Der Isolierfilm 30 ist aus SiO₂, Si₃N₄, Polyimid oder ähnlichem gebildet, und die Dicke des unteren Bereiches 30 a beträgt 0,01 bis 0,1 µm und die Dicke des oberen Bereiches 30 b 0,1 bis 0,5 µm. Die Gateelektrode besteht aus einem Polysiliziumfilm, einem Metall mit einem hohen Schmelzpunkt oder einem Alloy des Metalles mit dem hohen Schmelz punkt, oder einem zusammengesetzten Film mit einem Polysiliziumfilm und einem Metallfilm mit einem hohen Schmelzpunkt, dessen Dicke 0,01 bis 0,5 µm beträgt. Falls Polysilizium verwendet wird, können Störstellen wie P, As oder ähnlichem beigemischt oder eindiffundiert sein. Die ersten Diffusionsschichten 5 a und 5 b werden mit Stör stellen wie As, Sb, P versehen, die mit einer Konzentration von 10¹² bis 10¹⁴ cm^-3 eingelagert und diffundiert werden. Die zweiten Störstellen werden mit ähnlichen Störstellen, die mit einer Konzentration von 10¹⁴ bis 10¹⁶ cm^-3 eingelagert und diffundiert werden, gebildet. In einem P-Kanal-Transistor werden Störstellen wie Al, Ga, B eingelagert.

Die Fig. 8 stellt einen seitlichen Querschnitt des Bauelementtrenn bereiches 7 des in Fig. 7 gezeigten LDD-MOS-Transistors in Blick richtung des durch X markierten Pfeiles dar, wobei der Bauelement trennbereich 7 mit der elektrostatischen Abschirmelektrode 31 und dem die Elektrode 31 fest umschließenden Isolierfilm 30, eine Diffusionsschicht 12 eines ersten Transistors und eine Diffusions schicht 13 eines zweiten Transistors dargestellt sind, wobei die Diffusionsschichten 12 und 13 im Halbleitersubstrat auf beiden Seiten des Bauelementtrennbereiches 7 gebildet sind.

Im folgenden wird der Betrieb der oben beschriebenen LDD-MOS-Ein richtung dargestellt. Der Transistor der Erfindung ist in der Hinsicht dem herkömmlichen Transistor ähnlich, daß seine Source mit Masse verbunden ist, das Substrat als diejenige Elektrode, die auf ein (-)-Potential gelegt ist, verwendet wird, und das (+)-Potential an den Drainbereich und die Gateelektrode angelegt ist. Der Transistor der Erfindung weist jedoch die Besonderheit auf, daß eine elektrostatische Abschirmelektrode zur Isolierung der Bauelemente oder Einrichtungen voneinander verwendet wird. Wie in Fig. 8 gezeigt, ist die elektrostatische Abschirm elektrode 31 auf der Halbleitersubstratoberfläche zwischen der Diffusionsschicht 12 des ersten Transistors und der Diffusions schicht 13 des zweiten Transistors, abgetrennt durch den Isolier film 30, gebildet, ähnlich wie die Gateelektrode in einem MOS- Transistor. Die Elektrode 31, die ähnlich der Gateelektrode des oben beschriebenen MOS-Transistors gebildet wird, kann das elektrische Feld, und das bedeutet, die Ladungsträgerkonzentration, zwischen der Diffusionsschicht 12 des ersten Transistors und der Diffusionsschicht 13 des zweiten Transistors auf beiden Seiten der Elektrode 31 auf dem Substrat steuern. Durch Fixierung des Potentiales der Elektrode 31 derart, daß dieses nicht höher ist, als die Gateschwellenspannung eines Transistors, von dem angenommen wird, daß dessen Kanal zwischen den Diffusionsschichten 12 und 13 existiert, fließt daher kein Strom zwischen dem ersten und zweiten Transistor, so daß diese zwei Transistoren voneinander isoliert werden. Durch stationäres Fixieren des obigen Potentiales bleibt das elektrische Feld auf dem Halbleitersubstrat konstant, selbst wenn die Gateelektrode 2 oder eine andere Verdrahtungsschicht auf dem Bauelementtrennbereich 3 gebildet wird und eine Spannung daran angelegt wird, so daß die Fluktuationen im elektrischen Feld minimiert werden und daher ein ungünstiger Effekt auf die Bauele mentisolation vermieden wird.

Wenn die Transistoreinrichtungen oder Bauelemente auf diese Art voneinander isoliert werden, wird keine Störstellendiffusionsschicht zur Verhinderung von Feldinversion, wie in Fig. 3 gezeigt, im Grenzbereich zwischen dem Bauelementisolationsbereich 7 und den Störstellendiffusionsschichten 5 a, 5 b, 6 a und 6 b gebildet, die als Source- und Drainbereiche des Transistors am Kanalende 16, wie in Fig. 9 gezeigt, wirken, so daß keine Störstellen von diesem Bereich in den Bauelementbereich 10 eingetragen werden. Damit wird verhindert, daß die Kanalbreit des MOS-Transistors gegenüber dem beabsichtigten Wert durch das Eindringen von Störstellen vermindert wird, wodurch es möglich wird, die "narrow channel"-Effekte zu unterdrücken, die zu Instabilitäten der Gateschwellenspannung führen können.

Ferner wird es möglich, Instabilitäten in der Konzentration der Diffusionsschichten 5 a und 5 b, die die Störstellen mit einer geringen Konzentration enthalten, zu verhindern, wodurch beim LDD- MOS-Transistor die Unterdrückung der Schwankung in der Gate schwellenspannung, die durch heiße Elektronen verursacht wird, durch ein vermindertes Feld zwischen den Source- und Drainbereichen verbessert wird.

Es ist zu bemerken, daß die oben genannten Effekte besonders im Falle von einer extrem kleinen Transistorkanallänge von weniger als 1 µm auftreten. Aufgrund der oben beschriebenen Stabilisierungs effekte wird es möglich, einen DRAM zu schaffen, der aus Speicher zellen besteht, die jeweils eine Kanallänge L 1 von ungefähr 0,6 µm, wie in Fig. 7 gezeigt, aufweisen.

Obwohl bei der oben beschriebenen Ausführung ein N-Kanal LDD-MOS- Transistor gezeigt ist, bei dem die N-Diffusionsschichten als Source- und Drainbereiche benutzt werden, ist zu bemerken, daß eine ähnliche Verschlechterung in den Transistorcharakteristiken verhindert wird, wenn ein P-Kanal LDD-MOS-Transistor mit Source und Drainbereichen verwendet wird.

Auch durch Bildung der ersten Diffusionsschichten 5 a und 5 b mit geringerer Konzentration im Grenzbereich zwischen dem Bauelement isolierbereich 7 und dem Bauelementbereich 10 im Zuge der Herstellung des LDD-MOS-Transistors, wie in Fig. 10 gezeigt, so daß sich keine Bereiche der Schichten 5 a und 5 b mit den zweiten Diffusionsschichten 6 a und 6 b der höheren Konzentration überlappen, kann das elektrische Feld des Bauelementisolierbereiches vermindert werden, um die Bauelementisoliercharakteristiken zu verbessern.

Es ist zu bemerken, daß die Halbleitereinrichtung der Erfindung auf alle Transistoren angewendet werden kann, solange es sich um MOS-Transistoren handelt.

Wie oben beschrieben worden ist, wird es durch die Verwendung einer elektrostatischen Abschirmelektrode zur Bauelementisolation möglich, eine Halbleitereinrichtung sowohl mit hoher Leistung und Zuverlässigkeit zu schaffen, die frei von vom Bauelementisola tionsbereich eingedrungenen Störstellen ist, als auch eine höhere Integration des elektronischen Schaltkreises zu erzielen.

Claims

1. Halbleitereinrichtung mit einem Halbleitersubstrat (1) mit einer Mehrzahl von Bauelementbereichen (10), in denen jeweils ein Halbleiterbauelement gebildet ist, und einem Bauelementisolations bereich (7), der den Rand der Bauelementbereiche (10) zur Iso lierung der Bauelementbereiche (10) umgibt, einer Gateelektrode (2), die auf den Bauelementbereichen (10), getrennt durch einen Gate isolierfilm (3), gebildet ist und Anschlußenden aufweist, Seitenwandisolierfilme (4), die in Kontakt mit den Anschlußenden der Gateelektrode (2) gebildet sind, ersten Störstellendiffusions bereichen (5 a, 5 b) mit einer niedrigeren Konzentration, die auf den Oberflächen der Bauelementbereiche (10) gebildet sind und sich vom Bauelementisolationsbereich (7) bis in die Nähe der Gateelektrode (2) erstrecken, und zweiten Störstellendiffusionsbereichen (6 a, 6 b) mit einer höheren Konzentration, die auf den Oberflächen der Bauelementbereiche (10) gebildet sind und sich von Bauelement isolationsbereich (7) bis in die Nähe des Seitenwandisolier filmes (4) erstrecken, wobei der Bauelementisolationsbereich (7) auf der Oberfläche des Halbleitersubstrates (1) gebildet ist und einen Isolierfilm (30) und eine elektrostatische Abschirmelektro denschicht (31) zum elektrostatischen Abschirmen benachbarter Bauelementbereiche (10) voneinander, aufweist.

2. Halbleitereinrichtung mit einem Halbleitersubstrat (1) mit einer Mehrzahl von Bauelementbereichen (10), in denen jeweils ein Halb leiterbauelement gebildet ist, und einem Bauelementisolations bereich (7), der den Rand der Bauelementbereiche (10) umgibt und die Bauelementbereiche (10) voneinander isoliert Wortleitungen (22 a, 22 b, 22 c, 22 d), die auf dem Halbleitersubstrat (1) gebildet sind, diese Wortleitungen kreuzende Bitleitungen (21) und Speicher zellen (23 a, 23 b, 23 c, 23 d), die in den Bauelementbereichen (10) an den Kreuzungen zwischen den Wortleitungen (22 a, 22 b, 22 c, 22 d) und den Bitleitungen gebildet sind, wobei jeder der Bauelement bereiche (10) eine Gateelektrode (2), die auf dem Halbleitersub strat (1), abgetrennt durch einen Gateisolierfilm (3), gebildet ist und Anschlußenden aufweist, Seitenwandisolierfilme (4), die in Kontakt mit den Anschlußenden der Gateelektrode (2) gebildet sind, erste Störstellendiffusionsbereiche (5 a, 5 b) mit einer niedrigeren Konzentration, die auf der Oberfläche des Bauelement bereiches (10) gebildet sind und sich vom Bauelementisolations bereich (7) bis in die Nähe der Gateelektrode (2) erstrecken, und zweite Störstellendiffusionsbereiche (6 a, 6 b) mit einer höheren Konzentration, die auf der Oberfläche des Bauelementbereiches (10) gebildet sind und sich vom Bauelementisolationsbereich (7) bis in die Nähe der Gateelektrode (2) erstrecken, umfaßt, wobei der Bauelementisolationsbereich (7) einen Isolierfilm (30), der auf der Oberfläche des Halbleitersubstrates (1) gebildet ist, und eine elektrostatische Abschirmelektrodenschicht (31) beim Bauelement isolationsbereich (7), abgetrennt durch einen Isolierfilm (30), zum elektrostatischen Abschirmen benachbarter Bauelementbereiche (10) voneinander, umfaßt.

3. Halbleitereinrichtung nach Anspruch 1 oder 2, dadurch gekenn zeichnet, daß die Länge der Gateelektrode (2) nicht mehr als 1,0 µm beträgt.

4. Halbleitereinrichtung nach Anspruch 1 oder 2, dadurch gekenn zeichnet, daß die Gateelektrode (2) eine Länge von ungefähr 0,6 µm aufweist.