DE3930016A1

DE3930016A1 - Halbleitereinrichtung mit feldabschirmtrennung

Info

Publication number: DE3930016A1
Application number: DE3930016A
Authority: DE
Inventors: Takahisa Eimori; Shinichi Satoh; Wataru Wakamiya; Hiroji Ozaki; Yoshinori Tanaka
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1988-09-29
Filing date: 1989-09-08
Publication date: 1990-04-05
Anticipated expiration: 2009-09-09
Also published as: US5067000A; DE3930016C2; US5930614A; JPH0294455A; JP2507557B2

Description

Die vorliegende Erfindung bezieht sich auf Halbleiterein richtungen und insbesondere auf eine Halbleitereinrichtung mit einer verbesserten Feldabschirmtrennung zum elektrischen Trennen von Einrichtungen, die auf einem gemeinsamen Substrat gebildet sind.

Bis jetzt wird bei einem Verfahren zum Trennen von Halbleiter einrichtungen im allgemeinen ein LOCOS-Prozeß (Local Oxidation of Silicon) angewendet, der z.B. in der japanischen Veröffent lichung Japanese Patent Laying-Open Gazette No. 1 90 869/1987 offenbart ist.

Fig. 10 ist eine Schnittansicht, die eine Struktur zum Trennen zeigt, bei der der LOCOS-Prozeß angewendet worden ist.

Gemäß Fig. 10. sind Trennoxidfilme 52 a und 52 b mit vorbestimm tem Abstand so gebildet, daß ein aktives Gebiet auf einer Hauptoberfläche eines p-Typ-Halbleitersubstrats 51 bestimmt ist. Störstellengebiet 54 a und 54 b vom n⁺-Typ sind mit vorbestimmtem Abstand in dem aktiven Gebiet gebildet. Eine Gate-Elektrode 55 ist über der zwischen den Störstellengebieten 54 a und 54 b als ein Kanalgebiet dienenden Hauptoberfläche des Halbleitersubstrats 51 durch einen Isolierfilm gebildet. Ein Zwischenschichtisolierfilm 56 ist auf der gesamten Haupt oberfläche des Halbleitersubstrats 51 gebildet, um die Gate-Elektrode 55 zu bedecken. Eine Verbindungsschicht 57 ist auf dem Zwischenschichtisolierfilm 56 gebildet. Die Gate- Elektrode 55 und die Störstellengebiete 54 a und 54 b bilden einen Feldeffekttransistor Tr.

Somit sind die Trennoxidfilme 52 a und 52 b gebildet, um ein Gebiet, in dem dieser Transistor gebildet ist, von einem anderen aktiven Gebiet elektrisch zu trennen. Jedoch sind an jeweiligen Enden der Trennoxidfilme Vogelschnäbel (bird′s beaks) 53 a und 53 b gebildet, die für den LOCOS-Prozeß typisch sind. Jeder der Trennoxidfilme erstreckt sich aufgrund der Vogelschnäbel 53 a und 53 b mit einer Länge c in das aktive Gebiet hinein. Das bringt den Schmalkanaleffekt mit sich, durch den ein Schwellenwert eines Feldeffekttransistors größer wird, da die Kanallänge desselben verringert wird, wenn Trennoxid filme in einer Richtung der Kanalbreite des Transistors gebil det werden. Aufgrund der oben beschriebenen Länge c findet die Anwendung des LOCOS-Verfahrens ihre Grenzen an der feinen Trennung bei hoher Integrationsdichte.

Fig. 11 ist eine Schnittansicht, die eine Struktur zeigt, die durch Feldabschirmtrennung erzeugt worden ist, welche als eine Trennung verwendet wird, die einer Verkleinerung von Einrichtungen entsprechen kann.

Die in Fig. 11 gezeigte Struktur ist in der japanischen Veröffentlichung Japanese Patent Laying-Open Gazette No. 47 437/1985 offenbart. Gemäß Fig. 11 sind n⁺-Typ- Störstellengebiete 104 a und 104 b mit vorbestimmtem Abstand auf einer Hauptoberfläche eines p-Typ-Halb leitersubstrats 101 gebildet. Eine Gate-Elektrode 106 ist über einem Kanalgebiet des Halbleitersubstrats 101 zwischen den Störstellenge bieten 104 a und 104 b durch einen Isolierfilm 102 gebildet. Die Gate- Elektrode 106 und die Störstellengebiete 104 a und 104 b bilden einen Feldeffekttransistor Tr. Feldabschirmelektroden 109 a und 109 b sind durch einen Isolierfilm 102 in Gebieten außerhalb der Störstellenge biete 104 a und 104 b gebildet, das heißt, über Abschnitten, die den Gebieten entsprechen, in denen in Fig. 10 die Trennoxidfilme gebil det sind. Da die Feldabschirmelektroden 109 a und 109 b jeweils mit Massestromversorgungen 113 a und 113 b über variable Stromversorgungen 112 a und 112 b verbunden sind, ist jede der Feldabschirmelektroden 109 a und 109 b auf einem negativen Potential gehalten. Ein Zwischenschicht isolierfilm 110 ist über der gesamten Oberfläche gebildet, um die Gate-Elektrode 106 und die Feldabschirmelektroden 109 a und 109 b zu bedecken.

Die Trennung zwischen Einrichtungen wird dadurch erreicht, daß die Feldabschirmelektroden 109 a und 109 b wie oben beschrieben auf einem negativen Potential derart gehalten werden, daß der Leitfähigkeits typ eines Gebiets auf einer Hauptoberfläche des Halbleitersubstrats 101 unter den Feldabschirmelektroden nicht verkehrt wird.

Die Fig. 12A bis 12F sind Schnittansichten, die die Schritte eines Verfahrens zum Herstellen der in Fig. 11 gezeigten Halbleiterein richtung darstellen.

Nun wird anhand der Fig. 12A bis 12F das Herstellungsverfahren dafür beschrieben.

Ein Oxidfilm 102 und eine Polysiliconschicht 103 (polycrystalline silicon) einer vorbestimmten Dicke werden nacheinander auf einer Hauptoberfläche eines p-Typ-Halbleitersubstrats 101 gebildet, wie dies in Fig. 12A gezeigt ist.

Die Polysiliconschicht 103 und der Oxidfilm 102 werden unter Verwen dung von fotolithografischen Techniken strukturiert, um Polysilicon strukturen 103 a, 103 b und 106 mit vorbestimmtem Abstand zu bilden. Innerhalb des durch die Strukturierung gebildeten vorgeschriebenen Abstands werden Störstellen vom n-Typ in das Halbleitersubstrat 101, das durch die Strukturierung freigelegt ist, implantiert, um n⁺-Typ- Störstellengebiete 104 a und 104 b zu bilden, wie dies in Fig. 12B ge zeigt ist.

Dann werden die Polysiliconstrukturen 103 a und 103 b durch einen Ätzprozeß unter Verwendung einer Maske aus einer Resist-Struktur, die die Struktur 106 (siehe Fig. 12C) bedeckt, entfernt, und ein Oxidfilm 107 wird auf der gesamten Oberfläche des Halbleitersubstrats 101 ge bildet, um die verbleibende Polysiliconstruktur 106 zu bedecken, wie dies in Fig. 12D gezeigt ist.

Dann wird eine Polysiliconschicht 108 auf einer gesamten Oberfläche des Oxidfilms 107 durch einen CVD-Prozeß gebildet, wie dies in Fig. 12E gezeigt ist, und die Polysiliconschicht 108 wird in einer vorbe stimmten Position unter Verwendung von fotolithografischen Techniken strukturiert, um Polysiliconstrukturen 109 a und 109 b zu bilden, die jeweils als Feldabschirmelektrode dienen, wie dies in Fig. 12F ge zeigt ist.

Die Halbleitereinrichtung mit dem in Fig. 11 gezeigten Aufbau wird durch die anschließenden Schritte der Bildung eines Zwischenschicht isolierfilms und einer Verbindungsschicht vervollständigt.

Bei dem oben beschriebenen Herstellungsverfahren werden die Feld abschirmelektroden 109 a und 109 b strukturiert, nachdem die als ein Source-Drain-Gebiet dienenden Störstellengebiete 104 a und 104 b ge bildet sind. Deshalb ist eine hochgenaue Maskenausrichtung erfor derlich, um Feldabschirmelektroden zu bilden. Damit ist das Her stellungsverfahren nicht unbedingt zur Verkleinerung von Einrich tungen geeignet. Da außerdem die Oxidfilme 102 und 107 unter den Feldabschirmelektroden 109 a und 109 b in zwei Schritten gebildet werden (Fig. 12C und 12D), ist die Zuverlässigkeit als Feldeffektransistor verringert, wenn eine Feldabschirmelektrode als eine Gate-Elektrode eines Transistors zum Trennen betrachtet wird.

Als eine teilweise Lösung dieses Problems ist z.B. in der japanischen Veröffentlichung Japanese Patent Laying-Open Gazette No. 1 62 353/1987 ein Verfahren zum Herstellen einer Halbleitereinrichtung offenbart, bei dem Störstellengebiete, die als ein Source-Drain-Gebiet dienen, durch Selbstausrichtung und Verwendung einer Feldabschirmelektrode als einer Maske gebildet werden.

Die Fig. 13A bis 13G sind Schnittansichten, die die Schritte des in der oben genannten Veröffentlichung offenbarten Herstellungsverfah rens zeigen.

Nun wird unter Bezug auf die Fig. 13A bis 13G das Herstellungsverfah ren beschrieben.

Ein Oxidfilm 202 einer vorbestimmten Dicke wird auf einer Hauptober fläche eines p-Typ-Halbleitersubstrats 201 gebildet, wie dies in Fig. 13A gezeigt ist, und dann wird eine Polysiliconschicht 203 einer vor bestimmten Dicke darauf gebildet, wie dies in Fig. 13B gezeigt ist.

Die Polysiliconschicht 203 wird unter Verwendung fotolithografischer Techniken strukturiert, um Polysiliconstrukturen 204 a, 204 b und 204 c mit vorbestimmtem Abstand zu bilden, wie dies in Fig. 13C gezeigt ist.

Dann wird der freigelegte Oxidfilm 202 durch einen Ätzprozeß unter Verwendung der Strukturen 204 a, 204 b und 204 c als Masken entfernt, und dann wird ein Oxidfilm 205 auf der Hauptoberfläche des Halbleitersub strats 201 gebildet, und ein Oxidfilm 206 wird auf den oberen Ober flächen und der seitlichen Oberfläche der Polisiliconfilmstrukturen 204 a, 204 b und 204 c durch thermische Oxidation gebildet, wie dies in Fig. 13D gezeigt ist.

Eine Polysiliconschicht wird auf einer gesamten Oberfläche der Oxid filme 205 und 206 gebildet und unter Verwendung von fotolithografi schen Techniken strukturiert, so daß Polysiliconfilmstrukturen 207 a und 207 b auf dem Oxidfilm 205 gebildet werden, und eine Polysilicon filmstruktur 208 wird auf dem Oxidfilm 206 gebildet, wie dies in Fig. 13E gezeigt ist.

Dann werden Störstellen von n-Typ durch den freigelegten Oxidfilm 205 in die Hauptoberfläche des Hauptleitersubstrats 201 implantiert und diffundiert, um Störstellengebiete 209 a, 209 b, 209 c und 209 d zu bil den, wie dies in Fig. 13F gezeigt ist.

Außerdem wird ein Zwischenschichtisolierfilm 210 auf einer gesamten Oberfläche gebildet, um die Polysiliconfilmstrukturen 207 a, 207 b und 208 zu bedecken, und ein Kontaktloch 211 wird derart gebildet, daß ein Teil der Polysiliconfilmstruktur 204 a freigelegt ist. Eine Metall schicht wird auf dem Zwischenschichtisolierfilm 210 einschließlich des Inneren des Kontaktloches 211 gebildet und derart strukturiert, daß eine Metallverbindung 212 gebildet wird, wie dies in Fig. 13G ge zeigt ist.

Wie vorstehend beschrieben ist, werden in dem oben beschriebenen Ver fahren die Störstellengebiete durch Selbstausrichtung gebildet, da eine Feldabschirmelektrode bereits gebildet ist, bevor Störstellen gebiete, die als ein Source-Drain-Gebiet dienen, gebildet werden, so daß eine hochgenaue Maskenausrichtung nicht erforderlich ist. Damit ist das oben beschriebene Verfahren für eine hohe Integrationsdichte von Einrichtungen geeignet.

Fig. 14 ist eine Schnittansicht, die eine Struktur um eine Feldab schirmelektrode in einer Halbleitereinrichtung im oben beschriebenen Herstellungsverfahren, wie sie in den Fig. 13A bis 13G gezeigt ist, und eine vergrößerte Ansicht von Abschnitten, die in Fig. 13G gezeigt sind, darstellt.

Gemäß Fig. 14 bilden eine als eine Gate-Elektrode dienende Polysili confilmstruktur 207 a und als ein Source-Drain-Gebiet dienende Stör stellengebiete 209 a und 209 b einen Feldeffekttransistor Tr.1. Andererseits bilden eine als eine Gate-Elektrode dienende Polysili confilmstruktur 207 b und als ein Source-Drain-Gebiet dienende Stör stellengebiete 209 c und 209 d einen Feldeffekttransistor Tr.2. Gleich zeitig bilden das Störstellengebiet 209 b im Transistor Tr.1, das Stör stellengebiet 209 c im Transistor Tr.2 und eine als eine Feldabschirm elektrode dienende Polysiliconfilmstruktur 204 b einen Feldtransistor FTr. Somit werden ein aktives Gebiet, in dem der Transistor Tr.1 ge bildet ist, und ein aktives Gebiet, in dem der Transistor Tr.2 gebil det ist, dadurch getrennt, daß die Feldabschirmelektrode 204 b derart auf einem vorbestimmten Potential gehalten wird, daß der Transistor FTr immer gesperrt ist. Wie in Fig. 14 gezeigt ist, ist jedoch in vielen Fällen ein als eine Verbindungsschicht dienender Leiter 208 durch einen Isolierfilm 206 über der Feldabschirmelektrode 204 b ge bildet. Daher gibt es kein Problem, wenn die Feldabschirmelektrode 204 b durch Verbinden mit der Stromversorgung immer auf einem nega tiven Potential gehalten wird, wie dies in Fig. 11 gezeigt ist, während jedoch ein Problem auftritt, wenn deren Potential elek trisch frei schwebt. Genauer gesagt bildet sich, wenn die Feldab schirmelektrode 204 b elektrisch frei schwebt, eine Kapazität zwischen der Feldabschirmelektrode 204 b und dem Leiter 208 durch ein an den Leiter 208 angelegtes Potential, so daß sich das Potential der Feld abschirmelektrode 204 b ändert. Nachdem gemäß Fig. 14 der Feldtransi stor FTr. ein N-Kanal-Transistor ist, wird die Feldabschirmelektrode 204 b auf ein vorbestimmtes Potential oder höher angehoben. Damit wird dieser Transistor leitend, wenn ein Potential des Störstellengebietes 209 c den Wert V _D annimmt, und ein Potential des Störstellengebietes 209 b ist ein Massepotential. Da insbesondere dieser Transistor FTr. ein Transistor vom Überlappungstyp ist, ist dessen Schwellenwert gering, so daß das oben beschriebene Problem von besonderer Bedeutung ist. Genauer gesagt ist bei dem in Fig. 13F gezeigten Zustand der Oxidfilm 206 auf den Seitenwänden der Feldabschirmelektrode 204 b dünn, da er durch thermische Oxidation gebildet ist. Störstellen werden unter Verwendung der Feldabschirmelektrode 204 b und des Oxidfilms 206 als Masken implantiert. Daher erstrecken sich die Störstellengebiete 209 b und 209 c, die durch thermische Diffusion der Störstellen gebildet sind, in ein Gebiet unter der Feldabschirmelektrode 204 b, d.h., sie überlappen sich mit der Feldabschirmelektrode 204 b in senkrechter Richtung zur Hauptoberfläche des Hauptleitersubstrats 201 (siehe die gekennzeichnete Länge a des Überlappungsabschnitts). Die Dicke des SiO₂ auf dem Polysilicon 204 b, das durch Oxidation von Polysilicon gebildet ist, ist größer als die der SiO₂-Schicht 205. Die Dicke hängt typisch von der Störstellenkonzentration ab und beträgt ein paar Schichtdicken. Da die Schicht 205 den Gate-Isola tor eines Feldeffektransistors bildet, muß sie in der Dicke begrenzt sein, z. B. auf etwa 200 Å. Daher wird die Dicke des Oxidfilms 206, die auf gegenüberliegenden Seiten der Elektrode 204 b gebildet ist, auf etwa 1000 Å begrenzt. Dieser seitliche Abstand ist unzureichend, um eine Diffusion implantierter Störstellen in ein Gebiet unter der Feldabschirmelektrode während des erforderlichen anschließenden Temperns zu verhindern. Da der Transistor FTr. den gleichen Aufbau aufweist wie ein gewöhnlicher Feldeffekttransistor für Ein-Aus-Be trieb, ist dessen Schwellenspannung gering, so daß der Transistor FTr. dazu neigt, fälschlicherweise leitend gemacht zu werden. Als Ergebnis ist die Zuverlässigkeit der Trennung verringert.

Aufgabe der Erfindung ist es daher, die Zuverlässigkeit zum Trennen in einer Halbleitereinrichtung mit Feldabschirmtrennung zu verbessern.

Insbesondere soll in einer Halbleitereinrichtung mit Feldabschirmtren nung ein Wechsel des Leitfähigkeitstyps eines Halbleitersubstrats in einem Abschnitt, in dem eine Feldabschirmtrennung ausgebildet ist, erschwert werden.

Weiterhin soll in einem Verfahren zum Herstellen einer Halbleiterein richtung mit Feldabschirmtrennung kein Überlappen von Störstellenge bieten mit einem Abschnitt, in dem ein Leiter für Feldabschirmtrennung auf einem Halbleitersubstrat hervorsteht, gegeben sein.

Diese Aufgabe wird durch eine Halbleitereinrichtung zum elektrischen Trennen einer ersten Einrichtung und einer zweiten Einrichtung, die auf einem gemeinsamen Halbleitersubstrat gebildet sind, gelöst, die ein Halbleitersubstrat, ein erstes und ein zweites Störstellengebiet und einen Leiter aufweist. Das Halbleitersubstrat weist eine Haupt oberfläche auf und ist von einem ersten Leitfähigkeitstyp. Das erste und das zweite Störstellengebiet sind auf der Hauptoberfläche des Halbleitersubstrats mit vorbestimmten Abstand gebildet und sind von einem dem ersten Leitfähigkeitstyp entgegengesetzten zweiten Leit fähigkeitstyp. Das erste Störstellengebiet ist in der ersten Einrich tung enthalten, und das zweite Störstellengebiet ist in der zweiten Einrichtung enthalten. Der Leiter ist über einem Gebiet auf dem Halb leitersubstrat, das zwischen dem ersten und dem zweiten Störstellen gebiet liegt, und über der Hauptoberfläche des Halbleitersubstrats durch einen Isolierfilm gebildet. Ein Abschnitt, in dem der Leiter auf der Hauptoberfläche des Halbleitersubstrats hervorsteht, überlappt nicht mit wenigstens einem der beiden Störstellengebiete erstes bzw. zweites Störstellengebiet.

Die Aufgabe wird ferner durch ein Verfahren zum Herstellen einer Halbleitereinrichtung gelöst, gemäß dessen ein Halbleitersubstrat eines ersten Leitfähigkeitstyps mit einer Hauptoberfläche vorberei tet wird, ein erster Leiter mit einer vorbestimmten Form auf dem Halb leitersubstrat durch einen ersten Isolierfilm gebildet wird und ein zweiter Isolierfilm auf dem ersten Leiter gebildet wird, ein dritter Isolierfilm auf der Hauptoberfläche des Halbleitersubstrats zum Be decken des ersten Leiters und des zweiten Isolierfilms gebildet wird, der dritte Isolierfilm durch anisotropes Ätzen zum Freilegen der Hauptoberfläche des Halbleitersubstrats entfernt wird und ein Sei tenwandisolierfilm auf den Seitenwänden des ersten Isolierfilms, des ersten Leiters und des zweiten Isolierfilms gebildet wird, Störstel len eines zweiten Leitfähigkeitstyps, der zum ersten Leitfähigkeits typ entgegengesetzt ist, in die freigelegte Hauptoberfläche des Halb leitersubstrats unter Verwendung des zweiten Isolierfilms und des Seitenwandisolierfilms als Masken implantiert werden und wenigstens ein Störstellengebiet derart gebildet wird, daß ein Randabschnitt davon nicht mit einem Abschnitt, in dem der erste Leiter auf der Hauptoberfläche des Halbleitersubstrats hervorsteht, überlappt ist.

Die oben beschriebene strukturierte Halbleitereinrichtung weist keine Überlappungsabschnitte zwischen einem Leiter, der einen Feldtransistor darstellt, und ein erstes und ein zweites Störstellengebiet auf, so daß deren Schwellenspannung erhöht ist.

In einem Verfahren zum Herstellen einer Halbleitereinrichtung, die wie oben beschrieben strukturiert ist, wird ein Isolierfilm auf den Sei tenwänden eines Leiters zur Feldabschirmtrennung gebildet, und dann werden Verunreinigungen unter Verwendung des Isolierfilms als eine Maske derart implantiert und diffundiert, daß Störstellengebiete sich nicht mit einem Abschnitt, in dem ein Leiter auf einem Halbleitersub strat hervorsteht, überlappen.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigen:

Fig. 1 eine Schnittansicht, die einen Aufbau mit einer Feldabschirm elektrode in einer ersten erfindungsgemäßen Ausführungsform darstellt;

Fig. 2 eine Schnittansicht zum Erläutern der elektrischen Eigenschaf ten eines in Fig. 1 gezeigten Feldtransistors;

Fig. 3 ein Diagramm, das das Spannungs-Stromverhalten des in Fig. 2 gezeigten Feldtransistors darstellt;

Fig. 4A bis 4E schematische Schnittansichten, die die Schritte eines Verfah rens zum Herstellen einer Halbleitereinrichtung von Fig. 1 darstellen;

Fig. 5 eine vergrößerte Ansicht des in Fig. 4D mit "X" bezeichneten Abschnitts;

Fig. 6A und 6B schematische Schnittansichten, daß die Schritte eines Verfah rens zum Herstellen einer Halbleitereinrichtung gemäß einer weiteren erfindungsgemäßen Ausführungsform darstellen;

Fig. 7 eine vergrößerte Ansicht des in Fig. 6A mit "Y" gekennzeich neten Teils;

Fig. 8 eine Draufsicht auf eine Speicherzelle gemäß der in den Fig. 6A und 6B gezeigten Ausführungsform;

Fig. 9A und 9B Schnittansichten der in Fig. 8 mit X-X′ und Y-Y′ gekennzeich neten Schnitte;

Fig. 10 eine Schnittansicht, die eine Struktur zum Trennen darstellt, die in LOCOS-Technik hergestellt worden ist;

Fig. 11 eine Schnittansicht, die eine Trennung durch eine bisher ver wendete Feldabschirmelektrode darstellt;

Fig. 12A bis 12F schematische Schnittansichten, die die Schritte eines Verfah rens zum Herstellen einer in Fig. 11 gezeigten Halbleiterein richtung darstellen;

Fig. 13A bis 13G Schnittansichten, die die Schritte eines Verfahrens zum Her stellen einer Halbleitereinrichtung mit einer Struktur zur Feldabschirmtrennung in einer weiteren bisher verwendeten Form darstellen;

und

Fig. 14 eine Schnittansicht, die die elektrischen Eigenschaften um eine in Fig. 13G gezeigte Feldabschirmelektrode darstellen.

Fig. 1 ist eine Schnittansicht, die einen Aufbau zur Feldabschirm trennung gemäß eines ersten erfindungsgemäßen Ausführungsbeispiels darstellt.

Gemäß Fig. 1 sind Störstellengebiete 8 a, 8 b, 8 c und 8 d vom n⁺-Typ mit vorbestimmtem Abstand auf einer Hauptoberfläche eines p-Typ-Halblei tersubstrats 1, das mit einem Massepotential verbunden ist, gebil det. Eine Gate-Elektrode 7 a ist über einem Gebiet zwischen den Stör stellengebieten 8 a und 8 b durch einen Gate-Oxidfilm 6 gebildet. Die Gate-Elektrode 7 a und die Störstellengebiete 8 a und 8 b bilden einen Feldeffektransistor Tr.1. Eine Gate-Elektrode 7 b ist über einem Ge biet zwischen den Störstellengebieten 8 c und 8 d durch den Gate-Oxid film 6 gebildet. Die Gate-Elektrode 7 b und die Störstellengebiete 8 c und 8 d bilden einen Feldeffekttransistor Tr.2. Eine Feldabschirmelek trode 3 ist durch einen Isolierfilm 2 über einem Gebiet zwischen den Störstellengebieten 8 b und 8 c gebildet und in der Breite um eine Länge b verringert. Die Feldabschirmelektrode 3 ist mit einem Zwischen schichtisolierfilm 4 einschließlich eines Seitenwandisolierfilms 5 bedeckt, und eine Verbindungsschicht 13 ist darauf gebildet. Ein Zwi schenschichtisolierfilm 9 ist auf einer gesamten Oberfläche zum Be decken der Gate-Elektroden 7 a und 7 b und der Verbindungsschicht 13 gebildet, und eine Verbindungsschicht 10 ist wiederum darauf gebil det. Die Feldabschirmelektrode 3 ist mit einer Minuspotentialver bindungsleitung 11 oder einer Masse-Potentialverbindungsleitung 12 verbunden.

Wie vorstehend beschrieben ist, gibt es keinen Überlappungsabschnitt, wie er dem Abschnitt a in Fig. 14 zwischen der Feldabschirmelektrode 3 und jedem der Störstellengebiete 8 b und 8 c entspricht, woraus ein ver setzter Zustand resultiert, bei dem die Feldabschirmelektrode von den Störstellengebieten 8 b und 8 c um die Länge b entfernt angeordnet ist. Genauer gesagt überlappt sich ein Abschnitt, in dem die Feldabschirm elektrode 3 auf der Hauptoberfläche des Hauptleitersubstrats 1 her vorsteht, nicht mit den Störstellengebieten 8 b und 8 c.

Fig. 2 ist eine vergrößerte Ansicht zum Erläutern einer Struktur um die in Fig. 1 gezeigte Feldabschirmelektrode herum.

Wie in Fig. 2 gezeigt ist, bilden eine Feldabschirmelektrode 3 und Störstellengebiete 8 b und 8 c einen Feldtransistor FTr. Um die elek trischen Eigenschaften des Feldtransistors FTr. zu beschreiben, wird angenommen, daß jeweils ein Potential V _G, ein Potential V _D und ein Massepotential mit der Feldabschirmelektrode 3, dem Störstellengebiet 8 c bzw. dem Störstellengebiet 8 b verbunden sind.

Fig. 3 ist ein Diagramm, das die elektrischen Eigenschaften des Feld transistors von Fig. 2 zeigt.

In Fig. 3 sind ein Potential V _G der Feldabschirmelektrode und ein Stromwert I des Feldtransistors entlang der Abszisse bzw. der Ordinate abzulesen. Dabei stellt die durchgezogene Linie ein erfindungsgemäßes Ausführungsbeispiel dar, und die Strich-Punkt-Linie stellt das in Fig. 14 gezeigte Beispiel dar. Wie in Fig. 3 gezeigt ist, wird ein eine Schwellenspannung definierender Stromwert als ein Konstantwert I ₁ ge nommen und ein Schwellenwert des Feldtransistors gemäß der vorliegen den Ausführungsform wird V ₁, während ein Schwellenwert des Feld transistors gemäß des bisher verwendeten Beispiels V ₂ wird. Wie aus Fig. 3 hervorgeht, ist die Beziehung V ₁<V ₂ erfüllt. Damit wird, wenn eine Spannung V ₃(V ₁<V ₃<V ₂) an die Feldabschirmelektrode 3 angelegt wird, der Feldtransistor gemäß des bisher verwendeten Bei spiels leitend gemacht, während der Feldtransistor gemäß der erfin dungsgemäßen Ausführungsform nicht leitend gemacht wird.

Die Fig. 4A bis 4E sind Schnittansichten, die die Schritte eines Ver fahrens zum Herstellen einer Struktur zur Feldabschirmtrennung gemäß eines erfindungsgemäßen Ausführungsbeispiels darstellen.

Nun wird unter Bezug auf die Fig. 4A bis 4E das Herstellungsverfahren beschrieben.

Zuerst wird ein Oxidfilm 2 einer vorbestimmten Dicke auf einer Haupt oberfläche eines Halbleitersubstrats 1, das ein Siliconsubstrat vom p-Typ aufweist, gebildet. Ein Polysiliconfilm 3 mit einer Dicke von etwa 1500 bis 2000 Å ist auf einer gesamten Oberfläche des Oxidfilms 2 nach einem LPCVD-Verfahren (low-pressure chemical vapor deposition) gebildet, und ein Oxidfilm 4 mit einer Dicke von 3000 Å ist wiederum darauf zum Beispiel nach einem CVD-Verfahren gebildet, wie dies in Fig. 4A gezeigt ist.

Dann werden der Oxidfilm 4 und der Polysiliconfilm 3 unter Verwen dung von fotolithografischen Techniken auf eine vorbestimmte Größe strukturiert, und ein Hochtemperaturoxidfilm 5 wird auf der gesamten Oberfläche des Oxidfilms 2 bis zu einer Dicke von etwa 3000 Å gebil det, um den Oxidfilm 4 und den Polysiliconfilm 3 zu bedecken, wie dies in Fig. 4B gezeigt ist.

Dann wird der Oxidfilm 5 unter Verwendung eines RIE-Verfahrens (reactive ion etching) anisotrop geätzt, bis das Halbleitersubstrat 1 freigelegt ist. Dabei wird ein Seitenwandoxidfilm 5 a auf Seitenwänden der Polysiliconstruktur 3, die als eine Feldabschirmelektrode dient, und der Oxidfilmstruktur 4 gebildet, wie dies in Fig. 4C gezeigt ist.

In diesem Fall kann die Breite des Seitenwandoxidfilms 5 a (in der Ab bildung in einer rechten und einer linken Richtung) in Abhängigkeit von der Dicke des Oxidfilms 5 und der für das RIE-Ätzen erforderlichen Zeit gesteuert werden. Außerdem kann die Dicke des Oxidfilms 4 auf der Feldabschirmelektrode 3 unabhängig vom Seitenwandoxidfilm 5 a gesteuert werden, da sie von der Dicke des Oxidfilms 4 in Fig. 4A abhängt.

Anschließend werden nacheinander ein Oxidfilm und ein Polysiliconfilm auf der freigelegten Hauptoberfläche des Halbleitersubstrats 1 und der gesamten Oberfläche des Oxidfilms 4 abgeschieden und unter Verwendung fotolithografischer Techniken derart strukturiert, daß eine Polysili confilmstruktur 7 a, die als eine Gate-Elektrode des Transistors Tr.1. dient, eine Polysiliconfilmstruktur 7 b, die als eine Gate-Elektrode des Transistors Tr.2. dient, und eine Polysiliconfilmstruktur 13, die als eine Verbindungsschicht dient, durch einen Isolierfilm gebildet werden. Verunreinigungen von n⁺-Typ werden in die freigelegte Haupt oberfläche des Halbleitersubstrats 1 implantiert und diffundiert, so daß Störstellengebiete 8 a und 8 b, 8 c und 8 d gebildet werden. Dabei werden die Störstellengebiete 8 b und 8 c durch die Diffusion der Ver unreinigungen in einer rechten und einer linken Richtung diffundiert. Der auf den Seitenwänden der Feldabschirmelektrode 3 gebildete Sei tenwandoxidfilm 5 a ist jedoch dick, so daß die Störstellengebiete 8 b und 8 c sich nicht mit der Feldabschirmelektrode 3 in zur Hauptober fläche des Halbleitersubstrats 1 senkrechter Richtung überlappen. Folglich sind der hervorstehende Teil der Feldabschirmelektrode 3 auf dem Substrat 1 und jedes der beiden Störgebiete 8 b und 8 c in einem gegeneinander versetzten Zustand, bei dem sie voneinander um die Länge b entfernt angeordnet sind, wie dies in Fig. 4D gezeigt ist.

Hierzu stellt Fig. 5 eine vergrößerte Ansicht des in Fig. 4D mit "X" gekennzeichneten Teils dar, und es sind genaue Abmessungen jedes Abschnitteils angegeben. Diese Abmessungen stellen beispielhafte Werte dar und hängen von der Art der implantierten Ionen, der implan tierten Menge, den Bedingungen der nach dem Implantieren erfolgten thermischen Behandlung usw. ab. Bei diesem Ausführungsbeispiel beträgt die Abmessung b 1000 Å, und daher ist die Feldabschirmelektrode 3 vom Störstellengebiete 8 c ohne Überlappung getrennt.

Abschließend wird ein BPSG-Film 9 (Borphosporsilikat-Glas) mit einer Dicke von etwa 8000 Å auf der gesamten Oberfläche abgeschieden, um die Gate-Elektroden 7 a und 7 b und die Verbindungsschicht 13 zu bedecken, und dann wird eine Metallverbindung 10 in einer gewünschten Position auf dem BPSG-Film 9 gebildet, so daß die in Fig. 1 gezeigte Halblei tereinrichtung vervollständigt ist.

Obwohl in dem oben beschriebenen Ausführungsbeispiel ein Transistor als eine von durch eine Feldabschirmelektrode zu trennende Einrich tungen einen Einfach-Drain-Aufbau aufweist, kann dieser Transistor auch einen LDD-Aufbau (lightly doped drain-source) aufweisen.

Die Fig. 6A und 6B sind Schnittansichten, die einen Teil der Schrit te eines Verfahrens zum Herstellen einer Halbleitereinrichtung gemäß eines weiteren erfindungsgemäßen Ausführungsbeispiels, das einen Transistor mit einem LDD-Aufbau zeigt, darstellen.

Das Herstellungsverfahren gemäß dieses Ausführungsbeispiels weist die in den Fig. 6A und 6B gezeigten Schritte im Anschluß an die gleichen Schritte wie die in den Fig. 4A bis 4D gezeigten des oben beschrie benen Ausführungsbeispiels auf.

Nachdem die in den Fig. 4A bis 4D gezeigten Schritte durchgeführt sind, wird ein Hochtemperatur-Oxidfilm auf einer gesamten Oberfläche gebildet, um die Gate-Elektroden 7 a und 7 b und eine Verbindungs schicht 13 zu bedecken, und wird anisotrop geätzt, bis ein Teil einer Hauptoberfläche eines Halbleitersubstrats 1 freigelegt ist. Ein Sei tenwandoxidfilm 14 verbleibt durch dieses Ätzen auf Seitenwänden der Gate-Elektroden 7 a und 7 b. Verunreinigungen vom n-Typ werden in die freigelegte Hauptoberfläche des Hauptleitersubstrats 1 implantiert. Die Störstellenkonzentration ist höher als jene der in Fig. 4D im plantierten Verunreinigungen. Als Ergebnis werden mit Verunreini gungen von n-Typ diffundierte Gebiete 15 a, 15 b, 15 c, 15 d hoher Kon zentration gebildet, die zusammen mit den zuvor diffundierten Stör stellengebieten 8 a, 8 b, 8 c und 8 d jeweils LDD-Strukturen bilden, wie sie in Fig. 5A gezeigt sind.

Hierzu zeigt Fig. 7 eine vergrößerte Ansicht des in Fig. 6A mit "Y" gekennzeichneten Teils, und genaue Abmessungen jedes Abschnitteils sind angegeben. Diese Abmessungen stellen beispielhafte Werte dar und hängen von der Art der implantierten Ionen, der implantierten Menge, der Bedingungen der nach der Implantierung erfolgten thermischen Be handlung usw. ab. Bei diesem Ausführungsbeispiel beträgt die Abmes sung b 900 Å, und daher ist die Feldabschirmelektrode 3 vom Stör stellengebiet 8 c ohne Überlappung getrennt.

In entsprechender Weise wird ein BPSG-Film 9 mit vorbestimmter Dicke auf der gesamten Oberfläche abgeschieden, und eine Metallverbindung 10 wird wiederum darauf gebildet, um eine Halbleitereinrichtung mit einer Feldabschirmstruktur, durch die Transistoren mit jeweiliger LDD-Struk tur getrennt sind, zu vervollständigen, wie dies in Fig. 6B gezeigt ist.

Fig. 8 ist eine Draufsicht auf eine Speicherzelle entsprechend des in den Fig. 6A und 6B gezeigten Ausführungsbeispiels. Fig. 9A ist eine Darstellung, die den Schnitt X-X′ von Fig. 8 zeigt, und Fig. 9B ist eine Darstellung, die den Schnitt Y-Y′ von Fig. 8 zeigt. Anhand die ser Darstellungen wird nun der Aufbau beschrieben.

Störstellengebiete 15 c bis 15 e und 8 c bis 8 e, die eine LDD-Struktur darstellen, sind mit vorbestimmtem Abstand auf einer Hauptoberfläche eines Halbleitersubstrats gebildet. Eine Gate-Elektrode 7 b (7 c) ist durch einen Gate-Oxidfilm 6 über einem Gebiet zwischen den Störstel lengebieten 15 c (15 e) und 8 c (8 e) und den Störstellengebieten 15 d und 8 d gebildet. Diese Störstellengebiete und die Gate-Elektrode bilden einen Speichertransistor. Diese Transistoren sind in einem aktiven Gebiet des Halbleitersubstrats 1 gebildet. Feldabschirmelektroden 3 sind durch einen Isolierfilm 2 über Gebieten außerhalb des aktiven Ge bietes des Halbleitersubstrats 1 gebildet. Verbindungsschichten 13 sind durch einen Zwischenschichtisolierfilm 4 gebildet und mit einem Zwischenschichtisolierfilm 9 bedeckt. Die Gate-Elektrode 7 b (7 c) ist mit einem Zwischenschichtisolierfilm 9 bedeckt. Eine Leiterschicht 16 a (16 b), die eine untere Elektrode eines Kondensators darstellt, ist über dem Störstellengebiet 15 c gebildet und erstreckt sich über den Zwischenschichtisolierfilm. Eine Leiterschicht 18 a (18b), die eine obere Elektrode des Kondensators darstellt, ist durch eine dielek trische Schicht 17 a (17 b) über der Leiterschicht 16 a (16 b) gebildet. Ein Zwischenschichtisolierfilm 19 ist auf der Leiterschicht 18 a (18 b) gebildet. Eine Öffnung ist in dem Zwischenschichtisolierfilm 9 auf dem Störstellengebiet 15 d gebildet und stellt einen Kontakt 23 dar. Eine Leiterschicht 20 einer Bitleitung ist durch Strukturierung auf dem Zwischenschichtisolierfilm 19 gebildet und mit dem Störstellengebiet 15 d durch den Kontakt 23 verbunden.

Da gemäß dieses Ausführungsbeispiels die aktiven Gebiete für die Speicherzellen in elektrischer Hinsicht mit der Feldabschirmelek trode sicher voneinander getrennt sind, kann die Zuverlässigkeit der Einrichtung verbessert werden.

Obwohl in dem oben beschriebenen Ausführungsbeispiel eine der durch eine Feldabschirmelektrode getrennten Einrichtungen ein Feldeffekt transistor ist, kann die vorliegende Erfindung auch auf eine andere Einrichtung, die ein Störstellengebiet aufweist, angewendet werden, vorausgesetzt, daß das Störstellengebiet zusammen mit einer Feldab schirmelektrode einen Feldtransistor bildet, um die gleiche Wirkung zu erzielen.

Außerdem kann die vorliegende Erfindung, obwohl im obigen Ausführungs beispiel ein bestimmter Leitfähigkeitstyp angegeben ist, auch auf einen zu diesem Leitfähigkeitstyp entgegengesetzten Leitfähigkeitstyp angewendet werden.

Ferner kann, obwohl die Feldabschirmelektrode im obigen Ausführungs beispiel aus Polysilicon gebildet ist, diese auch aus einem anderen Material für den Leiter gebildet sein, um die gleiche Wirkung zu er zielen.

Weiterhin kann, obwohl im obigen Ausführungsbeispiel eine Feldab schirmelektrode mit einem negativen Potential oder einem Massepoten tial verbunden ist, die Feldabschirmelektrode elektrisch frei schwe bend sein.

Ferner befinden sich im obigen Ausführungsbeispiel eine Feldabschirm elektrode und jedes der Störstellengebiete auf beiden Seiten eines Gebietes unter der Feldabschirmelektrode in einer versetzten Lage, bei der sie voneinander um eine Versetzungslänge b versetzt angeordnet sind. Die Versetzungslänge b kann auf ein Minimum von 0 gebracht wer den, in welchem Fall eine Verbesserung der Trennwirkung im Vergleich zur bisher verwendeten Ausführung erwartet werden kann. Ferner kann, obwohl im obigen Ausführungsbeispiel eine Feldabschirmelektrode und jedes der Störstellengebiete auf beiden Seiten eines Gebiets unter der Feldabschirmelektrode sich in einer versetzten Lage befinden, die Feldabschirmelektrode und eines der beiden Störstellengebiete in einer versetzten Lage angeordnet werden, um die gleiche Wirkung zu erzielen.

Wie im Vorstehenden beschrieben ist, ist in der erfindungsgemäßen Halbleitereinrichtung ein eine Feldabschirmelektrode aufweisender Feldtransistor ein Transistor vom Versetzungstyp, so daß die Trenn fähigkeit durch Feldabschirmtrennung weiter verbessert ist.

Weiterhin ist im Verfahren zum Herstellen der erfindungsgemäßen Halb leitereinrichtung ein dicker Isolierfilm auf Seitenwänden eines Lei ters gebildet, und Störstellen, in der vorliegenden Beschreibung auch als Verunreinigungen bezeichnet, sind unter Verwendung des Isolier films als einer Maske implantiert, wobei ein Störstellengebiet nicht mit einem Abschnitt überlappt, in dem ein Leiter auf einem Halblei tersubstrat hervorsteht.

Claims

1. Halbleitereinrichtung zum elektrischen Trennen einer ersten Ein richtung von einer zweiten Einrichtung, die auf einem gemeinsamen Sub strat gebildet sind, mit
einem Halbleitersubstrat (1) eines ersten Leitfähigkeitstyps mit einer Hauptoberfläche,
einem Leiter (3), der durch einen Isolierfilm (2) gebildet ist und eine Dicke aufweist, die sich wenigstens in einer seitlichen Richtung über ein Gebiet des Halbleitersubstrats (1) erstreckt,
einem ersten und einem zweiten Störstellengebiet (8 b, 8 c) eines dem ersten Leitfähigkeitstyp entgegengesetzten Leitfähigkeitstyps, die auf gegenüberliegenden Seiten des Leiters (3) in einem vorbestimmten Ab stand auf der Hauptoberfläche des Halbleitersubstrats (1) gebildet sind, wobei der Abstand durch das Maß der Erstreckung des Isolier films (2) in einer seitlichen Richtung vorgegeben ist und wobei das erste Störstellengebiet (8 b) in der ersten Einrichtung enthalten ist und das zweite Störstellengebiet (8 c) in der zweiten Einrichtung ent halten ist.

2. Halbleitereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß das Halbleitersubstrat (1) ein Potential aufweist, daß dieses Potential ein Massepotential ist und daß der Leiter (3) auf dem Massepotential gehalten ist.

3. Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der erste Leitfähigkeitstyp ein P-Leit fähigkeitstyp ist, daß das Halbleitersubstrat (1) ein Potential auf weist, daß dieses Potential ein Massepotential ist und daß der Leiter (3) auf einem Massepotential oder einem negativen Potential gehalten ist.

4. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die erste Einrichtung einen ersten Feld effektransistor (Tr.1.) aufweist und daß das erste Störstellengebiet (8 b) ein Source- oder Drain-Gebiet des ersten Feldeffektransistors (Tr.1.) ist und
daß die zweite Einrichtung einen zweiten Feldeffektransistor (Tr.2.) aufweist und daß das zweite Störstellengebiet (8 c) ein Source- oder ein Drain-Gebiet des zweiten Feldeffektransistors (Tr.2.) ist.

5. Halbleitereinrichtung nach Anspruch 4, dadurch gekennzeichnet, daß der erste und der zweite Feldeffektran sistor (Tr.1., Tr.2.) jeweils eine LDD-Struktur aufweisen.

6. Halbleitereinrichtung nach einem der Ansprüche 1 bis 5, gekennzeichnet durch eine über dem Leiter (3) durch einen Isolierfilm (4) gebildete Verbindungsschicht (13).

7. Halbleitereinrichtung zum elektrischen Trennen einer ersten Ein richtung von einer zweiten Einrichtung, die auf einem gemeinsamen Substrat gebildet sind, mit
einem Halbleitersubstrat (1) eines ersten Leitfähigkeitstyps mit einer Hauptoberfläche,
einem Leiter (3), der durch einen ersten Isolierfilm (2) gebildet ist und eine Dicke aufweist, die sich wenigstens in einer seitlichen Rich tung über ein Gebiet des Halbleitersubstrats (1) erstreckt,
einem ersten und einem zweiten Störstellengebiete (8 b, 8 c) eines dem ersten Leitfähigkeitstyp entgegengesetzten Leitfähigkeitstyps, die auf gegenüberliegenden Seiten des Leiters (3) in einem vorbestimmten Ab stand auf der Hauptoberfläche des Halbleitersubstrats (1) gebildet sind, wobei der Abstand durch das Maß der Erstreckung des ersten Isolierfilms (2) in einer seitlichen Richtung vorgegeben ist und wobei das erste Störstellengebiet (8 b) in der ersten Einrichtung enthalten ist und das zweite Störstellengebiet (8 c) in der zweiten Einrichtung enthalten ist, und
einem zweiten Isolierfilm (5), der auf dem Halbleitersubstrat (1) und wenigstens einer der gegenüberliegenden Seiten des Leiters (3) mit einer ersten Breite gebildet ist, die auf der Grundlage eines Ab schnittes, in dem der Leiter (3) auf der Hauptoberfläche des Halb leitersubstrats (1) hervorsteht, und einem äußeren Abschnitt, der in einer seitlichen Richtung des Halbleitersubstrats (1) angeordnet ist, bestimmt ist, wobei eine zweite Breite, die auf der Grundlage eines Endabschnitts des ersten oder des zweiten Störstellengebietes (8 b, 8 c) nahe des Leiters (3) und des äußeren Abschnitts bestimmt ist, kleiner ist als die erste Breite.

8. Halbleitereinrichtung nach Anspruch 7, dadurch gekennzeichnet, daß die zweite Breite gleich einer Tiefe des ersten oder des zweiten Störstellengebietes (8 b, 8 c) ist.

9. Halbleitereinrichtung zum elektrischen Trennen einer ersten Ein richtung von einer zweiten Einrichtung, die auf einem gemeinsamen Substrat gebildet sind, mit
einem Halbleitersubstrat (1) eines ersten Leitfähigkeitstyps mit einer Hauptoberfläche,
einem Leiter (3), der durch einen ersten Isolierfilm (2) gebildet ist und eine Dicke aufweist, die sich wenigstens in einer seitlichen Rich tung über ein Gebiet des Halbleitersubstrats (1) erstreckt,
einem ersten und einem zweiten Störstellengebiet (8 b, 8 c) eines dem ersten Leitfähigkeitstyp entgegengesetzten Leitfähigkeitstyps, die auf gegenüberliegenden Seiten des Leiters (3) in einem vorbestimmten Ab stand auf der Hauptoberfläche des Halbleitersubstrats (1) gebildet sind, wobei der Abstand durch das Maß der Erstreckung des ersten Iso lierfilms (2) in einer seitlichen Richtung vorgegeben ist und wobei das erste Störstellengebiet (8 b) in der ersten Einrichtung enthalten ist und das zweite Störstellengebiet (8 c) in der zweiten Einrichtung enthalten ist, und
wobei ein Leitfähigkeitstyp eines Gebietes, das auf der Grundlage eines Abschnitts, in dem der Leiter (3) auf der Hauptoberfläche des Halbleitersubstrats (1) hervorsteht, und eines Endabschnitts des ersten bzw. des zweiten Störstellengebietes (8 b, 8 c) nahe des Leiters (3) bestimmt ist, der erste Leitfähigkeitstyp ist.

10. Verfahren zum Herstellen einer Halbleitereinrichtung zum elektri schen Trennen einer ersten Einrichtung und einer zweiten Einrich tung, die auf einem gemeinsamen Substrat eines ersten Leitfähigkeits typs mit einer Hauptoberfläche gebildet sind, mit den Schritten
Bilden eines ersten Leiters (3) mit einer vorbestimmten Form auf der Hauptoberfläche des Halbleitersubstrats (1) durch einen ersten Iso lierfilm (2) und Bilden eines zweiten Isolierfilms (4) auf dem ersten Leiter (3),
Bilden eines dritten Isolierfilms (5) auf der Hauptoberfläche des Halbleitersubstrats (1) derart, daß der erste Leiter (3) und der zweite Isolierfilm (4) bedeckt sind,
Entfernen des dritten Isolierfilms (5) durch anisotropes Ätzen zum Freilegen der Hauptoberfläche des Halbleitersubstrats (1), um einen Seitenwandisolierfilm (5 a) auf Seitenwänden des ersten Isolierfilms (2), des ersten Leiters (3) und des zweiten Isolierfilms (4) zu bilden,
Implantieren von Störstellen eines zweiten Leitfähigkeitstyps, der zum ersten Leitfähigkeitstyp entgegengesetzt ist, auf der freigelegten Hauptoberfläche des Halbleitersubstrats (1) unter Verwendung des zweiten Isolierfilms (4) und des Seitenwandisolierfilms (5 a) als Mas ken und
Diffundieren der implantieren Störstellen um ein erstes Störstellen gebiet (8 b), das in der ersten Einrichtung enthalten ist, und ein zweites Störstellengebiet (8 c), das in der zweiten Einrichtung ent halten ist, derart zu bilden, daß ein Grenzabschnitt derselben sich nicht mit einem Abschnitt überlappt, in dem der erste Leiter (3) auf der Hauptoberfläche des Halbleitersubstrats (1) hervorsteht.

11. Verfahren nach Anspruch 10, dadurch gekennzeichnet, daß das Implantieren von Störstellen den Schritt des Bildens eines zweiten Leiters (7 a) mit einer vorbe stimmten Form, der in der ersten Einrichtung enthalten ist, und eines zweiten Leiters (7 b) mit einer vorbestimmten Form, der in der zweiten Einrichtung enthalten ist, auf der freigelegten Hauptoberfläche des Halbleitersubstrats (1) durch einen vierten Isolierfilm aufweist, wobei die Störstellen unter Verwendung des zweiten Isolierfilms (4), des Seitenwandisolierfilms (5 a), des zweiten Leiters (7 a) und des dritten Leiters (7 b) als Masken implantiert werden.