DE10254169A1

DE10254169A1 - Halbleiterspeichervorrichtung

Info

Publication number: DE10254169A1
Application number: DE10254169A
Authority: DE
Inventors: Koji Nii
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2002-03-19
Filing date: 2002-11-20
Publication date: 2003-10-16
Also published as: KR20030076183A; US6741492B2; JP2003273250A; JP4073691B2; KR100538019B1; US20030179600A1; CN1445785A; CN100342541C; TW567494B

Abstract

In einer Halbleiterspeichervorrichtung gemäß der Erfindung sind vier Zugriffstransistoren N3A, N4A, N3B und N4B von zwei Speicherzellen MC0 und MC1, die benachbart zueinander in gleicher Reihe angeordnet sind, innerhalb einer gemeinsamen p-Typ Wanne (3) gebildet, und jeder Gateanschluß der Zugriffstransistoren N3A und N4A der Speicherzelle MC0 und jeder Gateanschluß der Zugriffstransistoren N3B und N4B der Speicherzelle MC1 sind mit verschiedenen Wortleitungen WLA und WLB elektrisch verbunden. Somit ist es möglich, eine Halbleiterspeichervorrichtung zu erhalten, bei der die Erzeugung von Mehr-Bit-Fehlern reduziert werden kann.

Description

Die Erfindung betrifft die Verbesserung der Widerstandsfähigkeit eines statischen CMOS (Complementary Metal Oxide Semiconductor) RAM (Random Access Memory) Speichers gegen Softerror, und insbesondere eine Halbleiterspeichervorrichtung, mit der Mehr- Bit Fehler vermieden werden können.
Fig. 14 zeigt ein Schaltungsdiagramm einer herkömmlichen SRAM- Speicherzelle. Geeignet sind 2-Bit Speicherzellen MC0 und MC1, die benachbart zueinander in einer Reihenrichtung angeordnet sind. Unter Bezugnahme auf Fig. 14 wird zuerst die Speicherzelle MC0 als 1-Bit Speicherzellenschaltung beschrieben. Die Speicherzelle MC0 hat zwei Treibertransistoren N1A und N2A, zwei Zugriffstransistoren N3A und N4A, und zwei Lasttransistoren P1A und P2A. Die zwei Treibertransistoren N1A und N2A und die zwei Zugriffstransistoren N3A und N4A sind durch nMOS- Transistoren gebildet, während die zwei Lasttransistoren P1A und P2A durch pMOS-Transistoren gebildet sind.
Ein erster Inverter ist durch den nMOS-Transistor N1A und den pMOS-Transistor P1A gebildet, während ein zweiter Inverter durch den nMOS-Transistor N2A und den pMOS-Transistor P2A gebildet ist. Die Ausgangsanschlüsse des ersten und zweiten Inverters sind jeweils mit den Eingangsanschlüssen des jeweils anderen des zweiten und ersten Inverters verbunden, wodurch Speicherknoten ma und /ma gebildet werden.
Ein Sourceanschluß, ein Gateanschluß und ein Drainanschluß des nMOS-Transistors N3A sind mit dem Speicherknoten (Speicheranschluß) ma, einer Wortleitung WL und einer Bitleitung BLA jeweils verbunden. Ein Sourceanschluß, ein Gateanschluß und ein Drainanschluß des nMOS-Transistors N4A ist jeweils mit dem anderen Speicherknoten (Speicheranschluß) /ma, der Wortleitung WL und der anderen Bitleitung /BLA verbunden.
Mit der oben beschriebenen Verschaltung wird eine SRAM- Speicherzellenschaltung gebildet. Die Speicherzelle MC1 hat ungefähr den gleichen Aufbau wie die bereits oben beschriebene Speicherzelle MC0.
Die jeweiligen Gates (Gateanschlüsse) der jeweiligen Zugriffstransistoren N3A, N4A, N3B und N4B der Mehrzahl der Speicherzellen MC0 und MC1, die in gleicher Reihe ausgerichtet sind, sind mit einer gemeinsamen Wortleitung WL verbunden. Folglich wird auf die Speicherzellen, die in gleicher Richtung ausgerichtet sind, gleichzeitig zugegriffen, wenn die Wortleitung WL "hochgezogen", also das Potential beispielsweise angehoben wird.
Eine Draufsicht auf eine derartige SRAM-Speicherzelle ist beispielsweise in der japanischen Patentoffenlegung Nr. 9-270468 beschrieben.
Fig. 15 zeigt eine schematische Draufsicht auf das Layout der herkömmlichen SRAM-Speicherzelle, wie sie in der oben genannten Veröffentlichung offenbart ist, wobei 2-Bit Speicherzellen MC0 und MC1 benachbart zueinander in Reihenrichtung angeordnet sind. Wie in Fig. 15 gezeigt, ist jede der Speicherzellen MC0 und MC1 auf Oberflächen einer n-Typ Wanne 102 und einer p-Typ Wanne 103 jeweils gebildet, die auf einer Oberfläche eines Halbleitersubstrats gebildet sind. Gemäß der Beschreibung der Speicherzelle MC0 sind zwei nMOS-Transistoren N1A und N2A, die ein Treibertransistorpaar bilden, und zwei nMOS-Transistoren N3A und N4A, die ein Zugriffstransistorpaar bilden, innerhalb der p- Typ Wanne 103 gebildet. Zwei pMOS-Transistoren P1A und P2A, die ein Lasttransistorpaar bilden, sind innerhalb der n-Wanne 102 gebildet.
Die Treibertransistoren N1A und N2A haben Drainanschlüsse (Drains), die aus n-Typ Verunreinigungsregionen 105a₂ gebildet sind, Sourceanschlüsse (Sources), die aus n-Typ Verunreinigungsregionen 105a₃ gebildet sind, und Gateanschlüsse (Gates) 107c und 107b, die sich auf den Regionen zwischen diesen Drainanschlüssen und Sourceanschlüssen jeweils erstrecken. Die Zugriffstransistoren N3A und N4A haben Drainanschlüsse, die aus n-Typ Verunreinigungsregionen 105a₁ gebildet sind, Sourceanschlüsse, die aus n-Typ Verunreinigungsregionen 105a₂ gebildet sind, und Gateanschlüsse 107a, die sich auf den Regionen zwischen diesen Drainanschlüssen und Sourceanschlüssen jeweils erstrecken.
Der Sourceanschluß 105a₂ des Zugriffstransistors N3A und der Drainanschluß 105a₂ des Treibertransistors N1A sind auf einer gemeinsamen n-Typ Verunreinigungsregion gebildet. Darüber hinaus sind der Sourceanschluß 105a₂ des Zugriffstransistors N4A und der Drainanschluß 105a₂ des Treibertransistors N2A auf einer gemeinsamen n-Typ Verunreinigungsregion gebildet. Jeweilige Gateanschlüsse 105a der Zugriffstransistoren N3A und N4A sind mit einer einzelnen Wortleitung integriert ausgebildet.
Die Lasttransistoren P1A und P2A sind durch Drainanschlüsse, die aus p-Typ Verunreinigungsregionen 105b₁ gebildet sind, Sourceanschlüsse, die aus p-Typ Verunreinigungsregionen 105b₂ gebildet sind, und Gateanschlüsse 107c und 107b, die sich auf den Regionen zwischen diesen Drainanschlüssen und Sourceanschlüssen jeweils erstrecken, gebildet. Der Gateanschluß 107c des Lasttransistors P1A und der Gateanschluß 107c des Treibertransistors N1A sind auf der gemeinsamen leitfähigen Schicht gebildet, während der Gateanschluß 107b des Lasttransistors P2A und der Gateanschluß 107b des Treibertransistors N2A auf der gemeinsamen leitfähigen Schicht gebildet sind.
Der Drainanschluß 105a₂ des Treibertransistors N2A, der Drainanschluß 105b₁ des Lasttransistors P2A und die jeweiligen Gateanschlüsse 107c des Lasttransistors P1A und des Treibertransistors N1A sind mittels einer leitfähigen Schicht 112 elektrisch verbunden. Der Drainanschluß 105a₂ des Treibertransistors N1A, der Drainanschluß 105b₁ des Lasttransistors P1A und die jeweiligen Gateanschlüsse 107b des Lasttransistors P2A und des Treibertransistors N2A sind mittels der leitfähigen Schicht 112 elektrisch verbunden.
Darüber hinaus sind die leitfähige Schicht 112, die elektrisch mit dem Sourceanschluß 105a₃ des Treibertransistors N2A verbunden ist, und die leitfähige Schicht 112, die mit dem Sourceanschluß 105a₃ des Treibertransistors N1A elektrisch verbunden ist, mittels einer leitfähigen Schicht 114 elektrisch verbunden, die als ein GND (Masse)-Potential dient. Darüber hinaus sind beide, der Sourceanschluß 105b₂ des Lasttransistors P1A und der Sourceanschluß 105b₂ des Lasttransistors P2A elektrisch mit der leitfähigen Schicht 114, die als ein VDD- Potential dient, verbunden. Ferner ist der Drainanschluß 105a₁ des Zugriffstransistors N3A elektrisch mit der Bitleitung BL verbunden, während der Drainanschluß 105a₁ des Zugriffstransistors N4A elektrisch mit der Bitleitung /BL verbunden ist.
Die Speicherzelle MC1 hat in etwa den gleichen Aufbau wie die oben beschriebene Speicherzelle MC0.
Die Treibertransistoren N1A und N2A und die Zugriffstransistoren N3A und N4A dieser Speicherzelle MC0 sowie die Treibertransistoren N1B und N2B und die Zugriffstransistoren N3B und N4B der Speicherzelle MC1 sind innerhalb einer gemeinsamen p-Typ Wanne 103 gebildet. Darüber hinaus sind die jeweiligen Drainanschlüsse 105b₁ und die jeweiligen Sourceanschlüsse 105b₂ der Lasttransistoren P1A und P2A der Speicherzelle MC0 sowie die jeweiligen Drainanschlüsse 105b₁ und die jeweiligen Sourceanschlüsse 105b₂ der Lasttransistoren P1B und P2B der Speicherzelle MC1 innerhalb einer gemeinsamen n-Typ Wanne 102 gebildet.
Bei der Miniaturisierung von Speicherzellen entstehen Probleme in Bezug auf Softerrors, bei denen in einem Speicherknoten gehaltene Daten aufgrund von Elektronen invertiert werden, die durch α-Strahlung erzeugt werden, die von einer Verpackung emittiert werden oder aufgrund von Neutronenstrahlen aus dem Weltraum. Diese Fehlfunktion tritt speziell dann auf, wenn die Versorgungsspannung reduziert ist.
Einer der Gründe, warum die in einem Speicherknoten gehaltenen Daten invertiert werden können, ist die Ansammlung einer großen Menge von Elektronenlochpaaren, die innerhalb einer Wanne durch α-Strahlung oder Neutronenstrahlung erzeugt werden, in einer Verunreinigungsregion, die einen Speicherknoten bildet, wodurch dessen Potential geändert wird. Die Elektronen von den Elektronenlochpaaren, die innerhalb einer p-Typ Wanne erzeugt werden, werden in einer n-Typ Verunreinigungsregion innerhalb der gleichen p-Typ Wanne gesammelt, wodurch das Potential dieser n-Typ Verunreinigungsregion dazu neigt, kleiner zu werden. Darüber hinaus werden Löcher von den Elektronenlochpaaren, die innerhalb einer n-Typ Wanne erzeugt werden, in einer p-Typ Verunreinigungsregion innerhalb der gleichen n-Typ Wanne gesammelt, wodurch das Potential dieser p-Typ Verunreinigungsregion dazu neigt, angehoben zu werden. Für den Fall, daß diese p-Typ Verunreinigungsregion oder n-Typ Verunreinigungsregion ein Speicherknoten ist, wird ein sogenannter Softerror erzeugt, der die gehaltenen Daten invertiert, indem das Potential aufgrund der gesammelten Elektronen oder Löcher geändert wird.
Um das oben beschriebene Problem in Bezug auf Softerrors zu vermeiden, gibt es eine Vielzahl von Maßnahmen, wie etwa einen Kondensator, der mit einem Speicherknoten derart verbunden ist, dass dieser invertierbar ist. Mit fortschreitender Miniaturisierung nimmt jedoch die Spannung immer mehr ab, und die Kapazität eines Speicherknotens wird zunehmend kleiner. Somit treten Umstände auf, bei denen eine Vergrößerung des Bereichs zur Anbringung eines Kondensators, um eine Invertierung zu verhindern, nicht vermieden werden kann. Die Kapazität eines Speicherknotens einer SRAM-Speicherzelle der 0,18 µm Generation beträgt ungefähr 2 fF, so daß die Ladungsmenge, die in einem Speicherknoten aufgrund eines Schubs an α-Strahlen gesammelt wird, so groß ist wie ungefähr einige fC. Für den Fall, daß die Leistungsversorgungsspannung 1,8 V beträgt, werden folglich Elektronenlochpaare erzeugt, die ausreichen, um eine Kapazität entsprechend 10 fF zu erzeugen. Somit können die Daten des Speicherknotens leicht invertiert werden. Darüber hinaus ist die Anzahl der Elektronenlochpaare, die aufgrund von Neutronen erzeugt werden, 10 mal oder mehr größer als bei α-Strahlen, und somit reicht das Hinzufügen einer geringen Menge an Kapazität bei Neutronenstrahlen nicht mehr aus.
Ein Softerror wird somit zum Problem, wie oben beschrieben. Andererseits wird durch zusätzliche Implementierung einer Fehlerkorrekturschaltung (ECC-Schaltung) eine Maßnahme getroffen, um die Wirkung auf das Gesamtsystem zu eliminieren, selbst für den Fall, daß ein Softerror erzeugt wird. Üblicherweise wird ein redundanter Code derart addiert, daß eine 2-Bit Fehlerdetektion und eine 1-Bit Fehlerkorrektur möglich sind. Der Schaltungsaufbau wird jedoch sehr kompliziert, wenn eine bessere Fehlerkorrektur durchgeführt werden soll, was nachteilig die Größe der Schaltung signifikant erhöht.
Für den Fall, daß die oben genannte ECC-Schaltung für eine 1-Bit Fehlerkorrektur ausgelegt ist, wird ein 1-Bit Softerror automatisch korrigiert, wenn er erzeugt wird, wodurch das System nicht beeinträchtigt wird. Für den Fall, daß ein 2-Bit Fehler oder ein Mehr-Bit Fehler erzeugt wird, wird jedoch ein System Reset ausgelöst, wenn die Erzeugung eines 2-Bit Fehlers detektiert wird. Für den Fall, daß ein Mehr-Bit Fehler in einer derartigen Weise erzeugt wird, wird es schwierig, die Fehlerkorrektur durchzuführen, so dass dies zu einem Ausnahmefehler für das gesamte System führen kann.
In dem in Fig. 15 gezeigten herkömmlichen Speicherzellenaufbau teilen sich angrenzende Speicherzellen die n-Typ Wanne 102 und die p-Typ Wanne 103. Mit fortschreitender Miniaturisierung wird jedoch der Abstand zwischen jeweiligen Bits reduziert, so daß die Elektronenlochpaare, die innerhalb der Wanne aufgrund von α- Strahlen oder Neutronenstrahlen erzeugt werden, in den Verunreinigungsregionen einer Mehrzahl von Bitzellen angesammelt werden, die benachbart zueinander angeordnet sind, wodurch die Wahrscheinlichkeit von gleichzeitig erzeugten Fehlern erhöht wird. Insbesondere haben die Elektronen eine größere Mobilität im Vergleich zu den Löchern, und folglich haben sie einen größeren Einfluß als die Löcher. Für den Fall, daß 2-Bit Daten, die benachbart zueinander angeordnet sind, aufgrund eines Softerrors invertiert werden, und auf die Daten gleichzeitig zugegriffen wird, ergibt sich ein Problem dahingehend, daß der oben beschriebene Mehr-Bit Fehler erzeugt wird, und dies zu einem Ausnahmefehler für das gesamte System führt.
Aufgabe der Erfindung ist die Schaffung einer Halbleiterspeichervorrichtung, bei der die Erzeugung eines Mehr- Bit Fehlers verhindert werden kann.
Die erfindungsgemäße Halbleiterspeichervorrichtung enthält eine Speicherzellenanordnung, die eine Mehrzahl von Speicherzellen aufweist, die in einer Reihenrichtung und in einer Spaltenrichtung angeordnet sind, und die auf einem Halbleitersubstrat bereitgestellt ist, eine Region von einem ersten Leitfähigkeitstyp und eine Region von einem zweiten Leitfähigkeitstyp, und eine erste und zweite Wortleitung. Das Halbleitersubstrat hat eine Hauptoberfläche. Die Region vom ersten Leitfähigkeitstyp und die Region vom zweiten Leitfähigkeitstyp erstrecken sich in Spaltenrichtung, während sie benachbart zueinander in der Hauptoberfläche des Halbleitersubstrats angeordnet sind. Die erste und zweite Wortleitung sind jeweils in der Mehrzahl von Reihen angeordnet. Jede der ersten und zweiten Speicherzellen, die benachbart zueinander angeordnet sind, von der Mehrzahl der Speicherzellen, die in gleicher Reihe ausgerichtet angeordnet sind, haben einen ersten und zweiten Zugriffstransistor. Der erste und zweite Zugriffstransistor der ersten Speicherzelle und der erste und zweite Zugriffstransistor der zweiten Speicherzelle sind innerhalb der Region vom ersten Leitfähigkeitstyp gebildet. Jeder Gateanschluß des ersten und zweiten Zugriffstransistors der ersten Speicherzelle ist elektrisch mit der ersten Wortleitung verbunden, während jeder Gateanschluß des ersten und zweiten Zugriffstransistors der zweiten Speicherzelle elektrisch mit der zweiten Wortleitung verbunden ist.
Gemäß der erfindungsgemäßen Halbleiterspeichervorrichtung ist es möglich, die erste und zweite Wortleitung gleichzeitig "hochzuziehen", beispielsweise im Potential anheben, indem die erste und zweite Wortleitung unterschiedlichen Adressen entsprechen, da der Zugriffstransistor der ersten Speicherzelle und der Zugriffstransistor der zweiten Speicherzelle mit verschiedenen Wortleitungen verbunden sind. Folglich kann verhindert werden, daß auf 2-Bit Speicherzellen, die benachbart zueinander angeordnet sind, und sich eine Region vom ersten Leitfähigkeitstyp teilen, gleichzeitig zugegriffen wird, wodurch die Erzeugung eines Mehr-Bit Fehlers verringert werden kann.
Die vorangegangenen und andere Aufgaben, Merkmale, Aspekte und Vorteile der Erfindung werden unter Bezugnahme auf die beigefügten Zeichnungen im Folgenden im einzelnen erklärt. Es zeigen:
Fig. 1 ein Diagramm einer Ersatzschaltung von 2-Bit Speicherzellen, die benachbart zueinander in einer Reihenrichtung in einer SRAM- Speicherzelle gemäß einem ersten Ausführungsbeispiel der Erfindung angeordnet sind;
Fig. 2 eine schematische Draufsicht, die ein Layout des Aufbaus von 2-Bit Speicherzellen zeigt, die benachbart zueinander in der Reihenrichtung in der SRAM-Speicherzelle gemäß dem ersten Ausführungsbeispiel der Erfindung angeordnet sind;
Fig. 3 eine schematische Querschnittsansicht entlang einer Linie III-III gemäß Fig. 2;
Fig. 4 eine schematische Draufsicht, die ein Layout einer unteren Schichtseite des Layouts gemäß Fig. 2 zeigt, in geschichteter Richtung unterteilt;
Fig. 5 eine schematische Draufsicht, die ein Layout einer oberen Schichtseite des Layouts gemäß Fig. 2 zeigt, in geschichteter Richtung unterteilt;
Fig. 6 ein Diagramm einer Ersatzschaltung von 2-Bit Speicherzellen, die benachbart zueinander in der Reihenrichtung in einer SRAM-Speicherzelle gemäß einem zweiten Ausführungsbeispiel der Erfindung angeordnet sind;
Fig. 7 eine schematische Draufsicht, die ein Layout des Aufbaus von 2-Bit Speicherzellen zeigt, die benachbart zueinander in der Reihenrichtung in der SRAM-Speicherzelle gemäß dem zweiten Ausführungsbeispiel angeordnet sind;
Fig. 8 eine schematische Querschnittsansicht entlang einer Linie ViII-ViII gemäß Fig. 7;
Fig. 9 eine schematische Draufsicht, die ein Layout einer unteren Schichtseite des Layouts gemäß Fig. 7 zeigt, in geschichteter Richtung unterteilt;
Fig. 10 eine schematische Draufsicht, die ein Layout einer oberen Schichtseite des Layouts gemäß Fig. 7 zeigt, in geschichteter Richtung unterteilt;
Fig. 11 eine schematische Draufsicht, die ein Layout von 4-Bit Speicherzellen zeigt, die benachbart zueinander in der Reihenrichtung der SRAM- Speicherzelle gemäß dem zweiten Ausführungsbeispiel der Erfindung angeordnet sind;
Fig. 12 eine schematische Querschnittsansicht, die einen Aufbau zeigt, bei dem ein SOI-Substrat als Substrat in dem Aufbau einer SRAM- Speicherzelle gemäß dem ersten Ausführungsbeispiel der Erfindung verwendet wird;
Fig. 13 eine schematische Querschnittsansicht, die einen Aufbau zeigt, bei dem ein SOI-Substrat als Substrat in einem Aufbau einer SRAM- Speicherzelle gemäß dem zweiten Ausführungsbeispiel der Erfindung verwendet wird;
Fig. 14 ein Diagramm einer Ersatzschaltung von 2-Bit Speicherzellen, die benachbart zueinander in der Reihenrichtung in einer SRAM-Speicherzelle gemäß dem Stand der Technik angeordnet sind; und
Fig. 15 eine schematische Draufsicht auf ein Layout der SRAM-Speicherzelle gemäß dem Stand der Technik.
Im folgenden werden unter Bezugnahme auf die beigefügten Zeichnungen bevorzugte Ausführungsbeispiele der Erfindung beschrieben.

Erstes Ausführungsbeispiel

Das in Fig. 1 gezeigte erste Ausführungsbeispiel der Erfindung unterscheidet sich von der herkömmlichen Ersatzschaltung gemäß Fig. 14 dadurch, daß die Speicherzellen MC0 und MC1 mit unterschiedlichen Wortleitungen WLA und WLB verbunden sind, so daß die Speicherzellen MC0 und MC1 nicht gleichzeitig ausgewählt werden. Gemäß diesem Ausführungsbeispiel ist jeder Gateanschluß der Zugriffstransistoren N3A und N4A der Speicherzelle MC0 mit der Wortleitung WLA verbunden, und jeder Gateanschluß der Zugriffstransistoren N3B und N4B der Speicherzelle MC1 ist mit der Wortleitung WLB verbunden.
Die erste Wortleitung WLA und die zweite Wortleitung WLB entsprechen verschiedenen Adressen. Folglich sind die Speicherzellen MC0 und MC1, die benachbart zueinander angeordnet sind, mit unterschiedlichen Wortleitungen WLA und WLB verbunden, wodurch auf das Paar von Speicherzellen MC0 und MC1, die benachbart zueinander in gleicher Reihe angeordnet sind, nicht gleichzeitig zugegriffen werden kann.
Andere Teile des Aufbaus der Ersatzschaltung sind in etwa gleich denen des Aufbaus der Ersatzschaltung gemäß Fig. 14. Ferner kennzeichnen gleiche Symbole und Bezugsziffern die gleichen oder entsprechende Elemente, deren Beschreibung nicht wiederholt wird.
Wie in den Fig. 2 bis 5 gezeigt, sind die jeweiligen Speicherzellen MC0 und MC1 innerhalb einer n-Typ Wanne 2 und einer p-Wanne 3 gebildet. Diese n-Typ Wanne 2 und diese p-Wanne 3 sind in der Oberfläche eines Halbleitersubstrats 1 gebildet, das elektrisch mittels eines Feldoxidfilms 4 isoliert ist.
Wie in Fig. 4 gezeigt, sind gemäß einer Speicherzelle MC0 zwei nMOS-Transistoren N1A und N2A, die als ein Treibertransistorpaar dienen, und zwei nMOS-Transistoren N3A und N4A, die als ein Zugriffstransistorpaar dienen, innerhalb der p-Typ Wanne 3 gebildet. Zwei pMOS-Transistoren P1A und P2A, die als ein Lasttransistorpaar dienen, sind innerhalb der n-Typ Wanne 2 gebildet.
Jeder der Treibertransistoren N1A und N2A hat einen Drainanschluß, der durch eine n-Typ Verunreinigungsregion 5a₂ gebildet ist, einen Sourceanschluß, der durch eine n-Typ Verunreinigungsregion 5a₃ gebildet ist, und einen Gateanschluß 7b, der sich auf der Region zwischen dem Drainanschluß und dem Sourceanschluß über einen Gateoxidfilm 6 (Fig. 3) erstreckt. Jeder der Zugriffstransistoren N3A und N4A hat einen Drainanschluß, der durch eine n-Typ Verunreinigungsregion 5a₁ gebildet ist, einen Sourceanschluß, der durch eine n-Typ Verunreinigungsregion 5a₂ gebildet ist, und einen Gateanschluß 7a, der sich auf der Region zwischen dem Drainanschluß und dem Sourceanschluß über einen Gateoxidfilm 6 (Fig. 3) erstreckt.
Der Sourceanschluß 5a₂ des Zugriffstransistors N3A und der Drainanschluß 5a₂ des Treibertransistors N1A sind durch eine gemeinsame n-Typ Verunreinigungsregion gebildet. Darüber hinaus sind der Sourceanschluß 5a₂ des Zugriffstransistors N4A und der Drainanschluß 5a₂ des Treibertransistors N2A durch eine gemeinsame n-Typ Verunreinigungsregion gebildet. Der Sourceanschluß 5a₃ des Treibertransistors N1A und der Sourceanschluß 5a₃ des Treibertransistors N2A sind durch eine gemeinsame n-Typ Verunreinigungsregion gebildet. Jeweilige Gateanschlüsse 7a der Zugriffstransistoren N3A und N4A sind durch individuell dotierte polykristalline Siliziumschichten gebildet (polykristalline Siliziumschicht, in die Verunreinigungen dotiert sind).
Jeder der Lasttransistoren P1A und P2A wird durch einen Drainanschluß, der durch eine p-Typ Verunreinigungsregion 5b₁ gebildet ist, einen Sourceanschluß, der durch eine p-Typ Verunreinigungsregion 5b₂ gebildet ist, und einen Gateanschluß 7b, der sich auf der Region zwischen dem Drainanschluß und dem Sourceanschluß über einen Gateoxidfilm 6 (Fig. 3) erstreckt, gebildet.
Das Gate 7b des Lasttransistors P1A und das Gate 7b des Treibertransistors N1A sind durch eine gemeinsame dotierte polykristalline Siliziumschicht gebildet, während das Gate 7b des Lasttransistors P2A und das Gate 7b des Treibertransistors N2A durch eine gemeinsame dotierte polykristalline Siliziumschicht gebildet sind.
Der Sourceanschluß 5a₂ des Zugriffstransistors N3A, der Drainanschluß 5a₂ des Treibertransistors N1A, der Drainanschluß 5b₁ des Lasttransistors P1A und die jeweiligen Gateanschlüsse 7b der Lasttransistoren P2A und des Treibertransistors N2A sind jeweils über ein Kontaktloch 11a elektrisch mit einer ersten Metallverdrahtung 12 verbunden. Der Sourceanschluß 5a₂ des Zugriffstransistors N4A, der Drainanschluß 5a₂ des Treibertransistors N2A, der Drainanschluß 5b₁ des Lasttransistors P2A und die jeweiligen Gateanschlüsse 7b des Lasttransistors P1A und des Treibertransistors N1A sind jeweils über ein Kontaktloch 11A mit einer ersten Metallverdrahtung 12 verbunden.
Wie in den Fig. 4 und 5 gezeigt, ist die erste Metallverdrahtung 12 elektrisch mit den jeweiligen Sourceanschlüssen 5a₃ der Treibertransistoren N1A und N2A verbunden, und eine zweite Metallverdrahtung 14, die als ein GND-Potential dient, ist elektrisch mit dieser ersten Metallverdrahtung 12 durch ein Via-Loch (Kontaktloch) 1% verbunden. Darüber hinaus ist die erste Metallverdrahtung 12 mit den jeweiligen Sourceanschlüssen 5b₂ der Lasttransistoren P1A und P2A elektrisch verbunden, und eine zweite Metallverdrahtung 14, die als ein VDD-Potential dient, ist elektrisch mit dieser ersten Metallverdrahtung 12 durch ein Via-Loch (Kontaktloch) 13a verbunden.
Eine erste Metallverdrahtung 12 ist elektrisch mit dem Drainanschluß 5a₁ des Zugriffstransistors N3A über ein Kontaktloch 11a verbunden, und eine zweite Metallverdrahtung 14, die als eine Bitleitung BLA dient, ist elektrisch mit dieser ersten Metallverdrahtung 12 durch ein Via-Loch 13a verbunden. Eine erste Metallverdrahtung 12 ist elektrisch mit dem Drainanschluß 5a₁ des Zugriffstransistors N4A über ein Kontaktloch 11a verbunden, und eine zweite Metallverdrahtung 14, die als eine Bitleitung /BLA dient, ist mit dieser ersten Metallverdrahtung 12 über ein Via-Loch 13a elektrisch verbunden.
Individuelle erste Metallverdrahtungen 12 sind mit den jeweiligen Gateanschlüssen 7a der Zugriffstransistoren N3A und N4A über Kontaktlöcher 11A elektrisch verbunden, und die gemeinsame zweite Metallverdrahtung 14 ist mit jedem dieser individuellen ersten Metallverdrahtungen 12 durch Via-Löcher 13a elektrisch verbunden, und ferner ist eine dritte Metallverdrahtung 16, die eine Wortleitung WLA wird, mit dieser zweiten Metallverdrahtung 14 durch ein Via-Loch 15a elektrisch verbunden.
Die Speicherzelle MC1 hat in etwa den gleichen Aufbau wie die oben beschriebene Speicherzelle MC0. Diese Speicherzelle MC1 hat ein Layout, das eine Punktsymmetrie zu der Speicherzelle MC0 bezüglich des Mittelpunkts C (Fig. 2) aufweist, der an der Grenzlinie zwischen den zwei Speicherzellen MC0 und MC1 liegt.
Die Gateanschlüsse 7a der Zugriffstransistoren N3A und N3B der Speicherzelle MC0 und die Gateanschlüsse 7a der Zugriffstransistoren N3A und N3B der Speicherzelle MC1 sind mit verschiedenen Wortleitungen WLA und WLB elektrisch verbunden.
Die Speicherzellen, die benachbart zueinander in Reihenrichtung angeordnet sind, sind derart gebildet, daß sie sich die gemeinsame Wannenregion teilen, und die Speicherzellen MC0 und MC1 sich die p-Typ Wanne 3 teilen. Obwohl nicht in Fig. 2 gezeigt, teilen sich die Speicherzelle, die links benachbart zu der Speicherzelle MC0 angeordnet ist, und die Speicherzelle MC0 die n-Typ Wanne 2, während sich die Speicherzelle, die rechts benachbart zu der Speicherzelle MC1 angeordnet ist, und die Speicherzelle MC1 die n-Typ Wanne 2 teilen.
Die n-Typ Wanne 2 und die p-Typ Wanne 3 erstrecken sich in Spaltenrichtung und sind über eine Mehrzahl von Spalten verteilt.
Gemäß diesem Ausführungsbeispiel teilen sich Speicherzellen, die benachbart zueinander in gleicher Weise angeordnet sind, wie bei dem herkömmlichen Layout, die n-Typ Wanne 2 und die p-Typ Wanne 3. Mit fortschreitender Miniaturisierung wird der Abstand zwischen jeweiligen Bits kleiner, so daß Elektronenlochpaare, die innerhalb einer Wanne aufgrund von α-Strahlen oder Neutronenstrahlen erzeugt werden, in den Verunreinigungsregionen einer Mehrzahl von angrenzenden Bitzellen gesammelt werden, wodurch die Wahrscheinlichkeit von gleichzeitig erzeugten Fehlern erhöht wird. Speziell haben Elektronen eine größere Mobilität im Vergleich zu Löchern, und folglich einen größeren Einfluß als die Löcher.
Gemäß diesem Ausführungsbeispiel sind n-Typ Verunreinigungsregionen, die die jeweiligen Speicherknoten der Speicherzellen MC0 und MC1 bilden, innerhalb der gleichen p-Typ Wanne 3 gebildet und in Nähe zueinander angeordnet. Die jeweiligen Speicherzellen MC0 und MC1 haben jedoch jeweils separate Wortleitungen, wodurch auf die Speicherzellen MC0 und MC1 nicht gleichzeitig zugegriffen werden kann. Somit kann verhindert werden, daß ein Mehr-Bit Fehler auftritt, der zu einem Ausnahmefehler für das gesamte System führen kann.

Zweites Ausführungsbeispiel

Wie in Fig. 6 gezeigt, unterscheidet sich der erfindungsgemäße Aufbau einer Ersatzschaltung gemäß dem zweiten Ausführungsbeispiel von dem gemäß dem ersten Ausführungsbeispiel, wie in Fig. 1 gezeigt, dadurch, daß Bitleitungspaare BL und /BL von angrenzenden Speicherzellen MC0 und MC1 verbunden sind.
Die anderen Teile des Aufbaus der Ersatzschaltung sind in etwa gleich denen gemäß dem oben beschriebenen Aufbau gemäß dem ersten Ausführungsbeispiel. Folglich werden die gleichen Bezugsziffern für die gleichen Elemente verwendet, deren Beschreibung nicht wiederholt wird.
Gemäß dem zweiten Ausführungsbeispiel treten Probleme selbst dann nicht auf, wenn Bitleitungen zwischen Speicherzellen verbunden sind, die in gleicher Richtung angrenzen, da auf die Wortleitungen WLA und WLB nicht gleichzeitig zugegriffen wird. Für den Fall, daß die Wortleitung WLA ausgewählt und "hochgezogen" ist, ist jeder der internen Speicherknoten ma und /ma der Speicherzelle MC0 mit jedem Element des Bitleitungspaars BL und /BL verbunden, so daß ein Lesen oder ein Schreiben von Daten erfolgt. Wenn andererseits die Wortleitung WLB ausgewählt und angehoben ist, wird jeder der internen Speicherknoten mb und /mb der Speicherzelle MC1 mit jedem Element des Bitleitungspaars BL und /BL verbunden, so daß ein Lesen oder Schreiben von Daten erfolgt.
Wie in den Fig. 7 bis 10 gezeigt, unterscheidet sich der Aufbau gemäß diesem Ausführungsbeispiel von dem Aufbau gemäß dem ersten Ausführungsbeispiel hauptsächlich in der Form des Gateanschlusses 7a jedes Zugriffstransistors, und in der Form der ersten Metallverdrahtung 12, die mit dem Drainanschluß 5a₁ jedes Zugriffstransistors verbunden ist.
Der Gateanschluß 7a jedes Zugriffstransistors erstreckt sich von innerhalb der p-Typ Wanne 3 bis innerhalb der n-Typ Wanne 2. Wie in Fig. 11 gezeigt, wird es folglich möglich, Gateanschlüsse 7a der Zugriffstransistoren aus einer einzelnen dotierten polykristallinen Siliziumschicht in den Speicherzellen zu bilden (beispielsweise MC1 und MC2), die benachbart zueinander mit dazwischen angeordneter n-Typ Wanne sind. Folglich können die jeweiligen Gateanschlüsse von vier Zugriffstransistoren von Speicherzellen MC1 und MC2, die aneinander angrenzen, wobei die n-Typ Wanne 2 dazwischenliegend lokalisiert ist, elektrisch mit der dritten Metallverdrahtung 16 verbunden sein, die aus einer einzelnen Wortleitung besteht.
Darüber hinaus sind jeweilige Drainanschlüsse 5a₁ der Zugriffstransistoren N3A und N3B der Speicherzellen MC0 und MC1, die benachbart zueinander angeordnet sind, mit der p-Typ Wanne 3 dazwischenliegend, mit der ersten Metallverdrahtung 12 elektrisch verbunden. Darüber hinaus sind die jeweiligen Drainanschlüsse 5a₁ der Zugriffstransistoren N4A und N4B der Speicherzellen MC0 und MC1, die benachbart zueinander angeordnet sind, mit der p-Typ Wanne 3 dazwischenliegend, mit der ersten Metallverdrahtung 12 elektrisch verbunden. Folglich teilen sich die Speicherzellen MC0 und MC1, die benachbart zueinander in Reihenrichtung angeordnet sind, die Bitleitungspaare BL und /BL.
Ferner können jeweilige Sourceanschlüsse 5a₃ der jeweiligen Treiberschaltungen der Speicherzellen MC0 und MC1, die benachbart zueinander in Reihenrichtung angeordnet sind, mit der einzelnen zweiten Metallverdrahtung 14 (GND) elektrisch verbunden sein.
Die anderen Teile des Aufbaus gemäß dem zweiten Ausführungsbeispiel sind in etwa gleich dem oben beschriebenen Aufbau gemäß dem ersten Ausführungsbeispiel, und folglich werden gleiche Bezugsziffern für gleiche Elemente verwendet, deren Beschreibung nicht wiederholt wird.
Obwohl es notwendig ist, den Seitenbereich einer Speicherzelle pro einem Bit zu vergrößern, um die Wortleitung gemäß dem ersten Ausführungsbeispiel aufzuspalten, ist es nicht notwendig, die Wortleitung gemäß dem Aufbau gemäß dem zweiten Ausführungsbeispiel aufzuspalten, und die Layoutgröße kann im Vergleich zum ersten Ausführungsbeispiel folglich reduziert werden, so daß es möglich wird, den Abbildungsmaßstab des Layoutbereichs zu reduzieren, indem das oben beschriebene Layout erzeugt wird.
Darüber hinaus kann die Anzahl von Bitleitungsverdrahtungen reduziert werden, indem sich benachbarten Speicherzellen mit dazwischenliegend angeordneter n-Typ Wanne 2 die Bitleitungen teilen. Somit kann der Verdrahtungsabstand vergrößert werden, so daß die Koppelkapazität reduziert werden kann. Folglich können die Geschwindigkeit erhöht und der Leistungsverbrauch reduziert werden. Darüber hinaus kann die Wahrscheinlichkeit für das Auftreten von Fehlern aufgrund von fremden Substanzen oder dergleichen reduziert werden, da man einen größeren Verdrahtungsabstand hat. Die Anzahl von Kontakten zur Verbindung der Gateanschlüsse der Zugriffstransistoren und der Wortleitungen kann gemäß der gleichen Struktur reduziert werden, verglichen mit dem ersten Ausführungsbeispiel, und folglich kann die Wahrscheinlichkeit für das Auftreten von Fehlern aufgrund von schlechten Kontaktverbindungen reduziert werden, so daß eine höhere Ausbeute erwartet werden kann.
Darüber hinaus kann auf Speicherzellen, die benachbart zueinander mit einer zwischen ihnen liegenden p-Typ Wanne 3 angeordnet sind, nicht gleichzeitig zugegriffen werden, da die Wortleitungen für jeweiligen Speicherzellen MC0 und MC1 in der gleichen Weise wie gemäß dem ersten Ausführungsbeispiel getrennt sind. Somit kann die Erzeugung eines Mehr-Bit Fehlers verhindert werden, der zu einem kritischen Fehler für das gesamte System werden kann.
Obwohl die jeweiligen Anordnungen gemäß Fig. 3 und gemäß Fig. 8 für einen Fall beschrieben worden sind, bei dem das Halbleitersubstrat 1 beispielsweise aus Silizium ist, kann ein Halbleitersubstrat 1 ein SOI-Substrat sein, bei dem eine Isolationsschicht 22 und eine Halbleiterschicht 23 auf einem Substrat 21 geschichtet sind, wie in Fig. 12 und in Fig. 13 gezeigt. In diesem Fall sind die n-Typ Wanne 2 und die p-Typ Wanne 3 in der Halbleiterschicht 23, die aus Silizium ist, gebildet.
Obwohl Fälle beschrieben worden sind, bei denen sechs Transistoren verwendet werden, um eine Speicherzelle eines SRAM zu bilden, können MIS (Metal Insulator Semiconductor)- Transistoren verwendet werden.
Wie oben beschrieben, ist gemäß der oben genannten Halbleiterspeichervorrichtung die Mehrzahl der Speicherzellen, die in gleicher Reihe ausgerichtet sind, vorzugsweise derart angeordnet, daß sie in der gleichen Reihe wie die erste und zweite Speicherzelle ausgerichtet ist, und weist eine dritte Speicherzelle auf, die benachbart zu der ersten Speicherzelle versetzt angeordnet ist. Die erste und die dritte Speicherzelle haben beiden erste und zweite Lasttransistoren. Der erste und zweite Lasttransistor der ersten Speicherzelle und der erste und zweite Lasttransistor der dritten Speicherzelle sind innerhalb der Region vom zweiten Leitfähigkeitstyp gebildet. Folglich können sich zwei benachbart zueinander angeordnete Bits die Region vom zweiten Leitfähigkeitstyp teilen.
In der oben beschriebenen Halbleiterspeichervorrichtung hat die dritte Speicherzelle vorzugsweise einen ersten und einen zweiten Zugriffstransistor. Die jeweiligen Gateanschlüsse des ersten Zugriffstransistors der ersten Speicherzelle und des ersten Zugriffstransistors der dritten Speicherzelle sind durch einen gemeinsame erste Leitfähigkeitsschicht gebildet, während die jeweiligen Gateanschlüsse des zweiten Zugriffstransistors der ersten Speicherzelle und des zweiten Zugriffstransistors der dritten Speicherzelle durch eine gemeinsame zweite leitfähige Schicht gebildet sind. Die jeweiligen Wortleitungen werden gemeinsam verwendet, so daß eine Bereichsvergrößerung verhindert werden kann. Somit kann eine Speicherzelle mit einer höheren Integration erhalten werden. Darüber hinaus kann die Anzahl von Kontakten, die mit dem Wortleitungen verbunden sind, reduziert werden, wodurch die Wahrscheinlichkeit einer Verringerung des Ertrags aufgrund von einer schlechten Kontaktverbindung oder dergleichen reduziert werden kann.
In der oben beschriebenen Halbleiterspeichervorrichtung hat die erste und die zweite leitfähige Schicht vorzugsweise ein polykristallines Silizium, in das Verunreinigungen dotiert sind. Folglich können die jeweiligen Wortleitungen gemeinsam verwendet werden, indem das polykristalline Silizium, in das die Verunreinigungen dotiert sind, verwendet wird.
In der oben beschriebenen Halbleiterspeichervorrichtung sind die jeweiligen Drainanschlüsse des ersten Zugriffstransistors der ersten Speicherzelle und des ersten Zugriffstransistors der zweiten Speicherzelle mit der gemeinsamen ersten Bitleitung elektrisch verbunden, während die jeweiligen Drainanschlüsse des zweiten Zugriffstransistors der ersten Speicherzelle und des zweiten Zugriffstransistors der zweiten Speicherzelle mit der gemeinsamen zweiten Bitleitung elektrisch verbunden sind. Dadurch werden zwischen zwei Bits, die aneinander angrenzen, die Bitleitungen gemeinsam verwendet, wodurch die Anzahl von Bitleitungen verringert werden kann. Folglich können die Abstände zwischen den Bitleitungen vergrößert werden, so daß die Koppelkapazität reduziert, die Zugriffsgeschwindigkeit erhöht und der Leistungsverbrauch reduziert werden. Dadurch kann eine größere Ausbeute erhalten werden.
Gemäß der oben beschriebenen Halbleiterspeichervorrichtung hat das Halbleitersubstrat vorzugsweise einen Aufbau, bei dem ein Substrat, eine Isolationsschicht und eine Halbleiterschicht der Reihe nach geschichtet sind, und eine Region von einem ersten Leitfähigkeitstyp und eine Region von einem zweiten Leitfähigkeitstyp in der Hauptoberfläche dieser Halbleiterschicht gebildet sind. Der Aufbau gemäß der Erfindung kann für ein SOI (Silicon On Insulator)-Substrat verwendet werden.
Obwohl die Erfindung im vorangegangenen im Detail beschrieben worden ist, ist es selbstverständlich, daß Modifikationen und Änderungen vorgenommen werden können, ohne den Schutzbereich der Erfindung zu verlassen.

Claims

1. Halbleiterspeichervorrichtung mit einer Speicherzellenanordnung, die eine Mehrzahl von Speicherzellen aufweist, die in einer Reihenrichtung und einer Spaltenrichtung angeordnet sind, enthaltend:
ein Halbleitersubstrat (1), das eine Hauptoberfläche aufweist,
eine Region von einem ersten Leitfähigkeitstyp (3) und eine Region von einem zweiten Leitfähigkeitstyp (2), die sich jeweils in Spaltenrichtung erstrecken, während sie benachbart zueinander in der Hauptoberfläche des Halbleitersubstrats (1) angeordnet sind; und
eine erste und zweite Wortleitung (WLA, WLB), die in jeder der Mehrzahl von Reihen angeordnet sind, wobei
jede von ersten und zweiten Speicherzellen (MC0, MC1), die benachbart zueinander unter der Mehrzahl von Speicherzellen angeordnet sind, die in der gleichen Reihe ausgerichtet sind, einen ersten und zweiten Zugriffstransistor (N3A, N4A, N3B, N4B) aufweist;
der erste und zweite Zugriffstransistor (N3A, N4A) der ersten Speicherzelle (MC0) und der erste und zweite Zugriffstransistor (N3B, N4B) der zweiten Speicherzelle (MC1) innerhalb der gleichen Region vom ersten Leitfähigkeitstyp (3) gebildet sind, und
wobei jedes Gate (7a) des erste und zweiten Zugriffstransistors (N3A, N4A) der ersten Speicherzelle (MC0) elektrisch mit der ersten Wortleitung (WLA) verbunden ist, und jedes Gate (7a) des ersten und zweiten Zugriffstransistors (N3B, N4B) der zweiten Speicherzelle (MC1) elektrisch mit der zweiten Wortleitung (WLB) verbunden ist.

2. Halbleiterspeichervorrichtung nach Anspruch 1, wobei
die Mehrzahl der Speicherzellen, die in gleicher Reihe ausgerichtet sind, eine dritte Speicherzelle aufweisen,
die dritte Speicherzelle zu der ersten und zweiten Speicherzelle (MC0, MC1) in der gleichen Reihe ausgerichtet, und benachbart zu der ersten Speicherzelle (MC0) angeordnet ist,
die erste und die dritte Speicherzelle (MC0) jeweils einen ersten und zweiten Lasttransistor (P1A, P2A, P1B, P2B) aufweisen, und
der erste und zweite Lasttransistor (P1A, P2A) der ersten Speicherzelle (MC0) und der erste und zweite Lasttransistor (P1B, P2B) der dritten Speicherzelle innerhalb der gleichen Region vom zweiten Leitfähigkeitstyp (2) gebildet sind.

3. Halbleiterspeichervorrichtung nach Anspruch 2, wobei
die dritte Speicherzelle einen ersten und zweiten Zugriffstransistor aufweist, und
jedes Gate des ersten Zugriffstransistors (N3A) der ersten Speicherzelle (MC0) und des ersten Zugriffstransistors (N3B) der dritten Speicherzelle durch eine gemeinsame erste leitfähige Schicht (7a) gebildet ist, und jedes Gate des zweiten Zugriffstransistors (N4A) der ersten Speicherzelle (MC0) und des zweiten Zugriffstransistors (N4B) der dritten Speicherzelle durch eine gemeinsame zweite leitfähige Schicht (7a) gebildet sind.

4. Halbleiterspeichervorrichtung nach Anspruch 3, wobei die erste und zweite leitfähige Schicht (7a) jeweils ein polykristallines Silizium aufweisen, in das Verunreinigungen dotiert sind.

5. Halbleiterspeichervorrichtung nach Anspruch 1, wobei jeder Drainanschluß (5a₁) des ersten Zugriffstransistors (NBA) der ersten Speicherzelle (MC0) und des ersten Zugriffstransistors (N3B) der zweiten Speicherzelle (MC1) mit einer gemeinsamen ersten Bitleitung (BL) elektrisch verbunden sind, und jeder Drainanschluß (5a₁) des zweiten Zugriffstransistors (N4A) der ersten Speicherzelle (MC0) und des zweiten Zugriffstransistors (N4B) der zweiten Speicherzelle (MC1) elektrisch mit einer gemeinsamen zweiten Bitleitung (/BL) elektrisch verbunden sind.

6. Halbleiterspeichervorrichtung nach Anspruch 1, wobei das Halbleitersubstrat (1) einen Aufbau aufweist, bei dem ein Substrat (21), eine Isolationsschicht (22) und eine Halbleiterschicht (23) der Reihe nach geschichtet sind, und die Region vom ersten Leitfähigkeitstyp (3) und die Region vom zweiten Leitfähigkeitstyp (2) auf einer Hauptoberfläche der Halbleiterschicht (23) gebildet sind.