DE4434040A1 - Halbleiterspeichervorrichtung und Verfahren zur Herstellung derselben - Google Patents

Description

Die vorliegende Erfindung bezieht sich auf Halbleiterspeichervor­ richtungen mit einer SOI-Struktur (Semiconductor On Insulator = Halbleiter auf Isolator) und Verfahren zur Herstellung derselben.

Herkömmlicherweise ist ein DRAM (Dynamic Random Access Memory = Dynamischer Speicher mit wahlfreiem Zugriff) in der Technik als eine Halbleiterspeichervorrichtung wohlbekannt, die zur wahlfreien Eingabe/Ausgabe von Speicherinformation in der Lage ist. Im allge­ meinen weist der DRAM einen Speicherzellenfeldabschnitt, der als ein Speicherbereich zum Speichern einer großen Menge von Informa­ tion dient, und einen peripheren Schaltungsabschnitt zur Steuerung eines Betriebes des Speicherzellenfeldabschnittes auf.

Fig. 50 ist eine Blockdarstellung, die eine Struktur eines gewöhn­ lichen DRAM zeigt. Wie in Fig. 50 gezeigt ist, weist ein DRAM 150 ein Speicherzellenfeld 151 zum Speichern von Datensignalen einer Speicherinformation, einen Zeilen- und Spaltenadreßpuffer 152, der extern ein Adreßsignal zur Auswahl einer Speicherzelle empfängt, die eine Einheitsspeicherinformation bildet, einen Zeilendekoder 153 und einen Spaltendekoder 154 zum Spezifizieren einer Speicher­ zelle durch Dekodieren des Adreßsignals, einen Lese-Auffrisch-Ver­ stärker 155 zum Verstärken und Lesen eines Signals, das in der spezifischen Speicherzelle gespeichert ist, einen Dateneingabepuffer 156 und einen Datenausgabepuffer 157 zur Datenein-/-ausgabe und einen Taktgenerator 158 zum Erzeugen eines Taktsignals auf.

In dem Speicherzellenfeld 151, das eine große Fläche auf einem Halbleiterchip einnimmt, ist eine Mehrzahl von Speicherzellen zum Speichern von Einheitsspeicherinformation in einer Matrix angeord­ net. Im allgemeinen wird eine Speicherzelle durch einen MOS-Tran­ sistor (Metall-Oxid-Halbleiter) und einen Kondensator, der damit verbunden ist, gebildet. Eine solche Speicherzelle wird eine Ein- Transistor-Ein-Kondensator-Typ Speicherzelle genannt. Da dieser Typ von Speicherzelle eine einfache Struktur aufweist, kann die Integration einer Speicherzelle leicht verbessert werden. Darum wird eine solche Speicherzelle weithin in einem DRAM mit einer großen Kapazität (Speicherkapazität) verwendet.

Dabei können die Speicherzellen in dem DRAM in verschiedene Typen abhängig von der Struktur des Kondensators aufgeteilt werden. Ein Typ ist der sogenannte Stapeltyp-Kondensator. Bei dem Stapeltyp- Kondensator ist ein Hauptteil des Kondensators so weit wie eine Gateelektrode und eine Feldoxidschicht ausgedehnt, um die einander gegenüberliegenden Flächen von Elektroden des Kondensators zu erhöhen.

Demzufolge kann die Kapazität des Kondensators erhöht werden. Mit dieser Charakteristik kann der Stapeltyp-Kondensator die Kapazität des Kondensators selbst dann sicherstellen, falls Elemente ent­ sprechend höherer Integration einer Halbleiterspeichervorrichtung miniaturisiert werden. Als ein Ergebnis werden Stapeltyp-Kondensa­ toren mit der weiteren Entwicklung der Integration von Halbleiter­ speichervorrichtungen weithin verwendet.

Falls jedoch in der Zukunft die Elemente weiter miniaturisiert werden, ist zu erwarten, daß die Sicherstellung einer gewissen (bestimmten) Kapazität des Kondensators nicht länger möglich ist, selbst wenn der zuvor beschriebene Stapeltyp-Kondensator verwendet wird. Darum wurde zur Sicherstellung der gewissen Kapazität des Kondensators und zur Verbesserung der Eigenschaften eines Übertra­ gungsgattertransistors, die in dem DRAM verwendet werden, unabhän­ gig von der weiteren Miniaturisierung der Elemente und höheren In­ tegration von Speicherzellen eine Technik unter Verwendung einer SOI-Struktur (Semiconductor On Insulator = Halbleiter auf Isola­ tor) in dem DRAM in der Japanischen Patentoffenlegungsschrift No. 60-250665 offenbart.

Fig. 51 ist eine teilweise Schnittansicht, die einen in der Japa­ nischen Patentoffenlegungsschrift No. 60-250665 offenbarten DRAM zeigt. Ein Beispiel eines DRAM mit einer SOI-Struktur wird im fol­ genden unter Bezugnahme auf Fig. 51 beschrieben.

Wie in Fig. 51 zu sehen ist, sind eine dünne Isolieroxidschicht 102 und eine dicke Oxidschicht 103 auf einer Hauptoberfläche eines p-Typ Siliziumsubstrates 101 ausgebildet. Eine leitende Schicht 104, die aus polykristallinem Silizium ausgebildet ist, ist auf der dünnen Isolieroxidschicht 102 ausgebildet. Ein Kondensator 120 wird durch das Siliziumsubstrat 101, die dünne Isolieroxidschicht 102 und die leitende Schicht 104 gebildet.

Eine Isolierschicht 105 mit einem Kontaktloch in einer vorbestimm­ ten Position ist auf der leitenden Schicht 104 ausgebildet. In dem Kontaktloch ist ein Stöpsel (Plug) 106 vorgesehen, der aus einem Metallsilizid mit hohem Schmelzpunkt oder ähnlichem ausgebildet ist. Ein MOS-Transistor 107 ist auf der Isolierschicht 105 und dem Stöpsel 106 ausgebildet. Der MOS-Transistor 107 weist Dotierungs­ bereiche 121 und 122, die als Source/Drain-Bereiche dienen und in einer Siliziumschicht ausgebildet sind, und eine Gateelektrode 109 auf.

Der Dotierungsbereich 121 ist elektrisch mit der leitenden Schicht 104 über den Stöpsel 106 verbunden. Außerdem ist der Dotierungsbe­ reich 122 elektrisch mit einer Bitleitung 108 verbunden. Isolier­ schichten 133 und 134 sind zum Bedecken des MOS-Transistors 107 ausgebildet. Auf der Isolierschicht 133 ist eine Wortleitung 110, die elektrisch mit der Gateelektrode 109 verbunden ist, vorgese­ hen.

Bei einem solchen DRAM mit einer SOI-Struktur ist der MOS-Transi­ stor 107 auf dem Kondensator 120 mit einer dazwischen angeordneten Isolierschicht 105 ausgebildet, wodurch eine große planare Fläche des Kondensators 120 sichergestellt werden kann. Diese führt zur Sicherung der gewissen Kapazität des Kondensators selbst bei hoher Integration der Elemente (einzelne Bestandteile der Halbleiter­ speichervorrichtung). Außerdem weist der MOS-Transistor 107 eine für die SOI-Struktur spezifische Charakteristik auf.

Jedoch treten selbst bei dem DRAM mit der SOI-Struktur drei Pro­ bleme auf, die im folgenden beschrieben werden. Es wird das erste Problem beschrieben. Bei dem DRAM mit der SOI-Struktur werden eine Siliziumschicht, in der der MOS-Transistor 107 ausgebildet ist, und eine leitende Schicht 104 in separaten Schichten ausgebildet. Darum wird die Ausbildung von z. B. dem Stöpsel 106 zum elektrischen Verbinden des Dotierungsbereiches 121 des MOS- Transistors und der leitenden Schicht 104 und der Isolierschicht 105 zum Isolieren des MOS-Transistors 107 von der leitenden Schicht 104 in einem Abschnitt, der nicht der Stöpsel 106 ist, benötigt. Genauer muß die Ausbildung der leitenden Schicht 104, der Isolierschicht 105, des Stöpsels 106, der Siliziumschicht, in der der MOS-Transistor ausgebildet ist, und ähnlichem entsprechend in getrennten Schritten vorgenommen werden. Dies resultiert in einem komplexen Prozeß bzw. Herstellungsvorgang und hohen Herstellungskosten.

Als nächstes wird das zweite Problem beschrieben. Bei dem DRAM mit der SOI-Struktur ist der MOS-Transistor auf dem Kondensator 120 mit der dazwischen angeordneten Isolierschicht 105 ausgebildet, um die Kapazität des Kondensators zu erhöhen. Dies bringt das Problem der erhöhten Höhe des DRAM mit sich.

Als nächstes wird das dritte Problem beschrieben. Wie aus Fig. 51 zu sehen ist, ist in dem DRAM der Dotierungsbereich 121 elektrisch mit der leitenden Schicht 104, die als ein Speicherknoten dient, über den Stöpsel 106 verbunden. Demzufolge sind sowohl ein Kon­ taktabschnitt zwischen dem Dotierungsbereich 121 und dem Stöpsel 106 als auch ein Kontaktabschnitt zwischen dem Stöpsel 106 und der leitenden Schicht 104 zwischen dem Dotierungsbereich 121 und der leitenden Schicht 104 vorgesehen bzw. ausgebildet. Daher wird der Widerstandswert zwischen dem Dotierungsbereich 121 und der leiten­ den Schicht 104 aufgrund dieser zwei Kontaktabschnitte erhöht. Dieser Umstand resultiert in einer Reduzierung der Betriebsge­ schwindigkeit des DRAM.

Die vorliegende Erfindung wurde zur Lösung der oben beschriebenen Probleme gemacht.

Es ist Aufgabe der vorliegenden Erfindung eine Halbleiterspeicher­ vorrichtung mit einer SOI-Struktur, die eine reduzierte Höhe und eine verbesserte Betriebsgeschwindigkeit aufweist, und zur Verein­ fachung eines Herstellungsverfahrens derselben in der Lage ist, und ein Verfahren zur Herstellung derselben zu ermöglichen.

Diese Aufgabe wird gelöst durch eine Halbleiterspeichervorrichtung nach Anspruch 1 oder 7 oder 8 bzw. ein Verfahren nach Anspruch 10 oder 13 oder 15 oder 16.

Weiterbildungen der Erfindung sind in den Unteransprüchen gekenn­ zeichnet.

Es wird eine Halbleiterspeichervorrichtung mit reduzierter Höhe der Vorrichtung ermöglicht. Es wird weiter eine Halbleiterspei­ chervorrichtung mit einer durch Reduzieren des Widerstandes zwi­ schen einem Dotierungsbereich eines MOS-Transistors und einer als Speicherknotenelektrode dienenden leitenden Schicht verbesserten Betriebsgeschwindigkeit ermöglicht.

Es wird angenommen, daß eine Halbleiterspeichervorrichtung ent­ sprechend den Ausführungsformen der vorliegenden Erfindung einer Halbleiterspeichervorrichtung mit einer SOI-Struktur ist. Nach ei­ ner Ausführungsform der vorliegenden Erfindung weist eine Halblei­ terspeichervorrichtung auf: Eine dielektrische Schicht, die eine erste und eine zweite Oberfläche aufweist, die einander gegenüber­ liegen, eine Halbleiterschicht, die auf der ersten Oberfläche der dielektrischen Schicht ausgebildet ist, eine leitende Schicht, die auf der zweiten Oberfläche der dielektrischen Schicht ausgebildet ist, einen ersten und einen zweiten Dotierungsbereich, die in der Halbleiterschicht zum Definieren eines Kanalbereiches in der Halbleiterschicht ausgebildet sind, und eine Gateelektrode, die mit einer dazwischen angeordneten Isolierschicht auf dem Ka­ nalbereich ausgebildet ist, wobei ein Kondensator durch den ersten Dotierungsbereich, die dem ersten Dotierungsbereich gegenüberlie­ gende dielektrische Schicht und die leitende Schicht gebildet wird.

Bevorzugterweise ist die dielektrische Schicht aus einem hoch­ dielektrischen Material ausgebildet, d. h. aus einem Material mit einer hohen dielektrischen Konstante. Es ist zu bemerken, daß das hoch-dielektrische Material ein Material darstellt, das eine re­ lative dielektrische Konstante aufweist, die höher als die einer Siliziumoxidschicht ist. Bevorzugterweise stellt das hoch­ dielektrische Material ein Material dar, das eine relative dielektrische Konstante von 10 oder mehr aufweist.

Bevorzugterweise ist die leitende Schicht ein Halbleitersubstrat. Das Halbleitersubstrat ist bevorzugterweise aus einkristallinem Silizium ausgebildet. Bevorzugterweise wird ein Dotierstoff eines ersten Leitungstyps mit einer ersten Konzentration in das Halblei­ tersubstrat eingebracht, wobei ein dritter Dotierungsbereich, der Dotierstoff des ersten Leitungstyps mit einer zweiten Konzentra­ tion enthält, die höher als die erste Konzentration ist, in einem direkt unter dem ersten Dotierungsbereich angeordneten Bereich in einer Oberfläche des Halbleitersubstrates, die die dielektrische Schicht kontaktiert, ausgebildet ist. Bevorzugterweise weist die dielektrische Schicht einen ersten dielektrischen Abschnitt mit einer ersten relativen dielektrischen Konstante und einen zweiten dielektrischen Abschnitt mit einer zweiten dielektrischen Kon­ stante, die kleiner als die erste dielektrische Konstante ist, auf, wobei der zweite Dotierungsbereich auf dem zweiten dielektrischen Abschnitt und der erste Dotierungsbereich auf dem ersten dielektrischen Abschnitt angeordnet ist.

Bei der Halbleiterspeichervorrichtung entsprechend einer Ausfüh­ rungsform der vorliegenden Erfindung dient der erste Dotierungsbe­ reich eines Übertragungsgattertransistors, der in der Halbleiter­ speichervorrichtung enthalten ist, außerdem als eine Elektrode ei­ nes Kondensators, und die dielektrische Schicht des Kondensators dient außerdem als eine Isolierschicht der SOI-Struktur. Dieses eliminiert die Notwendigkeit der Ausbildung einer Isolierschicht zwischen einer Elektrode des Kondensators und der Halbleiter­ schicht und der Ausbildung eines Stöpsels zum elektrischen Verbin­ den einer Elektrode des Kondensators mit einem Dotierungsbereich in der Halbleiterschicht. Als ein Ergebnis kann die Struktur der Halbleiterspeichervorrichtung vereinfacht werden, und die Höhe der Vorrichtung kann reduziert werden. Außerdem kann durch Ausbilden eines Dotierungsbereiches und einer Elektrode des Kondensators als ein Teil, der Kontaktwiderstand, wie er in dem herkömmlichen Bei­ spiel zwischen einer Elektrode des Kondensators und einem Dotie­ rungsbereich existiert, eliminiert werden. In anderen Worten kann der parasitäre Widerstand reduziert werden. Derart kann die Be­ triebsgeschwindigkeit der Halbleiterspeichervorrichtung verbessert werden.

Falls die leitende Schicht durch das Halbleitersubstrat gebildet wird, ist es unnötig, die andere Elektrode des Kondensators sepa­ rat auszubilden. Diese vereinfacht das Herstellungsverfahren. Au­ ßerdem wird, falls der dritte Dotierungsbereich ausgebildet wird, die Kapazität des Kondensators weiter erhöht.

Falls der zweite dielektrische Abschnitt mit einer relativ kleinen relativen dielektrischen Konstante zwischen dem zweiten Do­ tierungsbereich und der leitenden Schicht ausgebildet wird, kann der folgende Effekt erhalten werden. Genauer, wenn eine Verbin­ dungsschicht wie eine Bitleitung mit dem zweiten Dotierungsbereich verbunden ist, kann die parasitäre Kapazität zwischen der Verbin­ dungsschicht und der leitenden Schicht auf einen Wert, der kleiner als in dem Fall der oben beschriebenen Halbleiterspeichervorrich­ tung ist, gedrückt werden. Derart kann die Leistung der Halblei­ terspeichervorrichtung weiter verbessert werden. Der Kondensator wird durch den ersten Dotierungsbereich, den ersten dielektrischen Abschnitt mit einer relativ hohen relativen dielektrischen Konstante und die leitende Schicht gebildet, wodurch eine gewisse (bestimmte) Kapazität des Kondensators leicht erhalten bzw. gesi­ chert werden kann.

Nach einer anderen Ausführungsform wird angenommen, daß eine Halb­ leiterspeichervorrichtung, die eine SOI-Struktur aufweist, einen Speicherzellenfeldabschnitt, in dem Speicherzellen ausgebildet sind, und einen peripheren Schaltungsabschnitt, in dem periphere Schaltungen ausgebildet sind, aufweist. Die Halbleiterspeichervor­ richtung nach der anderen Ausführungsform weist auf: Eine dielektrische Schicht, die eine erste und eine zweite Oberfläche aufweist, die einander gegenüberliegen, und die sich von innerhalb des Speicherzellenfeldabschnittes in den peripheren Schaltungsab­ schnitt erstreckt, eine Halbleiterschicht, die auf der ersten Oberfläche der dielektrischen Schicht ausgebildet ist und sich von innerhalb des Speicherzellenfeldabschnittes in den peripheren Schaltungsabschnitt erstreckt, ein Paar von ersten Dotierungsbe­ reichen, die getrennt voneinander in der Halbleiterschicht inner­ halb des Speicherzellenfeldabschnittes zum Definieren eines ersten Kanalbereiches in der Halbleiterschicht ausgebildet sind, eine er­ ste Gateelektrode, die auf dem ersten Kanalbereich mit einer da­ zwischen angeordneten ersten Isolierschicht angeordnet ist, ein Paar von zweiten Dotierungsbereichen, die getrennt voneinander in der Halbleiterschicht innerhalb des peripheren Schaltungsabschnit­ tes zum Definieren eines zweiten Kanalbereiches in der Halbleiter­ schicht ausgebildet sind, eine zweite Gateelektrode, die auf dem zweiten Kanalbereich mit einer dazwischen angeordneten zweiten Isolierschicht ausgebildet ist, und eine leitende Schicht, die auf der zweiten Oberfläche der dielektrischen Schicht ausgebildet ist. Die dielektrische Schicht wird durch einen ersten dielektrischen Abschnitt, der eine erste relative dielektrische Konstante aufweist, in dem Speicherzellenfeldabschnitt und durch einen zweiten dielektrischen Abschnitt, der eine zweite relative dielektrische Konstante aufweist, die kleiner als die erste relative dielektrische Konstante ist, in dem peripheren Schaltungsabschnitt gebildet.

Bei der Halbleiterspeichervorrichtung nach der anderen Ausfüh­ rungsform ist der erste dielektrische Abschnitt mit der relativ hohen relativen dielektrischen Konstante in dem Speicherzellen­ feldabschnitt und der zweite dielektrische Abschnitt mit der re­ lativ kleinen relativen dielektrischen Konstante in dem peripheren Schaltungsabschnitt ausgebildet. Derart kann die gewisse Kapazität des Kondensators in dem Speicherzellenfeldabschnitt leicht gesichert werden, und die parasitäre Kapazität in dem peripheren Schaltungsabschnitt kann verglichen mit dem Fall, in dem die dielektrische Schicht durchgehend aus einem einzigen Material mit der hohen relativen dielektrischen Konstante ausgebildet ist, re­ duziert werden.

Nach einer abermals weiteren Ausführungsform der vorliegenden Er­ findung weist eine Halbleiterspeichervorrichtung auf: Eine erste dielektrische Schicht, die eine erste und eine zweite Oberfläche aufweist, die einander gegenüberliegen, ein Halbleiterschicht, die auf der ersten Oberfläche der dielektrischen Schicht ausgebildet ist, eine erste leitende Schicht, die auf der zweiten Oberfläche der dielektrischen Schicht ausgebildet ist, einen ersten und einen zweiten Dotierungsbereich, die zum definieren eines Kanalbereiches der Halbleiterschicht ausgebildet sind, eine Gateelektrode, die auf dem Kanalbereich mit einer dazwischen angeordneten Isolierschicht ausgebildet ist, eine zweite dielektrische Schicht, die auf dem ersten Dotierungsbereich ausgebildet ist, und eine zweite leitende Schicht, die auf der zweiten dielektrischen Schicht ausgebildet ist, wobei ein erster Kondensator durch den ersten Dotierungsbereich, die erste dielektrische Schicht, die dem ersten Dotierungsbereich gegenüberliegt, und die erste leitende Schicht gebildet wird, und wobei ein zweiter Kondensator den ersten Dotierungsbereich, die zweite dielektrische Schicht, die dem ersten Dotierungsbereich gegenüberliegt, und die zweite lei­ tende Schicht gebildet wird. Bevorzugterweise erstreckt sich die zweite dielektrische Schicht auf dem erste Dotierungsbereich bis zur Seitenoberfläche des ersten Dotierungsbereiches.

Bei der Halbleiterspeichervorrichtung nach der abermals weiteren Ausführungsform ist der zweite Kondensator auf dem ersten Konden­ sator (bzw. über dem ersten Kondensator) ausgebildet. In anderen Worten, der zweite Kondensator wird bei der Halbleiterspeichervor­ richtung der oben beschriebenen Ausführungsformen neuerlich hin­ zugefügt. Derart kann die Kapazität des Kondensators weiter erhöht werden.

Bei dem Herstellungsverfahren für eine Halbleiterspeichervorrich­ tung nach einer Ausführungsform der vorliegenden Erfindung wird zuerst eine dielektrische Schicht auf eine Hauptoberfläche eines leitenden Substrates ausgebildet. Eine Halbleiterschicht wird auf der dielektrischen Schicht ausgebildet. Eine Gateelektrode wird auf der Halbleiterschicht mit einer dazwischen angeordneten Iso­ lierschicht ausgebildet. Unter Verwendung der Gateelektrode als Maske wird Dotierstoff in die Halbleiterschicht eingebracht, wo­ durch ein Paar von Dotierungsbereichen in der Halbleiterschicht so ausgebildet wird, daß ein Dotierungsbereich im leitenden Substrat mit der dazwischen angeordneten dielektrischen Schicht gegenüberliegt.

Bei dem Herstellungsverfahren der Halbleiterspeichervorrichtung nach einer Ausführungsform kann der erste Dotierungsbereich gleichzeitig mit einer Elektrode des Kondensators ausgebildet wer­ den. Anders als bei dem herkömmlichen Beispiel werden die Ausbil­ dung des Kontaktabschnittes zwischen dem ersten Dotierungsbereich und einer Elektrode des Kondensators genauso wie die Ausbildung der Isolierschicht zwischen der Halbleiterschicht und einer Elek­ trode des Kondensators eliminiert. Desweiteren kann die Isolier­ schicht der SOI-Struktur gleichzeitig mit der dielektrischen Schicht des Kondensators ausgebildet werden. Dieses resultiert in einer Vereinfachung des Herstellungsprozesses der Halbleiterspei­ chervorrichtung.

Bei einem Herstellungsverfahren für eine Halbleiterspeichervor­ richtung nach einer weiteren Ausführungsform der vorliegenden Er­ findung wird zuerst eine dielektrische Schicht, die einen ersten dielektrischen Abschnitt, der eine erste relative dielektrische Konstante aufweist, und einen zweiten dielektrischen Abschnitt, der eine zweite relative dielektrische Konstante aufweist, größer als die erste relative dielektrische Konstante ist, aufweist, auf eine Hauptoberfläche eines leitenden Substrates ausgebildet. Dann wird eine Halbleiterschicht auf der dielektrischen Schicht ausge­ bildet. Eine Gateelektrode wird mit einer dazwischen angeordneten Isolierschicht auf der Halbleiterschicht ausgebildet. Unter Ver­ wendung der Gateelektrode als Maske wird Dotierstoff in die Halb­ leiterschicht eingebracht, um einen ersten und einen zweiten Do­ tierungsbereich auszubilden.

Bei dem Herstellungsverfahren der Halbleiterspeichervorrichtung nach der weiteren Ausführungsform kann die Ausbildung des Stöpsels zum elektrischen Verbinden der zweiten leitenden Schicht, die als eine Elektrode des Kondensators dient, mit dem zweiten Dotie­ rungsbereich weggelassen werden. Außerdem ist es unnötig, die Iso­ lierschicht zwischen der Halbleiterschicht und einer Elektrode des Kondensators auszubilden, anders als bei dem herkömmlichen Bei­ spiel. Derart kann das Herstellungsverfahren einfacher als zuvor gestaltet werden.

Bei einem Herstellungsverfahren einer Halbleiterspeichervorrich­ tung nach einer abermals weiteren Ausführungsform der vorliegenden Erfindung wird zuerst eine leitende Schicht auf eine Hauptoberflä­ che eines leitenden Substrates ausgebildet. Eine Gateelektrode wird auf der leitenden Schicht mit einer dazwischen angeordneten Isolierschicht ausgebildet. Unter Verwendung der Gateelektrode als Maske wird Dotierstoff in die Halbleiterschicht zur Ausbildung ei­ nes ersten-und eines zweiten Dotierungsbereiches eingebracht. Eine Isolierschicht wird zum Bedecken der Gateelektrode und der Halb­ leiterschicht ausgebildet. Dann wird das leitende Substrat teil­ weise entfernt, um so eine Oberfläche des ersten Dotierungsberei­ ches freizulegen. Eine dielektrische Schicht, die aus einem hoch­ dielektrischen Material ausgebildet ist, wird auf der freigelegten Oberfläche des ersten Dotierungsbereiches ausgebildet. Eine leitende Schicht wird ausgebildet, so daß sie dem ersten Dotie­ rungsbereich mit der dazwischen angeordneten dielektrischen Schicht gegenüberliegt.

Bei einem Herstellungsverfahren für eine Halbleiterspeichervor­ richtung nach einer abermals weiteren Ausführungsform der vorlie­ genden Erfindung wird zuerst eine Halbleiterschicht auf einer Hauptoberfläche eines ersten Substrates ausgebildet. Eine Gate­ elektrode wird auf der Halbleiterschicht mit einer dazwischen an­ geordneten Isolierschicht ausgebildet. Unter Verwendung der Gate­ elektrode als Maske wird Dotierstoff in die Halbleiterschicht zur Ausbildung eines ersten und eines zweiten Dotierungsbereiches ein­ gebracht. Eine Isolierschicht wird zum Bedecken der Gateelektrode der Halbleiterschicht ausgebildet. Ein zweites Substrat wird auf einer Oberfläche der Isolierschicht befestigt bzw. mit dieser ver­ bunden. Eine Oberfläche des ersten Dotierungsbereiches wird durch Entfernen des ersten Substrates freigelegt. Auf der freigelegten Oberfläche des ersten Dotierungsbereiches wird eine dielektrische Schicht aus einem hoch-dielektrischen Material (d. h. mit einer hohen dielektrischen Konstante) ausgebildet. Eine leitende Schicht wird mit der dazwischen angeordneten dielektrischen Schicht der Oberfläche des ersten Dotierungsbereiches gegenüberliegend ausgebildet.

Bei dem Herstellungsverfahren für eine Halbleiterspeichervorrich­ tung nach der abermals weiteren Ausführungsform werden der erste und der zweite Dotierungsbereich eines Übertragungsgattertransi­ stors und die dielektrische Schicht des Kondensators in demselben Schritt ausgebildet. Außerdem kann die Ausbildung des Stöpsels zum elektrischen Verbinden der Halbleiterschicht mit einer Elektrode des Kondensators und die Ausbildung der Isolierschicht zwischen der Halbleiterschicht und der einen Elektrode des Kondensators eliminiert werden.

Darum kann das Herstellungsverfahren einfacher als zuvor gestaltet werden. Die dielektrische Schicht wird auf der Hauptoberfläche des Substrates nach der Ausbildung der Halbleiterschicht, der Ga­ teelektrode, des ersten und des zweiten Dotierungsbereiches und der Isolierschicht ausgebildet. Eine Charakteristik der dielektrischen Schicht wird leicht gestört bzw. verschlechtert, wenn sie einem Hochtemperatur-Herstellungsschritt bei einer Temperatur von 600°C oder mehr ausgesetzt wird. Ein solcher Hochtemperaturverarbeitungsschritt ist z. B. ein Aufschmelzen zum Planarisieren (Ebnen) der Isolierschicht und zur Diffusion von Dotierstoff zur Ausbildung des ersten und des zweiten Dotierungsbereiches. In diesem Fall bzw. bei dieser Ausführungsform werden jedoch die Isolierschicht und der erste und der zweite Dotierungsbereich vor der dielektrischen Schicht ausgebildet. Darum wird die dielektrische Schicht einem solchen Hochtemperatur-Verarbeitungsschritt nicht unterworfen. Als Folge kann die Störung bzw. Verschlechterung der Charakteristik der dielektrischen Schicht verhindert werden.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigen:

Fig. 1 eine Schnittansicht, die einen DRAM entsprechend einer ersten Ausführungsform zeigt,

Fig. 2 eine Schnittansicht, die einen Speicherzellenfeldab­ schnitt und einen peripheren Schaltungsabschnitt des DRAM entsprechend der ersten Ausführungsform zeigt,

Fig. 3 bis 7 teilweise Schnittansichten, die erste bis fünfte Schritte zur Herstellung des DRAM entsprechend der ersten Ausführungsform zeigen,

Fig. 8 eine teilweise Schnittansicht, die einen DRAM entsprechend einer zweiten Ausführungsform zeigt,

Fig. 9 eine Schnittansicht, die einen kennzeichnenden Schritt der Herstellung des DRAM entsprechend der zweiten Ausführungsform zeigt,

Fig. 10 eine Schnittansicht, die einen Speicherzellenfeldab­ schnitt und einen peripheren Schaltungsabschnitt des DRAM entsprechend der zweiten Ausführungsform zeigt,

Fig. 11 eine teilweise Schnittansicht, die einen DRAM ent­ sprechend einer dritten Ausführungsform zeigt,

Fig. 12 und 13 teilweise Schnittansichten, die kennzeichnende erste und zweite Schritte zur Herstellung des DRAM ent­ sprechend der dritten Ausführungsform zeigen,

Fig. 14 eine teilweise Schnittansicht, die einen DRAM ent­ sprechend einer vierten Ausführungsform zeigt,

Fig. 15 bis 18 teilweise Schnittansichten, die kennzeichnende erste bis vierte Schritte zur Herstellung des DRAM ent­ sprechend der vierten Ausführungsform zeigen,

Fig. 19 eine teilweise Schnittansicht, die einen DRAM ent­ sprechend einer fünften Ausführungsform zeigt,

Fig. 20 eine teilweise Schnittansicht, die einen kennzeich­ nenden Schritt zur Herstellung des DRAM entsprechend der fünften Ausführungsform zeigt,

Fig. 21 eine teilweise Schnittansicht, die einen DRAM ent­ sprechend einer sechsten Ausführungsform zeigt,

Fig. 22 bis 25 teilweise Schnittansichten, die kennzeichnende erste bis vierte Schritte zur Herstellung des DRAM ent­ sprechend der sechsten Ausführungsform zeigen,

Fig. 26 und 27 teilweise Schnittansichten, die kennzeichnende erste und zweite Schritte in einem alternativen Verfahren zur Herstellung des DRAM entsprechend der sechsten Ausführungsform zeigen,

Fig. 28 eine teilweise Schnittansicht, die einen DRAM ent­ sprechend einer siebten Ausführungsform zeigt,

Fig. 29 eine teilweise Schnittansicht, die einen DRAM ent­ sprechend einer achten Ausführungsform zeigt,

Fig. 30 bis 34 teilweise Schnittansichten, die kennzeichnende erste bis fünfte Schritte zur Herstellung des DRAM ent­ sprechend der achten Ausführungsform zeigen,

Fig. 35 eine teilweise Schnittansicht, die einen DRAM ent­ sprechend einer neunten Ausführungsform zeigt,

Fig. 36 und 37 teilweise Schnittansichten, die kennzeichnende erste und zweite Schritte zum Herstellen des DRAM entsprechend der neunten Ausführungsform zeigen,

Fig. 38 eine teilweise Schnittansicht, die einen DRAM ent­ sprechend einer zehnten Ausführungsform zeigt,

Fig. 39 und 40 teilweise Schnittansichten, die kennzeichnende erste und zweite Schritte zur Herstellung des DRAM ent­ sprechend der zehnten Ausführungsform zeigen,

Fig. 41 eine teilweise Schnittansicht, die einen DRAM ent­ sprechend einer elften Ausführungsform zeigt,

Fig. 42 eine teilweise Schnittansicht, die einen DRAM ent­ sprechend einer zwölften Ausführungsform zeigt,

Fig. 43 eine teilweise Schnittansicht, die ein alternatives Beispiel des DRAM entsprechend der zwölften Ausfüh­ rungsform zeigt,

Fig. 44 einen Graph, der eine Beziehung zwischen dem Schichtwiderstand und der Dotierungskonzentration zeigt, wenn ein Dotierungsbereich in einkristallinem Silizium und in polykristallinem Silizium ausgebildet ist,

Fig. 45 eine teilweise Schnittansicht, die einen DRAM ent­ sprechend einer dreizehnten Ausführungsform zeigt,

Fig. 46 bis 49 teilweise Schnittansichten, die kennzeichnende erste bis vierte Schritte zum Herstellen des DRAM entsprechend der dreizehnten Ausführungsform zeigen,

Fig. 50 eine Blockdarstellung, die eine gewöhnliche Struktur eines DRAM zeigt, und

Fig. 51 eine teilweise Schnittansicht, die ein Beispiel ei­ nes DRAM mit einer SOI-Struktur zeigt.

Es werden nun Ausführungsformen der Erfindung unter Bezugnahme auf die Fig. 1 bis 48 beschrieben.

Ausführungsform 1

Fig. 1 und 2 sind teilweise Schnittansichten, die einen DRAM ent­ sprechend einer ersten Ausführungsform zeigen. Die Fig. 3 bis 7 sind teilweise Schnittansichten, die einen ersten bis fünften Schritt zur Herstellung des DRAM entsprechend der ersten Ausfüh­ rungsform zeigen.

Unter Bezugnahme auf die Fig. 1 und 2 wird eine Struktur des DRAM entsprechend der ersten Ausführungsform beschrieben. Wie in den Figuren zu erkennen ist, ist eine dielektrische Schicht 2 auf ei­ ner Hauptoberfläche des Halbleitersubstrates 1 ausgebildet, das Leitfähigkeit bzw. einen Leitungstyp aufweist. Die dielektrische Schicht 2 ist bevorzugterweise durch eine Siliziumoxidschicht aus­ gebildet.

Eine Siliziumschicht (oder eine andere Halbleiterschicht) 3 ist auf der dielektrischen Schicht 2 ausgebildet. Die Dicke der Sili­ ziumschicht 3 beträgt bevorzugterweise ungefähr 100 nm bis ungefähr 300 nm. Eine Feldoxidschicht 4 ist an einer vorbestimmten Position auf der Siliziumschicht 3 ausgebildet. MOS-Transistoren (Übertragungsgattertransistoren) 9a und 9b, die in einem Speicher­ zellenfeldabschnitt angeordnet sind, und ein MOS-Transistor 9c, der in einem peripheren Schaltungsabschnitt angeordnet ist, sind in Bereichen der Siliziumschicht 3 umgeben durch die Feldoxid­ schicht 4 ausgebildet.

Der MOS-Transistor 9a weist ein Paar von Dotierungsbereichen 8b und 8c, die zum Definieren eines Kanalbereiches in der Silizium­ schicht 3 ausgebildet sind, und eine Gateelektrode 6, die auf dem Kanalbereich mit einer dazwischen angeordneten Gateisolierschicht 5 ausgebildet ist, auf. Ebenso weist der MOS-Transistor 9b ein Paar von Dotierungsbereichen 8a und 8b und eine Gateelektrode 6 auf. Der MOS-Transistor 9c weist ein Paar von Dotierungsbereichen 8, 8 und eine Gateelektrode 6 auf.

Eine Isolierschicht 7 ist zum Bedecken der Gateelektrode 6 ausge­ bildet. Eine erste Zwischenschicht-Isolierschicht 10, die aus ei­ ner BPSG-Schicht oder ähnlichem ausgebildet ist, ist zum Bedecken der Isolierschicht 7 und einer Oberfläche der Siliziumschicht 3 ausgebildet. Ein Kontaktloch 11 ist in einer vorbestimmten Posi­ tion in der ersten Zwischenschicht-Isolierschicht 10 ausgebildet. Eine Bitleitung 12 ist in dem Kontaktloch 11 und auf der ersten Zwischenschicht-Isolierschicht 10 ausgebildet. Die Bitleitung 12 ist elektrisch mit einem Dotierungsbereich 8b der MOS-Transistoren 9a und 9b verbunden. Eine zweite Zwischenschicht-Isolierschicht 13, die aus einer BPSG-Schicht oder ähnlichem ausgebildet ist, ist auf der Bitleitung 12 ausgebildet. Eine Verbindungsschicht 14, die in eine vorbestimmte Gestalt gemustert ist, ist auf der zweiten Zwischenschicht-Isolierschicht 13 ausgebildet.

Bei dem DRAM mit der oben beschriebenen Struktur wird ein Konden­ sator 15 durch das Halbleitersubstrat 1, die dielektrische Schicht 2 und den Dotierungsbereich 8a oder 8c gebildet. In anderen Worten dient einer der Dotierungsbereiche 8a, 8c der MOS-Transistoren 9a, 9b als eine Elektrode (Speicherknotenelektrode) des Kondensators 15, und das Halbleitersubstrat 1 dient als die andere Elektrode (Zellplattenelektrode) des Kondensators 15.

Die dielektrische Schicht 2 dient als eine Isolierschicht der SOI- Struktur, zur selben Zeit dient sie als eine dielektrische Schicht des Kondensators 15. Mit einer solchen Struktur kann die Höhe der Vorrichtung reduziert werden.

Anders als bei dem herkömmlichen Beispiel ist es nicht notwendig, einen Dotierungsbereich 8a, 8c des MOS-Transistors 9a, 9b mit der Speicherknotenelektrode des Kondensators über den Stöpsel zu ver­ binden. Genauer sind bei dieser Ausführungsform keine Kontaktab­ schnitte zwischen dem Stöpsel und den Dotierungsbereichen 8a und 8c und zwischen dem Stöpsel und der Speicherknotenelektrode vor­ handen, wie sie bei dem herkömmlichen Beispiel benötigt wurden. Darum kann ein Anstieg des parasitären Widerstandes, der durch die zwei Kontaktabschnitte verursacht wird, verhindert werden. Das re­ sultiert in einer Verbesserung der Betriebsgeschwindigkeit des DRAM.

Unter Bezugnahme auf die Fig. 3 bis 7 wird ein Herstellungsverfah­ ren des DRAM entsprechend der ersten Ausführungsform, der die oben beschriebene Struktur aufweist beschrieben. Wie aus Fig. 3 zu se­ hen ist, wird eine dielektrische Schicht 2 z. B. durch Implantie­ rung von Sauerstoffionen mit ungefähr 2×10¹⁸/cm² in die Hauptober­ fläche eines Halbleitersubstrates 1 und durch Ausführen einer Hochtemperaturverarbeitung (1300°C) ausgebildet, wodurch die Iso­ lierschicht der SOI-Struktur und die dielektrische Schicht des Kondensators simultan bzw. gleichzeitig ausgebildet werden. Dann wird eine Siliziumschicht 3, in die z. B. p-Typ Dotierstoff einge­ bracht wird, auf der dielektrischen Schicht 2 durch CVD (chemische Dampfphasenabscheidung) oder ähnliches ausgebildet.

Wie in Fig. 4 gezeigt ist, wird eine Feldoxidschicht 4 in einem Elementtrennbereich durch LOCOS (lokale Oxidation von Silizium) oder ähnliches ausgebildet.

Wie in Fig. 5 gezeigt ist, wird eine Gateisolierschicht 5 auf ei­ ner Oberfläche der Siliziumschicht 3 durch thermische Oxidation oder ähnliches ausgebildet. Eine polykristalline Siliziumschicht 6 wird auf der Gateisolierschicht 5 durch CVD oder ähnliches ausge­ bildet. Eine Isolierschicht 7a wird auf der polykristallinen Sili­ ziumschicht 6 durch CVD oder ähnliches ausgebildet. Dann werden die Isolierschicht 7a, die polykristalline Siliziumschicht 6 und die Gateisolierschicht 5 nacheinander zur Ausbildung einer Gate­ elektrode 6 geätzt. Unter Verwendung der Gateelektrode 6 und der Isolierschicht 7a als Maske wird n-Typ Dotierstoff in die Silizi­ umschicht 3 eingebracht, wodurch Dotierungsbereiche 8a′, 8b′ und 8c′ entsprechend ausgebildet werden. Die polykristalline Silizium­ schicht 6 kann eine Polyzidstruktur aufweisen.

Wie in Fig. 6 gezeigt ist, wird eine Isolierschicht zum Bedecken der Isolierschicht 7a und der Siliziumschicht 3 durch CVD oder ähnliches ausgebildet. Die Isolierschicht wird einem anisotropen Ätzen zur Ausbildung einer Isolierschicht 7b auf einer Seitenwand der Gateelektrode 6 unterworfen. Unter Verwendung der Isolier­ schicht 7a und 7b und der Gateelektrode 6 als Maske wird n-Typ Do­ tierstoff in die Siliziumschicht 3 eingebracht.

Dementsprechend werden Dotierungsbereiche 8a, 8b und 8c, die als Source/Drain-Bereiche der MOS-Transistoren 9a und 9b dienen, ent­ sprechend ausgebildet. Zu dieser Zeit wird eine Isolierschicht 7, die die Gateelektrode 6 abdeckt, durch die oben beschriebene Iso­ lierschicht 7a und 7b gebildet. Dabei ist zu verstehen, daß eine Elektrode des Kondensators gleichzeitig in diesem Schritt ausge­ bildet wird, da die Dotierungsbereiche 8a, 8c außerdem entspre­ chend als eine Elektrode der Kondensatoren dienen. Gleichzeitig mit der Ausbildung der MOS-Transistoren 9a und 9b wird der MOS- Transitor 9c in den peripheren Schaltungsabschnitt ausgebildet.

Wie in Fig. 7 gezeigt ist, wird eine erste Zwischenschicht-Iso­ lierschicht 10, die aus einer BPSG-Schicht oder ähnlichem ausge­ bildet ist, zum Bedecken der Isolierschicht 7 und der Silizium­ schicht 3 durch CVD oder ähnliches ausgebildet. Die erste Zwi­ schenschicht-Isolierschicht 10 wird einem Aufschmelzen unterwor­ fen. Dann wird ein Kontaktloch 11 in einem Bereich, der über dem Dotierungsbereich 8b angeordnet ist, in der ersten Zwischen­ schicht-Isolierschicht 10 ausgebildet.

Dann wird eine polykristalline Siliziumschicht 12 in dem Kontakt­ loch 11 und auf der ersten Zwischenschicht-Isolierschicht 10 durch CVD oder ähnliches abgeschieden. Die polykristalline Silizium­ schicht 12 wird in eine vorbestimmte Gestalt gemustert, wodurch eine Bitleitung 12 ausgebildet wird. Die Bitleitung 12 kann eine Stapelstruktur aus polykristallinem Silizium und Wolframsilizid (WSi) aufweisen. In diesem Fall wird das Wolframsilizid durch Sputtern oder ähnliches ausgebildet.

Dann wird eine zweite Zwischenschichtisolierschicht 13, die aus einer BPSG-Schicht oder ähnlichem ausgebildet ist, auf der Bitlei­ tung 12 durch CVD oder ähnliches abgeschieden. Nachdem die zweite Zwischenschicht-Isolierschicht 13 einem Aufschmelzen unterworfen ist, wird eine Verbindungsschicht 14, die aus Aluminium oder ähn­ lichem ausgebildet ist, auf der zweiten Zwischenschicht-Isolier­ schicht 13 durch Sputtern oder ähnliches ausgebildet.

Durch diese Schritte wird der DRAM ausgebildet, wie er in Fig. 1 gezeigt ist. Bei diesem Verfahren dienen die Dotierungsbereiche 8a und 8c, die als Source/Drain-Bereiche der MOS-Transistoren dienen, außerdem als eine Elektrode (Speicherknotenelektrode) der Konden­ satoren, das Halbleitersubstrat 1 dient außerdem als die andere Elektrode (Zellplattenelektrode) der Kondensatoren und die dielektrische Schicht 2 dient sowohl als die Isolierschicht der SOI-Struktur als auch als die dielektrische Schicht der Kondensatoren. Darum wird anders als bei dem herkömmlichen Beispiel die Ausbildung der einen und der anderen Elektrode des bzw. der Kondensatoren und der dielektrischen Schicht des bzw. der Kondensatoren in getrennten Schritten nicht benötigt. Daher kann das Herstellungsverfahren einfacher als zuvor werden.

Ausführungsform 2

Nun wird unter Bezugnahme auf die Fig. 8 bis 10 ein DRAM entspre­ chend einer zweiten Ausführungsform beschrieben. Die Fig. 8 und 10 sind teilweise Schnittansichten, die den DRAM entsprechend der zweiten Ausführungsform zeigen. Fig. 9 ist eine teilweise Schnittansicht, die einen kennzeichnenden Schritt zur Herstellung des Dram entsprechend der zweiten Ausführungsform zeigt.

Wie in den Fig. 8 und 10 zu sehen ist, ist eine dielektrische Schicht 2a aus einem hoch-dielektrischem Material bei dieser Aus­ führungsform ausgebildet. Genauer ist die relative dielektrische Konstante der dielektrischen Schicht 2a größer als die einer Si­ liziumoxidschicht. Bevorzugterweise beträgt die relative dielektrische Konstante der dielektrischen Schicht 2a 10 oder mehr. Die dielektrische Schicht 2a ist aus einem Material wie Ta₂O₅, TiO₂, (Ba, Sr) TiO₃, SrTiO₃, PLZT, und PZT ausgebildet.

Die anderen Teile der Struktur sind dieselben wie die in der er­ sten Ausführungsform, wodurch dieselbe Wirkung wie bei der ersten Ausführungsform erhalten werden kann. Entsprechend dieser Ausfüh­ rungsform kann, da die dielektrische Schicht 2a aus dem oben be­ schriebenen hoch-dielektrischen Material ausgebildet ist, die Ka­ pazität des Kondensators für dieselbe plane Fläche erhöht werden. Darum können, wenn versucht wird, dieselbe Kapazität für den Kon­ densator wie bei der ersten Ausführungsform zu sichern, die planen Flächen (ebene Flächen) der Dotierungsbereich 8a und 8c reduziert werden. Als Folge kann der DRAM gegenüber der ersten Ausführungs­ form weiter bzw. höher integriert werden.

Nun wird ein Herstellungsverfahren für den DRAM dieser Ausfüh­ rungsform beschrieben. Wie in Fig. 9 gezeigt ist, wird eine dielektrische Schicht 2a auf der Hauptoberfläche des Halbleitersubstrates 1 durch Sputtern, CVD oder ähnliches ausgebildet. Dann wird die Siliziumschicht 3 auf der dielektrischen Schicht 3a durch dasselbe Verfahren wie bei der ersten Ausführungsform ausgebildet.

Nachfolgend werden dieselben Schritte wie die bei der ersten Aus­ führungsform zur Ausbildung des in den Fig. 8 und 10 gezeigten DRAM ausgeführt. Daher kann das Herstellungsverfahren wie bei der ersten Ausführungsform einfacher gemacht werden.

Ausführungsform 3

Nun wird unter Bezugnahme auf die Fig. 11 bis 13 ein DRAM entspre­ chend einer dritten Ausführungsform beschrieben. Fig. 11 ist eine teilweise Schnittansicht, die den DRAM entsprechend der dritten Ausführungsform zeigt. Die Fig. 12 und 13 sind teilweise Schnitt­ ansichten,. die einen kennzeichnenden ersten und zweiten Schritt zur Herstellung des DRAM entsprechend der dritten Ausführungsform zeigen.

Unter Bezugnahme auf Fig. 11 wird eine Struktur des DRAM der drit­ ten Ausführungsform beschrieben. Wie in Fig. 11 zu erkennen ist, ist außerdem eine dielektrische Schicht 60 auf den Dotierungsbe­ reichen 8a und 8c, die als Speicherknotenelektroden dienen, ausge­ bildet, und weiter ist eine Zellplattenelektrode 62 auf der dielektrischen Schicht 60 ausgebildet.

In anderen Worten sind bei dieser Ausführungsform zwei Kondensato­ ren in Richtung der Höhe des DRAM gestapelt. Ein Kondensator wird durch das Halbleitersubstrat 1, die dielektrische Schicht 2a und den Dotierungsbereich 8a oder 8c gebildet, während der andere Kon­ densator durch den Dotierungsbereich 8a oder 8c, die di-elektri­ sche Schicht 60 und die Zellplattenelektrode 62 gebildet wird. Einer solchen Struktur kann die Kapazität des Kondensators pro Einheitsfläche gegenüber der zweiten Ausführungsform weiter erhöht werden. Als ein Ergebnis kann der DRAM gegenüber der zweiten Ausführungsform weiter bzw. höher integriert werden.

Es ist zu bemerken, daß die dielektrische Schicht 2 anstelle der in Fig. 11 gezeigten dielektrischen Schicht 2a verwendet werden kann. Es ist außerdem zu bemerken, daß die dielektrische Schicht 60 aus demselben Material wie das der dielektrischen Schichten 2 bzw. 2a ausgebildet sein kann. Ein Material für die Zellplatten­ elektrode 62 weist Pt, Au und/oder eine polykristalline Silizium­ schicht mit darin implantiertem Dotierstoff auf. Eines dieser Ma­ terialien wird abhängig von dem Material der dielektrischen Schichten 2 und 2a entsprechend ausgewählt.

Nun wird unter Bezugnahme auf die Fig. 12 und 13 ein Herstellungs­ verfahren des DRAM dieser Ausführungsform beschrieben. Wie in Fig. 12 gezeigt ist, werden die in der zweiten Ausführungsform ver­ gleichbaren Schritte zur Ausbildung der Dotierungsbereiche 8a, 8b und 8c ausgeführt. Dann wird, falls ein hoch-dielektrisches Mate­ rial als das Material der dielektrischen Schicht 60 ausgewählt wird, die dielektrische Schicht 60 durch Sputtern, CVD oder ähn­ liches ausgebildet. Falls eine Siliziumoxidschicht als das Mate­ rial der dielektrischen Schicht 60 ausgewählt wird, wird die dielektrische Schicht 60 durch CVD oder ähnliches ausgebildet. Dann wird die Zellplattenelektrode 62 durch Sputtern, CVD oder ähnliches ausgebildet.

Wie in Fig. 13 gezeigt ist, werden eine erste Zwischenschicht-Iso­ lierschicht 10 und eine Bitleitung 12 durch dieselben Schritte wie bei der erste Ausführungsform ausgebildet. Nachfolgend werden die gleichen Schritte wie die der ersten Ausführungsform zur Ausbil­ dung des in Fig. 11 gezeigten DRAM ausgeführt. Bei dieser Ausfüh­ rungsform werden die Schritte des Ausbildens der dielektrischen Schicht 60 und der Zellplattenelektrode 62 zu denen des Verfahrens der obigen ersten und zweiten Ausführungsformen hinzugefügt, wo­ durch die Anzahl der Herstellungsschritte erhöht wird. Jedoch kön­ nen verglichen mit dem herkömmlichen Beispiel die Herstellungs­ schritte einfacher als zuvor gemacht werden, da der Schritt der Ausbildung des Kontaktabschnittes zwischen der Speicherknotenelek­ trode und einem Dotierungsbereich des MOS-Transistors weggelassen werden kann.

Ausführungsform 4

Unter Bezugnahme auf die Fig. 14 bis 18 wird ein DRAM entsprechend einer vierten Ausführungsform beschrieben. Fig. 14 ist eine teil­ weise Schnittansicht des DRAM entsprechend der vierten Ausfüh­ rungsform. Die Fig. 15 bis 18 sind teilweise Schnittansichten, die kennzeichnende erste bis vierte Schritte der Herstellung des DRAM entsprechend der vierten Ausführungsform zeigen.

Unter Bezugnahme auf Fig. 14 wird eine Struktur des DRAM entspre­ chend der vierten Ausführungsform beschrieben. Wie in Fig. 14 ge­ zeigt ist, wird eine Verbindungsschichtstruktur, wie eine auf der Siliziumschicht 3 in dem DRAM der ersten Ausführungsform ausgebil­ dete Bitleitung 12, auf ein zweites Substrat 24 mit einer dazwi­ schen angeordneten Bonding-Schicht 22 (Befestigungsschicht) bei dieser Ausführungsform verbunden. Außerdem ist eine Zellplatten­ elektrode 26, die aus Pt, Au oder ähnlichem ausgebildet ist, neu­ erlich auf-der dielektrischen Schicht 2a ausgebildet.

Die anderen Teile der Struktur sind dieselben wie bei dem DRAM der ersten Ausführungsform. Die Dotierungsbereiche 8a, 8b und 8c kön­ nen eine andere Struktur als die LDD-Struktur (Lightly Doped Drain) aufweisen. Das gilt für alle Ausführungsformen.

Bei dieser Ausführungsform wird ein Kondensator durch die Zell­ platte 26, die dielektrische Schicht 2a und den Dotierungsbereich 8a und 8c gebildet. In anderen Worten werden die Dotierungs­ bereiche 8a und 8c der MOS-Transistoren 9a und 9b und eine Spei­ cherknotenelektrode des Kondensators in derselben Schicht ausge­ bildet. Außerdem dient die dielektrische Schicht 2a sowohl als eine Isolierschicht einer SOI-Struktur als auch als eine dielektrische Schicht eines Kondensators. Darum kann die Höhe der Vorrichtung reduziert werden, obwohl dies nicht so stark wie bei der ersten Ausführungsform ist. Außerdem kann wie bei der ersten Ausführungsform die Betriebsgeschwindigkeit des DRAM verbessert werden.

Unter Bezugnahme auf Fig. 15 bis 18 wird ein Herstellungsverfahren des DRAM entsprechend der vierten Ausführungsform beschrieben. Wie aus Fig. 15 zu erkennen ist, wird ein Halbleitersubstrat 1 mit ei­ ner SOI-Struktur vorbereitet. Zu dieser Zeit wird eine dielektrische Schicht 2 auf der Hauptoberfläche des Halbleitersubstrates 1 durch denselben Schritt wie bei der ersten Ausführungsform ausgebildet.

Eine Siliziumschicht 3 wird auf der dielektrischen Schicht 2 aus­ gebildet. Nachfolgend werden die den bei der ersten Ausführungs­ form vergleichbaren Schritte bis zur Ausbildung einer Verbindungs­ schicht 14 ausgeführt. Dann wird eine Isolierschicht 20 zum Bedecken der Verbindungsschicht 14 ausgebildet.

Wie aus Fig. 16 zu erkennen ist, wird ein zweites Substrat 24 vor­ bereitet und die Hauptoberfläche des zweiten Substrates 24 wird mit der oberen Oberfläche der Isolierschicht 20 durch eine Bon­ dingschicht (Befestigungsschicht) 22 verbunden. Die Bondingschicht 22 ist z. B. ein organischer Klebstoff mit einem thermischen Aus­ dehnungs-Koeffizienten, der ungefähr dem der Isolierschicht 20 und dem des zweiten Substrates 24 entspricht. Dann werden, wie in Fig. 17 zu sehen ist, das Halbleitersubstrat 1 und die dielektrische Schicht 2 durch Naßätzen entfernt, wodurch die Oberfläche der Si­ liziumschicht 3 freigelegt wird.

Wie in Fig. 18 gezeigt ist, wird eine dielektrische Schicht 3a auf der Siliziumschicht 3 durch Sputtern, CVD oder ähnliches aus­ gebildet. Dann wird eine Zellplattenelektrode 26 auf der dielektrischen Schicht 2a durch Sputtern, CVD oder ähnliches ausgebildet. Zu dieser Zeit ist es zu bevorzugen, die Zellplattenelektrode 26 bei einer niedrigen Temperatur von weniger als 600°C auszubilden. Durch diese Schritte wird der in Fig. 14 gezeigte DRAM ausgebildet.

Bei diesen Herstellungsschritten wird die dielektrische Schicht 2a nach der Ausbildung der ersten und zweiten Zwischenschicht-Iso­ lierschichten 10 und 13 oder nach der Ausbildung der MOS-Transi­ storen 9a und 9b ausgebildet. Es ist anzunehmen bzw. gewöhnlich, daß die Eigenschaften wie z. B. die dielektrische Konstante der dielektrischen Schicht 2a gestört bzw. verschlechtert werden, wenn diese einer Wärmebehandlung bei einer hohen Temperatur von mehr als ungefähr 600°C ausgesetzt wird. Genauer neigt die Charak­ teristik der dielektrischen Schicht 2a dazu, sich zu verschlech­ tern, wenn eine hohe Temperatur (800°C bis 900°C) an die dielektrische Schicht 2a in einem solchen Fall wie dem Aufschmelzen der ersten und zweiten Zwischenschicht- Isolierschichten 10 und 13 angelegt wird.

Bei dieser Ausführungsform wird die dielektrische Schicht 2a aus­ gebildet, nachdem alle Hochtemperaturverarbeitungsschritte ver­ vollständigt sind, wodurch die Anwendung bzw. das Anlegen einer hohen Temperatur an die dielektrische Schicht 2a vermieden wird. Darum kann die Störung bzw. Verschlechterung der Charakteristik der dielektrischen Schicht 2a effektiv verhindert werden, obwohl die Anzahl der Herstellungsschritte ein wenig größer als bei der ersten Ausführungsform ist. Darum kann ein DRAM mit einer verbes­ serten Leistung erhalten werden.

Ausführungsform 5

Unter Bezug auf die Fig. 19 und 20 wird eine fünfte Ausführungs­ form beschrieben. Fig. 19 ist eine teilweise Schnittansicht, die den DRAM entsprechend der fünften Ausführungsform zeigt. Fig. 20 ist eine teilweise Schnittansicht, die einen kennzeichnenden Her­ stellungsschritt des DRAM entsprechend der fünften Ausführungsform zeigt.

Unter Bezugnahme auf Fig. 19 wird eine Struktur des DRAM entspre­ chend der fünften Ausführungsform beschrieben. Wie in Fig. 19 ge­ zeigt ist, werden eine dielektrische Schicht 60 und eine Zell­ plattenelektrode 62 der Struktur der vierten Ausführungsform hin­ zugefügt. Dieses ermöglicht eine höhere Integration des DRAM als bei der ersten Ausführungsform, wie es bei der dritten Ausfüh­ rungsform gezeigt ist. Die anderen Teile der Struktur sind diesel­ ben wie bei der vierten Ausführungsform.

Wie aus Fig. 20 zu ersehen ist, werden die in der ersten Ausfüh­ rungsform vergleichbaren Schritte zur Ausbildung der Dotierungsbe­ reiche 8a, 8b und 8c durchgeführt. Dann werden die dielektrische Schicht 60 und die Zellplattenelektrode 62 durch dasselbe Verfah­ ren wie bei der dritten Ausführungsform ausgebildet. Nachfolgend werden die der vierten Ausführungsform vergleichbaren Schritte zur Ausbildung des in Fig. 19 gezeigten DRAM ausgeführt.

Ausführungsform 6

Unter Bezugnahme auf die Fig. 21 bis 27 wird eine sechste Ausfüh­ rungsform beschrieben. Fig. 21 ist eine teilweise Schnittansicht des DRAM entsprechend der sechsten Ausführungsform. Die Fig. 22 bis 25 sind teilweise Schnittansichten, die kennzeichnende erste bis vierte Schritte des Herstellens des DRAM entsprechend der sechsten Ausführungsform zeigen. Die Fig. 26 und 27 sind Schnitt­ ansichten, die ein alternatives Beispiel zur Herstellung des DRAM entsprechend der sechsten Ausführungsform zeigen.

Wie in Fig. 21 gezeigt ist, ist bei dieser Ausführungsform eine dielektrische Schicht 2a nur unter den Dotierungsbereichen 8a und 8c auf der Hauptoberfläche des Halbleitersubstrates 1 ausgebildet, in einem Bereich, der nicht diesen Bereichen entspricht, ist eine dielektrische Schicht 2 vorgesehen.

Mit einer solchen Struktur kann die Kapazität des Kondensators im gleichen Ausmaß wie bei der zweiten Ausführungsform gesichert wer­ den, und zur gleichen Zeit wird die parasitäre Kapazität unter dem Kontaktabschnitt zwischen Bitleitung 12 und Dotierungsbereich 8b gegenüber der zweiten Ausführungsform weiter reduziert. Derart kann die höhere Integration des DRAM erleichtert werden und die Betriebsgeschwindigkeit des DRAM kann verbessert werden. Die ande­ ren Teile der Struktur sind dieselben wie bei der ersten und der zweiten Ausführungsform.

Nun wird ein Herstellungsverfahren des DRAM dieser Ausführungsform beschrieben. Zuerst wird, wie in Fig. 22 gezeigt ist, eine dielektrische Schicht 2 auf der gesamten Hauptoberfläche des Halb­ leitersubstrates 1 durch dasselbe Verfahren wie bei der ersten Ausführungsform ausgebildet, durch Mustern der dielektrischen Schicht 2 in eine vorbestimmte Gestalt wird eine Öffnung 70 zum selektiven Freilegen einer Hauptoberfläche des Halbleitersub­ strates 1 ausgebildet.

Wie in Fig. 23 gezeigt ist, wird eine dielektrische Schicht 2a auf der gesamten Hauptoberfläche des Halbleitersubstrates 1 durch daßelbe Verfahren einer zweiten Ausführungsform abgeschieden. Zu dieser Zeit wird durch genaues Einstellen der Dicke der dielektrischen Schicht 2a die Öffnung 70 mit der dielektrischen Schicht 2a gefüllt.

Wie in Fig. 24 gezeigt ist, wird CMP (chemisch-mechanisches Polie­ ren) bei der dielektrischen Schicht 2a angewendet, wodurch die dielektrische Schicht 2a nur in der Öffnung 70 verbleibt.

Wie in Fig. 25 gezeigt ist, wird eine Siliziumschicht 3 auf den dielektrischen Schichten 2 und 2a durch dasselbe Verfahren wie bei der ersten Ausführungsform ausgebildet. Nachfolgend werden die der ersten Ausführungsform vergleichbaren Schritte zur Ausbildung des in Fig. 21 gezeigten DRAM ausgeführt.

Bei dem Herstellungsverfahren des DRAM dieser Ausführungsform ist die Anzahl der Herstellungsschritte größer als bei der ersten und der zweiten Ausführungsform. Jedoch kann, verglichen mit dem her­ kömmlichen Beispiel, das Herstellungsverfahren vereinfacht werden, da der Schritt der Ausbildung des Kontaktabschnittes zum elektri­ schen Verbinden des Speicherknotens mit dem einen Dotierungsbe­ reich 8a, 8c des MOS-Transistors 9a, 9b weggelassen werden kann.

Nun wird unter Bezugnahme auf die Fig. 26 und 27 ein alternatives Beispiel des Herstellungsverfahrens des DRAM entsprechend dieser Ausführungsform beschrieben. Wie in Fig. 26 gezeigt ist, wird eine dielektrische Schicht 2, die in eine vorbestimmte Gestalt gemu­ stert ist, auf der Hauptoberfläche des Halbleitersubstrates durch daßelbe Verfahren wie das oben beschriebene ausgebildet. Dann wird ein Siliziumsubstrat 3a vorbereitet, auf dem eine dielektrische Schicht 2a selektiv ausgebildet ist.

Wie aus Fig. 26 zu ersehen ist, werden die Hauptoberfläche des Halbleitersubstrates 1 und die Hauptoberfläche des Siliziumsub­ strates 3a so übereinandergelegt, daß die dielektrische Schicht 2a zwischen dielektrischen Schichten 2 in Sandwichart angeordnet ist. Dann wird das Siliziumsubstrat 3a an dem Halbleitersubstrat 1 durch eine Wärmebehandlung von ungefähr 1100°C befestigt. Zu die­ sem Zeitpunkt wird die Verarbeitung bei einer hohen Temperatur wie 1100°C bei der momentanen Technik zum Befestigen des Siliziumsub­ strates 3a an dem Halbleitersubstrat 1 benötigt. Darum ist die Verwendung dieses Verfahrens zum Erhalten der Charakteristik der dielektrischen Schicht 2a nicht bevorzugt. Falls jedoch die zum Befestigen des Siliziumsubstrates 3a an dem Halbleitersubstrat 1 benötigte Temperatur in der Zukunft reduziert wird, wird ein sol­ ches Verfahren wirkungsvoll sein.

Wie in Fig. 27 gezeigt ist, wird das Siliziumsubstrat 3a z. B. ei­ nem Ätzen zum Reduzieren der Dicke des Siliziumsubstrates 3a un­ terworfen, wodurch die Siliziumschicht 3 ausgebildet wird. Nach­ folgend werden die der ersten und der zweiten Ausführungsform ver­ gleichbaren Schritte zur Ausbildung des in Fig. 21 gezeigten DRAM ausgeführt,

Ausführungsform 7

Nun wird unter Bezugnahme auf Fig. 28 eine siebte Ausführungsform beschrieben. Fig. 28 ist eine teilweise Schnittansicht, die den DRAM entsprechend der siebten Ausführungsform zeigt.

Wie in Fig. 28 gezeigt ist, sind bei dieser Ausführungsform eine dielektrische Schicht 60 und eine Zellplattenelektrode 62 bei dem in Fig. 21 gezeigten DRAM hinzugefügt. Derart kann wie der dritten Ausführungsform die Integration des DRAM gegenüber der sechsten Ausführungsform weiter erhöht werden.

Bei dem Herstellungsverfahren werden nach der Ausbildung der Dotierungsbereiche 8a, 8b und 8c durch die der sechsten Ausführungsform vergleichbaren Schritte, die Schritte wie bei der dritten Ausführungsform zur Ausbildung der dielektrischen Schicht 60 und der Zellplattenelektrode 62 ausgeführt. Nachfolgend werden die der ersten Ausführungsform vergleichbaren Schritte zur Ausbildung des in Fig. 28 gezeigten DRAM ausgeführt.

Ausführungsform 8

Nun wird unter Bezugnahme auf die Fig. 29 bis 34 eine achte Aus­ führungsform beschrieben. Fig. 29 ist eine teilweise Schnittan­ sicht, die den DRAM der achten Ausführungsform zeigt. Die Fig. 30 bis 34 sind teilweise Schnittansichten, die kennzeichnende erste bis fünfte Schritte zur Herstellung des DRAM dieser Ausführungs­ form zeigen. Unter Bezugnahme auf Fig. 29 wird eine Struktur des DRAM entsprechend der achten Ausführungsform beschrieben. Bei die­ ser Ausführungsform werden, wie aus Fig. 29 zu ersehen ist, eine dielektrische Schicht 2a in dem Speicherzellenfeldabschnitt und eine dielektrische Schicht 2 in dem peripheren Schaltungsabschnitt entsprechend ausgebildet. Mit einer solchen Struktur kann die gewisse (bestimmte) Kapazität des Kondensators in dem Speicherzellenfeldabschnitt leicht gesichert werden, während in dem peripheren Schaltungsabschnitt die parasitäre Kapazität vergli­ chen mit dem Fall, mit dem die dielektrische Schicht 2a unter dem MOS-Transitor 9c ausgebildet ist, reduziert werde. Derart kann die Leistung des DRAM, verglichen mit der zweiten Ausführungsform, weiter erhöht werden.

Unter Bezugnahme auf die Fig. 30 bis 34 wird ein Herstellungsver­ fahren des DRAM dieser Ausführungsform beschrieben. Zuerst wird, wie in Fig. 30 gezeigt ist, eine dielektrische Schicht 2 auf der Hauptoberfläche des Halbleitersubstrates durch dasselbe Verfahren wie bei der ersten Ausführungsform ausgebildet. Dann wird, wie in Fig. 31 gezeigt ist, die dielektrische Schicht 2, die auf dem Speicherzellenfeldabschnitt angeordnet ist, durch Mustern der dielektrischen Schicht 2 in eine vorbestimmte Gestalt entfernt, wodurch die dielektrische Schicht 2 nur in dem peripheren Schal­ tungsabschnitt verbleibt.

Wie in Fig. 32 gezeigt ist, wird eine dielektrische Schicht 2a auf der gesamten Oberfläche des Halbleitersubstrates 1 durch dasselbe Verfahren wie bei der zweiten Ausführungsform ausgebildet. Dann wird wie bei der sechsten Ausführungsform CMP bei der dielektrischen Schicht 2a ausgeführt, um eine dielektrische Schicht 2a auf der in dem Speicherzellenfeldabschnitt angeordneten Hauptoberfläche des Halbleitersubstrates 1 auszubilden, wie in Fig. 33 gezeigt ist. Nachfolgend werden die der ersten Ausfüh­ rungsform vergleichbaren Schritte zur Ausbildung der MOS-Transi­ storen 9a, 9b bzw. 9c ausgeführt, wie in Fig. 34 gezeigt ist. Dann wird der in Fig. 29 gezeigte DRAM durch die der ersten Ausfüh­ rungsform vergleichbaren Schritte vervollständigt. Daher kann auch bei dieser Ausführungsform das Herstellungsverfahren wie bei der sechsten Ausführungsform im Vergleich zu dem herkömmlichen Bei­ spiel einfacher gemacht werden.

Ausführungsform 9

Nun wird unter Bezugnahme auf Fig. 35 bis 37 ein DRAM entsprechend einer neunten Ausführungsform beschrieben. Fig. 35 ist eine teil­ weise Schnittansicht, die den DRAM entsprechend der neunten Aus­ führungsform zeigt.

Die Fig. 36 und 37 sind teilweise Schnittansichten, die den kenn­ zeichnenden ersten und zweiten Schritt zur Herstellung des in Fig. 35 gezeigten DRAM zeigen.

Zuerst wird unter Bezugnahme auf Fig. 35 eine Struktur des DRAM entsprechend der neunten Ausführungsform beschrieben. Bei dem DRAM dieser Ausführungsform ist, wie in Fig. 35 zu sehen ist, eine hoch-dielektrische Schicht 3a mit einer relativ hohen relativen dielektrischen Konstante auf der Oberfläche einer Siliziumschicht 3 in dem Speicherzellenfeldabschnitt ausgebildet, während eine dielektrische Schicht 2 mit einer relativ kleinen relativen dielektrischen Konstante, die z. B. aus einer Siliziumoxidschicht ausgebildet ist, auf der Oberfläche der Halbleiterschicht 3 in dem peripheren Schaltungsabschnitt ausgebildet ist.

Unter der dielektrischen Schicht 2 ist ein Halbleitersubstrat 1 vorgesehen. Die dielektrische Schicht 2a ist ausgebildet, um sich so weit wie die Oberfläche des Halbleitersubstrates 1 zu erstrecken. Eine Zellplattenelektrode 26 ist auf der dielektrischen Schicht 2a ausgebildet. Die anderen Teile der Struktur sind die­ selben wie die des DRAM der in Fig. 2 gezeigten ersten Ausfüh­ rungsform. Mit einer solchen Struktur kann derselbe Effekt wie bei der achten Ausführungsform erhalten werden.

Unter Bezugnahme auf die Fig. 36 und 37 wird ein Herstellungsver­ fahren des DRAM entsprechend der in Fig. 35 gezeigten neunten Aus­ führungsform beschrieben. Wie in Fig. 36 gezeigt ist, wird ein Halbleitersubstrat 1 mit der SOI-Struktur durch die der ersten Ausführungsform vergleichbaren Schritte ausgebildet. Durch Ausfüh­ ren derselben Schritte wie bei der ersten Ausführungsform wird eine Verbindungsschicht 14 auf dem Halbleitersubstrat 1 mit der SOI-Struktur ausgebildet. Dann werden das Halbleitersubstrat 1 und die dielektrische Schicht 2, die unter dem Speicherzellenfeldab­ schnitt angeordnet sind, durch Naßätzen entfernt.

Wie in Fig. 37 gezeigt ist, wird eine dielektrische Schicht 2a auf der Oberfläche der Siliziumschicht 3 innerhalb des Speicher­ zellenfeldabschnittes und auf der Oberfläche des Halbleitersub­ strates 1 durch Sputtern, CVD oder ähnliches ausgebildet. Dann wird eine Zellplattenelektrode 26 auf der dielektrischen Schicht 2a durch dasselbe Verfahren wie bei der vierten Ausführungsform ausgebildet. Derart wird der in Fig. 35 gezeigte DRAM vervollstän­ digt.

Wie oben beschrieben ist, kann durch Ausbilden der dielektrischen Schicht 2a nach der Ausbildung der ersten und zweiten Zwischen­ schicht-Isolierschichten 10 und 13 die Störung der Charakteristik der dielektrischen Schicht 2a wie bei der vierten Ausführungsform verhindert werden. Außerdem ist es, da das Halbleitersubstrat 1 und die dielektrische Schicht 2 teilweise entfernt werden, nicht notwendig, den DRAM wie bei der vierten Ausführungsform wieder mit dem zweiten Substrat zu verbinden. Derart kann das Herstellungs­ verfahren einfacher als bei der vierten Ausführungsform gemacht werden.

Ausführungsform 10

Nun wird unter Bezugnahme auf die Fig. 38 bis 40 eine zehnte Aus­ führungsform beschrieben. Fig. 38 ist eine teilweise Schnittan­ sicht, die den DRAM entsprechend der zehnten Ausführungsform zeigt. Die Fig. 39 und 40 sind teilweise Schnittansichten, die Kennzeichen der ersten und zweiten Schritte für des Herstellung des in Fig. 38 gezeigten DRAM zeigen.

Wie in Fig. 38 gezeigt ist, ist bei dieser Ausführungsform ein Durchgangsloch 50 vorgesehen, das das Halbleitersubstrat 1 und die dielektrische Schicht 2, die die relativ kleine relative dielektrische Konstante aufweist und als eine Isolierschicht für die SOI-Struktur dient und auf der Hauptoberfläche des Halbleitersubstrates 1 ausgebildet ist, durchdringt. Eine dielektrische Schicht 3a ist in dem Durchgangsloch 50 und über der Bodenoberfläche des Halbleitersubstrates 1 ausgebildet. Eine Zellplattenelektrode 26 ist auf der dielektrischen Schicht 2a ausgebildet. Die anderen Teile der Struktur des DRAM sind dieselben wie bei der ersten Ausführungsform.

Bei dieser Ausführungsform wird der Kondensator durch einen Dotie­ rungsbereich 8a, 8c des MOS-Transistors 9a, 9b, die dielektrische Schicht 2a und die Zellplattenelektrode 26 gebildet. Außerdem ist die dielektrische Schicht 2 mit der relativ kleinen relativen dielektrischen Konstante unter dem Kontaktabschnitt zwischen dem Dotierungsbereich 8b des MOS-Transistors 9a, 9b und der Bitleitung 12 ausgebildet. Darum kann die Leistung des DRAM wie bei der sech­ sten Ausführungsform verbessert werden. Außerdem kann die Höhe der Vorrichtung wie bei den oben beschriebenen entsprechenden Ausfüh­ rungsformen reduziert werden.

Nun wird unter Bezugnahme auf die Fig. 39 und 40 ein Herstellungs­ verfahren des DRAM der zehnten Ausführungsform, die in Fig. 38 ge­ zeigt ist, beschrieben. Dieselben Schritte wie bei dem DRAM der ersten Ausführungsform werden bis zur Ausbildung der Verbindungs­ schicht 14 ausgeführt. Durch Ätzen des Halbleitersubstrates 1 und der dielektrischen Schicht 2 wird ein Durchgangsloch 50, das durch das Halbleitersubstrat 1 und die dielektrische Schicht 2 dringt, unter den Dotierungsbereich 8a und 8c ausgebildet, um so die Oberfläche der Dotierungsbereiche 8a und 8c freizulegen.

Wie in Fig. 40 gezeigt ist, wird eine dielektrische Schicht 2a in dem Durchgangsloch 50 und auf der Bodenoberfläche des Halbleiter­ substrates 1 ausgebildet. Eine Zellplatte 26 wird auf der dielektrischen Schicht 2a ausgebildet.

Bei dem Herstellungsverfahren des DRAM dieser Ausführungsform kann die dielektrische Schicht 2a nach der Ausbildung der ersten und zweiten Zwischenschicht-Isolierschichten 10 und 13 ausgebildet werden, wodurch eine Störung der Eigenschaft der dielektrischen Schicht 2a verhindert werden kann. Außerdem wird die Ausbildung der Dotierungsbereiche 8a und 8c der MOS-Transistoren 9a und 9b in demselben Schritt wie die Ausbildung der Speicherknoten des Kon­ densators ausgeführt, wodurch das Herstellungsverfahren einfacher als bei dem herkömmlichen Beispiel gemacht werden kann.

Ausführungsform 11

Unter Bezugnahme auf Fig. 41 wird eine elfte Ausführungsform be­ schreiben. Fig. 41 ist eine teilweise Schnittansicht, die einen DRAM entsprechend der elften Ausführungsform zeigt. Wie in Fig. 41 gezeigt ist, sind bei dieser Ausführungsform eine dielektrische Schicht 60 und eine Zellplattenelektrode 62 dem in Fig. 38 gezeig­ ten DRAM wie bei der siebten Ausführungsform hinzugefügt. Derart kann wie bei der siebten Ausführungsform der DRAM verglichen mit der zehnten Ausführungsform höher integriert werden.

Ausführungsform 12

Nun wird unter Bezugnahme auf die Fig. 42 bis 44 eine zwölfte Aus­ führungsform beschrieben. Fig. 42 ist eine teilweise Schnittan­ sicht, die den DRAM der zwölften Ausführungsform zeigt. Fig. 43 ist eine teilweise Schnittansicht, die den DRAM in einem alterna­ tiven Beispiel dieser Ausführungsform zeigt. Fig. 44 ist ein Graph, der eine Beziehung zwischen dem Schichtwiderstand und der Dotierungskonzentration zeigt, wenn Dotierungsbereiche in einkri­ stallinem Silizium und polykristallinem Silizium ausgebildet sind.

Wie in Fig. 42 gezeigt ist, wird eine vorbestimmte Menge von n-Typ Dotierstoff in das Halbleitersubstrat 1 eingebracht. Ein n-Typ Do­ tierungsbereich 80 mit einer hohen Konzentration ist auf der Ober­ fläche des Halbleitersubstrates ausgebildet, auf der eine dielektrische Schicht 2 ausgebildet ist. In anderen Worten ist der n-Typ Dotierungsbereich 80 mit einer hohen Konzentration in einer den Dotierungsbereich 8a und 8b gegenüberliegenden Position ausgebildet. Derart kann die Kapazität des Kondensators verglichen mit der ersten Ausführungsform erhöht werden. Die anderen Teile der Struktur sind dieselben wie bei der ersten Ausführungsform.

Die Konzentration des in dem Dotierungsbereich 80 enthaltenen n- Typ Dotierstoffes ist bevorzugterweise größer als die des in den Dotierungsbereichen 8a, 8b und 8c enthaltenen n-Typ Dotierstoffes. Genauer ist die Konzentration des in dem Dotierungsbereich 80 ent­ haltenen n-Typ Dotierstoffes größer als ungefähr 1×10²⁰cm^-3. Der in das Halbleitersubstrat 1 und den Dotierungsbereich 80 einge­ brachte Dotierstoff ist von dem n-Typ, da der in den Dotierungsbe­ reichen 8a, 8b und 8c enthaltene Dotierstoff ein n-Typ Dotierstoff ist. Darum ist es, falls der in den Dotierungsbereichen 8a, 8b und 8c enthaltene Dotierstoff ein p-Typ Dotierstoff ist, zu bevorzu­ gen, p-Typ Dotierstoff in das Halbleitersubstrat 1 und den Dotie­ rungsbereich 80 einzubringen. Außerdem ist das Halbleitersubstrat 1 bevorzugterweise ein einkristallines Siliziumsubstrat, wodurch der Schichtwiderstand des Dotierungsbereiches 80 auf ungefähr der Hälfte des Schichtwiderstandes für den Fall, indem der Dotierungs­ bereich 80 in polykristallinem Silizium ausgebildet ist, gedrückt werden kann.

Unter Bezugnahme auf Fig. 43 wird ein alternatives Beispiel dieser Ausführungsform beschrieben. Wie in Fig. 43 gezeigt ist, ist der Dotierungsbereich 80 selektiv in einem Bereich ausgebildet, der direkt unter den Dotierungsbereichen 8a und 8c in der Oberfläche des Halbleitersubstrates 1 angeordnet ist, wodurch im wesentlichen derselbe Effekt wie dem in Fig. 42 gezeigten Fall erhalten werden kann.

Bezüglich der Ausbildung des Dotierungsbereiches 80 ist zu sagen, daß er durch Einbringen eines vorbestimmten Dotierstoffes in die Hauptoberfläche des Halbleitersubstrates 1 durch z. B. Ionenim­ plantation von der Ausbildung der dielektrischen Schicht 2 ausge­ bildet werden kann. Außerdem kann der Dotierungsbereich 80 auch in anderen Ausführungsformen der Erfindung ausgebildet sein.

Ausführungsform 13

Unter Bezugnahme auf die Fig. 45 bis 49 wird eine dreizehnte Aus­ führungsform beschrieben. Fig. 45 ist eine teilweise Schnittan­ sicht, die den DRAM entsprechend der dreizehnten Ausführungsform zeigt, die Fig. 46 bis 49 sind teilweise Schnittansichten, die Kennzeichen der ersten bis vierten Schritte zur Herstellung des in Fig. 45 gezeigten DRAM zeigen.

Wie Fig. 45 zeigt, ist anders als bei den entsprechenden obigen Ausführungsformen die Siliziumschicht 3 bei dieser Ausführungsform in Inselgestalt gemustert. Außerdem ist keine Feldoxidschicht 4 ausgebildet. Eine dielektrische Schicht 81 ist zum Bedecken der oberen seitlichen Oberflächen der Dotierungsbereiche 8a und 8c ausgebildet. Eine Zellplattenelektrode 82 ist zum Bedecken der dielektrischen Schicht 81 ausgebildet. Durch derartiges Ausbilden der dielektrischen Schicht 81 zum Bedecken der Seitenoberflächen der Dotierungsbereiche 8a und 8c kann die Kapazität des Kondensa­ tors weiter erhöht werden. Die anderen Teile der Struktur sind im wesentlichen dieselben wie bei der in Fig. 1 gezeigten ersten Aus­ führungsform.

Unter Bezugnahme auf Fig. 46 bis 49 wird ein Herstellungsverfahren des DRAM entsprechend dieser Ausführungsform beschrieben. Zuerst werden, wie in Fig. 46 zu sehen ist, dieselben Schritte wie bei der ersten Ausführungsform zur Ausbildung einer Siliziumschicht 3 mit einer Dicke von ungefähr 100 nm bis ungefähr 200 nm ausgeführt, und in die Siliziumschicht 3 wird in eine vorbestimmte Gestalt durch Photolithographie und Ätzen gemustert. Genauer wird die Si­ liziumschicht 3 in eine Inselgestalt gemustert.

Wie in Fig. 47 gezeigt ist, wird eine Gateisolierschicht 5 durch thermische Oxidation, CVD oder ähnliches ausgebildet. Dann wird eine polykristalline Siliziumschicht 6 mit einer Dicke t1 von un­ gefähr 200 nm auf der Gateisolierschicht 5 durch z. B. CVD ausge­ bildet. Eine Siliziumoxidschicht 7a mit einer Dicke t2 von unge­ fähr 200 nm bis ungefähr 300 nm wird auf der polykristallinen Sili­ ziumschicht 6 ausgebildet. Dann wird eine Gateelektrode 6 durch Mustern dieser Siliziumoxidschicht 7a und der polykristallinen Si­ liziumschicht 6 in eine vorbestimmte Gestalt ausgebildet. Unter Verwendung der Gateelektrode 6 als Maske wird n-Typ Dotierstoff in die Siliziumschicht implantiert, wodurch ein n-Typ Dotierungsbe­ reich 8a′, 8b′ und 8c′ entsprechend ausgebildet werden.

Wie in Fig. 48 gezeigt ist, wird eine Siliziumoxidschicht mit ei­ ner Dicke von ungefähr 100 nm zum Bedecken der Siliziumschicht 3 und der Gateelektrode 6 durch CVD oder ähnliches ausgebildet. Dann wird die Siliziumoxidschicht einem anisotropen Ätzen zur Ausbil­ dung einer Siliziumoxidschicht 7, die die Gateelektrode 6 bedeckt, unterworfen. Zu dieser Zeit weist die Siliziumschicht 3 eine Dicke t4 von ungefähr 100 nm bis ungefähr 200 nm auf, was kleiner als die Dicke t3 der Siliziumoxidschicht 7 von ungefähr 400 nm bis ungefähr 500 nm ist. Das erlaubt die Entfernung der Siliziumoxidschicht durch Ätzen, so daß keine Siliziumoxidschicht auf der Seitenwand der Siliziumschicht 3 verbleibt. Dann wird unter Verwendung der Siliziumoxidschicht 7 als Maske n-Typ Dotierstoff in die Silizium­ schicht 3 implantiert, wodurch n⁺-Typ-Dotierungsbereich 8a, 8b und 8c entsprechend ausgebildet werden.

Wie in Fig. 49 gezeigt ist, werden eine dielektrische Schicht 81 und eine Zellplattenelektrode 82 entsprechend durch CVD oder Sput­ tern ausgebildet. Dann werden die dielektrische Schicht 81 und die Zellplattenelektrode 82 in eine vorbestimmte Gestalt gemustert. Nachfolgend werden die der ersten Ausführungsform vergleichbaren Schritte zur Ausbildung des in Fig. 45 gezeigten DRAM ausgeführt.

Bei den oben derart beschriebenen Ausführungsformen können die kennzeichnenden Abschnitte der entsprechenden Ausführungsformen auf die anderen Ausführungsformen angewendet werden.

Wie oben beschrieben worden ist, kann bei einer Halbleiterspei­ chervorrichtung mit einer SOI-Struktur entsprechend den Ausfüh­ rungsformen mindestens eine Komponente des MOS-Transistors und ei­ nes Kondensators, die eine Speicherzelle bilden, bei der Halblei­ terspeichervorrichtung geteilt werden, d. h. von dem MOS-Transi­ stor und dem Kondensator gemeinsam genutzt werden. Darum kann die Höhe der Halbleiterspeichervorrichtung reduziert werden und die Leistung der Halbleiterspeichervorrichtung kann verbessert werden. Darüberhinaus kann die Struktur der Halbleiterspeichervorrichtung vereinfacht werden, so daß der vereinfachte Herstellungsprozeß er­ reicht und eine hohe Integration der Halbleiterspeichervorrichtung ermöglicht wird.

Derart wird bei der Halbleitespeichervorrichtung mit der SOI- Struktur entsprechend den Ausführungsformen der vorliegenden Er­ findung eine solche Struktur erreicht, die eine hohe Leistung er­ möglicht und bei der eine hohe Integration leicht erreicht werden kann.

Claims (17)

1. Halbleiterspeichervorrichtung mit einer SOI-Struktur mit
einer dielektrischen Schicht (2) mit einer ersten und einer zwei­ ten Oberfläche, die einander gegenüberliegen,
einer Halbleiterschicht (3), die auf der ersten Oberfläche der dielektrischen Schicht (2) ausgebildet ist,
einer leitenden Schicht (1), die auf der zweiten Oberfläche der dielektrischen Schicht (2) ausgebildet ist,
einem ersten und einem zweiten Dotierungsbereich (8a, 8b), die zum Definieren eines Kanalbereiches in der Halbleiterschicht (3) aus­ gebildet sind, und
einer Gateelektrode (6), die auf dem Kanalbereich mit einer dazwi­ schen angeordneten Isolierschicht (5) ausgebildet ist,
wobei ein Kondensator (15) durch den ersten Dotierungsbereich (8a), die dielektrische Schicht (2), die dem ersten Dotierungsbe­ reich (8a) gegenüberliegt, und die leitende Schicht (1) gebildet ist.

2. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekenn­ zeichnet, daß die dielektrische Schicht (2) aus einem hoch-dielektrischen Material ausgebildet ist.

3. Halbleiterspeichervorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die leitende Schicht (1) ein Halbleitersubstrat (1) ist.

4. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die leitende Schicht (1) aus einkristallinem Silizium ausge­ bildet ist, daß Dotierstoff eines ersten Leitungstyps mit einer ersten Konzentration in die leitende Schicht (1) eingebracht ist, und daß ein dritter Dotierungsbereich (80), der Dotierstoff des ersten Leitungstyps mit einer zweiten Konzentration, die höher als die erste Konzentration ist, enthält, in einem Bereich ausgebildet ist, der direkt unter dem ersten Dotierungsbereich (8a) in der Oberfläche der leitenden Schicht (1), die die dielektrische Schicht (2) berührt, ausgebildet ist.

5. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet,
daß die dielektrische Schicht (2) einen ersten dielektrischen Abschnitt (2a) mit einer ersten relativ dielektrischen Konstante und einen zweiten dielektrischen Abschnitt mit einer zweiten re­ lativen dielektrischen Konstante, die kleiner als die erste rela­ tive dielektrische Konstante ist, aufweist, und
daß der erste Dotierungsbereich (8a) auf dem ersten dielektrischen Abschnitt (2a) angeordnet ist und der zweite Dotierungsbereich (8b) auf dem zweiten dielektrischen Abschnitt angeordnet ist.

6. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 5, gekennzeichnet durch
eine Zwischenschicht-Isolierschicht (10), die ein Kontaktloch über dem zweiten Dotierungsbereich (8b) aufweist und die Halbleiter­ schicht (3) und die Gatelektrode (6) bedeckt, und
eine Bitleitung (12), die auf der Zwischenschicht-Isolierschicht (10) und in dem Kontaktloch (11) ausgebildet und elektrisch mit dem zweiten Dotierungsbereich (8b) verbunden ist.

7. Halbleiterspeichervorrichtung mit einer SOI-Struktur, die
einen Speicherzellenfeldabschnitt, in dem eine Speicherzelle aus­ gebildet ist, und einen peripheren Schaltungsabschnitt, in dem eine periphere Schaltung ausgebildet ist, aufweist, mit
einer dielektrischen Schicht (2, 2a), die eine erste und eine zweite Oberfläche, die einander gegenüberliegen, aufweist und sich von innerhalb des Speicherzellenfeldabschnittes in den peripheren Schaltungsabschnitt erstreckt,
eine Halbleiterschicht (3), die auf der ersten Oberfläche der dielektrischen Schicht (2, 2a) ausgebildet ist, so daß sie sich von innerhalb des Speicherzellenfeldabschnittes in den peripheren Schaltungsabschnitt erstreckt,
ein Paar von ersten Dotierungsbereichen (8a, 8b), die voneinander getrennt in der Halbleiterschicht (3), die innerhalb des Speicher­ zellenfeldabschnittes angeordnet ist, ausgebildet sind, so daß sie einen ersten Kanalbereich definieren,
einer ersten Gateelektrode (6), die auf dem ersten Kanalbereich mit einer dazwischen angeordneten ersten Isolierschicht (5) ausge­ bildet ist,
einem Paar von zweiten Dotierungsbereichen (8, 8), die getrennt voneinander in der Halbleiterschicht (3), die innerhalb des peri­ pheren Schaltungsabschnittes angeordnet ist, ausgebildet sind, so daß sie einen zweiten Kanalbereich definieren,
einer zweiten Gateelektrode (6), die auf dem zweiten Kanalbereich mit einer dazwischen angeordneten zweiten Isolierschicht (5) aus­ gebildet ist, und
einer leitenden Schicht (1), die auf der zweiten Oberfläche der dielektrischen Schicht (2, 2a) ausgebildet ist,
wobei die dielektrische Schicht (2, 2a) durch einen ersten dielektrischen Abschnitt (2a) mit einer ersten relativen dielektrischen Konstante innerhalb des Speicherzellenfeldabschnittes und durch einen zweiten dielektrischen Abschnitt (2) mit einer zweiten relativen dielektrischen Konstante, die kleiner als die erste dielektrische Konstante ist, innerhalb des peripheren Schaltungsabschnittes gebildet ist.

8. Halbleiterspeichervorrichtung mit einer SOI-Struktur mit
einer ersten dielektrischen Schicht (2) mit einer ersten und einer zweiten Oberfläche, die einander gegenüberliegen,
einer Halbleiterschicht (3), die auf der ersten Oberfläche der dielektrischen Schicht (2) ausgebildet ist,
einer ersten leitenden Schicht (1), die auf der zweiten Oberfläche der dielektrischen Schicht (2) ausgebildet ist,
einem ersten und einem zweiten Dotierungsbereich (8a, 8b), die in der Halbleiterschicht (3) ausgebildet sind, so daß sie einen Ka­ nalbereich definieren,
einer Gateelektrode (6), die auf dem Kanalbereich mit einer dazwi­ schen angeordneten Isolierschicht (5) ausgebildet ist,
einer zweiten dielektrischen Schicht (60), die auf der Oberfläche des ersten Dotierungsbereiches (8a) ausgebildet ist, und
einer zweiten leitenden Schicht (62), die auf der zweiten dielektrischen Schicht (60) ausgebildet ist,
wobei ein erster Kondensator durch den ersten Dotierungsbereich (8a), die erste dielektrische Schicht (2), die dem ersten Dotie­ rungsbereich (8a) gegenüberliegt, und die erste leitende Schicht (1) gebildet ist, und
ein zweiter Kondensator durch den ersten Dotierungsbereich (8a), die zweite dielektrische Schicht (60), die dem ersten Dotierungs­ bereich (8a) gegenüberliegt, und die zweite leitende Schicht (62) gebildet ist.

9. Halbleiterspeichervorrichtung nach Anspruch 8, dadurch gekenn­ zeichnet, daß die zweite dielektrische Schicht (60) sich auf dem ersten Do­ tierungsbereich (8a) bis zu der seitlichen Oberfläche des ersten Dotierungsbereiches erstreckt.

10. Verfahren zur Herstellung einer Halbleiterspeichervorrichtung mit einer SOI-Struktur mit den Schritten:
Ausbilden einer dielektrischen Schicht (2) auf einer Hauptober­ fläche eines leitenden Substrates,
Ausbilden einer Halbleiterschicht (3) auf der dielektrischen Schicht (2),
Ausbilden einer Gateelektrode (6) auf der Halbleiterschicht (3) mit einer dazwischen angeordneten Isolierschicht, und
Ausbilden eines Paares von Dotierungsbereichen (8a, 8b) in der Halbleiterschicht (3) durch Einbringen von Dotierstoff in die Halbleiterschicht (3) unter Verwendung der Gateelektrode als Maske, so daß einer der Dotierungsbereiche (8a, 8b) dem leitenden Substrat (1) mit der dazwischen angeordneten dielektrischen Schicht (2) gegenüberliegt.

11. Verfahren nach Anspruch 10, dadurch gekennzeichnet, daß die dielektrische Schicht (2) aus einem hoch-dielektrischen Material ausgebildet wird, und
daß der Schritt der Ausbildung der dielektrischen Schicht (2) die Ausbildung der dielektrischen Schicht (2), die aus dem hoch­ dielektrischen Material ausgebildet wird, auf der Hauptoberfläche des leitenden Substrates (1) umfaßt.

12. Verfahren nach Anspruch 10 oder 11, gekennzeichnet durch die Schritte:
Ausbilden einer Zwischenschicht-Isolierschicht (10) zum Bedecken der Gateelektrode (6) und der Halbleiterschicht (3),
Ausbilden eines Kontaktloches (11) in der Zwischenschicht-Isolier­ schicht (10) zum Freilegen einer Oberfläche des anderen Dotie­ rungsbereiches (8b), und
Ausbilden einer Bitleitung (12) in dem Kontaktloch (11) und auf der Zwischenschicht-Isolierschicht (10).

13. Verfahren zur Herstellung einer Halbleiterspeichervorrichtung mit einer SOI-Struktur mit den Schritten:
Ausbilden einer dielektrischen Schicht (2, 2a) inklusive eines ersten dielektrischen Abschnittes (2) mit einer ersten relativen dielektrischen Konstante und eines zweiten dielektrischen Ab­ schnittes (2a) mit einer zweiten dielektrischen Konstante, die größer als die erste relative dielektrische Konstante ist, auf einer Hauptoberfläche eines leitenden Substrates (1),
Ausbilden einer Halbleiterschicht (3) auf der dielektrischen Schicht (2, 2a),
Ausbilden einer Gateelektrode (6) auf der Halbleiterschicht (3) mit einer dazwischen angeordneten Isolierschicht (5) und
Ausbilden eines ersten und eines zweiten Dotierungsbereiches (8a, 8b) durch Einbringen von Dotierstoff in die Halbleiterschicht (3) unter Verwendung der Gateelektrode (6) als Maske.

14. Verfahren zur Herstellung einer Halbleiterspeichervorrichtung nach Anspruch 13, dadurch gekennzeichnet, daß der Schritt der Ausbildung der dielektrischen Schicht (2, 2a) die Schritte des
Ausbildens der ersten dielektrischen Schicht (2) mit der ersten dielektrischen Konstante auf der gesamten Hauptoberfläche des leitenden Substrates (1)
des selektiven Ausbildens des ersten dielektrischen Abschnittes (2) auf der Hauptoberfläche des leitenden Substrates (1) durch Mustern der ersten dielektrischen Schicht (2),
des Ausbildens der zweiten dielektrischen Schicht (2a) mit der zweiten relativen dielektrischen Konstante auf der gesamten Hauptoberfläche des leitenden Substrates (1), so daß der erste dielektrische Abschnitt (2) bedeckt ist, und
des Ausbildens des zweiten dielektrischen Abschnittes (2a) auf der Hauptoberfläche des leitenden Substrates (1), die zwischen den ersten dielektrischen Abschnitten (2) angeordnet ist, durch Aus­ führen von chemisch-mechanischem Polieren (CMP) bei der zweiten dielektrischen Schicht (2a) aufweist.

15. Verfahren zur Herstellung von Halbleiterspeichervorrichtung mit einer SOI-Struktur mit den Schritten:
Ausbilden einer Halbleiterschicht (3) auf einer Hauptoberfläche eines leitenden Substrates (1),
Ausbilden einer Gateelektrode (6) auf der Halbleiterschicht (3) mit einer dazwischen angeordneten Isolierschicht (5),
Ausbilden eines ersten und eines zweiten Dotierungsbereiches (8a, 8b) in der Halbleiterschicht (3) durch Einbringen von Dotierstoff in die Halbleiterschicht (3) unter Verwendung der Gateelektrode (6) als Maske,
Ausbilden einer Isolierschicht (13) auf der Gateelektrode (6) und der Halbleiterschicht (3),
teilweises Entfernen des leitenden Substrates (1) zum Freilegen einer Oberfläche des ersten Dotierungsbereiches (8a),
Ausbilden einer dielektrischen Schicht (2a), die aus einem hoch­ dielektrischen Material ausgebildet ist, auf der Oberfläche des freigelegten ersten Dotierungsbereiches (8a), und
Ausbilden einer leitenden Schicht (26), so daß sie dem ersten Do­ tierungsbereich mit der dazwischen angeordneten dielektrischen Schicht (2a) gegenüberliegt.

16. Verfahren zur Herstellung einer Halbleiterspeichervorrichtung mit einer SOI-Struktur mit den Schritten:
Ausbilden einer Halbleiterschicht (3) auf einer Hauptoberfläche eines ersten Substrates (1),
Ausbilden einer Gateelektrode (6) auf der Halbleiterschicht (3) mit einer dazwischen angeordneten Isolierschicht (5),
Ausbilden eines ersten und eines zweiten Dotierungsbereiches (8a, 8b) in der Halbleiterschicht (3) durch Einbringen von Dotierstoff in die Halbleiterschicht (3) unter Verwendung der Gateelektrode (6) als Maske,
Ausbilden einer Isolierschicht (20) auf der Gateelektrode (6) und der Halbleiterschicht (3),
Befestigen eines zweiten Substrates (24) auf der Isolierschicht (20),

Freilegen einer Oberfläche des ersten Dotierungsbereiches (8a) durch Entfernen des ersten Substrates (1),
Ausbilden einer dielektrischen Schicht (2a), die aus einem hoch­ dielektrischen Material ausgebildet wird, auf der Oberfläche des freigelegten ersten Dotierungsbereiches (8a), und
Ausbilden einer leitenden Schicht (26), so daß sie der Oberfläche des ersten Dotierungsbereiches (8a) mit der dazwischen angeordneten dielektrischen Schicht (2a) gegenüberliegt.