DE3588238T2

DE3588238T2 - Verfahren zur Herstellung einer kapazitiven Kupplungsvorrichtung, insbesondere für einen EEPROM

Info

Publication number: DE3588238T2
Application number: DE3588238T
Authority: DE
Inventors: Thomas Chang; Satyen Yorktown Heig Mukherjee
Original assignee: Rohm Corp
Current assignee: Advanced Micro Devices Inc
Priority date: 1984-11-21
Filing date: 1985-11-05
Publication date: 2003-02-06
Anticipated expiration: 2005-11-06
Also published as: JPH0682841B2; EP0182198B1; EP0182198A3; US4868619A; ATE217732T1; ATE104473T1; JPS61127179A; US4698787A; EP0550404B1; JP2872924B2; DE3588238D1; EP0182198A2; CA1236919A; EP0550404A1; JP2631186B2; DE3587799D1; JPH0629553A; DE3587799T2; JPH07176637A

Description

Die vorliegende Erfindung ist auf ein Verfahren zur Herstellung einer kapazitiven Kopplungsvorrichtung ausgerichtet, wie sie im Oberbegriff des Anspruchs 1 ausgeführt ist, insbesondere in einer elektrisch programmierbaren und löschbaren Speichervorrichtung. Eine solche Speichervorrichtung wird allgemein als elektrisch löschbarer, programmierbarer Nur-Lese-Speicher (EEPROM) bezeichnet.
Ein EEPROM ist eine Art von Transistor, der ein schwimmendes Gate, auch als Floating-Gate bezeichnet, aufweist, das von dem Steuergate durch eine isolierende Schicht, typischerweise Siliciumdioxid, getrennt ist. Das Wirkungsprinzip der EEPROM-Vorrichtung besteht darin, dass Elektronen als Ladung in kapazitiver Weise auf dem Floating- Gate gespeichert werden. Somit ist die zwischenliegende dielektrische Schicht zwischen dem Floating-Gate und dem Steuergate wichtig. Die vorliegende Erfindung zielt darauf ab, diese zwischenliegende dielektrische Schicht zu verbessern.
Bei einem bekannten Verfahren der Herstellung einer dielektrischen Ta&sub2;O&sub5;-Schicht auf Si (Journal of the Electrochemical Society, Bd. 131, Nr. 10, Oktober 1984, S. 2457-2459) bildet sich sehr schnell nach dem Ätzen während der Aussetzung gegenüber Luft vor dem Sputtern mit Ta&sub2;O&sub5; wieder eine SiO&sub2;-Schicht, wodurch man eine dielektrische SiO&sub2;/Ta&sub2;O&sub5;-Schicht erhält. Die Dicke der an Luft oxidierten Schicht wird auf 1 nm geschätzt, die Verminderung der Dielektrizitätskonstante ergibt jedoch berechnete Dicken von 2,65 bis 3,92 nm.
Nach dem Stand der Technik (man vergleiche beispielsweise US-A-4,203,158 und W. S. Johnson et al. "ISCCC Digest of Technical Papers", S. 152 bis 153, Februar 1980) wird das Floating-Gate mit SiH&sub4; als Reaktionsgas0, in einer Unterdruckkammer für chemische Gasphasenabscheidung ausgebildet und dann in einem separaten Dotierzyklus mit POCl&sub3; dotiert.
Danach wird auf der dotierten polykristallinen Schicht aus Silicium eine Schicht aus Siliciumdioxid abgeschieden oder thermisch wachsen gelassen. Die Schicht aus Siliciumdioxid ist typischerweise etwa 75 nm (750 Å) dick. Im Allgemeinen ist eine hohe Oxidationstemperatur (höher als 1050ºC) und eine stärkere Phosphordotierung nötig, um eine bessere Qualität und Durchbruchsfähigkeit des Zwischen- Dielektrikums zu erhalten. Die Oxidation bei hoher Temperatur auf stark dotiertem Polysilicium bringt jedoch einige Nachteile mit sich, beispielsweise:
(1) Ausgasung während der Oxidation des Zwischen- Dielektrikums, was eine Autodotierung auf dem Wafer bewirkt;
und
(2) Oxidationsverstärkte Diffusion von Phosphor aus dem Floating-Gate zu dem Tunneloxid, wodurch Einfangzentren in dem Oxid gebildet werden.
Der Elektroneneinfang lässt das Schwellwertfenster der EEPROM-Zelle bei 10&sup4; Zyklen schrumpfen (siehe R. B. Marcus et al. "J. Electrochem. Soc.", S. 1282, Juni 1982; K. Saraswat et al. "Computer-Aided Design of Integrated Circuit Fabrication Process for VLSI Device", S. 244-290, Juli 1981). Somit zeigen derzeitige Vorrichtungen eine geringe Zyklusbeständigkeit für Programmierungs- und Löschvorgänge.
Schließlich wird auf der Oberseite der isolierenden Schicht aus SiO&sub2; die zweite Schicht aus dotiertem polykristallinem Silicium ausgebildet.
Da die isolierende Schicht aus Siliciumdioxid größenordnungsmäßig 75 nm (750 Å) beträgt, ist die typische Schreib- oder Löschspannung, d. h. die Spannung, die benötigt wird, um Ladung auf dem Floating-Gate zu platzieren oder Ladung von diesem zu entfernen, hoch, d. h. höher als 20 V. Damit, wiederum, sind der Dicke des Gateoxids, der Sperrschichttiefe sowie der Chipgröße Schrumpfungsgrenzen gesetzt.
Siliciumnitrid (Si&sub3;N&sub4;) wird auch als eine isolierende Schicht eines zweifachen Dielektrikums (thermisches Oxid mit Siliciumnitrid auf diesem) zwischen dem Floating-Gate und dem Steuergateanschluss verwendet. Siliciumnitrid besitzt die Eigenschaft, dass es dichter als Siliciumdioxid ist und daher eine höhere kapazitive Kopplung zwischen dem Floating-Gate und dem Steuergate ermöglicht. Ein typisches zweifaches Dielektrikum zwischen dem Floating-Gate und dem Steuergate ist aus 50 nm (500 Å) Oxid und 40 nm (400 Å) Nitrid zusammengesetzt. Selbst bei Verwendung von Siliciumnitrid als der isolierenden Schicht ist die Schreib- und Löschspannung jedoch immer noch relativ hoch, größer als 18 V. Hohe Lösch- und Programmierspannungen für herkömmliche EEPROM- Vorrichtungen sind von höchstem Belag. Eine solche Anforderung hat zu der Notwendigkeit einer separaten Versorgung für hohe Spannung beim Betrieb der Vorrichtungen oder zur Verwendung spezieller Spannungsvervielfachungsschaltungen in der Vorrichtung geführt, um die Versorgungsspannung auf die erforderlichen Programmier- und Löschpegel zu verstärken.
Ein zusätzlicher Nachteil besteht, darin, dass derzeitige EEPROM-Strukturen, wenn sie in einer Speichermatrix verwendet werden, zusätzliche Steuerschaltung erfordern, um einzelne Speicherzellen voneinander zu isolieren. Dies erhöht die Geometrie der Vorrichtung. Angesichts der Anforderung eines Steuertransistors für jede EEPROM-Zelle liegt die äquivalente Platzanforderung für eine herkömmliche EEPROM-Zelle beispielsweise bei 165 Quadratmikrometern.
Das durch die Erfindung zu lösende Problem besteht darin, eine kapazitive Kopplungsvorrichtung zwischen einem Steuergate, einem Floating-Gate, einer Source-Elektrode, einem Kanal und einer Drain-Elektrode zu erzeugen, welche sich für die Verwendung in Speichervorrichtungen mit hoher Dichte eignet, bei welchen zusätzliche Steuerschaltungen zur Isolierung einzelner Speicherzellen voneinander nicht notwendig sind.
Diese und andere Probleme früherer EEPROM-Vorrichtungen werden durch die Merkmale der Ansprüche 1 und 13 überwunden. Vorteilhafte Ausführungsformen der Erfindung sind in den abhängigen Ansprüchen aufgezeigt.
Erfindungsgemäß ist festgestellt worden, dass das Wachsen lassen einer Schicht aus Tantalpentoxid auf einer thermischen Oxidschicht durch reaktives Sputtern und unter Verwendung von Argon und Sauerstoff als Sputtergase eine Tantalpentoxidschicht hoher Qualität als zweite Schicht des isolierenden Materials liefert.
Ferner ist festgestellt worden, dass durch Wachsen lassen von Oxynitrid als der ersten Schicht isolierenden Materials bei 850ºC in trockenem Sauerstoff und nachfolgendem Ausheilen des Materials bei 1050ºC in einer Ammoniak/Argon- Umgebung eine Schicht bereitgestellt wird, die im Wesentlichen frei von Stör- oder Einfangstellen ist.
Diese und andere Aufgaben, Merkmale und Vorteile der vorliegenden Erfindung werden bei Betrachtung der folgenden detaillierten Beschreibung der bevorzugten Ausführungsform vorliegender Erfindung und der begleitenden Zeichnungen besser verständlich.
Fig. 1 stellt einen Querschnitt einer herkömmlichen EPROM- Vorrichtung dar.
Fig. 2 ist eine Darstellung einer herkömmlichen EEPROM- Vorrichtung.
Fig. 3a ist eine Ansicht einer Speichervorrichtung von oben, welche in der vorliegenden Erfindung verwendet werden kann.
Fig. 3b ist eine entlang der Linie 3b-3b aus Fig. 3a genommene Querschnittsansicht.
Fig. 3c ist eine entlang der Linie 3c-3c aus Fig. 3a genommene Querschnittsansicht.
Fig. 4 stellt die kapazitive Ersatzschaltung der Speichervorrichtung dar.
Fig. 5a ist ein vereinfachtes schematisches Diagramm herkömmlicher EEPROM-Zellen, die in einer Speichermatrix verbunden sind.
Fig. 5b ist ein vereinfachtes Schema von EEPROM-Transistoren vorliegender Erfindung, die in einer Speichermatrix verbunden sind, mit dem Merkmal der blockweisen Löschung.
Fig. 5c ist eine Ansicht der Geometrie einer Matrix von Speicherzellen, die entsprechend der vorliegenden Erfindung aufgebaut ist, von oben.
Fig. 5d ist eine vereinfachte schematische Ansicht von EEPROM-Transistoren der vorliegender Erfindung, die in einer Speichermatrix verbunden sind, mit dem Merkmal der byteweisen Löschung.
Fig. 6a stellt die Löschbedingungen und die Löschkennlinie der Vorrichtung vorliegender Erfindung dar.
Fig. 6b stellt typische Programmierkennlinien und -bedingungen einer entsprechend. der vorliegenden Erfindung aufgebauten Vorrichtung dar.
Beziehen wir uns nun auf Fig. 1, so ist ein Querschnitt einer typischen EPROM-Transistorvorrichtung gezeigt. Eine Source-Elektrode 10 und eine Drain-Elektrode 12 sind auf einem Substrat 14 ausgebildet. Die Source-Elektrode 10 und die Drain-Elektrode 12 bestimmen einen Kanal 16 in dem Substrat 14. Über dem Kanal 16 ist eine Schicht aus isolierendem Material angeordnet, welche eine Gate- Dielektrikum-Schicht 18 bildet. Ein Floating-Gate 20 aus Halbleitermaterial ist über der Gate-Dielektrikum-Schicht 18 ausgebildet. Eine zweite Schicht 22 aus isolierendem Material 22 ist über dem Floating-Gate 20 ausgebildet. Schließlich ist über der zweiten Schicht aus isolierendem Material 22 eine Schicht aus Halbleitermaterial ausgebildet, um ein Steuergate 24 zu bilden. Ein Feldoxid 26 isoliert die Transistorstruktur von umliegenden Vorrichtungen.
Elektrische Anschlüsse 27, 28, und 30 sind zum Anlegen von Spannungen an die Drain-Elektrode 12, das Gate 24 bzw. die Source-Elektrode 10 vorgesehen.
Die Programmierung der typischen EPROM-Zelle erfolgt durch Anheben des Potentials der Drain-Elektrode 12 auf 8 bis 12 V, wobei die Source-Elektrode 10 auf Massepotential gehalten wird, und Anlegen eines Impulses mit einer Amplitude von etwa 13 bis 21 V an das Steuergate 24 mit einer Periode von etwa 1 bis 10 Millisekunden.
Im Ergebnis dieser Bedingungen wird ein leitfähiger Bereich in dem Kanal 16 hergestellt, über welchen Elektronen 32 beschleunigt werden. Dieser leitfähige Bereich ist durch die gestrichelte Linie 34 in Fig. 1 gekennzeichnet. Die Größe und Polarität der an die Drain-Elektrode 12, die Source- Elektrode 10 und das Gate 24 angelegten Spannungen sind derartig vorgesehen, dass dieser leitfähige Bereich 34 in einem an die Drain-Elektrode 12 angrenzenden Bereich "abgeschnürt" wird. Dies bewirkt, dass die Elektronen 32 ausreichend in ihrem Potential angehoben werden, so dass sie "heiß" werden, und diese heißen Elektronen erzeugen zusätzliche Elektronen-Loch-Paare durch Stoßionisation. In diesem Zustand werden diese Elektronen auf einen Energiepegel angehoben, welcher es ihnen ermöglicht, die isolierende Eigenschaft des Gate-Dielektrikums 18 zu überwinden. Die heißen Elektroden können somit die Potentialbarriere des Gate-Dielektrikums 18 "überspringen". Danach werden sie aufgrund des durch das Steuergate 24 erzeugten elektrischen Feldes zu dem Floating-Gate 20 hingezogen, wo sie gespeichert werden.
Die wesentlichen Nachteile der EPROM-Struktur liegen in der Notwendigkeit, den EPROM durch Exposition gegenüber ultraviolettem Licht zu löschen. Wenn die EPROM-Zellen in einer Matrix vorgesehen sind, werden effektiv alle diese Zellen zusammen gelöscht. Wenn also beabsichtigt ist, Änderungen an einem in der Matrix gespeicherten Programm vorzunehmen, muss die gesamte Matrix gelöscht werden und das gesamte Programm neu in die Matrix geschrieben werden, selbst wenn die Änderungen geringfügig sind.
Bezug nehmend auf Fig. 2 ist in dieser eine EEPROM- Struktur gezeigt. Diese Struktur nutzt im Vergleich zu der EPROM-Struktur einen anderen Mechanismus zum Programmieren und Löschen. Wie bei der EPROM-Struktur weist die EEPROM- Struktur eine Drain-Elektrode 36, eine Source-Elektrode 38, ein Floating-Gate 32, das von dem Substrat durch eine Gateoxid-Schicht 43 getrennt ist, ein Gate 40, das von dem Floating-Gate 32 durch eine weitere Oxidschicht 35 getrennt ist, auf, welche alle abgeschieden werden oder thermisch wachsen gelassen werden. Die EEPROM-Struktur unterscheidet sich jedoch von der EPROM-Struktur darin, dass bei ihr ein dünnes Tunnel-Dielektrikum 46 zwischen der Drain-Elektrode 36 und dem Floating-Gate 42 vorgesehen ist. Wie in Fig. 2 zu sehen ist, ist der Teil des Floating-Gates 42, der oberhalb des Tunnel-Dielektrikums 46 angeordnet ist, über der Drain- Elektrode 36 angeordnet. Ferner ist der Teil des Gates 40, der mit dem Tunnel-Dielektrikum 46 ausgerichtet ist, ebenfalls über der Drain-Elektrode 36 angeordnet. Das Programmieren und Löschen dieser Struktur wird erreicht, indem Potentialdifferenzen zwischen den Gate- und Drain- Leitungen, 48 bzw. 50, induziert werden, die in der Größenordnung von 20 V liegen. Der dünne dielektrische Bereich, gekoppelt mit der hohen Spannung zwischen Gate und Drain, ermöglicht ein Phänomen, das als "Fowler-Nordheim- Tunnelung" bezeichnet wird. Um zu programmieren, d. h. um Elektronen auf dem Floating-Gate zu platzieren, wird die Drain-Elektrode auf Massepotential gehalten, während das Gate etwa 10 Millisekunden lang auf ein Potential von etwa 20 V gepulst wird. Um zu löschen, d. h. um Elektronen von dem Floating-Gate 42 zu entfernen, wird das Gate auf Massepotential gehalten, während die Drain-Elektrode 36 etwa 10 Millisekunden lang auf ein Potential von etwa 20 V gepulst wird. Während der Lösch- und Programmiervorgänge wird die Source-Elektrode 38 schwimmend gelassen. Bei diesen Bedingungen können Elektronen durch das Tunnel-Dielektrikum 46 zu und von dem Floating-Gate 42 tunneln.
Bei der vorstehenden EEPROM-Struktur kann eine individuelle EEPROM-Zelle selektiv programmiert oder gelöscht werden. Typischerweise werden alle Zellen in einer Matrix auf den gleichen logischen Wert programmiert und danach werden einzelne Zellen selektiv gelöscht, um die endgültigen logischen Werte in der Matrix zu platzieren. Wie zuvor erörtert, weist die typische EEPROM-Struktur jedoch unter anderem folgende Nachteile auf:
(1) das Erfordernis einer hohen Spannung, um die Zelle zu programmieren oder zu löschen, und
(2) das Erfordernis eines Auswahltransistors für jede EEPROM-Zelle, um jede Zelle zu isolieren, wenn die EEPROM- Zellen in einer Matrix verwendet werden.
Kommen wir jetzt zu den Fig. 3a, 3b und 3c, so wird nun die Struktur beschrieben, welche in der vorliegenden Erfindung verwendet werden kann. Diese Struktur weist folgende Merkmale auf: eine asymmetrische Drain/Source-Zone, ein einheitlich dünnes Gate-Dielektrikum und ein Dielektrikum zwischen dem Steuergate und dem Floating-Gate mit einer hohen Dielektrizitätskonstante. Als Ergebnis dieser Merkmale erhält man eine EEPROM-Vorrichtung, die in ähnlicher Weise wie ein EPROM programmiert wird und in ähnlicher Weise wie ein EEPROM gelöscht wird, aber bei einer niedrigeren Spannung, das Ganze mit der gleichen physikalischen Größe wie ein EPROM und ohne dass Auswahltransistoren erforderlich sind, wenn die Vorrichtung in einer Matrix verwendet wird.
Fig. 3b stellt eine Querschnittsansicht einer Ausführungsform dar, die in der vorliegenden Erfindung verwendet werden kann. In einem Substrat 52 sind ein relativ flacher Drain-Bereich 54 und ein tieferer Source-Bereich 56 ausgebildet. Ein Kanal 58 ist zwischen Source 56 und Drain 54 gebildet. Eine Gate-Dielektrikum-Schicht 60 ist über dem Kanal 58 ausgebildet, und zwar derartig, dass sie sich zwischen Drain 54 und Source 56 erstreckt und einen Überlappungsbereich 62 einschließt. Es ist außerdem zu beachten, dass diese Schicht 60 eine relativ einheitliche Dicke über den gesamten Querschnitt aufweist.
Über dem Gate-Dielektrikum 60 ist ein Floating-Gate 64 ausgebildet. Eine zweite Schicht aus dielektrischem Material 66 ist über dem Floating-Gate 64 ausgebildet. Schließlich ist ein Steuergate 68 über der zweiten Schicht aus isolierendem Material 66 ausgebildet.
Fig. 3a zeigt eine Ansicht der physikalischen Anordnung der verschiedenen Bestandteile vorliegender Erfindung von oben. Wie in der Figur zu sehen ist, sind das Steuergate 68 und das Floating-Gate 64 übereinander und über dem Kanal 58 angeordnet. Die Source-Elektrode 56 erstreckt sich in dem Überlappungsbereich 62 mit einem Diffusionsabschnitt unter das Floating-Gate 64.
Fig. 3c ist eine entlang der Linie 3c-3c aus Fig. 3a genommene Querschnittsansicht der vorliegenden Erfindung. Wie in den Fig. 3b und 3c zu sehen ist, ist die Struktur der Vorrichtung vorliegender Erfindung merklich symmetrischer als die des typischen EEPROM, jedoch asymmetrischer als jene der typischen EPROM-Strukturen. Genauer gesagt fehlt der Vorrichtung der vorliegenden Erfindung die ausgeprägte "Delle" in dem Gate-Dielektrikum, dem Floating-Gate, dem Dielektrikum zwischen den Gates sowie dem Steuergate, die dem Tunnel-Dielektrikum herkömmlicher EEPROMs eigen ist. Ferner unterscheidet sich die asymmetrische Source/Drain- Konfiguration der vorliegenden Erfindung merklich von den symmetrischen Source/Drain-Zonen herkömmlicher EPROMs.
Im Betrieb wird die Programmierung der EEPROM-Zelle erzielt, indem die Drain-Elektrode 54 und das Steuergate 68 auf vorgegebene Potentiale oberhalb desjenigen der Source- Elektrode 56 angehoben werden. In der bevorzugten Ausführungsform der vorliegenden Erfindung wird die Drain- Elektrode 54 auf 4 bis 6 V angehoben, während das Gate etwa 0,5 bis 5 Millisekunden lang mit einer Amplitude von etwa 10 bis 12 V gepulst wird. Unter diesen Bedingungen werden "heiße" Elektronen erzeugt und über das Gate-Dielektrikum 60 und auf das Floating-Gate 54 zu beschleunigt. Bei der bevorzugten Ausführungsform der vorliegenden Erfindung führt das zu einer Erhöhung der Schwellspannung des Floating-Gates um etwa 3,5 bis 5,5 V. Somit ähnelt der Programmierungsvorgang bei der vorliegenden Erfindung dem eines typischen EPROM.
Andererseits wird das Löschen der EEPROM-Zelle vorliegender Erfindung erzielt, indem die Drain-Elektrode 54 auf Schwebepotential gebracht wird, das Steuergate 68 auf Massepotential gehalten wird und ein hoher Spannungsimpuls auf die Source-Elektrode 56 angelegt wird. In der bevorzugten Ausführungsform der vorliegenden Erfindung weist dieser Impuls eine Amplitude zwischen 10 und 13 V und eine Dauer von 0,5 bis 5 Millisekunden auf. Unter diesen Bedingungen tritt eine Fowler-Nordheim-Tunnelung zwischen dem Floating-Gate 64 und dem Überlappungsbereich 62 oberhalb des Source- Diffusionsabschnitts, der unter dem Floating-Gate 64 liegt, auf. Der Löschvorgang bewirkt, dass die Schwellspannung der Zelle auf einen Pegel in der Größenordnung von 1 V reduziert wird.
Die vorstehende Mischung aus Programmierungs- und Löschmechanismen mindert zum Teil das Erfordernis eines separaten Auswahltransistors für jede Speicherzelle in einer Matrix aus Speicherzellen der vorliegenden Erfindung.
Der logische Zustand der Zelle wird in ähnlicher Weise wie in Verbindung mit einer EPROM-Zelle bestimmt. Die Source- Elektrode 56 wird auf Massepotential gehalten, das Gate wird auf einem Potential zwischen 3 und 5 V gehalten und die Drain-Elektrode wird auf einem Potential zwischen 1 und 2 V gehalten. Unter diesen Bedingungen wird eine gelöschte Zelle einen Strom zwischen 25 und 50 Mikroampere leiten. Eine programmierte Zelle, andererseits, wird nicht leiten.
Bei dem Vorstehenden ist zu beachten, dass die verbesserte Leistungsfähigkeit der vorliegenden Erfindung nicht nur durch Anwendung eines EPROM-Programmiermechanismus und eines EEPROM-Löschmechanismus erzielt wird, sondern auch, indem eine asymmetrische Source/Drain-Zone, ein dünnes Gate- Dielektrikum 60 mit besseren Einfangeigenschaften und eine dielektrische Schicht zwischen dem Steuergate 68 und dem Floating-Gate 64 mit einer hohen Dielektrizitätskonstante bereitgestellt werden. Es muss verstanden werden, dass, obgleich jedes dieser Merkmale an sich und aus sich heraus zu einer Verbesserung der Leistungsfähigkeit vorliegender Erfindung beiträgt, die Kombination dieser Merkmale zu einer noch größeren Verbesserung gegenüber vorherigen EEPROM- Strukturen führt.
Nehmen wir Bezug auf Fig. 4, so ist eine Ersatzschaltung dargestellt, welche die kapazitive Kopplung zwischen dem Steuergate, dem Floating-Gate, der Source-Elektrode, dem Kanal und der Drain-Elektrode beschreibt. Diese kapazitive Kopplung spielt eine wesentliche Rolle bei der Bestimmung der Ladungsmenge, deren Speicherung auf dem oder Abziehen von dem Floating-Gate 64 während eines Programmierungs- oder Löschvorgangs bewirkt wird. Die kapazitive Kopplung zwischen dem Steuergate 68 und dem Floating-Gate 64 ist durch den Kondensator 70 dargestellt gezeigt. Die kapazitive Kopplung zwischen dem Floating-Gate 64 und der Drain-Elektrode 54 ist durch den Kondensator 72 dargestellt. Die kapazitive Kopplung zwischen dem Floating-Gate 64 und dem Kanal 58 ist durch den Kondensator 74 dargestellt. Schließlich ist die kapazitive Kopplung zwischen dem Floating-Gate 64 und der Source- Elektrode 56 durch den Kondensator 76 dargestellt.
Es kann gezeigt werden, dass die Spannung VFG über dem Floating-Gate 64 in Bezug auf das Substrat 52 durch die Gleichung
VFG = VG (C&sub7;&sub0;/(C&sub7;&sub0; + C&sub7;&sub2; + C&sub7;&sub4; + C&sub7;&sub6;)
definiert ist, wobei die Spannung VG an das Steuergate angelegt ist.
Je höher die Spannung über dem Floating-Gate 64 ist, desto größer ist die Menge an Elektronen, die auf dem Floating-Gate gespeichert wird. Je mehr Elektronen sich auf dem Floating-Gate befinden, desto höher ist wiederum die Schwellspannung der Vorrichtung.
Durch die Struktur der vorliegenden Erfindung wird die Spannung über dem Floating-Gate auf mehrerlei Weise maximiert. Hinsichtlich des Dielektrikums 66 ist festgestellt worden, dass durch Auswahl eines Materials mit einer hohen Dielektrizitätskonstante, d. h. größer als 5, die mit dem Floating-Gate gekoppelte Spannung erhöht werden kann. In der bevorzugten Ausführungsform kann Tantalpentoxid verwendet werden. Tantalpentoxid weist eine Dielektrizitätskonstante von etwa 21 auf. Siliciumnitrid, das eine Dielektrizitätskonstante von 7 aufweist, kann ebenfalls verwendet werden. Dies ermöglicht einen hohen Kapazitätswert bei geringer physikalischer Größe. Je höher der Wert des Kondensators 70 ist, desto geringer ist der Einfluss der Kondensatoren 72, 74 und 76 auf die Spannung über dem Floating-Gate 64. Eine typische Zellengröße für die vorliegende Erfindung liegt bei 5 Mikrometer mal 5 Mikrometer und kann mit verbesserten Lithographieverfahren weiter reduziert werden.
Es ist festgestellt worden, dass die Rückhalteeigenschaft des Tantalpentoxids erhöht werden kann, wenn die dielektrische Schicht 66 aus einer Übereinanderschichtung von Tantalpentoxid und thermischem Oxid gebildet wird. Vorzugsweise ist die Tantalpentoxidschicht etwa 50 nm (500 Å) dick, während die thermische Oxidschicht etwa 15 nm (150 Å) dick ist. Weiterhin ist festgestellt worden, dass durch ein leicht oxidreiches Tantalpentoxidmaterial eine verbesserte Datenrückhaltung erzielt wird. Es ist festgestellt worden, dass die Schicht aus thermischem Oxid die Verwendung von Zyklen mit höherer Temperatur beim Herstellungsprozess erlaubt, als es normalerweise bei alleiniger Verwendung von Tantalpentoxid zulässig wäre. Ferner reduziert die thermische Oxidschicht den Leckstrom durch das Tantalpentoxid.
Die Auswahl des Gate-Dielektrikum 60 ist ein anderes Mittel, durch welches die Leistungsfähigkeit der Vorrichtung verbessert wird. Wie in Fig. 3b zu sehen ist, hängt die Kapazität 76 in Fig. 4 zwischen dem Floating-Gate 64 und der Source-Elektrode 56 von dem Überlappungsbereich 62 des Gate- Dielektrikums 60 und der Source-Elektrode 56, von der Konstante des Gate-Dielektrikums sowie der Dicke des Gate- Dielektrikums ab. In der bevorzugten Ausführungsform der vorliegenden Erfindung weist das Gate-Dielektrikum eine Dicke im Bereich von 10 bis 20 nm (100 bis 200 Å) auf. Vorzugsweise ist das Gate-Dielektrikum aus Oxynitrid ausgebildet und der Überlappungsbereich 62 wird klein gehalten, vorzugsweise bei 0,3 bis 0,4 Mikrometern.
Es gibt eine Anzahl von Faktoren, welche die Auswahl dieser Parameter beeinflussen. Einer dieser Faktoren ist die Zyklusbeständigkeit der Zelle zwischen einem programmierten und einem gelöschten Zustand. Diese Zyklusbeständigkeit wird zum Teil durch die Einfangeigenschaften des Gate- Dielektrikums 60 und die Stromdichte, die durch das Gate- Dielektrikum 60 fließt, bestimmt. Je höher die Stromdichte ist, desto geringer ist die Zyklusbeständigkeit. Oxynitrid stellt entsprechend des Verfahrens der vorliegenden Erfindung das bevorzugte Material für die Gate-Dielektrikum-Schicht 60 dar, und zwar weil es relativ frei von Einfangeffekten hergestellt werden kann. Es ist außerdem festgestellt worden, dass Oxynitrid eine gute Barriere hinsichtlich einer Phosphorwanderung darstellt, wodurch es die Integrität des Floating-Gates 64 bewahrt.
Die Stromdichte in dem Überlappungsbereich durch die Gate-Dielektrikum-Schicht 60 hindurch ist eine Funktion der Flächen- und Dickenabmessungen des Überlappungsbereichs 62. Die Kapazität 76 zwischen dem Floating-Gate 64 und der Source-Elektrode 56 und die Stromdichte durch die Gate- Dielektrikum-Schicht 60 sind umgekehrt proportional zu der Dicke. Der Wert der Kapazität 76 ist proportional zu dem Überlappungsbereich 62.
Die Dicke der Gate-Dielektrikum-Schicht 60 und des Überlappungsbereichs 62 werden somit derartig gewählt, dass die Stromdichte durch die Schicht 60 optimiert ist und die kapazitive Kopplung zwischen Source 56 und Floating-Gate 64 optimiert ist. Eine weitere Einschränkung hinsichtlich der Dicke der Gate-Dielektrikum-Schicht besteht darin, dass die Effekte der Fowler-Nordheim-Tunnelung eine dünne dielektrische Schicht erfordern. Somit wird das Gate- Dielektrikum in der bevorzugten Ausführungsform der vorliegenden Erfindung vorzugsweise aus Oxynitrid ausgebildet und weist eine Dicke zwischen 10 und 20 nm (100 und 200 Å) auf. Ferner ist der Überlappungsbereich 62 etwa 0,3 bis 0,4 Mikrometer breit. Mit der vorstehenden Struktur kann eine Zyklusbeständigkeit in der Größenordnung von 106 erzielt werden.
Wie zuvor kurz angesprochen wurde, beinhaltet die vorliegende Erfindung auch eine asymmetrische Source/Drain- Zone. In der bevorzugten Ausführungsform der vorliegenden Erfindung ist die Source-Elektrode 56 aus einem flachen Diffusionsbereich 78 und einem tieferen Diffusionsbereich 80 ausgebildet. Der tiefere Diffusionsbereich 80 liegt zu etwa 0,2 Mikrometern unter dem Floating-Gate, während der flache Diffusionsbereich 78 zu etwa 0,1 Mikrometer unter dem Floating-Gate liegt, so dass diese einen Überlappungsbereich 62 von 0,3 bis 0,4 Mikrometern bilden. In der bevorzugten Ausführungsform der vorliegenden Erfindung wird der Drain- Diffusionsbereich 54 mit Arsen ausgebildet und liegt zu etwa 0,1 Mikrometer unter dem Floating-Gate, der flache Source- Diffusionsbereich 78 wird mit Arsen und Phosphor ausgebildet und der tiefe Diffusionsbereich 80 wird mit Phosphor ausgebildet.
In der bevorzugten Ausführungsform der vorliegenden Erfindung wird eine tiefe Diffusion von Phosphor genutzt, da dessen Eigenschaft einer schnellen Diffusion die Ausbildung des erforderlichen Überlappungsbereichs 62 ermöglicht, während außerdem eine glattere Krümmung des tiefen Diffusionsbereichs 80 geschaffen wird. Diese glattere Krümmung erhöht stark die Durchbruchsspannung der Source- Zone. Dies ist aufgrund der Dicke des Gate-Dielektrikums 60 und der hohen Spannungen, der die Source-Elektrode während der Löschvorgänge der vorliegenden Erfindung ausgesetzt ist, bei der Source-Elektrode 56 besonders wichtig.
Die Zelle der vorliegenden Erfindung ist mit der CMOS- Prozessführung kompatibel. Ausgangsmaterial ist ein p-Halbleiter mit 100-Orientierung und einem spezifischen Widerstand von 36 bis 63 Ω/cm. Diesen stellt das p-Substrat 52 in Fig. 3b dar. P³¹ wird in die n-Tröge mit 90 keV in einer Dichte von 4,0 · 10¹²/cm² implantiert. Das Implantat wird mittels einer 45 minütigen Nassoxidation bei 950ºC, gefolgt von einem Stickstoffdurchlauf, N&sub2;, bei 1150ºC in die Tröge getrieben.
Danach wird ein Pad-Oxid von 50 nm (500 Å) Dicke bei 1000ºC in einer O&sub2;-Atmosphäre ausgebildet. Danach wird Siliciumnitrid abgeschieden. Daraufhin wird der aktive Bereich definiert und eine Maskenoxidationsschicht von 15 nm (150 Å) Dicke ausgebildet. Danach wird der Feldbereich definiert und das Feld mit BF&sub2; mit 50 keV und einer Dosis von 4 · 10¹³/cm² implantiert.
Das Feldoxid wird dann bei 1000ºC während 40 Minuten in einer Atmosphäre aus O&sub2;, gefolgt von 85 Minuten bei 920ºC in einer Atmosphäre aus N&sub2;, gefolgt von sechs Stunden bei 920ºC in H&sub2;/O&sub2; ausgebildet, um eine Dicke von 650 nm (6500 Å) zu erreichen. Danach wird der Zellenbereich definiert und daraufhin mit Bor¹¹ mit 40 keV und einer Dosis von 5 · 10¹²/cm² implantiert. Der vorstehende Herstellungsprozess ist herkömmlich.
Bis zu diesem Punkt sind der Drain-Bereich und der Source-Bereich definiert, obwohl noch nicht ausgebildet, und der Kanalbereich ist ebenfalls definiert, wodurch der aktive Bereich der Zelle festgelegt ist. Im nächsten Schritt wird eine Zellenoxidschicht zwischen 10 und 20 nm (100 und 200 Å) Dicke bei 850ºC wachsen gelassen. Diese Zellenoxidschicht stellt das Gate-Dielektrikum 60 dar. Um eine Schicht zu liefern, die relativ frei von Einfangeffekten ist, wird das Oxid in einer Atmosphäre aus trockenem Sauerstoff wachsen gelassen. Danach erfolgt eine thermische Nitridisierung an der Oxidschicht während 10 Minuten bei 1050ºC in einer Atmosphäre aus Ammoniak (NH&sub3;) und Argon (Ar). Durch die hohe Temperatur, d. h. 1050ºC, wird Wasser, H&sub2;O, aus der Schicht entfernt, während durch die Ammoniak/Argon-Atmosphäre jegliche OH-Radikale aus dem Material ausgeheizt werden. Das Ergebnis ist eine relativ störstellenfreie Schicht aus Oxynitrid.
Im nächsten Schritt wird das Floating-Gate 64 über dem Gate-Dielektrikum abgeschieden. Dies geht mit einer in situ Dotierung von Polysilicium einher, wenn das Polysilicium als das Floating-Gate abgeschieden wird. Dafür werden SiH&sub4; und PH&sub3; auf dem Wege einer chemischen Gasphasenabscheidung zusammengeführt, um (Phosphor-dotiertes) Si auszubilden.
Durch in situ Dotierung des Polysilicium-Materials können zusätzliche Herstellungsschritte bei hohen Temperaturen vermieden werden. Dies ist wichtig, um die Korngröße in dem Polysilicium zu minimieren. Es ist festgestellt worden, dass bei einer kleineren Korngröße des Polysiliciums eine glattere Polysilicium-Oberfläche erzielt wird und somit ermöglicht wird, zuverlässig dünnere Oxidschichten auf der Polysilicium- Oberfläche wachsen zu lassen.
Der nächste Schritt beinhaltet die Ausbildung der dielektrischen Schicht 66 zwischen dem Steuergate 68 und dem Floating-Gate 64. In der bevorzugten Ausführungsform der vorliegenden Erfindung umfasst diese dielektrische Schicht eine dünne Schicht aus thermischem Oxid und eine relativ dicke Schicht aus Tantalpentoxid. Die thermische Oxidschicht wird zuerst wachsen gelassen, und zwar bei einer Temperatur von 1040ºC.
Darauf folgt ein Schritt des Sputterns von ultrareinem Tantal unter Verwendung eines Argon/Sauerstoff-Sputtergases. In der bevorzugten Ausführungsform der vorliegenden Erfindung beträgt das Verhältnis von Argon zu Sauerstoff etwa 4 : 1. Vorzugsweise beträgt der Sauerstoff-Gehalt des Sputtergases mindestens 25 Prozent. Außerdem wird bevorzugt, dass die resultierende Tantalpentoxid-Abscheidung Ta&sub2;O&sub5; leicht oxidreich ist, so dass die Zusammensetzung etwa Ta&sub2;O5,25 bis Ta&sub2;O5,5 darstellt. Als Ergebnis dieser Schichtung aus Tantalpentoxid/Siliciumdioxid ist der Leckstrom zwischen dem Steuergate 68 und dem Floating-Gate 64 reduziert und das Kopplungsverhältnis verstärkt. Somit wird der Spannungswert zwischen dem Floating-Gate und dem Substrat während eines Lösch- oder Programmierungsvorgangs erhöht.
Danach werden die Schichten aus Tantalpentoxid, thermischem Oxid und Polysilicium 20 einer Ätzung unterzogen, um das Floating-Gate 64 in der in Fig. 3c gezeigten Richtung zu definieren.
Beim typischen Herstellungsprozess der Zellen vorliegender Erfindung wird auch Peripherieschaltung wie etwa Lesetransistoren, Adressdekodierungsschaltung und dergleichen auf dem gleichen Chip bereitgestellt. Somit besteht der nächste Schritt, wenn solche anderen Peripherievorrichtungen vorhanden sind, darin, diese Vorrichtungen auszubilden. Es muss jedoch verstanden werden, dass, wenn keine Peripherievorrichtungen vorhanden sind, der nächste Schritt im Herstellungsprozess die Abscheidung der Steuergate-Schicht wäre.
In ersterem Fall, wenn auf dem gleichen Chip Peripherievorrichtungen ausgebildet werden, wird das Gate- Dielektrikum für diese Peripherievorrichtungen in einer Dicke von etwa 300 Å und bei einer Temperatur von etwa 1000ºC ausgebildet.
Danach erfolgt eine zweistufige Bor-Implantation an der Oxidschicht. Dies erzeugt eine leicht tiefere Konzentration von Bor, um das Auftreten von Source/Drain- Durchgreifproblemen zu reduzieren. Die erste Bor-Implantation erfolgt bei 50 keV, während die zweite bei 100 keV ausgeführt wird, um ein "zweibuckliges" Implantationsprofil auszubilden.
Danach wird die Steuergate-Schicht 68 ausgebildet, vorzugsweise aus Polysilicium. Diese Schicht stellt das herkömmliche Steuergate für die Peripherievorrichtungen dar. Diese Schicht wird dann in herkömmlicher Weise dotiert.
Auf die vorstehenden Schritte folgt dann die Festlegung und Ätzung der Steuergatebereiche.
Danach werden die Source- und Drain-Bereiche maskiert und mit Arsen bis zu einer Tiefe von etwa 0,2 bis 0.3 Mikrometern implantiert. Danach werden die Drain-Bereiche abmaskiert und eine Hochspannungs-Implantation mit Phosphor erfolgt in die Source-Bereiche der EEPROM-Zellen hinein. Es ist festgestellt worden, dass die Eigenschaft der schnellen Diffusion von Phosphor den Mechanismus bietet, durch welchen sowohl der Überlappungsbereich 62 zwischen dem Floating-Gate 64 und der Source-Elektrode 56 erzielt werden kann, als auch die glatte Krümmung, die für eine hohe Durchbruchspannung in der Source-Zone erforderlich ist.
Den vorstehenden Schritten folgt dann eine Implantation von Source- und Drain-Bereichen für die peripheren Vorrichtungen des p-Kanals. Danach erfolgt eine BPSG- Abscheidung bei 390ºC und in einer Dicke von 1 Mikrometer, gefolgt von einer Verdichtung des Glases bei 900ºC während 20 Minuten in einer Dampfoxidationsatmosphäre. Schließlich erfolgt die Implantation von n&spplus;-Stöpseln, auch als Plugs bezeichnet, unter Verwendung von Phosphor bei 50 keV und einer Dosis von 3 · 10¹&sup5;/cm², um Probleme durch Spitzenbildung im Kontaktbereich zu reduzieren.
Auf die vorstehenden Schritte folgt die herkömmliche Entfernung von Beschädigungen, die Metallisierung und Passivierung.
Die vorstehend diskutierte Struktur der Vorrichtung und das Verfahren ermöglichen die Ausbildung von EEPROM-Speichern mit hoher Dichte, beispielsweise mit einer 1-Megabit-Dichte. Mit Bezug auf Fig. 5b ist eine Matrix aus solchen Vorrichtungen dargestellt, welche eine solche Dichte liefern kann. Die Speicherzellenmatrix ist mit einer gestrichelten Linie 82 eingefasst, während eine einzige Zelle der Speichermatrix durch die gestrichelte Linie 84 eingefasst ist. Die Peripherieschaltung der Vorrichtung beinhaltet eine herkömmliche Zeilenadress-Dekodierungsschaltung 86, Spaltenadress-Dekodierungsschaltung 88, Leseverstärkerschaltung 90, Ausgangspufferschaltung 92 und Eingangspufferschaltung 94. Diese herkömmlichen Schaltungen entsprechen den zuvor im Abschnitt zur Herstellung diskutierten Peripherievorrichtungen.
Fig. 5a stellt eine typische EEPROM-Speicherzelle, wie durch die gestrichelte Linie 96 eingefasst, des Standes der Technik dar. Aufgrund der Anforderungen an die Programmierungs- und Löschspannung für frühere EEPROM- Vorrichtungen ist ein Auswahltransistor 98 in Verbindung mit dem EEPROM-Transistor 100 erforderlich. Der Auswahltransistor dient dazu, die EEPROM-Transistoren von den anderen Speicherzellen zu isolieren, wenn an einer bestimmten Speicherzelle gearbeitet wird. Damit benötigt eine typische EEPROM-Speicherzelle früherer Konfigurationen zwei Transistoren und etwa 165 Quadratmikrometer Oberflächenbereich.
Im Gegensatz dazu benötigt eine Speicherzelle entsprechend der vorliegenden Erfindung aufgrund der Programmierungs- und Löschanforderungen für die EEPROM-Zelle der vorliegenden Erfindung nur 25 Quadratmikrometer an Fläche und keinen Auswahltransistor. Somit kann die in Fig. 5b gezeigte Matrixstruktur verwendet werden.
Bei dieser ist zu sehen, dass benachbarte Transistoren in ihrer Ausrichtung umgekehrt sind. So ist in der oberen linken Ecke der Matrix die Source-Elektrode der Zelle 84 mit der Source-Elektrode des Transistors 102 in der nächsten Spalte verbunden. Die Drain-Elektrode des Transistors 84 ist mit der Drain-Elektrode des Transistors 104 in derselben Spalte verbunden. Die Zusammenführung der Drain-Elektroden für den Transistor 104 und für den Transistor 84 ist mit einer Leitung 106 von der Spaltenadress-Dekodierungsschaltung 88 verbunden. Die Leitung 106 ist mit allen anderen Drain- Zusammenführungen der Transistoren in der Spalte, deren Bestandteil die Transistoren 84 und 104 sind, verbunden. Das Gate des Transistors 84 ist mit der Leitung 108 von der Zeilenadress-Dekodierungsschaltung 86 verbunden. Die Leitung 108 ist mit den Gates aller Transistoren in derselben Reihe wie die Transistoren 84 und 102 verbunden.
Es ist eine gemeinsame Verbindung dieser Source- Leitungen zu jeder der Speicherzellen gezeigt. Aufgrund der untereinander verbundenen Konfiguration der Matrix 82 kann eine gemeinsame Source-Verbindung verwendet werden und dennoch eine Programmierung einzelner Zellen und ein Löschen aller Zellen erzielt werden. Wenn beispielsweise die Zelle 84 programmiert werden soll, wird die Leitung 106 von der Spaltenadress-Dekodierungsschaltung 88 auf eine hohe Spannung angehoben, genauso wie die Leitung 108 von der Zeilenadress- Dekodierungsschaltung 86. Zur selben Zeit wird die gemeinsame Source-Leitung 110 auf Massepotential gehalten. Da die Drain- Leitungen aller anderen Zellen in den anderen Spalten auf Masse liegen und da die Gate-Leitungen für alle anderen Zellen in derselben Reihe wie die Zelle 84 auf Masse liegen, wird der Inhalt der anderen Speicherzellen nicht beeinflusst.
Ähnlich wird für den Fall, dass ein Löschmodus gewünscht ist, die gemeinsame Leitung 110 auf den hohen Potentialpegel angehoben und die entsprechende Gate-Leitung 108 auf Massepotential gehalten. Wie aus Fig. 5b zu ersehen ist, werden aufgrund der gemeinsamen Verbindung der Source- Anschlüsse der Speicherzellen in jeder Reihe alle Zellen in allen Reihen gelöscht. Für den Fall, dass zu einem beliebigen Zeitpunkt kleinere Segmente der Reihe selektiv gelöscht werden sollen, können in ausgewählten Intervallen zwischen den Spalten Isolationstransistoren hinzugefügt werden. Ein Byte-Löschschema wird in der Matrix durch Hinzufügen eines zusätzlichen Auswahltransistors pro Byte an Zellen erreicht. Dies ist in Fig. 5d gezeigt.
Um das Byte 1 zu löschen, wird die WL2-Leitung auf hohes Potential gebracht und die Source-Leitung, z. B. 126, für das entsprechende Byte wird auf hohes Potential gebracht. Alle anderen Wortleitungen werden tief gehalten. Alle Bit- Leitungen (Spalte), z. B. 128, werden schwebend gehalten. Unter diesen Bedingungen liegt bei den Zellen in Byte 1 eine hohe Spannung an der Source-Elektrode und eine niedrige Spannung am Gate an. Dies bewirkt, dass die Zellen auf einen niedrigen VT-Zustand gelöscht werden. Byte 2 wird nicht beeinträchtig, da sowohl das Gate als auch die Source- Elektrode auf hohem Potential liegen und die Drain-Elektrode schwebt.
Bei der bevorzugten Ausführungsform der vorliegenden Erfindung werden alle nicht ausgewählten Source-Leitungen auf einem mittleren Pegel, z. B. 5 Volt, gehalten, um sicherzustellen, dass die Daten in den nicht ausgewählten Bytes an WL2 unbeeinträchtigt bleiben. Die asymmetrische Struktur der Source/Drain-Zone selbst und die Programmierungskonfiguration der vorliegenden Erfindung bieten ein gewisses Maß an Schutz vor ungewollter Modifikation nicht ausgewählter Bytes, die durch die WL2- Leitung bedient werden, selbst ohne dass die nicht ausgewählten Source-Leitungen auf den mittleren Pegel angehoben werden.
Es wird angenommen, dass das Vorstehende aus folgenden Gründen gilt: Wenn das Gate auf hohem Potential liegt und die Source-Elektrode auf einem niedrigeren Potential liegt, wie es bei den durch WL2 bedienten Bytes der Fall ist, ist der Kanal 58 leitfähig. Somit ist die vom Floating-Gate gesehene Kapazität äquivalent der Kapazität über den gesamten Kanal, z. B. die Kondensatoren 72, 74 und 76 in Fig. 4. Dies stellt eine große kapazitive Komponente und somit ein sehr niedriges kapazitives Kopplungsverhältnis, z. B. 0,1 bis 0,2, dar. Daher wird der Fowler-Nordheim-Tunnel-Effekt unwirksam sein und es wird keine Änderung in der Ladung auf dem Floating-Gate auftreten. Wenn die Source-Elektrode dagegen auf hohem Potential liegt und das Gate auf Masse liegt, wie es bei den Vorrichtungen in Byte 1 der Fall ist, ist der Kanal 58 nicht leitfähig. Nur der Überlappungsbereich 62 ist leitfähig. Somit sieht das Floating-Gate eine viel kleinere Kapazität, z. B. nur den Kondensator 76 in Fig. 4, und das Kopplungsverhältnis ist dementsprechend viel höher, z. B. 0,8 bis 0,9. Bei einem höheren Kopplungsverhältnis wird eine Fowler-Nordheim-Tunnelung auftreten.
Die Fähigkeit zum Löschen einer Spalte von Bytes kann durch Modifikation der Struktur in Fig. 5b erreicht werden. Um dies zu tun, kann eine separate Source-Leitung für jede Spalte von Bytes vorgesehen werden. So ist dies in Fig. 5b realisiert gezeigt, indem die Zeilenadressleitung oder Wortleitung, an Punkten 130 geöffnet ist und separate Source- Leitungen (gestrichelte Leitungen 132) wie angezeigt hinzugefügt sind. Bei dieser Konfiguration kann eine gesamte Spalte von Bytes zum Löschen ausgewählt werden.
Mit Bezug auf Fig. 5c ist zum Teil die physikalische Geometrie der Matrixstruktur 82 von Fig. 5b gezeigt. Die gestrichelten Linien 112 und 114 kennzeichnen jeweils eine einzelne Speicherzelle. Die Bereiche 116, die durch parallele Linien gekennzeichnet sind, stellen eine Metallisierungsschicht dar, die sich in der Figur vertikal über die jeweiligen Zellen erstreckt, um die Drain- Zusammenführungen der Zellen zu verbinden. Die durch die Strich-Punkt-Linien 118 bestimmten Bereiche bilden die Grenze zwischen dem isolierenden Feldoxid und dem aktiven/Diffusionsbereich. Die Bereiche 120, die durch eine gerade Linie und eine sich periodisch ändernde Linie bestimmt sind, definieren die Steuergate-Schicht, welche sich über die Speicherzellen einer gemeinsamen Zeile hin erstreckt. Innerhalb einer bestimmten Speicherzelle, z. B. 112, stellt der schraffierte Bereich 122 die Schichten des Steuergates, der zweiten Schicht aus dielektrischem Material 66, des Floating-Gates 64 und des Gate-Dielektrikums 60 dar. Schließlich ist der Drain-Anschluss für jede Speicherzelle durch Rechtecke 124 dargestellt gezeigt. Es ist zu beachten, dass die Bereiche 124 die Drain-Elektroden benachbarter Speicherzellen in jeder Spalte verbinden. In der vorstehenden Art und Weise kann eine kompakte EEPROM-Speichermatrix mit hoher Dichte erzielt werden.
Nehmen wir schließlich Bezug auf die Fig. 6a und 6b, so sind die experimentellen Ergebnisse für das Programmieren und Löschen der EEPROM-Zelle der vorliegenden Erfindung dargestellt. Fig. 6a stellt die Lösch-Kennlinie der vorliegenden Erfindung dar. Wie aus der Figur zu ersehen ist, stellt die vertikale Achse die Schwellspannung für die Zelle dar, während die horizontale Achse die Amplitude des an den Source-Anschluss der Zelle angelegten Impulses darstellt. Somit ist zu sehen, dass Schwellspannungen in der Größenordnung von 0 bis 1 Volt für Impulsamplituden von etwa 12 V erzielt werden können.
Mit Bezug auf Fig. 6b sind die Programmierungskennlinien der Zelle gezeigt. Die vertikale Achse stellt die Schwellspannung für die Zelle dar, während die horizontale Achse die Drain-Spannung darstellt. Die Kurve aus den eng beabstandeten Strichen repräsentiert eine Impulsamplitude am Gate von 12 Volt, während die Kurve mit den breit beabstandeten Strichen eine Gate-Impulsamplitude von 11 Volt darstellt. Die Kurve der durchgezogenen Linie stellt schließlich eine Gate-Impulsamplitude von 10 Volt dar. Wie in der Figur zu sehen ist, werden Drain-Spannungen in der Größenordnung von 5 bis 7 Volt Schwellenpegel von mehr als 3 Volt ergeben, wenn ein Gate-Impuls zwischen 10 und 12 Volt verwendet wird.
Es ist deutlich, dass die Programmierungs- und Löschcharakteristiken, die in diesen Figuren gezeigt sind, denen von derzeit verfügbaren von EEPROM-Speicherzellen weit überlegen sind.

Claims

1. Verfahren zur Herstellung einer kapazitiven Kopplungsvorrichtung zwischen einem Steuergate (68), einem Floating-Gate (64), einer Source-Elektrode (80), einem Kanal und einer Drain-Elektrode (54), welche eine erste (64) und eine zweite (68) Schicht aus Halbleitermaterial und eine zwischenliegende dielektrische Schicht (66) umfasst, insbesondere bei einer EEPROM-Vorrichtung, wobei das Verfahren folgende Schritte umfasst:

die erste Halbleiterschicht (64) wird ausgebildet;

auf der ersten Halbleiterschicht (64) wird eine dünne Schicht aus Oxid wachsen gelassen;

auf die dünne Oxidschicht wird unter Verwendung von Argon und Sauerstoff als Sputtergas eine Schicht aus Tantal reaktiv gesputtert; und

auf der zwischenliegenden dielektrischen Schicht (66) wird die zweite Halbleiterschicht (68) ausgebildet,

dadurch gekennzeichnet,

dass die dünne Schicht aus Oxid thermisch auf eine Dicke von etwa 15 nm wachsen gelassen wird.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass das Verhältnis von Argon zu Sauerstoff in dem Sputtergas etwa 4 : 1 beträgt.

3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, dass der reaktive Sputterschritt dazu vorgesehen ist, eine leicht oxidreiche Ablagerung von Tantalpentoxid auszubilden.

4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, dass die Sauerstoffkomponente des Tantalpentoxids im Bereich von O5,25 bis O5,5 liegt.

5. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass der reaktive Sputterschritt beendet ist, wenn die Dicke der Schicht etwa 50 nm erreicht.

6. Verfahren zur Herstellung einer elektrisch löschbaren, programmierbaren Speichervorrichtung (EEPROM) einer Art, welche eine kapazitive Kopplungsvorrichtung beinhaltet, die gemäß des Verfahrens einer der Ansprüche 1 bis 5 hergestellt ist, wobei das Verfahren folgende Schritte umfasst:

ein Körper (52) aus einkristallinem Halbleitermaterial wird hergestellt;

auf dem Körper (52) aus Halbleitermaterial wird eine erste isolierende Schicht (60) mit einer Dicke von nicht mehr als 20 nm thermisch wachsen gelassen;

die erste Halbleiterschicht wird als eine Schicht (64) für ein Floating-Gate auf der ersten isolierenden Schicht (60) abgeschieden;

die dünne Oxidschicht, welche in Kombination mit einer reaktiv gesputterten Schicht aus Tantalpentoxid die zwischenliegende Schicht (66) bildet, wird auf der Schicht (64) für das Floating-Gate thermisch wachsen gelassen;

die zweite Halbleiterschicht wird als eine Schicht (68) für ein Steuergate auf der zwischenliegenden Schicht (66) abgeschieden;

ein erstes ausgewähltes Material wird um beabsichtigte Drain- und Sourcebereiche in dem Körper (52) herum implantiert, um flache dotierte Zonen (54, 78) auszubilden; und

ein zweites ausgewähltes Material wird in dem Sourcebereich (56) implantiert, um eine tiefe dotierte Zone (80) mit einer glatten Krümmung und einem unter der ersten isolierenden Schicht (60) liegenden Abschnitt auszubilden, wobei der Überlappungsbereich (62) nicht größer als etwa 0,4 um ist.

7. Verfahren nach Anspruch 7, dadurch gekennzeichnet, dass das zweite ausgewählte Material Phosphor ist, welches mittels hoher Spannung implantiert wird, und dass das erste ausgewählte Material Arsen ist.

8. Verfahren nach Anspruch 6 oder 7, dadurch gekennzeichnet, dass die erste isolierende Schicht (60) aus Oxynitrid besteht.

9. Verfahren nach Anspruch 8, dadurch gekennzeichnet, dass die erste isolierende Schicht (60) als eine Oxidschicht mit vorgegebener Dicke wachsen gelassen wird und dann thermisch nitridisiert wird, um das Oxynitrid zu bilden.

10. Verfahren nach Anspruch 8 oder 9, dadurch gekennzeichnet, dass die Nitridisierung erfolgt, indem die Vorrichtung in eine Atmosphäre aus Ammoniak und Argon eingebracht wird, die Umgebungstemperatur auf etwa 1050ºC angehoben wird und die Temperatur 10 Minuten lang aufrechterhalten wird.

11. Verfahren nach einem der Ansprüche 6 bis 10, dadurch gekennzeichnet, dass das Floating-Gate (64) aus dotiertem Polysilicium hergestellt wird, indem auf der ersten isolierenden Schicht (60) Silicium abgeschieden wird und das Silicium während der Abscheidung dotiert wird, um eine in situ dotierte Schicht (64) aus Polysilicium auszubilden.

12. Verfahren nach Anspruch 11, dadurch gekennzeichnet, dass SiH&sub4; bei etwa 850ºC in trockenem Sauerstoff mit PH&sub3; zusammengebracht wird, um die dotierte Schicht (64) aus Polysilicium bereitzustellen.

13. Elektrisch programmierbare und löschbare Speichervorrichtung wie durch das Verfahren eines der Ansprüche 6 bis 12 hergestellt, welche eine Mehrzahl von Speicherplätzen (84, 102, 104), eine Mehrzahl von Zeilenadressleitungen (108), eine Mehrzahl von Spaltenadressleitungen (106) und eine Mehrzahl von Löschleitungen (110) umfasst, wobei jede Kombination einer der mehreren Zeilenadressleitungen (108) und einer der mehreren Spaltenadressleitungen (106) einen anderen der mehreren Speicherplätze (84, 102, 104) definieren, und wobei ferner jeder der mehreren Speicherplätze (84, 102, 104) einen Transistor beinhaltet, mit folgenden Merkmalen:

die Source-Elektrode (56) ist mit einer zugeordneten der mehreren Löschleitungen (110) gekoppelt;

die Drain-Elektrode (54) ist mit einer zugeordneten der mehreren Spaltenadressleitungen (106) gekoppelt;

das Steuergate (68) ist mit einer zugehörigen der mehreren Zeilenadressleitungen (108) gekoppelt, und zwar über die zwischenliegende dielektrische Schicht als einer zweiten isolierenden Schicht (66) in Kombination mit der reaktiv gesputterten Schicht aus Tantalpentoxid auf der Schicht (64) des Floating-Gate;

das Floating-Gate (64) ist zwischen dem Gate (68) und den dotierten Bereichen von Source (56) und Drain (54) angeordnet;

die erste und die zweite isolierende Schicht (60, 66) bilden dielektrische Kondensatoreinrichtungen (C&sub7;&sub0;, C&sub7;&sub2;, C&sub7;&sub4;, C&sub7;&sub6;), um die Source-Elektrode, die Drain-Elektrode, das Floating-Gate und das Steuergate kapazitiv zu koppeln, wobei die kapazitive Kopplung (C&sub7;&sub0;) zwischen dem Steuergate und dem Floating-Gate im Verhältnis zu den weiteren kapazitiven Kopplungen (C&sub7;&sub2;, C&sub7;&sub4;, C&sub7;&sub6;) hoch ist, der Transistor weist ferner eine Einrichtung (34) zum Injizieren heißer Elektronen in das Floating-Gate (64) auf, wenn die jeweilig zugeordneten Spaltenadress- und Zeilenadressleitungen (106, 108) auf Programmierpotentiale angehoben werden, welche oberhalb jener der jeweils zugeordneten Löschleitung (110) liegen; und der Überlappungsbereich (62) der ersten isolierenden Schicht (60) weist ein Material und eine Größe auf (bis zu 20 nm Dicke, 0,4 um Breite), um eine Fowler-Nordheim- Tunnelung von Elektronen aus dem Floating-Gate (64) zu der Source-Elektrode (56) zu ermöglichen, wenn die zugehörige Löschleitung (110) auf ein Löschpotential in der Größenordnung von 10 bis 13 V oberhalb des der zugeordneten Zeilenadressleitung (108) angehoben wird, und zwar mit einer Stromdichte durch den Überlappungsbereich (62).

14. Vorrichtung nach Anspruch 13, dadurch gekennzeichnet, dass die dielektrische Konstante der zweiten isolierenden Schicht (66) größer als 5 ist.

15. Vorrichtung nach Anspruch 13, dadurch gekennzeichnet, dass die Dicke der ersten isolierenden Schicht (60) geringer als 20 nm ist.

16. Vorrichtung nach einem der Ansprüche 14 bis 16, dadurch gekennzeichnet, dass die zweite isolierende Schicht (66) oxidreiches Tantalpentoxid im Bereich von O0,25 bis O5,5 enthält.

17. Vorrichtung nach Anspruch 16, dadurch gekennzeichnet, dass die Tantalpentoxidschicht etwa 50 nm dick ist.

18. Vorrichtung nach Anspruch 16 oder 17, dadurch gekennzeichnet, dass die thermische Oxidschicht etwa 15 nm dick ist.

19. Vorrichtung nach einem der Ansprüche 13 bis 18, dadurch gekennzeichnet, dass die erste isolierende Schicht (60) Oxynitrid umfasst und im Wesentlichen frei von Störstellen ist.

20. Vorrichtung nach einem der Ansprüche 13 bis 19, dadurch gekennzeichnet, dass die Tunnelungseinrichtung eine Source-Diffusionszone (80) umfasst, welche Elektronen aufnimmt, die von dem Floating-Gate (64) aus die erste isolierende Schicht (60) durchtunnelt haben, wobei die Source-Diffusionszone (80) eine glatte Krümmung aufweist, so dass Gate-unterstützte Sperrschichtdurchbruchspannungen verstärkt werden.

21. Vorrichtung nach Anspruch 20, dadurch gekennzeichnet, dass die Source-Elektrode (56) eine flache Diffusionszone (78) mit Arsen und eine tiefe Diffusionszone (80) mit Phosphor umfasst.

22. Vorrichtung nach einem der Ansprüche 13 bis 21, dadurch gekennzeichnet, dass die mehreren Speicherplätze (84, 102, 104) in einer Matrix (82) angeordnet sind, so dass Zeilen und Spalten von Speicherplätzen gebildet sind, und dass die Löschleitungen (110), die jedem der mehreren Speicherplätze zugeordnet sind, zusammengeschlossen sind, die Spaltenadressleitungen (106) für alle Speicherplätze in einer Spalte zusammengeschlossen sind, und die Zeilenadressleitungen (108) für alle Speicherplätze in einer Zeile zusammengeschlossen sind.

23. Vorrichtung nach Anspruch 22, dadurch gekennzeichnet, dass jede Spalte von Speicherplätzen (84, 104) Transistoren in einer Kette enthält, wobei bei benachbarten Transistoren abwechselnd die jeweiligen Source-Elektroden (S) oder Drain-Elektroden (D) miteinander verbunden sind.

24. Vorrichtung nach Anspruch 13, dadurch gekennzeichnet, dass die mehreren Speicherplätze (84, 102, 104) in einer Matrix (82) angeordnet sind, so dass Zeilen und Spalten aus Speicherplätzen gebildet sind, wobei die Spaltenadressleitungen für alle Speicherplätze in einer Spalte von Speicherplätzen zusammengeschlossen sind (gemeinsame Spaltenadressleitung 128), die Zeilenadressleitungen für alle Speicherplätze in einer Zeile zusammengeschlossen sind (gemeinsame Zeilenadressleitung WL1), und die Speicherplätze jeder Zeile in Bytes (Byte 1, Byte 3) angeordnet sind; und dass die Bytes (Byte 1, Byte 2, Bytes unter Byte 2) von Speicherplätzen in Spalten von Bytes angeordnet sind; und die Löschleitungen (108), welche jedem der Speicherplätze in einer bestimmten Spalte von Bytes zugeordnet sind, zusammengeschlossen sind (an Leitung 126 durch den Auswahltransistor 129), so dass eine Bytespalte gleichzeitig gelöscht werden kann.

25. Vorrichtung nach einem der Ansprüche 13 bis 21, dadurch gekennzeichnet, dass die mehreren Speicherplätze (84, 102, 104) in einer Matrix (82) angeordnet sind, so dass Zeilen und Spalten von Speicherplätzen gebildet sind, wobei die Speicherplätze jeder Zeile in Bytes (Byte 1, Byte 3) angeordnet sind, die Zeilenadressleitungen (WL1 ist die gemeinsame Verbindung für die Adressleitungen in den Bytes 1, 3) für alle Speicherplätze in einer Zeile zusammengeschlossen sind (WL1), und die Spaltenadressleitungen (128 ist die gemeinsame Spaltenadressleitung für 84, 104) für alle Speicherplätze in einer Spalte von Speicherplätzen zusammengeschlossen sind; und dass die Bytes von Speicherplätzen byteweise in Spalten (Byte 1, 2) angeordnet sind und jeder Bytespalte eine andere von mehreren Spaltenauswahlleitungen (126) zugeordnet ist;

dass die Vorrichtung ferner eine Mehrzahl von Einrichtungen (129) aufweist, wovon jede einem bestimmten Byte (Byte 1) zugeordnet ist und mit der dem bestimmten Byte zugeordneten Zeilenadressleitung verbunden ist, um das bestimmte Byte auszuwählen; dass jede Auswahleinrichtung auf die Spaltenauswahlleitung (126) anspricht, die der Spalte, in welcher das bestimmte Byte liegt, zugeordnet ist; und dass ferner jede Auswahleinrichtung mit den Löschleitungen für die Speicherplätze in dem Byte, welchem die Auswahleinrichtung zugeordnet ist, verbunden ist, und außerdem mit den Löschleitungen (Leitung, welche die Source- Elektroden in Byte 2 miteinander verbindet) der Speicherplätze in einem benachbarten Byte (Byte 2) in derselben Spalte verbunden ist, sodass zu einem bestimmten Zeitpunkt ein einzelnes Byte gelöscht werden kann, indem die Spaltenauswahlleitung (126) für die Spalte, in welcher das zu löschende Byte (Byte 1) liegt, auf ein erstes Potential angehoben wird, wodurch alle Spaltenadressleitungen (128), welche dieser Spalte zugeordnet sind, auf Schwebepotential kommen, und indem die Zeilenadressleitung (WL2) für das zugehörige benachbarte Byte in der Spalte auf ein zweites Potential angehoben wird, das geringer als das erste Potential ist.