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DE19512431C2 - Halbleiterspeicherzelle mit wahlfreiem Zugriff auf Silicium-auf-Isolator mit doppelten Steuergates und deren Herstellungsverfahren - Google Patents

Halbleiterspeicherzelle mit wahlfreiem Zugriff auf Silicium-auf-Isolator mit doppelten Steuergates und deren Herstellungsverfahren

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Publication number
DE19512431C2
DE19512431C2 DE19512431A DE19512431A DE19512431C2 DE 19512431 C2 DE19512431 C2 DE 19512431C2 DE 19512431 A DE19512431 A DE 19512431A DE 19512431 A DE19512431 A DE 19512431A DE 19512431 C2 DE19512431 C2 DE 19512431C2
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DE
Germany
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layer
silicon
control gate
oxide
memory cell
Prior art date
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DE19512431A
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DE19512431A1 (de
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Alexandre Acovic
Ben Song Wu
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
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Publication date
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Publication of DE19512431C2 publication Critical patent/DE19512431C2/de
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    • H—ELECTRICITY
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    • H10B—ELECTRONIC MEMORY DEVICES
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  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)
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Description

Gebiet der Erfindung
Die vorliegende Erfindung bezieht sich auf eine Struktur einer Halbleiterspeicherzelle mit wahlfreiem Zugriff und auf Her­ stellungsverfahren hierfür, und spezieller auf eine nicht­ flüchtige Speicherzelle mit wahlfreiem Zugriff mit doppelten Steuergates, die auf einer Silicium-auf-Isolator-Struktur herge­ stellt ist.
Hintergrund der Erfindung
Es sind bereits Halbleiterspeicherzellen mit Fowler-Nordheim- Tunneln für Programmier- und Löschfunktionen hergestellt worden, die als lösch- und programmierbare Speicherzellen mit wahlfreiem Zugriff (EPROM), elektrisch löschbare und programmierbare Spei­ cherzellen (EEPROM) sowie Flash-Speicher verwendet werden.
Das am 8. Oktober 1991 für Beilstein, Jr, et al. erteilte US- Patent 5 055 898 mit dem Titel DRAM MEMORY CELL HAVING A HORI­ ZONTAL SOI TRANSFER DEVICE DISPOSED OVER A BURIED STORAGE NODEI AND FABRICATION METHODSTHEREFOR offenbart eine Halbleiterspei­ cherzelle und Verfahren zur Herstellung derselben, die ein Sub­ strat und eine Mehrzahl von Grabenkondensatoren umfaßt, die we­ nigstens teilweise innerhalb des Substrates und dielektrisch von demselben isoliert gebildet sind. Ein Silicium-auf-Isola­ tor(SOI)-Bereich umfaßt eine Siliciumschicht, die über einem Isolator liegt. Die Siliciumschicht ist in eine Mehrzahl von aktiven Bauelementbereichen aufgeteilt, von denen jeder über einem der elektrisch leitfähigen Bereiche angeordnet ist. Jeder der aktiven Bauelementbereiche ist mit einer darüberliegenden ersten Elektrode oder Wortleitung zur Bildung eines Gateknotens eines Zugriffstransistors, mit einer zweiten Elektrode oder Bit­ leitung zur Bildung eines Sourceknotens des Zugriffstransistors und mit dem darunterliegenden Grabenkondensator zur Bildung ei­ nes Drainknotens des Zugriffstransistors gekoppelt. Die Wortlei­ tung umfaßt ein Paar gegenüberliegender, elektrisch isolieren­ der, vertikaler Seitenwände, und der Sourceknoten sowie der Drainknoten von jedem der Zugriffstransistoren beinhalten je­ weils einen elektrischen Leiter, der auf einer der vertikalen Seitenwände angeordnet ist. Die Speicherzellenmatrix umfaßt des weiteren eine Struktur zur Kopplung der aktiven Bauelementberei­ che an das Substrat, um einen Substrat-Schwebe-Effekt zu redu­ zieren oder zu eliminieren.
Das am 12. März 1991 für Arikawa et al. erteilte US-Patent 4 999 313 mit dem Titel PREPARATION OF A SEMICONDUCTOR ARTICLE USING AN AMORPHOUS SEED TO GROW SINGLE CRYSTAL SEMICONDUCTOR MATERIAL offenbart ein Halbleiterbauelement zusammen mit einem Verfahren zur Erzeugung desselben, wobei das Bauelement eine Mehrzahl von einkristallinen Halbleiterbereichen aufweist, die einen einkristallinen Halbleiterbereich eines elektrischen Leit­ fähigkeitstyps und einen einkristallinen Halbleiterbereich des entgegengesetzten elektrischen Leitfähigkeitstyps auf dem glei­ chen Isolatorsubstrat beinhalten. Wenigstens der einkristalline Halbleiterbereich des einen elektrischen Leitfähigkeitstyps wird dadurch bereitgestellt, daß ein unterschiedliches Material ge­ bildet wird, dessen Kristallisationskerndichte ausreichend grö­ ßer als jene des Materials des Isolatorsubstrats und so ausrei­ chend fein ist, daß lediglich ein einzelner Kristallisationskern des Halbleitermaterials wachsen kann, und daß dann dem Halbleitermaterial erlaubt wird, um den als Zentrum gebildeten, einzelnen Kristallisationskern herum zu wachsen.
Das am 15. Juni 1982 für Goldsmith et al. erteilte US-Patent 4 334 347 mit dem Titel METHOD OF FORMING AN IMPROVED GATE MEM­ BER FOR A GATE INJECTED FLOATING GATE MEMORY DEVICE offenbart ein verbessertes Gateinjektions-Speicherbauelement mit schwebendem Gate, das verbesserte Eigenschaften hinsichtlich La­ dungshaltung und Lebensdauer aufweist und bei dem die Barrieren­ höhe für die Injizierung von Ladung (Elektronen oder Löcher) in das schwebende Gate hinein reduziert ist. Dies wird durch Ver­ wenden einer Schicht aus halbisolierendem polykristallinem Sili­ cium zwischen der Steuerelektrode und der isolierenden Schicht des schwebenden Gates erreicht.
In einer Veröffentlichung von Acovic et al. in IBM Technical Disclosure Bulletin Bd. 34, Nr. 6, November 1991, Seiten 238 bis 241 mit dem Titel VACUUM-SEALED SILICON-RICH-OXIDE EEPROM CELL ist eine EEPROM-Zelle beschrieben, die Elektronentransport in einem Vakuum zwischen siliciumreichen Oxidinjektoren auf dem Steuer- und dem schwebenden Gate benutzt. Da Vakuum anstelle von SiO2 verwendet wird, ist die Lebensdauer und die Haltefähigkeit der Zelle sehr hoch, was sie für eine wirklich nichtflüchtige RAM-Zelle geeignet erscheinen läßt. Die Verwendung von SRO-In­ jektoren und von Vakuum erlaubt die Erniedrigung der Program­ mierspannungen.
Aus der EP 509 378 A2 ist ein Verfahren zur Herstellung einer EPROM-Zelle mit einer virtuellen Erdung bekannt. Die EPROM-Zelle wird auf einem P-Typ-Siliziumsubstrat nach folgenden Schritten hergestellt: zunächst wird eine Gateoxidschicht auf dem Substrat aufgebracht, dann wird eine erste Polysiliziumschicht auf der Gateoxidschicht gebildet, anschließend wird eine erste Oxidschicht auf der ersten Polysiliziumschicht hergestellt, um danach eine Nitridschicht auf der ersten Oxidschicht zu erzeugen, dann wird eine zweite Oxidschicht auf der Nitridschicht gebildet, wobei gleichzeitig eine zusammengesetzte Schicht aus Oxid-Nitrid-Oxid (ONO) und dem ersten Polysilizium (Poly 1) auf der Gateoxidschicht entsteht, anschließend wird eine Maskenstruktur, die parallele Leitungen definiert, auf das ONO/Poly 1 aufgebracht, dann werden durch ätzen Bereiche der ONO/Poly 1 geöffnet, um die parallelen Leitungen zu definieren, nun werden Leitungen aus N-Typ Halbleiter zwischen den parallelen Leitungen gebildet, wobei die Maskenstruktur unverändert bleibt, jetzt erst wird die Maskenstruktur entfernt und letztendlich wird eine differentielle Oxidation durchgeführt, um die Dicke der zweiten Oxidschicht zu vergrößern, während gleichzeitig eine Oxidschicht über den N-Typ-Leitungen gebildet wird, wobei das anschließende Ätzen der parallelen Leitungen aus ONO/Poly 1 lediglich einen Abschnitt des über den N-Typ-Leitungen gebildeten Oxids wegätzt, wobei eine Unterbrechung der H+-Bit-Leitungen des EPROM vermieden wird.
Die US 4,905,062 offenbart eine nichtflüchtige Speicherzellenmatrix mit einem Halbleitersubstrat, mehreren dotierten Bitleitungsbereichen, die in dem Substrat gebildet sind und mehrere freischwebende Gateelektroden, die über dem Substrat liegen, wobei jede eine obere Oberfläche aufweist und jede zwischen Bitleitungsbereichen angeordnet ist und einen Kanalbereich in dem unter der freischwebenden Gateelektrode und den Bitleitungsbereichen liegenden Substrat definiert. Des weiteren umfasst die Speicherzellenmatrix mehrere dielektrische Strukturen, die jeweils über einem der Bitleitungsbereiche angeordnet sind und die jeweils eine obere Oberfläche aufweisen, die im wesentlichen auf gleicher Höhe mit den oberen Oberflächen der freischwebenden Gateelektroden liegt. Zusätzlich umfasst die Speicherzellenmatrix mehrere Kontrollgateelektroden, die jeweils über mehreren freischwebenden Gateelektroden liegen und mehrere dielektrische Strukturen und die darunter liegenden Bitleitungsbereiche überdeckt. Außerdem weist die Speicherzellenmatrix mehrere Grabenisolationsbereiche auf, die jeweils zwischen benachbarten freischwebenden Gateelektroden und benachbarten dielektrischen Strukturen angeordnet sind, wobei die Grabenisolationsbereiche sich in das Substrat erstrecken.
Eine nichtflüchtige Speicherzelle gemäß der US 4,833,514 umfasst ein Halbleitersubstrat, diffundierte Bereiche, die in dem Halbleitersubstrat gebildet sind und einen Kanal definieren, und einen ersten Gatebereich, der den Kanal überdeckt. Des weiteren beinhaltet die Speicherzelle erste dielektrische Bereiche, die benachbart zu dem ersten Gatebereich angeordnet sind und zweite dielektrische Bereiche, die den ersten Gatebereich von den ersten dielektrischen Bereichen trennen, wobei die zweiten dielektrischen Bereiche eine höhere dielektrische Qualität als die ersten dielektrischen Bereiche aufweisen. Außerdem umfasst die Speicherzelle einen zweiten Gatebereich, der den ersten Gatebereich überdeckt.
Aus der JP 4-34 981 (A) ist ein nichtflüchtiger Halbleiter­ speicher bekannt, bei welchem in einem Substrat eine Selektorgateelektrode eingebettet ist. Eine über dem Substrat angeordnete Schicht ist in drei Bereiche unterteilt, von denen ein äußerer Bereich eine Drainelektrode und ein mittlerer Bereich eine Channelelektrode darstellt. Oberhalb dieser Schicht befindet sich eine weitere Schicht, in der eine freischwebende Gateelektrode und darüber eine Kontrollgateelektrode eingebettet sind, wobei die Selektorgateelektrode und die Kontrollgateelektrode parallel zueinander verlaufen und die freischwebende Gateelektrode sowie die Channelelektrode zwischen sich einschließen.
Durch diese Anordnung der einzelnen Halbleiterbereiche soll eine Speicherzelle erzeugt werden, die ein schnelles Auslesen der gespeicherten Informationen zulässt. Dies wird laut der JP 4-34 981 (A) dadurch erreicht, dass bei einer nicht selektierten Speicherzelle das Potential der Kontrollgateelektrode 8 und das der Selektorgateelektrode 10 auf Masse liegen. Das niedrige Potential der beiden Elektroden bewirke eine niedrige Induktivität bzw. einen niedrigen Leitwert der Channelelektrode 3, wobei dies wiederum ein schnelleres Auslesen der gespeicherten Information ermögliche.
ZUSAMMENFASSUNG DER ERFINDUNG
Aufgabe der vorliegenden Erfindung ist es, eine Speicherzelle mit wahlfreiem Zugriff bereitzustellen, die ein erstes und ein zweites Steuergate beinhaltet und einen Tunnelbetrieb bei niedriger Spannung erlaubt, ohne dass angrenzende Zellen gestört werden. Des weiteren soll ein Verfahren zur Herstellung einer solchen Speicherzelle zur Verfügung gestellt werden, die mit einer Silizium-auf-Isolator-Struktur hergestellt wird.
Die Aufgabe wird durch die vorliegende Erfindung dadurch gelöst, dass bei der Speicherzelle gemäß dem Oberbegriff des Anspruchs 1 das zweite Steuergate-Element senkrecht zum ersten Steuergate-Element und das schwebende Gate-Element am Schnittpunkt des ersten und des zweiten Steuergate-Elements zwischen diesen angeordnet ist. Das Verfahren gemäß der vorliegenden Erfindung umfasst die in Anspruch 4 beanspruchten Schritte.
Durch die erfindungsgemäße Anordnung des ersten Steuergate- Elements zum zweiten Steuergate-Element, wird der Vorteil erzielt, dass die für eine Programmierung einer Speicherzelle erforderliche Spannungsdifferenz lediglich am Ort derjenigen Speicherzelle auftritt, die auch tatsächlich programmiert werden soll. Wenn zum Beispiel eine Spannungsdifferenz von 15 Volt für das FN-Tunneln benötigt wird, wurde in der Vergangenheit die Wortleitung auf 15 Volt gesetzt, und es trat ein Störzustand in allen anderen Speicherzellen des gleichen Wortes auf. Bei Verwendung der vorliegenden Erfindung wir nun aber eine Spannung von beispielsweise -10 Volt an das zweite Steuergate und eine Spannung von beispielsweise +5 Volt an das Wortleitungs-Steuergate angelegt, um die Spannungsdifferenz von 15 Volt bereitzustellen. Dabei wird vorteilhafter Weise kein Störzustand an anderen Speicherzellen verursacht.
KURZBESCHREIBUNG DER ZEICHNUNGEN
Fig. 1 ist eine seitliche Querschnittsansicht einer nichtflüch­ tigen Halbleiterspeicherzelle mit wahlfreiem Zugriff mit doppel­ tem Steuergate auf einer Silicium-auf-Isolator-Struktur.
Fig. 2 ist eine Draufsicht auf die in Fig. 1 dargestellte Spei­ cherzelle.
Fig. 3 bis 9 sind seitliche Querschnittsansichten und Draufsich­ ten der Speicherzelle der Fig. 1 und 2 in verschiedenen Stadien des Herstellungsprozesses derselben.
Bezugnehmend auf Fig. 1 ist eine Querschnittsansicht einer nichtflüchtigen, auf einer Silicium-auf-Isolator(SOI)-Struktur hergestellten Speicherzelle mit wahlfreiem Zugriff (NVRAM) dar­ gestellt, die doppelte Steuergates aufweist, um die Löschfunktion zu verbessern und eine Störung während des Programmier- und des Löschbetriebes, insbesondere bei Verwendung von Fowler-Nord­ heim-Tunneln, zu vermeiden.
Eine Verwendung des Fowler-Nordheim-Tunnelns anstelle einer In­ jektion von energiereichen Kanalladungsträgern als Programmierme­ chanismus für NVRAM-Zellen kann den Stromverbrauch reduzieren und die Leistungsfähigkeit steigern. In einer Matrix von Stapelgate-NVRAMs stört jedoch aufgrund der auf der Wortleitung (Steu­ ergate), die sich kontinuierlich zu den anderen Zellen er­ streckt, erforderlichen hohen Spannung bei Verwendung des FN- Tunnelns die Programmierung einer Zelle üblicherweise angrenzen­ de Zellen. Demzufolge werden entweder alle Zellen unter den aus­ gewählten Wortleitungen programmiert, oder es werden auch die Zellen, welche sich die Source/Drain mit der ausgewählten Zelle teilen, programmiert. Dieser Nachteil ist als "Stören" bekannt.
Eine Verwendung von Fowler-Nordheim-Tunneln als Löschmechanismus bringt das gleiche Störproblem ein. Wenngleich eine Blocklö­ schung bei der vorliegenden NVRAM-Anwendung akzeptabel ist. Es ist für ein NVRAM wünschenswert, bei der Anwendung einer Fest­ körperplatte die Möglichkeit eines selektiven Löschvorgangs zu besitzen.
Bei der in Fig. 1 gezeigten Ausführungsform der vorliegenden Erfindung wird das zuvor erwähnte Störproblem während des Pro­ grammierens und Löschens bei Verwendung von FN-Tunneln durch die vorliegende Erfindung einer NVRAM-Zelle mit Stapelgate überwun­ den, die auf einer SOI (Schichten 10, 12) -Struktur gebildet ist, wobei ein zweites Steuergate 14 unterhalb des leitenden Kanals der Zelle vergraben ist.
Eine Änderung der Spannung an dem zweiten Steuergate 14 modu­ liert das Potential des schwebenden Kanals, was es erlaubt, eine spezielle Zelle auszuwählen und dann mittels FN-Tunneln durch das schwebende Gate 40 und den Kanal hindurch zu programmieren oder zu löschen, ohne angrenzende Zellen zu stören. Während die in dem schwebenden Gate 40 gespeicherte Information gelesen wird, kann das zweite Steuergate 14 außerdem dazu verwendet wer­ den, ein Stören zu verhindern.
Alternativ kann anstelle der Oxidschicht 12 eine p-leitende Si­ liciumschicht verwendet werden.
Das zweite Steuergate 14 liegt parallel zu der Bitleitung (Sour­ ce/Drain 34-1/34-2) und senkrecht zu der Wortleitung 44 (das erste Steuergate). Das schwebende Gate und die Zelle befinden sich am Schnittpunkt (Kreuzungspunkt) des ersten und des zweiten Steuergates 14 und 44. Daher kann allein durch Variieren der Spannung an dem ersten und dem zweiten Steuergate 14 und 44 die Zelle durch FN-Tunneln programmiert oder gelöscht werden.
Spezieller ist, wiederum bezugnehmend auf Fig. 1, eine Quer­ schnittsansicht einer Matrix von nichtflüchtigen Speichern mit wahlfreiem Zugriff entlang des Schnittes AA' der in Fig. 2 ge­ zeigten Darstellung der Matrix in Draufsicht gezeigt. Die Struk­ tur von Fig. 1 umfaßt eine Schicht aus Silicium 10, die ein Sub­ strat darstellt. Eine Schicht aus einer Oxidisolation 12, die 200 nm dick sein kann und vergrabene Steuergates 14, die 100 nm dick sein können, befinden sich unterhalb einer dünnen Oxidschicht 26 und unter den leitenden Kanälen 34, die 0,5 Mikrometer dick sein können. Die Kanäle 34 sind zwischen dem Source- und dem Draingebiet 34-1 und 34-2 angeordnet.
Eine Gateoxidschicht 38, zum Beispiel 7 nm dick, ist über der Source, dem Drain und den Kanälen angeordnet. Schwebende Gates 40 befinden sich auf dem Gateoxid 38 und sind mit einer Schicht aus Oxid/Nitrid/Oxid (ONO) 42 bedeckt, die zum Beispiel Dicken von 5 nm für SiO2, 5 nm für Si3N4 sowie 5 nm für SiO2 aufweist. Eine Schicht aus dotiertem Polysilicium 44, zum Beispiel 100 nm Ångström bis 200 nm Ångström dick, stellt die Wortlei­ tungs-Steuergates bereit. Im weiteren werden die Wortleitung 44 als das erste Steuergate und die vergrabenen Gates 14 als das zweite Steuergate bezeichnet.
Bezugnehmend auf Fig. 2 ist eine Draufsicht der Struktur von Fig. 1 dargestellt, welche die Steuergates 14 und 34 sowie die Bitleitungen 26 von Fig. 1 zeigt.
Bezugnehmend auf die Fig. 3 bis 10 sind Querschnittsansichten des NVRAM in verschiedenen Stufen des Herstellungsprozesses für dasselbe dargestellt. In Fig. 3 ist eine Schicht aus Silicium 10 mit einer darauf angeordneten Schicht aus Siliciumdioxid 12 vor­ gesehen. Unter Verwendung eines Prozesses, der auf dem Fachge­ biet als laterales Überwachsen mit Silicium (SLO) bekannt ist, wird eine zweite Schicht aus Silicium 14 auf den Oxidschichten 12 aufgewachsen. Bei dem SLO-Prozeß wird eine Öffnung 16 in den Oxidschichten 12 hergestellt, und unter geeigneten Temperatur- und Druckbedingungen wird durch die Öffnung 16 eine Schicht aus Silicium 14 (zum Beispiel epitaxial) auf die Oxidschicht 14 auf­ gewachsen, wobei die Siliciumschicht 10 als Kristallkeimschicht verwendet wird. Die Öffnung 16 wird von dem Gebiet, an dem das Bauelement gefertigt wird, entfernt hergestellt. Wenn, wie zuvor erwähnt, p-leitendes Silicium anstelle der Oxidschicht 12 ver­ wendet wird, ist der SLO-Prozeß nicht notwendig.
Alternativ kann die Struktur von Fig. 3 durch eine Silicium- auf-Oxid-Struktur ersetzt werden, die aus einer Oxidschicht (d. h. 12) und einer Siliciumschicht (d. h. 14) besteht, und n+-Do­ tierstoffe werden, wo erforderlich, mit hoher Energie implan­ tiert.
Noch eine weitere Alternative besteht darin, den SIMOX-Prozeß zu verwenden, bei dem Sauerstoff implantiert wird, um vergrabene Oxide zu bilden, und dann bei 1300°C für 20 Stunden getempert wird.
Bei Verwendung der Struktur von Fig. 3 werden eine Schicht aus Oxid 18 und eine Schicht aus Nitrid 20, zum Beispiel 20 nm dick, auf den Siliciumschichten 14, wie in Fig. 4 gezeigt, aufge­ bracht. Die obere Nitridschicht 20 wird mit einem Photoresist 22 strukturiert, der als Ätzmaske dient, um Löcher durch das Nitrid 20 und das Oxid 18 bis auf die Siliciumschichten 14 hinunter zu ätzen, wie in Fig. 5 gezeigt.
Das Photoresist wird entfernt, die geätzten Löcher werden mit Oxid 24 gefüllt, und die Struktur wird unter Verwendung von üb­ lichen chemisch-mechanischen Polierprozessen poliert, um die Nitridschichten 20 und die Oxidschicht 18 zu entfernen, wodurch eine Struktur zurückbleibt, wie sie in Fig. 6 gezeigt ist.
Eine Schicht aus dünnem Oxid 26, zum Beispiel 10 nm dick, wird über der Struktur abgeschieden oder aufgewachsen, wie in Fig. 7 dargestellt. Eine lokale Schicht aus Nitrid 28 und ein dickes Oxid 30 werden auf den Oxidschichten 26 erzeugt, wie in Fig. 7 gezeigt, um als Polierstopp zu fungieren. In der Oxidschicht 26 wird eine Öffnung 32 hergestellt, und der SLO-Prozeß wird wie­ derholt, um eine Schicht aus Silicium 34 über der Oxidschicht 26 mit dem Silicium 14 als dem Kristallkeim zu erzeugen.
Unter Verwendung des Nitrides 28 und des Oxides 30 als Polier­ stopp wird die Siliciumschicht 34 bis auf Höhe des Oxides 30 herunterpoliert. Der nächste Schritt besteht in einer Ionenim­ plantation eines p-leitenden Dotierstoffs (5 × 1016) als Kanaldo­ tierung, wie in Fig. 8 gezeigt.
Dann wird eine Gateoxidschicht 38, zum Beispiel 7 nm dick, über der Struktur aufgebracht, wie in Fig. 9 gezeigt. Bezugnehmend auf Fig. 10 wird als nächstes eine Schicht aus undotiertem Poly­ silicium 40 über der Struktur von Fig. 9 aufgebracht. Die Poly­ siliciumschicht 40 wird unter Verwendung lithographischer Tech­ niken strukturiert, um die Kanalgebiete 40 zu bilden. Das Poly­ silicium wird zuerst in x-Richtung (Fig. 11) strukturiert und dann gleichzeitig für die Source, den Drain und das schwebende Gate ionenimplantiert (n+, 1020). Dann wird das Polysilicium in y-Richtung strukturiert, um das schwebende Gate (Quadrat) (Fig. 12) zu erzeugen. Danach wird ionenimplantiert (p--leitend, 5 × 1019), um Isolationen zwischen der Source und dem Drain zu bil­ den.
Eine Schicht aus ONO 42 wird über dem Polysilicium 40 aufge­ bracht, und eine Schicht aus dotiertem Polysilicium 44 wird über der ONO-Schicht 42 abgeschieden, zum Beispiel 5 nm SiO2, 10 nm Si3N4 und 5 nm SiO2, um die Wortleitung (Steuergate) 44 für das NVRAM bereitzustellen.
Wiederum bezugnehmend auf Fig. 1 ist ersichtlich, daß ein zwei­ tes Steuergate 14 vorgesehen ist. Dies erlaubt die Verwendung des gewünschten FN-Tunnelns zur Programmierung und Löschung ohne Verwendung hoher Spannungen. Da das FN-Tunneln starke elektri­ sche Felder erfordert, um die Elektronen über das Oxid zwischen den Siliciumgebieten hinweg zu beschleunigen, wurden in der Ver­ gangenheit hohe Spannungen verwendet, um die starken elektri­ schen Felder bereitzustellen. Diese hohen Spannungen führten dazu, daß alle Zellen entlang der Wortleitung gemeinsam program­ miert und gelöscht wurden, da die Wortleitung kontinuierlich ist und die hohe Spannung leitet. Dieser Zustand ist als "Stören" bekannt. Bei der in Fig. 1 gezeigten Ausführungsform der vorlie­ genden Erfindung kann, wenn eine hohe Spannung über die aktuel­ len Kanalbereiche hinweg erforderlich ist, sowohl an das erste Steuergate (Wortleitung) 44 als auch an das zweite Steuergate 14 eine Spannung angelegt werden. Wenn zum Beispiel eine Spannungs­ differenz von 15 Volt für das FN-Tunneln benötigt wird, wurde in der Vergangenheit die Wortleitung auf 15 Volt gesetzt, und es trat ein Störzustand auf. Bei Verwendung der vorliegenden Erfin­ dung wird eine Spannung von -10 Volt an das zweite Steuergate 14 angelegt, und eine Spannung von + 5 Volt wird an die Wortlei­ tungs-Steuergates 44 angelegt, um die Spannungsdifferenz von 15 Volt bereitzustellen, ohne einen Störzustand zu verursachen.
Beschrieben wurde eine auf einer SOI-Struktur hergestellte Sta­ pel-Gate-NVRAM-Zelle mit einem zweiten Steuergate, das unterhalb des leitenden Kanals der Zelle vergraben ist. Ein Anlegen und Ändern der Spannung an dem zweiten Steuergate moduliert das Po­ tential des Kanals, was es erlaubt, eine spezielle Zelle auszu­ wählen und dann mittels des FN-Tunnelns durch ein schwebendes Gate und den Kanal hindurch zu programmieren oder zu löschen, ohne angrenzende Zellen zu stören. Während die in dem schwebenden Gate gespeicherte Information gelesen wird, kann das zweite Steuergate außerdem dazu verwendet werden, ein Stören zu verhin­ dern.
Das zweite Steuergate liegt parallel zu den Bitleitungen (Source und Drain) und senkrecht zu der Wortleitung, die das erste Steu­ ergate darstellt. Das schwebende Gate und die Zelle befinden sich an dem Schnittpunkt, an dem sich das erste und das zweite Steuergate kreuzen. Somit kann allein durch Variieren der Span­ nung an dem ersten und dem zweiten Steuergate die Zelle durch das FN-Tunneln programmiert oder gelöscht werden. Die Erfindung ist jedoch nicht auf FN-Tunnelanwendungen beschränkt und kann auch bei Injektion energiereicher Kanalladungsträger verwendet werden.

Claims (8)

1. Speicherzelle mit wahlfreiem Zugriff mit doppeltem Steuergate für eine Speichermatrix umfassend:
eine erste Schicht (12) aus elektrisch isolierendem Material;
eine Schicht aus Halbleitermaterial (34), die über der ersten Schicht liegt, wobei die Schicht aus Halbleitermaterial benachbarte Source- (34-1), Kanal- (34) und Draingebiete (34-2) eines aktiven Bauelements enthält;
ein schwebendes Gate-Element (40), das über dem Kanalgebiet der Schicht aus Halbleitermaterial (34) liegt;
ein erstes Steuergate-Element (44), das über dem schwebenden Gate-Element (40) liegt; und
ein diskretes Gebiet aus Halbleitermaterial, das in der ersten Schicht (12) aus elektrisch isolierendem Material angeordnet ist und unter dem Kanalgebiet (34) liegt, um ein zweites Steuergate-Element (14) bereitzustellen,
wobei durch Variieren der Spannung an dem ersten und dem zweiten der zueinander senkrecht angeordneten Steuergate-Elemente (44, 14) die Speicherzelle programmiert oder gelöscht werden kann,
dadurch gekennzeichnet,
dass das zweite Steuergate-Element (14) senkrecht zum ersten Steuergate-Element (44) und das schwebende Gate-Element (40) am Schnittpunkt des ersten und des zweiten Steuergate-Elements (44, 14) zwischen diesen angeordnet ist.
2. Speicherzelle mit doppeltem Steuergate gemäß Anspruch 1, wobei die über der ersten Schicht (12) liegende Schicht aus Halbleitermaterial (34) in diskrete Bereiche mit alternierender Leitfähigkeit unterteilt ist, um das Source- (34-1), das Kanal- (34) und das Draingebiet (34-2) bereitzustellen, und wobei die Speicherzellen­ struktur des weiteren eine Schicht aus isolierendem Material (38), die zwischen der Schicht aus Halbleitermaterial (34) und dem darüberliegenden schwebenden Gate-Element (40)angeordnet ist, sowie eine Schicht aus isolierendem Material (42) umfaßt, die zwischen dem schwebenden Gate-Element (40) und dem darüberliegenden ersten Steuergate-Element (44) angeordnet ist.
3. Speicherzelle mit doppeltem Steuergate gemäß Anspruch 2, wobei das erste Steuergate (44) zu einer Polysilicium-Wortleitung gehört.
4. Verfahren zur Herstellung einer Struktur aus Speichern mit wahlfreiem Zugriff mit doppeltem Steuergate, das folgende Schritte beinhaltet:
Schritt 1 Entfernen von ausgewählten Bereichen eines Silicium-auf-Isolator-Substrats, das aus einer Siliciumschicht (14) auf einer Isolatorschicht (12) besteht, und Belassen von verbleibenden Bereichen der Siliciumschicht (14), die durch Grabengebiete getrennt sind,
Schritt 2 Füllen der Grabengebiete zwischen den verbliebenen Bereichen der Siliciumschicht (14) des Silicium-auf-Isolator-Substrats mit Oxid (24), um eine Schicht aus alternierenden Bereichen aus Silicium (14) und Oxid (24) auf der isolierenden Schicht (12) des Silicium- auf-Isolator-Substrats zu belassen, wobei die Siliciumbereiche (14) erste Bauelement-Steuergategebiete bereitstellen,
Schritt 3 Bilden einer relativ dünnen Schicht aus Oxidmaterial (26) über der in Schritt 2 erzeugten, alternierenden Silicium- und Oxidschicht,
Schritt 4 Bilden einer Schicht aus Silicium (34) über der in Schritt 3 erzeugten Oxidschicht (26),
Schritt 5 Implantieren der in Schritt 4 erzeugten Siliciumschicht (34) mit Dotierstoffen, um einen Kanal zu bilden,
Schritt 6 Bilden einer Schicht aus Oxidmaterial (38) über der Siliciumschicht von Schritt 5, um eine Gateoxidschicht (38) bereitzustellen,
Schritt 7 Bilden und Strukturieren einer Schicht aus diskreten Polysiliciumgebieten (40) auf der Gateoxidschicht (38), um Source- und Draingebiete zu bilden,
Schritt 8 Bilden einer Schicht aus isolierendem Material (42) und einer Schicht aus dotiertem Polysilicium (44) über dem Gateoxid- (38) und dem Kanalgebiet um zweite Steuergategebiete bereitzustellen, um Speicherzellen mit wahlfreiem Zugriff mit doppeltem Gate be­ reitzustellen.
5. Verfahren zur Herstellung einer Struktur aus Speichern mit wahlfreiem Zugriff mit doppeltem Steuergate nach Anspruch 4, wobei der Schritt 1 folgende Schritte einschließt:
Schritt 1A Aufbringen einer Schicht aus Siliciumdioxid (18) auf einem Silicium-auf-Isolator- Substrat, das aus einer Schicht aus Silicium (14) auf einer Isolationsschicht (12) besteht;
Schritt 1B Aufbringen einer Schicht aus Nitrid (20) auf der in Schritt 1A aufgebrachten Schicht aus Siliciumdioxid (18),
Schritt 1C Maskieren, Ätzen und Entfernen ausgewählter Bereiche der Nitrid- (20), der Siliciumdioxid- (18) und der Siliciumschicht (14) von der Isolationsschicht (12), um verbleibende diskrete Schichtbereiche aus Ni­ trid, Siliciumdioxid und Silicium auf dem Isolator (12) zu belassen, die durch die Grabengebiete mit Abstand voneinander angeordnet sind,
Schritt 1D Entfernen der Nitrid- (20) und Siliciumdioxidschichten (18) von den verbliebenen Siliciumschichten (14).
6. Verfahren zur Herstellung einer Struktur aus Speicherzellen mit wahlfreiem Zugriff mit doppeltem Steuergate nach Anspruch 4, wobei die Siliciumschicht (14) auf der Isolatorschicht (12) des Silicium- auf-Isolator-Substrats von Schritt 1 dadurch gebildet wird, daß zuerst eine Schicht aus dem Silicium (14) auf dem Boden der Isolatorschicht (12) aufgebracht wird, ein Loch (16) in der Isolatorschicht (12) erzeugt und Wärme angewendet wird, um die Siliciumschicht (14) auf der Oberseite der Isolatorschicht (12) aufzuwachsen.
7. Verfahren zur Herstellung einer Struktur aus Speicherzellen mit wahlfreiem Zugriff mit doppeltem Steuergate nach Anspruch 4, wobei Schritt 4 das Aufbringen eines Polierstopps (28, 30) auf der in Schritt 3 gebildeten, dünnen Oxidschicht (26), das Bilden der Siliciumschicht (34) auf der dünnen Oxidschicht (26) und über dem Polierstopp (28, 30), und ein mechanisches Polieren der Siliciumschicht (34) bis hinunter auf den Polierstopp (28, 30) einschließt.
8. Verfahren zur Herstellung einer Struktur aus Speicherzellen mit wahlfreiem Zugriff mit doppeltem Steuergate nach Anspruch 4, wobei die in Schritt 4 bereitgestellte Schicht aus Silicium (34) dadurch gebildet wird, daß ein Loch in der in Schritt 3 gebilde­ ten, dünnen Schicht aus Oxid (26) über den von dem Si­ licium-auf-Isolator-Substrat verbliebenen Siliciumbe­ reichen erzeugt und Wärme angewendet wird, um die Schicht aus Silicium (34) auf der dünnen Schicht aus Oxid (26) von dem Siliciumbereich aufzuwachsen.
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