JPH0567791A - 電気的に書込および消去可能な半導体記憶装置およびその製造方法 - Google Patents
電気的に書込および消去可能な半導体記憶装置およびその製造方法Info
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- JPH0567791A JPH0567791A JP4032027A JP3202792A JPH0567791A JP H0567791 A JPH0567791 A JP H0567791A JP 4032027 A JP4032027 A JP 4032027A JP 3202792 A JP3202792 A JP 3202792A JP H0567791 A JPH0567791 A JP H0567791A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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Abstract
(57)【要約】
【目的】 フラッシュタイプの電気的に書込および消去
可能な半導体記憶装置（ＥＥＰＲＯＭ）において、書込
効率を上昇させ、品質管理上の信頼性を向上させるとも
に、メモリトランジスタの微細化を図る。 【構成】 ｐ型シリコン基板１にトレンチ１１が形成さ
れる。トレンチの底壁１１ａの上に第２のゲート酸化膜
４が形成される。トレンチの側壁１１ｂの上に第１のゲ
ート酸化膜９が形成される。第２のゲート酸化膜４の膜
厚は第１のゲート酸化膜９の膜厚よりも小さい。フロー
ティングゲート電極５が第２のゲート酸化膜４と第１の
ゲート酸化膜９の上に形成される。フローティングゲー
ト電極５の両端部近傍にそれぞれ、ｎ+ ドレイン拡散領
域２とｎ+ ソース拡散領域３とが形成される。コントロ
ールゲート電極７はフローティングゲート電極５の上に
層間絶縁膜６を介在して形成される。
可能な半導体記憶装置（ＥＥＰＲＯＭ）において、書込
効率を上昇させ、品質管理上の信頼性を向上させるとも
に、メモリトランジスタの微細化を図る。 【構成】 ｐ型シリコン基板１にトレンチ１１が形成さ
れる。トレンチの底壁１１ａの上に第２のゲート酸化膜
４が形成される。トレンチの側壁１１ｂの上に第１のゲ
ート酸化膜９が形成される。第２のゲート酸化膜４の膜
厚は第１のゲート酸化膜９の膜厚よりも小さい。フロー
ティングゲート電極５が第２のゲート酸化膜４と第１の
ゲート酸化膜９の上に形成される。フローティングゲー
ト電極５の両端部近傍にそれぞれ、ｎ+ ドレイン拡散領
域２とｎ+ ソース拡散領域３とが形成される。コントロ
ールゲート電極７はフローティングゲート電極５の上に
層間絶縁膜６を介在して形成される。
Description
【０００１】
【産業上の利用分野】この発明は、一般的には電気的に
書込および消去を行なうことが可能な不揮発性半導体記
憶装置およびその製造方法に関し、より特定的には書込
まれた情報電荷を電気的に一括消去することが可能なＥ
ＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂ
ｌｅ ａｎｄ ＰｒｏｇｒａｍｍａｂｌｅＲｅａｄ Ｏ
ｎｌｙ Ｍｅｍｏｒｙ）、いわゆる、フラッシュメモリ
の構造およびその製造方法の改善に関するものである。
書込および消去を行なうことが可能な不揮発性半導体記
憶装置およびその製造方法に関し、より特定的には書込
まれた情報電荷を電気的に一括消去することが可能なＥ
ＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂ
ｌｅ ａｎｄ ＰｒｏｇｒａｍｍａｂｌｅＲｅａｄ Ｏ
ｎｌｙ Ｍｅｍｏｒｙ）、いわゆる、フラッシュメモリ
の構造およびその製造方法の改善に関するものである。
【０００２】
【従来の技術】データを自由にプログラムすることがで
き、しかも電気的に書込および消去可能な構造のメモリ
デバイスとしてＥＥＰＲＯＭが存在する。１つのトラン
ジスタで構成され、書込まれた情報電荷を電気的に一括
消去することが可能なＥＥＰＲＯＭ、いわゆる、フラッ
シュメモリが米国特許第４，８６８，６１９号や“Ａｎ Ｉｎ−Ｓｙｓｔｅｍ Ｒｅｐｒｏｇｒａｍｍａｂｌｅ
３２Ｋ×８ ＣＭＯＳ Ｆｌａｓｈ Ｍｅｍｏｒｙ”ｂｙ Ｖｉｒｇｉｌ Ｎｉ
ｌｅｓ Ｋｙｎｅｔｔ ｅｔ ａｌ．，ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏ
ｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ，ｖｏｌ．２３，Ｎｏ．５，Ｏｃｔｏ
ｂｅｒ １９８８で提案されている。
き、しかも電気的に書込および消去可能な構造のメモリ
デバイスとしてＥＥＰＲＯＭが存在する。１つのトラン
ジスタで構成され、書込まれた情報電荷を電気的に一括
消去することが可能なＥＥＰＲＯＭ、いわゆる、フラッ
シュメモリが米国特許第４，８６８，６１９号や“Ａｎ Ｉｎ−Ｓｙｓｔｅｍ Ｒｅｐｒｏｇｒａｍｍａｂｌｅ
３２Ｋ×８ ＣＭＯＳ Ｆｌａｓｈ Ｍｅｍｏｒｙ”ｂｙ Ｖｉｒｇｉｌ Ｎｉ
ｌｅｓ Ｋｙｎｅｔｔ ｅｔ ａｌ．，ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏ
ｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ，ｖｏｌ．２３，Ｎｏ．５，Ｏｃｔｏ
ｂｅｒ １９８８で提案されている。
【０００３】図１９は、フラッシュメモリの一般的な構
成を示すブロック図である。図において、ＥＥＰＲＯＭ
は、行列状に配置されたメモリセルマトリックス１００
と、Ｘアドレスデコーダ２００と、Ｙゲートセンスアン
プ３００と、アドレスデコーダ４００と、アドレスバッ
ファ５００と、入出力バッファ６００と、コントロール
ロジック７００とを含む。メモリセルマトリックス１０
０は、行列状に配置された複数個のメモリトランジスタ
をその内部に有する。メモリセルマトリックス１００の
行および列を選択するためにＸアドレスデコーダ２００
とＹゲートセンスアンプ３００とが接続されている。Ｙ
ゲートセンスアンプ３００には列の選択情報を与えるＹ
アドレスデコーダ４００が接続されている。Ｘアドレス
デコーダ２００とＹアドレスデコーダ４００には、それ
ぞれ、アドレス情報が一時格納されるアドレスバッファ
５００が接続されている。Ｙゲートセンスアンプ３００
には、入出力データを一時格納する入出力バッファ６０
０が接続されている。アドレスバッファ５００と入出力
バッファ６００には、フラッシュメモリの動作制御を行
なうためのコントロールロジック７００が接続されてい
る。コントロールロジック７００は、チップイネーブル
信号、アウトプットイネーブル信号およびプログラム信
号に基づいた制御を行なう。
成を示すブロック図である。図において、ＥＥＰＲＯＭ
は、行列状に配置されたメモリセルマトリックス１００
と、Ｘアドレスデコーダ２００と、Ｙゲートセンスアン
プ３００と、アドレスデコーダ４００と、アドレスバッ
ファ５００と、入出力バッファ６００と、コントロール
ロジック７００とを含む。メモリセルマトリックス１０
０は、行列状に配置された複数個のメモリトランジスタ
をその内部に有する。メモリセルマトリックス１００の
行および列を選択するためにＸアドレスデコーダ２００
とＹゲートセンスアンプ３００とが接続されている。Ｙ
ゲートセンスアンプ３００には列の選択情報を与えるＹ
アドレスデコーダ４００が接続されている。Ｘアドレス
デコーダ２００とＹアドレスデコーダ４００には、それ
ぞれ、アドレス情報が一時格納されるアドレスバッファ
５００が接続されている。Ｙゲートセンスアンプ３００
には、入出力データを一時格納する入出力バッファ６０
０が接続されている。アドレスバッファ５００と入出力
バッファ６００には、フラッシュメモリの動作制御を行
なうためのコントロールロジック７００が接続されてい
る。コントロールロジック７００は、チップイネーブル
信号、アウトプットイネーブル信号およびプログラム信
号に基づいた制御を行なう。
【０００４】図２０は、図１９に示されたメモリセルマ
トリックス１００の概略構成を示す等価回路図である。
図において、行方向に延びる複数本のワード線ＷＬ1 ，
ＷＬ 2 ，…，ＷＬi と、列方向に延びる複数本のビット
線ＢＬ1 ，ＢＬ2 ，…，ＢＬ i とが互いに直交するよう
に配置され、マトリックスを構成する。各ワード線と各
ビット線の交点には、それぞれフローティングゲートを
有するメモリトランジスタＱ1 1 ，Ｑ1 2 …，Ｑi iが
配設されている。各メモリトランジスタのドレインは各
ビット線に接続されている。メモリトランジスタのコン
トロールゲートは各ワード線に接続されている。メモリ
トランジスタのソースは各ソース線Ｓ1 ，Ｓ2 ，…に接
続されている。同一行に属するメモリトランジスタのソ
ースは、図に示されるように相互に接続され、両側に配
置されたソース線Ｓ1 ，Ｓ2 ，…に接続されている。す
べてのメモリセルの一括消去を行なうためにソース線は
相互接続されている。
トリックス１００の概略構成を示す等価回路図である。
図において、行方向に延びる複数本のワード線ＷＬ1 ，
ＷＬ 2 ，…，ＷＬi と、列方向に延びる複数本のビット
線ＢＬ1 ，ＢＬ2 ，…，ＢＬ i とが互いに直交するよう
に配置され、マトリックスを構成する。各ワード線と各
ビット線の交点には、それぞれフローティングゲートを
有するメモリトランジスタＱ1 1 ，Ｑ1 2 …，Ｑi iが
配設されている。各メモリトランジスタのドレインは各
ビット線に接続されている。メモリトランジスタのコン
トロールゲートは各ワード線に接続されている。メモリ
トランジスタのソースは各ソース線Ｓ1 ，Ｓ2 ，…に接
続されている。同一行に属するメモリトランジスタのソ
ースは、図に示されるように相互に接続され、両側に配
置されたソース線Ｓ1 ，Ｓ2 ，…に接続されている。す
べてのメモリセルの一括消去を行なうためにソース線は
相互接続されている。
【０００５】図２１は、上記のようなフラッシュメモリ
を構成する１つのメモリトランジスタの断面構造を示す
部分断面図である。図２１に示されるＥＥＰＲＯＭはス
タックゲート型ＥＥＰＲＯＭと呼ばれる。図２２は従来
のスタックゲート型フラッシュメモリの平面的配置を示
す概略平面図である。図２３は図２２のＸＸＩＩＩ−Ｘ
ＸＩＩＩ線に沿う部分断面図である。これらの図を参照
して、従来のフラッシュメモリの構造について説明す
る。
を構成する１つのメモリトランジスタの断面構造を示す
部分断面図である。図２１に示されるＥＥＰＲＯＭはス
タックゲート型ＥＥＰＲＯＭと呼ばれる。図２２は従来
のスタックゲート型フラッシュメモリの平面的配置を示
す概略平面図である。図２３は図２２のＸＸＩＩＩ−Ｘ
ＸＩＩＩ線に沿う部分断面図である。これらの図を参照
して、従来のフラッシュメモリの構造について説明す
る。
【０００６】図２１および図２３を参照して、ｐ型のシ
リコン基板１の主面上にｎ型の不純物領域、たとえば、
ｎ+ ドレイン拡散領域３２とｎ+ ソース拡散領域３３と
が間隔を隔てて形成されている。これらのｎ+ ドレイン
拡散領域３２とｎ+ ソース拡散領域３３との間に挟まれ
た領域には、チャネル領域が形成されるようにコントロ
ールゲート電極３７とフローティングゲート電極３５が
形成されている。フローティングゲート電極３５はシリ
コン基板１の上に膜厚１００Å程度の薄いゲート酸化膜
３４を介在して形成されている。コントロールゲート電
極３７はフローティングゲート電極３５から電気的に分
離されるように、フローティングゲート電極３５の上に
層間絶縁膜３６を介在して形成されている。フローティ
ングゲート電極３５とコントロールゲート電極３７は多
結晶シリコン層から形成されている。熱酸化膜３８は、
シリコン基板１と、フローティングゲート電極３５やコ
ントロールゲート電極３７を構成する多結晶シリコン層
の表面を熱酸化させることによって形成されている。フ
ローティングゲート電極３５やコントロールゲート電極
３７を被覆するように酸化膜等からなるスムースコート
膜１２が形成されている。
リコン基板１の主面上にｎ型の不純物領域、たとえば、
ｎ+ ドレイン拡散領域３２とｎ+ ソース拡散領域３３と
が間隔を隔てて形成されている。これらのｎ+ ドレイン
拡散領域３２とｎ+ ソース拡散領域３３との間に挟まれ
た領域には、チャネル領域が形成されるようにコントロ
ールゲート電極３７とフローティングゲート電極３５が
形成されている。フローティングゲート電極３５はシリ
コン基板１の上に膜厚１００Å程度の薄いゲート酸化膜
３４を介在して形成されている。コントロールゲート電
極３７はフローティングゲート電極３５から電気的に分
離されるように、フローティングゲート電極３５の上に
層間絶縁膜３６を介在して形成されている。フローティ
ングゲート電極３５とコントロールゲート電極３７は多
結晶シリコン層から形成されている。熱酸化膜３８は、
シリコン基板１と、フローティングゲート電極３５やコ
ントロールゲート電極３７を構成する多結晶シリコン層
の表面を熱酸化させることによって形成されている。フ
ローティングゲート電極３５やコントロールゲート電極
３７を被覆するように酸化膜等からなるスムースコート
膜１２が形成されている。
【０００７】図２２に示すように、コントロールゲート
電極３７は相互に接続されて横方向（行方向）に延びる
ようにワード線として形成されている。ビット線１３は
ワード線３７と直交するように配置され、縦方向（列方
向）に並ぶｎ+ ドレイン拡散領域３２を相互に接続す
る。ビット線１３はドレインコンタクト１５を通じて各
ｎ+ ドレイン拡散領域３２に電気的に接触する。図２３
に示すように、ビット線１３はスムースコート膜１２の
上に形成されている。図２２に示すように、ｎ+ ソース
拡散領域３３は、ワード線３７が延びる方向に沿って延
在し、ワード線３７とフィールド酸化膜１０とに囲まれ
た領域に形成されている。各ｎ+ ドレイン拡散領域３２
もワード線３７とフィールド酸化膜１０とによって囲ま
れた領域に形成されている。
電極３７は相互に接続されて横方向（行方向）に延びる
ようにワード線として形成されている。ビット線１３は
ワード線３７と直交するように配置され、縦方向（列方
向）に並ぶｎ+ ドレイン拡散領域３２を相互に接続す
る。ビット線１３はドレインコンタクト１５を通じて各
ｎ+ ドレイン拡散領域３２に電気的に接触する。図２３
に示すように、ビット線１３はスムースコート膜１２の
上に形成されている。図２２に示すように、ｎ+ ソース
拡散領域３３は、ワード線３７が延びる方向に沿って延
在し、ワード線３７とフィールド酸化膜１０とに囲まれ
た領域に形成されている。各ｎ+ ドレイン拡散領域３２
もワード線３７とフィールド酸化膜１０とによって囲ま
れた領域に形成されている。
【０００８】上記のように構成されたフラッシュメモリ
の動作について図２１を参照して説明する。
の動作について図２１を参照して説明する。
【０００９】まず、書込動作においては、ｎ+ ドレイン
拡散領域３２に６〜８Ｖ程度の電圧ＶD 、コントロール
ゲート電極３７に１０〜１５Ｖ程度の電圧ＶG が印加さ
れる。この電圧ＶD ，ＶG の印加により、ｎ+ ドレイン
拡散領域３２とゲート酸化膜３４の近傍でアバランシェ
・ブレークダウン現象が引き起こされる。これにより、
この近傍で高いエネルギを有する電子が発生する。この
電子の一部は、コントロールゲート電極３７に印加され
た電圧ＶG による電界により、矢印に示されるよう
に、フローティングゲート電極３５に引き寄せられる。
このようにして、フローティングゲート電極３５に電子
の蓄積が行なわれると、コントロールゲートトランジス
タのしきい値電圧Ｖt h が高くなる。このしきい値電圧
Ｖt h が所定の値よりも高くなった状態が書込まれた状
態、“０”と呼ばれる。
拡散領域３２に６〜８Ｖ程度の電圧ＶD 、コントロール
ゲート電極３７に１０〜１５Ｖ程度の電圧ＶG が印加さ
れる。この電圧ＶD ，ＶG の印加により、ｎ+ ドレイン
拡散領域３２とゲート酸化膜３４の近傍でアバランシェ
・ブレークダウン現象が引き起こされる。これにより、
この近傍で高いエネルギを有する電子が発生する。この
電子の一部は、コントロールゲート電極３７に印加され
た電圧ＶG による電界により、矢印に示されるよう
に、フローティングゲート電極３５に引き寄せられる。
このようにして、フローティングゲート電極３５に電子
の蓄積が行なわれると、コントロールゲートトランジス
タのしきい値電圧Ｖt h が高くなる。このしきい値電圧
Ｖt h が所定の値よりも高くなった状態が書込まれた状
態、“０”と呼ばれる。
【００１０】次に、消去動作においては、ｎ+ ソース拡
散領域３３に１０〜１２Ｖ程度の電圧ＶS が印加され、
コントロールゲート電極３７とｎ+ ドレイン拡散領域３
３は接地電位に保持される。ｎ+ ソース拡散領域３３に
印加された電圧ＶS による電界により、矢印に示され
るように、フローティングゲート電極３５中の電子は、
薄いゲート酸化膜３４をトンネル現象によって通過す
る。このようにして、フローティングゲート電極３５中
の電子が引き抜かれることにより、コントロールゲート
トランジスタのしきい値電圧Ｖt h が低くなる。このし
きい値電圧Ｖt h が所定の値よりも低い状態が、消去さ
れた状態、“１”と呼ばれる。各メモリトランジスタの
ソースは図２０に示されるように相互に接続されている
ので、この消去動作によって、すべてのメモリセルの一
括消去が行なわれる。
散領域３３に１０〜１２Ｖ程度の電圧ＶS が印加され、
コントロールゲート電極３７とｎ+ ドレイン拡散領域３
３は接地電位に保持される。ｎ+ ソース拡散領域３３に
印加された電圧ＶS による電界により、矢印に示され
るように、フローティングゲート電極３５中の電子は、
薄いゲート酸化膜３４をトンネル現象によって通過す
る。このようにして、フローティングゲート電極３５中
の電子が引き抜かれることにより、コントロールゲート
トランジスタのしきい値電圧Ｖt h が低くなる。このし
きい値電圧Ｖt h が所定の値よりも低い状態が、消去さ
れた状態、“１”と呼ばれる。各メモリトランジスタの
ソースは図２０に示されるように相互に接続されている
ので、この消去動作によって、すべてのメモリセルの一
括消去が行なわれる。
【００１１】さらに、読出動作においては、コントロー
ルゲート電極３７に５Ｖ程度の電圧ＶG ′、ｎ+ ドレイ
ン拡散領域３２に１〜２Ｖ程度の電圧ＶD ′が印加され
る。そのとき、コントロールゲートトランジスタのチャ
ネル領域に電流が流れるかどうか、すなわちコントロー
ルゲートトランジスタがオン状態かオフ状態かによって
上記の“１”、“０”の判定が行なわれる。
ルゲート電極３７に５Ｖ程度の電圧ＶG ′、ｎ+ ドレイ
ン拡散領域３２に１〜２Ｖ程度の電圧ＶD ′が印加され
る。そのとき、コントロールゲートトランジスタのチャ
ネル領域に電流が流れるかどうか、すなわちコントロー
ルゲートトランジスタがオン状態かオフ状態かによって
上記の“１”、“０”の判定が行なわれる。
【００１２】
【発明が解決しようとする課題】従来のスタックゲート
型フラッシュメモリにおいては、ゲート酸化膜３４にト
ンネル現象を発生させるために膜厚１００Å程度の薄い
酸化膜が用いられている。これはデータの消去動作にお
いては好都合であるが、書込時においてはデータの書込
特性が劣化するという問題がある。また、消去動作にお
いてトンネル現象はｎ+ ソース拡散領域３３とゲート酸
化膜３４の近傍のみに引き起こされる。それにもかかわ
らず、従来のＥＥＰＲＯＭにおいてはゲート酸化膜３４
のすべての部分が膜厚１００Å程度の薄い酸化膜から構
成される。そのため、高い品質が要求される薄い酸化膜
を必要以上に広い領域に形成しなければならないという
問題点があった。以下、この問題点について詳細に説明
する。
型フラッシュメモリにおいては、ゲート酸化膜３４にト
ンネル現象を発生させるために膜厚１００Å程度の薄い
酸化膜が用いられている。これはデータの消去動作にお
いては好都合であるが、書込時においてはデータの書込
特性が劣化するという問題がある。また、消去動作にお
いてトンネル現象はｎ+ ソース拡散領域３３とゲート酸
化膜３４の近傍のみに引き起こされる。それにもかかわ
らず、従来のＥＥＰＲＯＭにおいてはゲート酸化膜３４
のすべての部分が膜厚１００Å程度の薄い酸化膜から構
成される。そのため、高い品質が要求される薄い酸化膜
を必要以上に広い領域に形成しなければならないという
問題点があった。以下、この問題点について詳細に説明
する。
【００１３】スタックゲート型ＥＥＰＲＯＭのメモリト
ランジスタへの書込動作においては、電圧ＶG がコント
ロールゲート電極３７に印加される。この電圧ＶG は、
コントロールゲート電極３７と層間絶縁膜３６とフロー
ティングゲート電極３５とから構成されるキャパシタＣ
1 と、フローティングゲート電極３５とゲート酸化膜３
４とシリコン基板１とから構成されるキャパシタＣ2 と
によって容量分割される。これらのキャパシタＣ1 ，Ｃ
2 に応じて、電圧ＶG はそれぞれ、電圧Ｖ1 ，Ｖ2 とに
配分される。このとき、書込の効率を決定するのはキャ
パシタＣ2 に配分された電圧Ｖ2 である。すなわち、電
圧Ｖ2 が高いほど、ｎ+ ソース拡散領域３３とｎ+ ドレ
イン拡散領域３２との間に発生するアバランシェ現象に
よる電子がフローティングゲート電極３５に注入されや
すいからである。このとき、Ｖ2 は次の関係式で与えら
れる。
ランジスタへの書込動作においては、電圧ＶG がコント
ロールゲート電極３７に印加される。この電圧ＶG は、
コントロールゲート電極３７と層間絶縁膜３６とフロー
ティングゲート電極３５とから構成されるキャパシタＣ
1 と、フローティングゲート電極３５とゲート酸化膜３
４とシリコン基板１とから構成されるキャパシタＣ2 と
によって容量分割される。これらのキャパシタＣ1 ，Ｃ
2 に応じて、電圧ＶG はそれぞれ、電圧Ｖ1 ，Ｖ2 とに
配分される。このとき、書込の効率を決定するのはキャ
パシタＣ2 に配分された電圧Ｖ2 である。すなわち、電
圧Ｖ2 が高いほど、ｎ+ ソース拡散領域３３とｎ+ ドレ
イン拡散領域３２との間に発生するアバランシェ現象に
よる電子がフローティングゲート電極３５に注入されや
すいからである。このとき、Ｖ2 は次の関係式で与えら
れる。
【００１４】
【数１】
【００１５】したがって、より大きな電圧Ｖ2 を得るに
はキャパシタＣ2 をより小さくする必要がある。しかし
ながら、従来のスタックゲート型ＥＥＰＲＯＭのメモリ
トランジスタにおいてゲート酸化膜３４の厚みを薄くす
ることはキャパシタＣ2 を大きくすることにつながる。
このため、従来のメモリトランジスタの構造によれば、
書込特性が劣化することになる。
はキャパシタＣ2 をより小さくする必要がある。しかし
ながら、従来のスタックゲート型ＥＥＰＲＯＭのメモリ
トランジスタにおいてゲート酸化膜３４の厚みを薄くす
ることはキャパシタＣ2 を大きくすることにつながる。
このため、従来のメモリトランジスタの構造によれば、
書込特性が劣化することになる。
【００１６】一方、すでに述べたように、消去動作はｎ
+ ソース拡散領域３３に１０Ｖ以上の高電圧ＶS を印加
し、トンネル現象により、電子をフローティングゲート
電極３５から引き抜くことにより行なわれる。このトン
ネル現象を引き起こすために必要な１０〜１２ＭＶ／ｃ
ｍ程度の高い電界が発生するのは、ｎ+ ソース拡散領域
３３とゲート酸化膜３４の近傍に限られている。したが
って、上記の高い電界が発生する領域以外の領域におい
てゲート酸化膜３４の膜厚を１００Å程度の薄い膜厚に
する必要はない。制御された薄い膜厚を有する酸化膜の
形成領域を必要以上に増加させることは、酸化膜の形成
工程において品質管理の基準をより厳しくする必要が生
ずる。
+ ソース拡散領域３３に１０Ｖ以上の高電圧ＶS を印加
し、トンネル現象により、電子をフローティングゲート
電極３５から引き抜くことにより行なわれる。このトン
ネル現象を引き起こすために必要な１０〜１２ＭＶ／ｃ
ｍ程度の高い電界が発生するのは、ｎ+ ソース拡散領域
３３とゲート酸化膜３４の近傍に限られている。したが
って、上記の高い電界が発生する領域以外の領域におい
てゲート酸化膜３４の膜厚を１００Å程度の薄い膜厚に
する必要はない。制御された薄い膜厚を有する酸化膜の
形成領域を必要以上に増加させることは、酸化膜の形成
工程において品質管理の基準をより厳しくする必要が生
ずる。
【００１７】また、従来のスタックゲート型のＥＥＰＲ
ＯＭの構造によれば、フローティングゲート電極３５と
コントロールゲート電極３７とが所定の重なりあう平面
的な面積を有するように形成されている。そのため、ｎ
+ ドレイン拡散領域３２とｎ + ソース拡散領域３３とフ
ローティングゲート電極３５とが基板を占有する面積に
よって各メモリセルの領域が決定される。その結果、図
２１に示されるメモリトランジスタの構造を採用する限
りにおいては、メモリセルの微細化に限界があり、さら
にメモリセルの微細化を図ることが困難であるという問
題点があった。
ＯＭの構造によれば、フローティングゲート電極３５と
コントロールゲート電極３７とが所定の重なりあう平面
的な面積を有するように形成されている。そのため、ｎ
+ ドレイン拡散領域３２とｎ + ソース拡散領域３３とフ
ローティングゲート電極３５とが基板を占有する面積に
よって各メモリセルの領域が決定される。その結果、図
２１に示されるメモリトランジスタの構造を採用する限
りにおいては、メモリセルの微細化に限界があり、さら
にメモリセルの微細化を図ることが困難であるという問
題点があった。
【００１８】そこで、この発明の目的は、書込効率を増
加させることができ、品質管理上の信頼性の向上を図る
ことができるとともに、メモリトランジスタの占有面積
を低減させ、より微細化に適した、電気的に書込みおよ
び消去可能な半導体記憶装置およびその製造方法を提供
することである。
加させることができ、品質管理上の信頼性の向上を図る
ことができるとともに、メモリトランジスタの占有面積
を低減させ、より微細化に適した、電気的に書込みおよ
び消去可能な半導体記憶装置およびその製造方法を提供
することである。
【００１９】
【課題を解決するための手段】この発明の１つの局面に
従った電気的に書込および消去可能な半導体記憶装置
は、第１導電型の半導体基板と、第１のゲート電極と、
第２導電型の第１の不純物領域と、第２導電型の第２の
不純物領域と、第２のゲート電極とを備える。半導体基
板は主表面を有し、かつ側壁と底壁とから形成されたト
レンチを有する。第１のゲート電極は上部分と下部分と
を含む。上部分は、トレンチの側壁の上に第１の膜厚を
有する第１の絶縁膜を介在して形成されている。下部分
は、トレンチの底壁の上に第１の膜厚より小さい第２の
膜厚を有する第２の絶縁膜を介在して形成されている。
第１の不純物領域は、トレンチの側壁に隣接する半導体
基板の主表面であって、第１のゲート電極の上部分の近
傍に形成されている。第２の不純物領域は、トレンチの
底壁であって、第１のゲート電極の下部分の近傍に形成
されている。第２のゲート電極は第１のゲート電極の上
に第３の絶縁膜を介在して形成されている。
従った電気的に書込および消去可能な半導体記憶装置
は、第１導電型の半導体基板と、第１のゲート電極と、
第２導電型の第１の不純物領域と、第２導電型の第２の
不純物領域と、第２のゲート電極とを備える。半導体基
板は主表面を有し、かつ側壁と底壁とから形成されたト
レンチを有する。第１のゲート電極は上部分と下部分と
を含む。上部分は、トレンチの側壁の上に第１の膜厚を
有する第１の絶縁膜を介在して形成されている。下部分
は、トレンチの底壁の上に第１の膜厚より小さい第２の
膜厚を有する第２の絶縁膜を介在して形成されている。
第１の不純物領域は、トレンチの側壁に隣接する半導体
基板の主表面であって、第１のゲート電極の上部分の近
傍に形成されている。第２の不純物領域は、トレンチの
底壁であって、第１のゲート電極の下部分の近傍に形成
されている。第２のゲート電極は第１のゲート電極の上
に第３の絶縁膜を介在して形成されている。
【００２０】この発明の第２の局面に従った電気的に書
込および消去可能な半導体記憶装置の製造方法によれ
ば、まず、第１導電型の半導体基板の主表面に側壁と底
壁を有するトレンチが形成される。このトレンチの側壁
の上に第１の膜厚を有する第１の絶縁膜が形成される。
トレンチの底壁の上には、第１の膜厚よりも小さい第２
の膜厚を有する第２の絶縁膜が形成される。第１の絶縁
膜の上に第１部分と、第２の絶縁膜の上に第２部分とを
備えた第１のゲート電極が形成される。第２導電型の第
１の不純物領域は、トレンチの側壁に隣接する半導体基
板の主表面であって、第１のゲート電極の第１部分の近
傍に形成される。第２導電型の第２の不純物領域は、ト
レンチの底壁であって、第１のゲート電極の第２部分の
近傍に形成される。第１のゲート電極の上に第３の絶縁
膜が形成される。第３の絶縁膜の上には第２のゲート電
極が形成される。
込および消去可能な半導体記憶装置の製造方法によれ
ば、まず、第１導電型の半導体基板の主表面に側壁と底
壁を有するトレンチが形成される。このトレンチの側壁
の上に第１の膜厚を有する第１の絶縁膜が形成される。
トレンチの底壁の上には、第１の膜厚よりも小さい第２
の膜厚を有する第２の絶縁膜が形成される。第１の絶縁
膜の上に第１部分と、第２の絶縁膜の上に第２部分とを
備えた第１のゲート電極が形成される。第２導電型の第
１の不純物領域は、トレンチの側壁に隣接する半導体基
板の主表面であって、第１のゲート電極の第１部分の近
傍に形成される。第２導電型の第２の不純物領域は、ト
レンチの底壁であって、第１のゲート電極の第２部分の
近傍に形成される。第１のゲート電極の上に第３の絶縁
膜が形成される。第３の絶縁膜の上には第２のゲート電
極が形成される。
【００２１】
【作用】この発明の半導体記憶装置においては、トレン
チの側壁部に形成される第１の絶縁膜は厚い膜厚を有
し、トレンチの底壁部に形成される第２の絶縁膜は薄い
膜厚を有する。また、第１のゲート電極の上部分が、厚
い第１の絶縁膜の上に形成され、その下部分が薄い第２
の絶縁膜の上に形成されている。さらに、第１のゲート
電極の上部分と下部分のそれぞれの近傍に、第１および
第２の不純物領域が形成されている。そのため、厚い第
１の絶縁膜と第１の不純物領域との近傍においてアバラ
ンシェ・ブレークダウン現象を起こさせ、薄い第２の絶
縁膜と第２の不純物領域との近傍でトンネル現象を引き
起こさせることができる。このように、第１のゲート電
極の下に形成される絶縁膜の厚みを上部分と下部分とに
おいて異ならせることにより、書込動作に利用されるア
バランシェ・ブレークダウン現象と、消去動作に利用さ
れるトンネル現象のそれぞれに有利な酸化膜の厚みを設
定することができる。したがって、書込効率を上昇させ
ることが可能になる。
チの側壁部に形成される第１の絶縁膜は厚い膜厚を有
し、トレンチの底壁部に形成される第２の絶縁膜は薄い
膜厚を有する。また、第１のゲート電極の上部分が、厚
い第１の絶縁膜の上に形成され、その下部分が薄い第２
の絶縁膜の上に形成されている。さらに、第１のゲート
電極の上部分と下部分のそれぞれの近傍に、第１および
第２の不純物領域が形成されている。そのため、厚い第
１の絶縁膜と第１の不純物領域との近傍においてアバラ
ンシェ・ブレークダウン現象を起こさせ、薄い第２の絶
縁膜と第２の不純物領域との近傍でトンネル現象を引き
起こさせることができる。このように、第１のゲート電
極の下に形成される絶縁膜の厚みを上部分と下部分とに
おいて異ならせることにより、書込動作に利用されるア
バランシェ・ブレークダウン現象と、消去動作に利用さ
れるトンネル現象のそれぞれに有利な酸化膜の厚みを設
定することができる。したがって、書込効率を上昇させ
ることが可能になる。
【００２２】また、第１のゲート電極の下に形成される
薄いゲート酸化膜の領域が減少するので、酸化膜形成時
の品質管理基準を緩くすることができる。そのため、品
質管理上の信頼性の向上を図ることが可能になる。
薄いゲート酸化膜の領域が減少するので、酸化膜形成時
の品質管理基準を緩くすることができる。そのため、品
質管理上の信頼性の向上を図ることが可能になる。
【００２３】さらに、この発明の半導体記憶装置におい
ては、トレンチの内部にメモリトランジスタを構成する
第１のゲート電極と第２のゲート電極とを設けることが
できる。そのため、メモリトランジスタが半導体基板の
主表面を占有する面積をより小さくすることができる。
このことは、メモリセルの微細化に寄与する。
ては、トレンチの内部にメモリトランジスタを構成する
第１のゲート電極と第２のゲート電極とを設けることが
できる。そのため、メモリトランジスタが半導体基板の
主表面を占有する面積をより小さくすることができる。
このことは、メモリセルの微細化に寄与する。
【００２４】また、この発明に従った半導体記憶装置の
製造方法によれば、第１のゲート電極の下の絶縁膜は、
トレンチの側壁と底壁の上に形成される。そのため、フ
ォトリソグラフィ技術を用いることなく、異方性エッチ
ング技術によって、厚い絶縁膜をトレンチの側壁の上に
形成し、薄い絶縁膜をトレンチの底壁の上に形成するこ
とができる。このように、絶縁膜のパターニングを行な
うことなく、第１のゲート電極下の絶縁膜の厚みを場所
によって配分することができる。すなわち、高精度のマ
スク合せによる絶縁膜のパターニングは不要となる。し
たがって、マスク合せずれによって生ずる影響が回避さ
れ得る。
製造方法によれば、第１のゲート電極の下の絶縁膜は、
トレンチの側壁と底壁の上に形成される。そのため、フ
ォトリソグラフィ技術を用いることなく、異方性エッチ
ング技術によって、厚い絶縁膜をトレンチの側壁の上に
形成し、薄い絶縁膜をトレンチの底壁の上に形成するこ
とができる。このように、絶縁膜のパターニングを行な
うことなく、第１のゲート電極下の絶縁膜の厚みを場所
によって配分することができる。すなわち、高精度のマ
スク合せによる絶縁膜のパターニングは不要となる。し
たがって、マスク合せずれによって生ずる影響が回避さ
れ得る。
【００２５】
【実施例】図１はこの発明の実施例に従ったフラッシュ
メモリの１つのメモリトランジスタを示す部分断面図で
ある。図１の（Ａ）を参照して、ｐ型のシリコン基板１
に形成されたトレンチ１１の底壁１１ａの上には、膜厚
１００Å程度の薄い第２のゲート酸化膜４が形成されて
いる。トレンチ１１の側壁１１ｂの上には、膜厚３００
Å程度の厚い第１のゲート酸化膜９が形成されている。
第２のゲート酸化膜４に隣接するトレンチ１１の底壁１
１ａにはｎ+ ソース拡散領域３が形成されている。この
ｎ+ ソース拡散領域３の上には熱酸化膜８が形成されて
いる。第１のゲート酸化膜９に隣接するように、トレン
チ１１の側壁１１ｂとシリコン基板１の主表面にはｎ+
ドレイン拡散領域２が形成されている。ｎ+ ドレイン拡
散領域２の上には熱酸化膜８が形成されている。第２の
ゲート酸化膜４と第１のゲート酸化膜９の上にはフロー
ティングゲート電極５が形成されている。このフローテ
ィングゲート電極５の上には層間絶縁膜６が形成されて
いる。コントロールゲート電極７は、フローティングゲ
ート電極５の上に層間絶縁膜６を介在して形成されてい
る。このようにして構成された各メモリトランジスタＭ
を分離するようにフィールド酸化膜１０が形成されてい
る。
メモリの１つのメモリトランジスタを示す部分断面図で
ある。図１の（Ａ）を参照して、ｐ型のシリコン基板１
に形成されたトレンチ１１の底壁１１ａの上には、膜厚
１００Å程度の薄い第２のゲート酸化膜４が形成されて
いる。トレンチ１１の側壁１１ｂの上には、膜厚３００
Å程度の厚い第１のゲート酸化膜９が形成されている。
第２のゲート酸化膜４に隣接するトレンチ１１の底壁１
１ａにはｎ+ ソース拡散領域３が形成されている。この
ｎ+ ソース拡散領域３の上には熱酸化膜８が形成されて
いる。第１のゲート酸化膜９に隣接するように、トレン
チ１１の側壁１１ｂとシリコン基板１の主表面にはｎ+
ドレイン拡散領域２が形成されている。ｎ+ ドレイン拡
散領域２の上には熱酸化膜８が形成されている。第２の
ゲート酸化膜４と第１のゲート酸化膜９の上にはフロー
ティングゲート電極５が形成されている。このフローテ
ィングゲート電極５の上には層間絶縁膜６が形成されて
いる。コントロールゲート電極７は、フローティングゲ
ート電極５の上に層間絶縁膜６を介在して形成されてい
る。このようにして構成された各メモリトランジスタＭ
を分離するようにフィールド酸化膜１０が形成されてい
る。
【００２６】このように本発明のメモリトランジスタＭ
においては、トレンチ１１の底壁１１ａの部分のみに、
制御された薄い膜厚を有する第２のゲート酸化膜４が形
成される。図１の（Ａ）に示すように、第２のゲート酸
化膜４が形成されるトレンチ１１の底壁１１ａの長さを
Ｌ1 、幅をＷ（紙面に垂直な方向の距離）とすれば、第
２のゲート酸化膜４を構成するトンネル酸化膜が形成さ
れる面積はＬ1 ×Ｗで与えられる。一方、図２１に示さ
れる従来のメモリトランジスタによれば、制御された薄
い膜厚を有するゲート酸化膜３４が形成される面積は、
Ｌ2 ×Ｗで与えられる。したがって、本発明によれば、
フローティングゲート電極５の下の一部領域のみに、制
御された薄い膜厚を有するトンネル酸化膜が形成され
る。つまり、トンネル酸化膜が形成される面積がＬ2 ×
ＷからＬ1 ×Ｗに減少する（Ｌ1 ＜Ｌ2 ）。これによ
り、高い品質が要求される薄い酸化膜を必要以上に広い
領域に形成する必要がなくなる。
においては、トレンチ１１の底壁１１ａの部分のみに、
制御された薄い膜厚を有する第２のゲート酸化膜４が形
成される。図１の（Ａ）に示すように、第２のゲート酸
化膜４が形成されるトレンチ１１の底壁１１ａの長さを
Ｌ1 、幅をＷ（紙面に垂直な方向の距離）とすれば、第
２のゲート酸化膜４を構成するトンネル酸化膜が形成さ
れる面積はＬ1 ×Ｗで与えられる。一方、図２１に示さ
れる従来のメモリトランジスタによれば、制御された薄
い膜厚を有するゲート酸化膜３４が形成される面積は、
Ｌ2 ×Ｗで与えられる。したがって、本発明によれば、
フローティングゲート電極５の下の一部領域のみに、制
御された薄い膜厚を有するトンネル酸化膜が形成され
る。つまり、トンネル酸化膜が形成される面積がＬ2 ×
ＷからＬ1 ×Ｗに減少する（Ｌ1 ＜Ｌ2 ）。これによ
り、高い品質が要求される薄い酸化膜を必要以上に広い
領域に形成する必要がなくなる。
【００２７】また、図１の（Ａ）に示される実施例にお
いては、ｎ+ ドレイン拡散領域２とｎ+ ソース拡散領域
３は単純なシングル構造を有する。図１の（Ｂ）に示さ
れるように、ｎ+ ドレイン拡散領域２の下にｐ+ 埋め込
み層２ａを形成したり、ｎ+ ソース拡散領域３の下にｎ
- ソース拡散領域３ａを形成してもよい。これにより、
本発明の構造によって得られる書込効率の上昇に加え
て、メモリトランジスタの書込・消去特性や信頼性の向
上を図ることができる。
いては、ｎ+ ドレイン拡散領域２とｎ+ ソース拡散領域
３は単純なシングル構造を有する。図１の（Ｂ）に示さ
れるように、ｎ+ ドレイン拡散領域２の下にｐ+ 埋め込
み層２ａを形成したり、ｎ+ ソース拡散領域３の下にｎ
- ソース拡散領域３ａを形成してもよい。これにより、
本発明の構造によって得られる書込効率の上昇に加え
て、メモリトランジスタの書込・消去特性や信頼性の向
上を図ることができる。
【００２８】すなわち、ｎ+ ドレイン拡散領域２の外側
（下）にｐ+ 埋め込み層２ａをイオン注入により形成す
ることによって、ｎ+ ドレイン拡散領域２とｐ型シリコ
ン基板１との間の濃度勾配がより急峻になる。そのた
め、ｎ+ ドレイン拡散領域２の近傍でより低い電圧でア
バランシェ・ブレークダウン現象を発生させることが可
能になる。これにより、書込効率をさらに改善すること
ができる。
（下）にｐ+ 埋め込み層２ａをイオン注入により形成す
ることによって、ｎ+ ドレイン拡散領域２とｐ型シリコ
ン基板１との間の濃度勾配がより急峻になる。そのた
め、ｎ+ ドレイン拡散領域２の近傍でより低い電圧でア
バランシェ・ブレークダウン現象を発生させることが可
能になる。これにより、書込効率をさらに改善すること
ができる。
【００２９】また、ゲート電極の寸法の縮小に伴ってメ
モリトランジスタのソース・ドレイン間耐圧が低下して
きている。そのため、消去時にソース領域に電圧を印加
しても、パンチスルーにより、ソース・ドレイン間に電
流が流れてしまう。これにより、ソース領域の電位が下
がってしまい、消去効率が低下してしまう。この現象に
対処するために、図１の（Ｂ）に示されるようにソース
領域にのみ、ｎ- 拡散領域３ａを形成することにより、
ソース・基板間の濃度勾配を緩やかにする。これによ
り、ソース・ドレイン間の耐圧が向上し、ソース領域に
高電圧が印加され得る。その結果、消去効率を改善する
ことができる。なお、ドレイン領域にｎ- 拡散領域を形
成すると、上述のｐ+埋め込み層による効果と逆の効果
がもたらされるので、ソース領域にのみ、ｎ- 拡散領域
を形成する。
モリトランジスタのソース・ドレイン間耐圧が低下して
きている。そのため、消去時にソース領域に電圧を印加
しても、パンチスルーにより、ソース・ドレイン間に電
流が流れてしまう。これにより、ソース領域の電位が下
がってしまい、消去効率が低下してしまう。この現象に
対処するために、図１の（Ｂ）に示されるようにソース
領域にのみ、ｎ- 拡散領域３ａを形成することにより、
ソース・基板間の濃度勾配を緩やかにする。これによ
り、ソース・ドレイン間の耐圧が向上し、ソース領域に
高電圧が印加され得る。その結果、消去効率を改善する
ことができる。なお、ドレイン領域にｎ- 拡散領域を形
成すると、上述のｐ+埋め込み層による効果と逆の効果
がもたらされるので、ソース領域にのみ、ｎ- 拡散領域
を形成する。
【００３０】図２はこの発明の一実施例によるフラッシ
ュメモリのメモリトランジスタの平面的配置を示す部分
平面図である。図３は図２のＩＩＩ−ＩＩＩ線における
断面構造を示す部分断面図である。図２を参照して、コ
ントロールゲート電極７は行方向に（図において縦方向
に）相互に接続され、ワード線として形成されている。
列方向に（図において横方向に）並ぶｎ+ ドレイン拡散
領域２はドレインコンタクト１５を通じてビット線１３
に接続されている。ｎ+ ソース拡散領域３は列方向に
（図において横方向に）延在するように形成されてお
り、ソースコンタクト１６を通じてソース線１４に接続
されている。図３を参照して、行方向に隣合うｎ+ ドレ
イン拡散領域２がフィールド酸化膜１０によって分離さ
れることにより、ｎ+ ソース拡散領域３を共有する１組
のメモリトランジスタＭが他の組のメモリトランジスタ
Ｍから電気的に分離されている。
ュメモリのメモリトランジスタの平面的配置を示す部分
平面図である。図３は図２のＩＩＩ−ＩＩＩ線における
断面構造を示す部分断面図である。図２を参照して、コ
ントロールゲート電極７は行方向に（図において縦方向
に）相互に接続され、ワード線として形成されている。
列方向に（図において横方向に）並ぶｎ+ ドレイン拡散
領域２はドレインコンタクト１５を通じてビット線１３
に接続されている。ｎ+ ソース拡散領域３は列方向に
（図において横方向に）延在するように形成されてお
り、ソースコンタクト１６を通じてソース線１４に接続
されている。図３を参照して、行方向に隣合うｎ+ ドレ
イン拡散領域２がフィールド酸化膜１０によって分離さ
れることにより、ｎ+ ソース拡散領域３を共有する１組
のメモリトランジスタＭが他の組のメモリトランジスタ
Ｍから電気的に分離されている。
【００３１】図３に示すように、ビット線１３とソース
線１４はコントロールゲート電極７の上にスムースコー
ト膜１２を介在して形成されている。また、ビット線１
３とソース線１４とは所定の間隔を隔てて互い違いに形
成されている。一対のメモリトランジスタＭがトレンチ
１１に形成されている。メモリトランジスタＭはフロー
ティングゲート電極５とコントロールゲート電極７とｎ
+ ドレイン拡散領域２とｎ+ ソース拡散領域３とを含
む。１つのトレンチ１１内においては、コントロールゲ
ート電極７とｎ+ ソース拡散領域３とが２つのメモリト
ランジスタＭにおいて共有化されている。
線１４はコントロールゲート電極７の上にスムースコー
ト膜１２を介在して形成されている。また、ビット線１
３とソース線１４とは所定の間隔を隔てて互い違いに形
成されている。一対のメモリトランジスタＭがトレンチ
１１に形成されている。メモリトランジスタＭはフロー
ティングゲート電極５とコントロールゲート電極７とｎ
+ ドレイン拡散領域２とｎ+ ソース拡散領域３とを含
む。１つのトレンチ１１内においては、コントロールゲ
ート電極７とｎ+ ソース拡散領域３とが２つのメモリト
ランジスタＭにおいて共有化されている。
【００３２】次に、この発明のフラッシュメモリの動作
について図１を参照して説明する。まず、書込動作にお
いては、ｎ+ ドレイン拡散領域２に６〜８Ｖ程度の電圧
Ｖ D 、コントロールゲート電極７に１０〜１５Ｖ程度の
電圧ＶG が印加される。これらの電圧ＶD ，ＶG の印加
により、ｎ+ ドレイン拡散領域２と第１のゲート酸化膜
９の近傍にアバランシェ・ブレークダウン現象により高
いエネルギを有する電子が発生する。これらの電子のう
ち、一部は、電圧ＶG による電界によりフローティング
ゲート電極５に引き寄せられる。この現象は図１の
（Ａ）において矢印で示されている。このようにし
て、フローティングゲート電極５に電子の蓄積が行なわ
れると、コントロールゲートトランジスタのしきい値電
圧Ｖt h の値が高くなる。このしきい値電圧Ｖt h の値
が所定の値よりも高くなった状態が書込まれた状態、
“０”の状態と呼ばれる。
について図１を参照して説明する。まず、書込動作にお
いては、ｎ+ ドレイン拡散領域２に６〜８Ｖ程度の電圧
Ｖ D 、コントロールゲート電極７に１０〜１５Ｖ程度の
電圧ＶG が印加される。これらの電圧ＶD ，ＶG の印加
により、ｎ+ ドレイン拡散領域２と第１のゲート酸化膜
９の近傍にアバランシェ・ブレークダウン現象により高
いエネルギを有する電子が発生する。これらの電子のう
ち、一部は、電圧ＶG による電界によりフローティング
ゲート電極５に引き寄せられる。この現象は図１の
（Ａ）において矢印で示されている。このようにし
て、フローティングゲート電極５に電子の蓄積が行なわ
れると、コントロールゲートトランジスタのしきい値電
圧Ｖt h の値が高くなる。このしきい値電圧Ｖt h の値
が所定の値よりも高くなった状態が書込まれた状態、
“０”の状態と呼ばれる。
【００３３】次に消去動作においては、ｎ+ ソース拡散
領域３に１０〜１２Ｖ程度の電圧Ｖ S が印加され、コン
トロールゲート電極７とｎ+ ドレイン拡散領域３とが接
地電位に保持される。このとき、電圧ＶS による電界に
より、フローティングゲート電極５中の電子は、薄い第
２のゲート酸化膜４をトンネル現象により通過する。こ
の現象は図１の（Ａ）の矢印で示されている。このよ
うにフローティングゲート電極５中の電子が引き抜かれ
ると、コントロールゲートトランジスタのしきい値電圧
Ｖt h の値が低くなる。このしきい値電圧Ｖt h の値が
所定の値よりも低い状態が消去された状態、“１”の状
態と呼ばれる。なお、各メモリトランジスタのソース領
域は図２０に示されるように相互に接続されているの
で、上記の動作によって一括消去が行なわれる。
領域３に１０〜１２Ｖ程度の電圧Ｖ S が印加され、コン
トロールゲート電極７とｎ+ ドレイン拡散領域３とが接
地電位に保持される。このとき、電圧ＶS による電界に
より、フローティングゲート電極５中の電子は、薄い第
２のゲート酸化膜４をトンネル現象により通過する。こ
の現象は図１の（Ａ）の矢印で示されている。このよ
うにフローティングゲート電極５中の電子が引き抜かれ
ると、コントロールゲートトランジスタのしきい値電圧
Ｖt h の値が低くなる。このしきい値電圧Ｖt h の値が
所定の値よりも低い状態が消去された状態、“１”の状
態と呼ばれる。なお、各メモリトランジスタのソース領
域は図２０に示されるように相互に接続されているの
で、上記の動作によって一括消去が行なわれる。
【００３４】さらに、読出動作においては、コントロー
ルゲート電極７に５Ｖ程度の電圧Ｖ G ′、ｎ+ ドレイン
拡散領域２に１〜２Ｖ程度の電圧ＶD ′が印加される。
このときにコントロールゲートトランジスタのチャネル
領域に電流が流れるかどうかによって“１”，“０”の
判定が行なわれる。
ルゲート電極７に５Ｖ程度の電圧Ｖ G ′、ｎ+ ドレイン
拡散領域２に１〜２Ｖ程度の電圧ＶD ′が印加される。
このときにコントロールゲートトランジスタのチャネル
領域に電流が流れるかどうかによって“１”，“０”の
判定が行なわれる。
【００３５】以上の動作において、消去動作は薄い膜厚
を有する第２のゲート酸化膜４を通じたトンネル現象に
よって行なわれ、書込動作は厚い膜厚を有する第１のゲ
ート酸化膜９を通じたアバランシェ現象による電子の注
入によって行なわれる。このように、消去と書込の動作
において利用される現象に従って、フローティングゲー
ト電極５の下に形成されるゲート酸化膜の厚みが使いわ
けられている。そのため、書込効率を劣化させることが
ない。
を有する第２のゲート酸化膜４を通じたトンネル現象に
よって行なわれ、書込動作は厚い膜厚を有する第１のゲ
ート酸化膜９を通じたアバランシェ現象による電子の注
入によって行なわれる。このように、消去と書込の動作
において利用される現象に従って、フローティングゲー
ト電極５の下に形成されるゲート酸化膜の厚みが使いわ
けられている。そのため、書込効率を劣化させることが
ない。
【００３６】つまり、書込動作においては、電圧ＶG が
コントロールゲート電極７に印加される。この電圧ＶG
は、コントロールゲート電極７と層間絶縁膜６とフロー
ティングゲート電極５とから構成されるキャパシタＣ1
と、フローティングゲート電極５と第１のゲート酸化膜
９とシリコン基板１とから構成されるキャパシタＣ2 の
容量に応じて、それぞれ、電圧Ｖ1 ，Ｖ2 とに配分され
る。このとき、書込の効率を決定するのがキャパシタＣ
2 に配分された電圧Ｖ2 である。すなわち、電圧Ｖ2 が
高いほど、ｎ+ ソース拡散領域３とｎ+ ドレイン拡散領
域２との間に発生するアバランシェ現象による電子がフ
ローティングゲート電極５に注入されやすいからであ
る。このとき、Ｖ2 は以下の（式１）で表わされる。
コントロールゲート電極７に印加される。この電圧ＶG
は、コントロールゲート電極７と層間絶縁膜６とフロー
ティングゲート電極５とから構成されるキャパシタＣ1
と、フローティングゲート電極５と第１のゲート酸化膜
９とシリコン基板１とから構成されるキャパシタＣ2 の
容量に応じて、それぞれ、電圧Ｖ1 ，Ｖ2 とに配分され
る。このとき、書込の効率を決定するのがキャパシタＣ
2 に配分された電圧Ｖ2 である。すなわち、電圧Ｖ2 が
高いほど、ｎ+ ソース拡散領域３とｎ+ ドレイン拡散領
域２との間に発生するアバランシェ現象による電子がフ
ローティングゲート電極５に注入されやすいからであ
る。このとき、Ｖ2 は以下の（式１）で表わされる。
【００３７】
【数２】
【００３８】したがって、より大きな電圧Ｖ2 を得るに
はキャパシタＣ2 をより小さくする必要がある。この発
明のメモリトランジスタにおいては、第１のゲート酸化
膜９の厚みは第２のゲート酸化膜４の厚みよりも大き
い。そのため、キャパシタＣ2 の容量が従来のメモリト
ランジスタに比べて小さい。これにより、本発明のメモ
リトランジスタの構造は従来のメモリトランジスタに比
べて、書込効率を向上させることが可能になる。
はキャパシタＣ2 をより小さくする必要がある。この発
明のメモリトランジスタにおいては、第１のゲート酸化
膜９の厚みは第２のゲート酸化膜４の厚みよりも大き
い。そのため、キャパシタＣ2 の容量が従来のメモリト
ランジスタに比べて小さい。これにより、本発明のメモ
リトランジスタの構造は従来のメモリトランジスタに比
べて、書込効率を向上させることが可能になる。
【００３９】また、消去動作においては、ｎ+ ソース拡
散領域３に高電圧ＶS が印加される。このとき、電圧Ｖ
S による電界により、フローティングゲート電極５中の
電子は、トンネル現象によって引き抜かれる。このトン
ネル現象を引き起こす領域はｎ+ ソース拡散領域３の近
傍に限られている。そのため、本発明のメモリトランジ
スタにおいては、トンネル現象が引き起こされる領域の
ゲート酸化膜のみ、すなわち第２のゲート酸化膜４の厚
みが薄くされている。
散領域３に高電圧ＶS が印加される。このとき、電圧Ｖ
S による電界により、フローティングゲート電極５中の
電子は、トンネル現象によって引き抜かれる。このトン
ネル現象を引き起こす領域はｎ+ ソース拡散領域３の近
傍に限られている。そのため、本発明のメモリトランジ
スタにおいては、トンネル現象が引き起こされる領域の
ゲート酸化膜のみ、すなわち第２のゲート酸化膜４の厚
みが薄くされている。
【００４０】第２のゲート酸化膜４の厚みの下限は、印
加される電界に対する耐量により制限され、８０Å程度
とされる。第２のゲート酸化膜４の厚みの上限は、トン
ネル現象を引き起こすのに必要な印加電圧により制限さ
れ、実用的な印加電圧から想定すると１２０Å程度とさ
れる。
加される電界に対する耐量により制限され、８０Å程度
とされる。第２のゲート酸化膜４の厚みの上限は、トン
ネル現象を引き起こすのに必要な印加電圧により制限さ
れ、実用的な印加電圧から想定すると１２０Å程度とさ
れる。
【００４１】第１のゲート酸化膜９の厚みは、明確な物
理的制約による範囲を限定することは困難である。コン
トロールゲート電極７に書込電圧を印加した際にフロー
ティングゲート電極５に生ずる電位をできるだけ高くす
るためには、第１のゲート酸化膜９の厚みをできるだけ
厚くしたほうがよい。また、メモリトランジスタの駆動
電流を大きくするためには、第１のゲート酸化膜の厚み
を薄くしたほうがよい。
理的制約による範囲を限定することは困難である。コン
トロールゲート電極７に書込電圧を印加した際にフロー
ティングゲート電極５に生ずる電位をできるだけ高くす
るためには、第１のゲート酸化膜９の厚みをできるだけ
厚くしたほうがよい。また、メモリトランジスタの駆動
電流を大きくするためには、第１のゲート酸化膜の厚み
を薄くしたほうがよい。
【００４２】以上の点を考慮して、利用可能な膜厚の範
囲として第１のゲート酸化膜９の厚みは１５０〜３００
Å、第２のゲート酸化膜４の厚みは８０〜１２０Åとさ
れる。好ましくは、第１のゲート酸化膜９の厚みは１８
０〜２５０Å、第２のゲート酸化膜４の厚みは９０〜１
１０Åとされる。最も好ましくは、第１のゲート酸化膜
９の厚みは２００Å程度、第２のゲート酸化膜４の厚み
は１００Å程度とされる。
囲として第１のゲート酸化膜９の厚みは１５０〜３００
Å、第２のゲート酸化膜４の厚みは８０〜１２０Åとさ
れる。好ましくは、第１のゲート酸化膜９の厚みは１８
０〜２５０Å、第２のゲート酸化膜４の厚みは９０〜１
１０Åとされる。最も好ましくは、第１のゲート酸化膜
９の厚みは２００Å程度、第２のゲート酸化膜４の厚み
は１００Å程度とされる。
【００４３】次に、この発明の一実施例によるフラッシ
ュメモリの製造方法について説明する。図４〜図８はこ
の発明のフラッシュメモリの各製造工程における平面的
配置を示す部分平面図である。図９〜図１８はこの発明
のフラッシュメモリの各製造工程における断面構造を示
す部分断面図である。
ュメモリの製造方法について説明する。図４〜図８はこ
の発明のフラッシュメモリの各製造工程における平面的
配置を示す部分平面図である。図９〜図１８はこの発明
のフラッシュメモリの各製造工程における断面構造を示
す部分断面図である。
【００４４】図４を参照して、ｐ型シリコン基板の上に
形成されたレジストパターンをマスクにして、トレンチ
１１がシリコン基板に形成される。各トレンチ１１の深
さはメモリトランジスタのチャネル長に従って決定され
る。
形成されたレジストパターンをマスクにして、トレンチ
１１がシリコン基板に形成される。各トレンチ１１の深
さはメモリトランジスタのチャネル長に従って決定され
る。
【００４５】図５および図９を参照して、メモリトラン
ジスタ形成領域を相互に分離するようにフィールド酸化
膜１０がｐ型シリコン基板１の上にＬＯＣＯＳ法を用い
て形成される。
ジスタ形成領域を相互に分離するようにフィールド酸化
膜１０がｐ型シリコン基板１の上にＬＯＣＯＳ法を用い
て形成される。
【００４６】図１０を参照して、熱酸化法により、ｐ型
シリコン基板１の表面を酸化し、膜厚２００Å程度の熱
酸化膜９０が形成される。
シリコン基板１の表面を酸化し、膜厚２００Å程度の熱
酸化膜９０が形成される。
【００４７】図１１に示すように、異方性のドライエッ
チング処理を熱酸化膜９０に施すことにより、トレンチ
１１の側壁に第１のゲート酸化膜を構成する酸化膜９が
残存する。
チング処理を熱酸化膜９０に施すことにより、トレンチ
１１の側壁に第１のゲート酸化膜を構成する酸化膜９が
残存する。
【００４８】図１２を参照して、シリコン基板１の全表
面を熱酸化させることにより、トレンチ１１の底壁に膜
厚１００Å程度の第２のゲート酸化膜４が形成される。
このとき、トレンチ１１の側壁には、膜厚３００Å程度
の第１のゲート酸化膜９が形成される。
面を熱酸化させることにより、トレンチ１１の底壁に膜
厚１００Å程度の第２のゲート酸化膜４が形成される。
このとき、トレンチ１１の側壁には、膜厚３００Å程度
の第１のゲート酸化膜９が形成される。
【００４９】図１３を参照して、シリコン基板１の全面
上に膜厚２０００Å程度の多結晶シリコン層５０がＣＶ
Ｄ法を用いて形成される。この多結晶シリコン層５０に
は、リン、ひ素などのｎ型の不純物が熱拡散法やイオン
注入法等により導入される。
上に膜厚２０００Å程度の多結晶シリコン層５０がＣＶ
Ｄ法を用いて形成される。この多結晶シリコン層５０に
は、リン、ひ素などのｎ型の不純物が熱拡散法やイオン
注入法等により導入される。
【００５０】図６および図１４を参照して、多結晶シリ
コン層５０に異方性のドライエッチング処理が施される
ことにより、トレンチ１１の側壁のみに多結晶シリコン
層が残存する。これにより、フローティングゲート電極
５が形成される。
コン層５０に異方性のドライエッチング処理が施される
ことにより、トレンチ１１の側壁のみに多結晶シリコン
層が残存する。これにより、フローティングゲート電極
５が形成される。
【００５１】図１５を参照して、ひ素イオン（Ａｓ+ ）
が４×１０1 5 ｃｍ- 2 程度の注入量、５０ＫｅＶ程度
の加速電圧でシリコン基板１にイオン注入される。これ
により、ｎ+ ドレイン拡散領域２とｎ+ ソース拡散領域
３とが形成される。
が４×１０1 5 ｃｍ- 2 程度の注入量、５０ＫｅＶ程度
の加速電圧でシリコン基板１にイオン注入される。これ
により、ｎ+ ドレイン拡散領域２とｎ+ ソース拡散領域
３とが形成される。
【００５２】図１６を参照して、温度９００℃程度の熱
処理により、イオン注入層を活性化させた後、９００℃
程度の温度で熱酸化処理を行なうことにより、熱酸化膜
からなる層間絶縁膜６がフローティングゲート電極５の
上に形成される。このとき、イオン注入層、すなわちｎ
+ ドレイン拡散領域２とｎ+ ソース拡散領域３の上に
は、比較的厚い熱酸化膜８が増速酸化により形成され
る。
処理により、イオン注入層を活性化させた後、９００℃
程度の温度で熱酸化処理を行なうことにより、熱酸化膜
からなる層間絶縁膜６がフローティングゲート電極５の
上に形成される。このとき、イオン注入層、すなわちｎ
+ ドレイン拡散領域２とｎ+ ソース拡散領域３の上に
は、比較的厚い熱酸化膜８が増速酸化により形成され
る。
【００５３】図１７に示すように、シリコン基板１の全
面上に膜厚３０００Å程度の多結晶シリコン層７０が形
成される。その後、熱拡散法，イオン注入法等により、
多結晶シリコン層７０にリン、ひ素などの不純物が導入
される。この多結晶シリコン層７０をフォトリソグラフ
ィ技術と異方性ドライエッチング技術を用いて選択的に
除去することにより、図７に示すようにコントロールゲ
ート電極７が形成される。
面上に膜厚３０００Å程度の多結晶シリコン層７０が形
成される。その後、熱拡散法，イオン注入法等により、
多結晶シリコン層７０にリン、ひ素などの不純物が導入
される。この多結晶シリコン層７０をフォトリソグラフ
ィ技術と異方性ドライエッチング技術を用いて選択的に
除去することにより、図７に示すようにコントロールゲ
ート電極７が形成される。
【００５４】図１８を参照して、シリコン基板１の全面
上に酸化膜等からなるスムースコート膜１２がＣＶＤ法
により形成される。その後、図８に示すように所望の位
置にコンタクトホール１５，１６がスムースコート膜１
２に形成される。コンタクトホール１５，１６を通じて
ｎ+ ドレイン拡散領域２とｎ+ ソース拡散領域３にそれ
ぞれ、電気的に接触するように、アルミニウム層からな
るビット線１３とソース線１４とが形成される。以上の
ようにして、この発明のフラッシュメモリが製造され
る。
上に酸化膜等からなるスムースコート膜１２がＣＶＤ法
により形成される。その後、図８に示すように所望の位
置にコンタクトホール１５，１６がスムースコート膜１
２に形成される。コンタクトホール１５，１６を通じて
ｎ+ ドレイン拡散領域２とｎ+ ソース拡散領域３にそれ
ぞれ、電気的に接触するように、アルミニウム層からな
るビット線１３とソース線１４とが形成される。以上の
ようにして、この発明のフラッシュメモリが製造され
る。
【００５５】この発明の製造方法においては図１０〜図
１２に示されるように、フォトリソグラフィ技術を用い
ることなく、フローティングゲート電極５の下に形成さ
れるゲート酸化膜の膜厚を場所によって配分することが
できる。そのため、異なる膜厚を有する第１と第２のゲ
ート酸化膜９，４が形成される面積がマスク合せずれに
よって不均一になることはない。したがって、フローテ
ィングゲート電極の下のゲート酸化膜の膜厚配分をセル
フアライメントで容易に行なうことができる。
１２に示されるように、フォトリソグラフィ技術を用い
ることなく、フローティングゲート電極５の下に形成さ
れるゲート酸化膜の膜厚を場所によって配分することが
できる。そのため、異なる膜厚を有する第１と第２のゲ
ート酸化膜９，４が形成される面積がマスク合せずれに
よって不均一になることはない。したがって、フローテ
ィングゲート電極の下のゲート酸化膜の膜厚配分をセル
フアライメントで容易に行なうことができる。
【００５６】
【発明の効果】以上のように、この発明によれば、電気
的に書込および消去可能な半導体記憶装置において、必
要不可欠な部分のみに薄い絶縁膜を形成するようにした
ので、書込の効率を上昇させることができる。また、制
御された薄い膜厚を有する絶縁膜の形成領域が減少する
ので、品質管理上、信頼性の向上を図ることができる。
的に書込および消去可能な半導体記憶装置において、必
要不可欠な部分のみに薄い絶縁膜を形成するようにした
ので、書込の効率を上昇させることができる。また、制
御された薄い膜厚を有する絶縁膜の形成領域が減少する
ので、品質管理上、信頼性の向上を図ることができる。
【００５７】また、この発明によれば、トレンチの内部
にメモリトランジスタが形成されるので、半導体基板の
占有面積を減少させることができ、半導体記憶装置の微
細化を図ることが可能になる。
にメモリトランジスタが形成されるので、半導体基板の
占有面積を減少させることができ、半導体記憶装置の微
細化を図ることが可能になる。
【００５８】さらに、この発明の製造方法によれば、フ
ォトリソグラフィ技術を用いることなく、第１のゲート
電極下の絶縁膜の厚みをドレイン側とソース側で変える
ことができる。
ォトリソグラフィ技術を用いることなく、第１のゲート
電極下の絶縁膜の厚みをドレイン側とソース側で変える
ことができる。
【図１】この発明の実施例によるフラッシュメモリの１
つのメモリトランジスタの構造を示す部分断面図であ
る。
つのメモリトランジスタの構造を示す部分断面図であ
る。
【図２】この発明の実施例によるフラッシュメモリのメ
モリトランジスタの平面的配置を示す部分平面図であ
る。
モリトランジスタの平面的配置を示す部分平面図であ
る。
【図３】図２のＩＩＩ−ＩＩＩ線に沿う部分断面図であ
る。
る。
【図４】この発明のフラッシュメモリの第１製造工程に
おける平面的配置を示す部分平面図である。
おける平面的配置を示す部分平面図である。
【図５】この発明のＥＥＰＲＯＭの第２製造工程におけ
る平面的配置を示す部分平面図である。
る平面的配置を示す部分平面図である。
【図６】この発明のＥＥＰＲＯＭの第７製造工程におけ
る平面的配置を示す部分平面図である。
る平面的配置を示す部分平面図である。
【図７】この発明のＥＥＰＲＯＭの第１０製造工程にお
ける平面的配置を示す部分平面図である。
ける平面的配置を示す部分平面図である。
【図８】この発明のＥＥＰＲＯＭの第１１製造工程にお
ける平面的配置を示す部分平面図である。
ける平面的配置を示す部分平面図である。
【図９】この発明のＥＥＰＲＯＭの第２製造工程におけ
る部分断面図であり、図５のＩＸ−ＩＸ線に沿う断面を
示す。
る部分断面図であり、図５のＩＸ−ＩＸ線に沿う断面を
示す。
【図１０】この発明のＥＥＰＲＯＭの第３製造工程にお
ける部分断面図である。
ける部分断面図である。
【図１１】この発明のＥＥＰＲＯＭの第４製造工程にお
ける部分断面図である。
ける部分断面図である。
【図１２】この発明のＥＥＰＲＯＭの第５製造工程にお
ける部分断面図である。
ける部分断面図である。
【図１３】この発明のＥＥＰＲＯＭの第６製造工程にお
ける部分断面図である。
ける部分断面図である。
【図１４】この発明のＥＥＰＲＯＭの第７製造工程にお
ける部分断面図であり、図６のＸＩＶ−ＸＩＶ線に沿う
断面を示す。
ける部分断面図であり、図６のＸＩＶ−ＸＩＶ線に沿う
断面を示す。
【図１５】この発明のＥＥＰＲＯＭの第８製造工程にお
ける部分断面図である。
ける部分断面図である。
【図１６】この発明のＥＥＰＲＯＭの第９製造工程にお
ける部分断面図である。
ける部分断面図である。
【図１７】この発明のＥＥＰＲＯＭの第１０製造工程に
おける部分断面図であり、図７のＸＶＩＩ−ＸＶＩＩ線
に沿う断面を示す。
おける部分断面図であり、図７のＸＶＩＩ−ＸＶＩＩ線
に沿う断面を示す。
【図１８】この発明のＥＥＰＲＯＭの第１１製造工程に
おける部分断面図であり、図８のＸＶＩＩＩ−ＸＶＩＩ
Ｉ線に沿う断面を示す。
おける部分断面図であり、図８のＸＶＩＩＩ−ＸＶＩＩ
Ｉ線に沿う断面を示す。
【図１９】従来のフラッシュメモリの一般的な構成を示
すブロック図である。
すブロック図である。
【図２０】図１９に示されたメモリセルマトリックス１
００の概略構成を示す等価回路図てある。
００の概略構成を示す等価回路図てある。
【図２１】従来のフラッシュメモリの１つのメモリトラ
ンジスタを示す部分断面図である。
ンジスタを示す部分断面図である。
【図２２】従来のフラッシュメモリのメモリトランジス
タの平面的配置を示す部分平面図である。
タの平面的配置を示す部分平面図である。
【図２３】図２２のＸＸＩＩＩ−ＸＸＩＩＩ線に沿う部
分断面図である。
分断面図である。
１ シリコン基板 ２ ｎ+ ドレイン拡散領域 ３ ｎ+ ソース拡散領域 ４ 第２のゲート酸化膜 ５ フローティングゲート電極 ６ 層間絶縁膜 ７ コントロールゲート電極 ９ 第１のゲート酸化膜 １１ トレンチ
Claims (2)
- 【請求項１】 主表面を有し、かつ側壁と底壁とから形
成されたトレンチを有する第１導電型の半導体基板と、 前記トレンチの側壁の上に第１の膜厚を有する第１の絶
縁膜を介在して形成された上部分と、前記トレンチの底
壁の上に前記第１の膜厚より小さい第２の膜厚を有する
第２の絶縁膜を介在して形成された下部分とを含む第１
のゲート電極と、 前記トレンチの側壁に隣接する前記半導体基板の主表面
であって、前記第１のゲート電極の上部分の近傍に形成
された第２導電型の第１の不純物領域と、 前記トレンチの底壁であって、前記第１のゲート電極の
下部分の近傍に形成された第２導電型の第２の不純物領
域と、 前記第１のゲート電極の上に第３の絶縁膜を介在して形
成された第２のゲート電極とを備えた、電気的に書込お
よび消去可能な半導体記憶装置。 - 【請求項２】 第１導電型の半導体基板の主表面に側壁
と底壁を有するトレンチを形成する工程と、 前記トレンチの側壁の上に第１の膜厚を有する第１の絶
縁膜を形成する工程と、 前記トレンチの底壁の上に前記第１の膜厚より小さい第
２の膜厚を有する第２の絶縁膜を形成する工程と、 前記第１の絶縁膜の上に第１部分と前記第２の絶縁膜の
上に第２部分とを備えた第１のゲート電極を形成する工
程と、 前記トレンチの側壁に隣接する前記半導体基板の主表面
であって、前記第１のゲート電極の第１部分の近傍に第
２導電型の第１の不純物領域を形成する工程と、 前記トレンチの底壁であって、前記第１のゲート電極の
第２部分の近傍に第２導電型の第２の不純物領域とを形
成する工程と、 前記第１のゲート電極の上に第３の絶縁膜を形成する工
程と、 前記第３の絶縁膜の上に第２のゲート電極を形成する工
程とを備えた、電気的に書込および消去可能な半導体記
憶装置の製造方法。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4032027A JPH0567791A (ja) | 1991-06-20 | 1992-02-19 | 電気的に書込および消去可能な半導体記憶装置およびその製造方法 |
| TW081103167A TW205606B (ja) | 1992-02-19 | 1992-04-22 | |
| US07/894,662 US5338953A (en) | 1991-06-20 | 1992-06-05 | Electrically erasable and programmable semiconductor memory device with trench memory transistor and manufacturing method of the same |
| DE4219854A DE4219854C2 (de) | 1991-06-20 | 1992-06-17 | Elektrisch löschbare und programmierbare Halbleiterspeichereinrichtung und ein Verfahren zur Herstellung derselben |
| ITMI921505A IT1254972B (it) | 1991-06-20 | 1992-06-18 | Dispositivo di memoria a semiconduttore elettricamente cancellabile e programmabile con transistor di memoria a solcatura e procedimento perla sua fabbricazione |
| KR92010682A KR960011820B1 (en) | 1991-06-20 | 1992-06-19 | Electrically erasable and programmable semiconductor memory device with trench memory transistor and manufacturing method thereof |
| US08/266,410 US5460989A (en) | 1991-06-20 | 1994-06-27 | Electrically erasable and programmable semiconductor memory device with trench memory transistor and manufacturing method of the same |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14856791 | 1991-06-20 | ||
| JP3-148567 | 1991-06-20 | ||
| JP4032027A JPH0567791A (ja) | 1991-06-20 | 1992-02-19 | 電気的に書込および消去可能な半導体記憶装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0567791A true JPH0567791A (ja) | 1993-03-19 |
Family
ID=26370547
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4032027A Withdrawn JPH0567791A (ja) | 1991-06-20 | 1992-02-19 | 電気的に書込および消去可能な半導体記憶装置およびその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US5338953A (ja) |
| JP (1) | JPH0567791A (ja) |
| KR (1) | KR960011820B1 (ja) |
| DE (1) | DE4219854C2 (ja) |
| IT (1) | IT1254972B (ja) |
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