DE19748495C2

DE19748495C2 - EEPROM-Zellstruktur und Verfahren zum Programmieren bzw. Löschen ausgewählter EEPROM-Zellstrukturen sowie EEPROM-Zellenfeld

Info

Publication number: DE19748495C2
Application number: DE19748495A
Authority: DE
Inventors: Albert Bergemont; Min-Hwa Chi
Original assignee: National Semiconductor Corp
Current assignee: National Semiconductor Corp
Priority date: 1997-05-05
Filing date: 1997-11-03
Publication date: 2001-07-05
Anticipated expiration: 2017-11-04
Also published as: DE19748495A1; US5889700A; KR19980086411A; KR100264928B1

Description

Die Erfindung betrifft eine elektrisch löschbare, programmierbare Nurlesespeicher vorrichtungen (EEPROM) hoher Packungsdichte, insbesondere eine EEPROM- Zellstruktur hoher Packungsdichte und eine daraus gebildete Matrixstruktur, die eine verkürzte Lesezeit ergibt. Die Erfindung betrifft ferner ein Verfahren zum Program mieren bzw. Löschen ausgewählter EEPROM-Zellstrukturen der oben angegebenen Art und ein EEPROM-Zellenfeld, das eine Matrix aus Zeilen und Spalten derartiger EEPROM-Zellstrukturen aufweist.

Die JP 2-308571A beschreibt eine Halbleiterspeicherstruktur mit einer Schicht aus Sili ziumoxid auf einem Siliziumsubstrat, einer Tunnelfensteröffnung auf dem Siliziumsub strat, das einen Oberflächenbereich freilegt, einer Schicht aus Tunneloxid in der Tunnel fensteröffnung, einer Schicht aus Polysilizium, einem dielektrischen Material über der Polysiliziumschicht und einer zweiten Schicht aus Polysilizium über dem dielektrischen Material. Um zu verhindern, daß andere Speicherzellen irrtümlich gelöscht werden, wenn in eine bestimmte Speicherzelle geschrieben wird, wird auf einem Kanal auf der Drainseite ein dickerer Isolationsfilm ausgebildet als auf der Sourceseite.

Die US 5,604,366, EP 0 360 504 und GB 2 239 347 beschreiben Speicherzelltransi storen mit abgestufter Dicke des Gate Dielektrikums.

Eine grundlegende, fundamentale Herausforderung beim Gestalten einer elektrisch löschbaren, programmierbaren Nurlesespeicherzelle (EEPROM) besteht darin, einen steuerbaren und reproduzierbaren elektrischen Effekt zu nutzen, der eine hinreichen de Nichtlinearität aufweist, so daß die Speicherzelle bei Anlegen einer Spannung bei weniger als 1 ms beschrieben oder gelöscht und bei Anlegen einer anderen Span nung gelesen werden kann, ohne daß irgendeine Änderung der programmierten Da ten in mehr als 10 Jahren stattfindet. Der Fowler-Nordheim-Tunneleffekt bietet die verlangte Nichtlinearität und wird weithin im Betrieb von EEPROM-Speichern ge nutzt.

In Silizium (Si) beträgt die Energiedifferenz zwischen dem Leitungsband und dem Valenzband 1,1 eV. In Silizium-Dioxid (SiO₂) beträgt die Energiedifferenz zwischen diesen Bändern etwa 8,1 eV, wobei das Leitungsband SiO₂ 3,2 eV oberhalb desjeni gen von Si liegt. Da die Elektronenenergie bei Raumtemperatur etwa 0,025 eV be trägt, ist die Wahrscheinlichkeit sehr klein, daß ein Elektron in Si genügend thermi sche Energie gewinnen kann, um die Si- zu SiO₂-Sperre überwinden und in das Lei tungsband im SiO₂ eindringen zu können. Wenn Elektronen in ein floating Gate aus Polysilizium plaziert werden, das von SiO₂ umgeben ist, dann sichert dieses Band- Schema selbsttätig das Halten von Daten.

Eine Fowler-Nordheim-Emission, welche zu einem frühen Zeitpunkt dieses Jahrhun derts im Falle einer Elektronen-Emission aus Metallen im Vakuum beobachtet wur de, wurde ebenso von Lenzliger und Snow 1969 für Elektronen-Emission aus Silizi um in Silizium-Dioxid beobachtet. In Anwesenheit eines hohen elektrischen Feldes an der Si-SiO₂-Trennfläche werden die Energiebänder verzerrt, und es ergibt sich ei ne kleine, jedoch endliche Wahrscheinlichkeit, daß ein Elektron in das Leitungsband des Si mechanisch einen Tunnel durch die Energie-Barriere quantelt und in das Lei tungsband des SiO₂ eindringt.

Dieser Tunneleffekt wächst exponentiell mit dem angelegten Feld gemäß der folgen den allgemeinen Stromdichtegleichung:

J = (AE2)exp(-B/E)

worin A und B Konstanten und E das Feld an der Si-SiO₂-Trennfläche sind.

Dieser Strom ist bei einer Stromdichte von 10E-6 A/cm² beobachtbar, wenn das Feld an der Si-SiO₂-Trennfläche etwa 10 MV/cm beträgt. Lokale Felder dieser Größe bei Spannungen, die zum Einsatz in der Mikroelektronik praktikabel sind, können durch Anlegen einer Spannung entweder an eine dünne (etwa 10 nm (100 Å) starke) Oxid schicht, die auf ein Silizium-Grundmaterial aufgewachsen ist, oder an eine dickere (etwa 50 nm (500 Å) starke) Oxidschicht erhalten werden, welche auf Polysilizium aufgewachsen ist. Im letzten Fall entsteht die Feldverstärkung aus der Bildung von texturiertem Polysilizium, d. h. Gebieten mit positiver Krümmung an der Polysilizi um-Polysiliziumoxid-Trennfläche, was zu einer Tunnelverstärkung bei ähnlichen Spannungen wie im ersten Falle führt.

Die theoretisch ideale EEPROM-Speicherzelle umfaßt einen einzigen Transistor, der durch Anlegen elektrischer Signale an eine ausgewählte Zeile und eine ausgewählte Spalte der Speichermatrix adressierbar ist. Z. B. wird zum Einschreiben eines logi schen "1" oder eines logischen "0" in die "ideale" Speicherzelle eine Spannung an das Steuer-Gate entsprechend der Zeile (Wort-Linie oder -Leitung) der ausgewählten Zelle angelegt, während eine entweder einer "1" oder einer "0" entsprechende Span nung an die Source oder den Drain entsprechend der Spalte (Bit-Linie oder -Leitung) der ausgewählten Zelle angelegt wird.

Ein großes Problem bei dem Versuch, die "ideale" Speicherzelle zu realisieren, folgt aus der Notwendigkeit, einen zusätzlichen Zugriffstransistor in jeder Speicherzelle unterzubringen, um die Auswahl einer einzelnen Reihe von Speicherzellen zu er möglichen, wobei Daten in der ausgewählten Speicherzelle geändert werden sollen, ohne daß in anderen Zeilen bzw. Reihen gespeicherte Daten versehentlich einge schrieben oder gelöscht werden. Leider vergrößert ein zusätzlicher Transistor in je der Speicherzelle die Abmessungen derselben und führt zu unpraktischer Chipgröße bei Megabit-Speichermatrizen hoher Packungsdichte.

Grundsätzlich besteht im Stand der Technik die Bestrebung, eine EEPROM- Speicherzelle zu schaffen, die nicht in jeder Speicherzelle einen zusätzlichen Zu griffstransistor aufweist, wobei gleichwohl eine verlässliche Auswahl einer einzelnen Speicherzelle zum Verändern von Daten unter Ausschluß eines zufälligen gleichzei tigen Programmierens oder Löschens von Daten in nicht ausgewählten Speicherzel len gewährleistet werden soll.

Fig. 1A zeigt einen Querschnitt der wohlbekannten FLOTOX-EEPROM- Speicherzelle. In der FLOTOX-Zelle ist das Tunnel-Oxid, welches gewöhnlich eine Dicke von weniger als 10 nm (100 Å) hat, über ein Gebiet aufgewachsen, welches photolithographisch im Drain-Gebiet (oder einer Ausdehnung des Drain-Gebietes, welche "verdecktes" n+-Gebiet genannt wird) definiert. Ein Laden des floating Gate zum Programmieren der Zelle wird durch Erden der Source und des Drains und durch Anlegen einer hohen Spannung an das Steuer-Gate erreicht. Die FLOTOX- Zelle ist so gestaltet, daß ein großer Anteil der angelegten Spannung über das Tun neloxid eingekoppelt wird, was zum Transport von Elektronen aus dem Drain zum floating Gate führt. Ein Entladen des floating Gate zum Löschen der Speicherzelle wird durch Erden des Steuer-Gates, durch Floaten der Source und durch Anlegen ei ner hohen Spannung an den Drain erreicht. In diesem Fall wird der größte Teil der angelegten Spannung über das Tunneloxid eingekoppelt, wobei jedoch das Feld um gekehrt ist, was zum Tunneltransport von Elektronen vom floating Gate zum Drain führt. Die Source wird so gefloatet, daß kein ständiger Strompfad vorhanden ist, was einen bedeutenden Faktor dann darstellt, wenn eine innere Ladungspumpe eingesetzt wird, um die hohe Spannung ausgehend von einer Spannungsquelle ≦ 5 V zu erzeu gen.

Wenn eine einzige Transistor-Speicherzelle in einer typischen Matrix mit an metal lene Spalten angeschlossene Drains und an übliche Polysilizium-Wortleitungen an geschlossenen Gates plaziert ist, bedeutet ein Löschen der Speicherzelle mit geerde ter Wortleitung, daß eine hohe Spannung an alle Drains einer gemeinsamen Spalte angelegt ist. Ein Löschen kann in nicht ausgewählten Zellen durch Setzen nicht aus gewählter Wortleitungen auf eine hohe Spannung inhibiert werden. Dies bedeutet je doch, daß nicht ausgewählte Zellen längs der gleichen Wortleitung programmiert werden können. Um solche Störbedingungen zu vermeiden, nutzt die FLOTOX- Zelle gemäß Fig. 1A einen gesonderten Zugriffstransistor zum Isolieren des Drains von der Spalten-Bitleitung. Der Zugriffstransistor ist für solche Zeilen bzw. Reihen abgeschaltet, die nicht zum Löschen ausgewählt sind.

Fig. 1B zeigt ein Layout der FLOTOX-Zelle nach Fig. 1A, wobei der darin gezeigte Querschnitt senkrecht zur Wortleitung (zum Steuer-Gate) und durch das Tunneloxid- Fenster gelegt ist.

Die Fig. 2A-2G zeigen eine Herstellprozeßschrittfolge, welche zum Herstellen der FLOTOX-Zelle nach Fig. 1A eingesetzt wird. Wie in Fig. 2A gezeigt ist, beginnt die Herstellsequenz mit dem Bilden einer Oxidschicht 10 auf einem Siliziumsubstrat 12, gefolgt vom Strukturieren einer Photoresist-Maske 14 und einem Ionenimplantier- Schritt zum Formen der verdeckten n+-Gebiete 16 der EEPROM-Speicherzelle.

Wie in Fig. 2B gezeigt ist, wird nach dem Bilden der verdeckten n+-Gebiete 16 eine Tunnelfensteröffnung 18 in die Oxidschicht 10 unter Verwenden einer zweiten Pho toresist-Maske 20 geätzt. Dann wird eine dünne Schicht aus Tunneloxid 22 einer Dicke von etwa 8 nm (80 Å) im Tunnelfenster gemäß Fig. 2C aufwachsen gelassen.

Gemäß Fig. 2D wird nach dem Aufwachsen des Tunneloxides 22 eine erste Polysili zium-Schicht abgelagert und auf eine gewünschte Leitfähigkeit aufdotiert. Darauf folgend wird eine Oxid-/Nitrid-/Oxid-Schicht (ONO) auf die erste Polysilizium- Schicht aufgebracht. Die ONO-Schicht und die darunter liegende erste Polysilizium- Schicht werden dann maskiert und geätzt, um das floating Gate 24 aus Polysilizium der Speicherzelle mit einer ONO-Schicht 26 zu überlagern. Reoxidieren und Zu rückätzen führt zur Bildung von Seitenwand-Abstandhaltern 28 an den Rändern des floating Gate 24 und der ONO-Schicht 26.

Gemäß Fig. 2E wird eine zweite Schicht aus Polysilizium bis zu einer gewünschten Konzentration abgelagert und dotiert und anschließend geätzt, um ein Steuer-Gate 30 der Speicherzelle sowie das Gate 32 des Zugriffstransistors der FLOTOX-Zelle zu bilden. Darauf wird ein N+-Source-/Drain-Implantat gebildet, um die Speicherzelle und die Source-/Drain-Gebiete 34 des Zugriffstransistors gemäß Fig. 2F zu schaffen.

Schließlich wird eine Schicht aus dielektrischem Material 36 gebildet und planiert und anschließend geätzt, um eine Kontaktöffnung zur N+-Drain-/Bitleitung 34 zu formen. Hierauf folgt das Bilden einer metallenen Bitleitungsstruktur 38, was im Endergebnis die FLOTOX-Zelle gemäß Fig. 2G (identisch mit der Zelle nach Fig. 1A) ergibt.

Die FLOTOX-Zelle hat eine Reihe von Nachteilen. Erstens kann eine Fehlausrich tung zwischen dem Tunnelfenster und dem verdeckten N+-Gebiet der Speicherzelle auftreten. Die zweite Lage aus Polysilizium ist dazu genutzt, die Wortleitung der Speicherzelle und das Zugriffstransistor-Gate zu bilden. Jedoch findet keine Poly 1- /Poly 2-Ätzung mit selbsttätiger Ausrichtung statt, um die Bildung der Poly 1- und Poly 2-Gates des Speicherzellentransistors zu erlauben. Ferner kann eine Fehlaus richtung zwischen dem Poly 2-Zugriffstransistor-Gate und dem Poly 1-floating Gate der Speicherzelle auftreten.

Ein grundlegendes EEPROM-Konzept ähnlich dem oben beschriebenen FLOTOX- Konzept ist in einem Aufsatz von E. K. Shelton, "Low-power EEPROM can be re programmed fast", Zeitschrift Electronics, 31. Juli 1980, Seiten 89-92 beschrieben. Jedoch hat die Shelton-Zelle gemäß Fig. 3 anstelle eines Tunneloxid-gebietes, wel ches lithographisch über dem Drain (verdecktes N+-Gebiet) definiert ist, ihr Tunnel gebiet in dem Kanal unter dem floating Gate aus Polysilizium. Das Polysilizium- Gate überdeckt teilweise die Drainseite des Kanals, während der Rest des Kanals (Source-Seite) von einem darüber liegenden Aluminium-Steuergate überdeckt ist. Das Aluminium-Steuergate ist von dem Polysilizium-floating Gate durch eine dünne Siliziumnitrid-Schicht isoliert.

Ferner ist die Shelton-Speicherzelle in einer P-Mulde auf einem N-Substrat geformt. Steuern des P-Mulden-Potentials ermöglicht das Eliminieren eines gesonderten Zu griffstransistors für jede Speicherzelle. Das Potential der P-Mulde und der Sources und Drains nicht ausgewählter Zellen werden während Programmieroperationen aus gewählt, um Minoritätenträger daran zu hindern, irgendeines der floating Gates zum Substrat hin zu entladen, gleichzeitig jedoch Programmieren eines individuell aus gewählten floating Gates zuzulassen.

Programmieren der Zelle nach Fig. 3 wird durch Erden der P-Mulde und Anschlie ßen des Drains über einen Lastwiderstand an die Programmierspannung erreicht. Die Source wird entweder mit der Programmierspannung oder der Erde je nachdem ver bunden, ob eine "1" oder eine "0" zu speichern ist. Um das Programmieren zu star ten, wird das Aluminium-Steuergate mit der hohen Spannung verbunden. Wenn auch das Sourcepotential an die hohe Spannung angeschlossen ist, schaltet der interne Zu griffstransistor nicht ein, und die Oberfläche der P-Mulde unterhalb des floating Ga tes verarmt an Elektronen. Zwischen der Oberfläche der P-Mulde und dem floating Gate existiert nur eine kleine Potentialdifferenz. Daher wandern keine Elektronen in das Gate, und die Speicherzelle bleibt im 0-Zustand. Wenn der Sourceanschluß an Erde angeschlossen wird (um eine 1 zu programmieren), schaltet der interne Zu griffstransistor ein, die Oberflächenspannung unter dem floating Gate fällt auf einen Wert nahe 0 V ab und Elektronen wandern aus der Inversionsschicht durch die dünne Oxidschicht in das floating Gate.

Die Zelle nach Fig. 3 wird durch Erden des Steuergates und Anheben der P-Mulde auf Programmierspannung gelöscht. Dies veranlaßt Elektronen zum Wandern vom floating Gate zur P-Mulde über das Tunneloxid. Wenn Elektronen durch das Tunnel oxid wandern, verlangt das floating Gate eine insgesamt positive Ladung.

Obwohl die Shelton-Zelle nach Fig. 3 sich von der FLOTOX-Zelle nach Fig. 1 da hingehend unterscheidet, daß sie keinen gesonderten Zugriffstransistor erfordert, be nötigt sie doch einen inneren Zugriffstransistor und erfordert daher eine vergleichs weise große Abmessung der Speicherzelle.

US-Patent 5,379,253 offenbart eine Speicherzelle, die weder einen gesonderten Zu griffstransistor (wie bei der FLOTOX-Zelle) noch einen internen Zugriffstransistor (wie bei der Shelton-Zelle) erfordert, um eine Speicherzelle, welche zum Program mieren ausgewählt wurde, von einer benachbarten Speicherzelle, welche nicht zum Programmieren ausgewählt wurde, zu isolieren: Im Ergebnis ist die Chipgröße einer aus Speicherzellen nach dem US-Patent '253 gestalteten EEPROM-Matrix kleiner als die Chipgröße einer EEPROM-Matrix aus FLOTOX- oder Shelton-Zellen.

Wie bekannt, stellt die zum Lesen einer Speicherzelle erforderliche Zeitdauer einen signifikanten Faktor bei der Auswahl einer EEPROM-Vorrichtung dar. Wenngleich die im US-Patent '253 beschriebene Speicherzelle das Erfordernis eines gesonderten Zugriffstransistors oder eines internen Zugriffstransistors eliminiert, bleibt die zum Lesen einer Zelle erforderliche Zeit, unabhängig von der benutzten Zellen-Bauart zum Aufbau der Matrix im wesentlichen dieselbe.

Es ist eine Aufgabe der Erfindung, eine kompaktere EEPROM-Matrix und ein einfacheres Verfahren zu deren Herstel lung anzugeben, wobei die zum Lesen einer Speicherzelle des Feldes oder der Matrix erforderliche Zeit deutlich reduziert sein soll.

Diese Aufgabe wird durch eine EEPROM-Zellstruktur gemäß Anspruch 1 gelöst. Verfahren zum Programmieren und Löschen von EEPROM-Zellstrukturen gemäß der Erfindung sind in den Ansprüchen 8 und 9 angegeben. Die Erfindung sieht auch ein EEPROM-Zellenfeld gemäß Anspruch 10 vor.

Die Erfindung erreicht den kompakten Aufbau und das einfachere Herstellungsver fahren durch einen selbstausrichtenden Prozeß, wobei für die Abgrenzung des Poly siliziums nur zwei Masken, anstelle der vier Masken des Standes der Technik, benö tigt werden.

Die Erfindung schafft eine EEPROM-Zellstruktur hoher Packungsdichte, welche ei ne floating Gate-Architektur für den Zugriffstransistor und einen Doppel-Poly- Herstellprozeß verwirklicht, bei dem das Steuer-Gate und das floating Gate sowohl des Zugriffstransistors als auch der Speicherzelle selbsttätig ausgerichtet werden. Somit schafft die Erfindung eine viel kompaktere Speicherzelle als bisher erhältlich. Ferner nutzt die Herstellfolge nur zwei Masken im Vergleich zu den bei der Herstellfolge nach dem Stand der Technik erforderlichen vier Masken. Dies führt zur Ko stenreduzierung beim Herstellprozeß. Die Struktur nach der Erfindung führt zu einer deutlich verringerten Lesezeit für die Zellen-Matrix.

Die Erfindung ist im folgenden anhand schematischer Zeichnungen an einem Aus führungsbeispiel mit weiteren Einzelheiten näher erläutert. Es zeigen:

Fig. 1A einen Querschnitt einer herkömmlichen FLOTOX-EEPROM- Zellenarchitektur;

Fig. 1B eine Layout-Darstellung der FLOTOX-Zelle nach Fig. 1A;

Fig. 2A-2G Querschnitte, welche eine Schrittfolge beim Herstellen der FLOTOX- Zelle nach Fig. 1A darstellen;

Fig. 3 einen Querschnitt durch eine EEPROM-Zelle nach dem Stand der Technik, welche einen internen Zugriffstransistor einsetzt;

Fig. 4A-4D Querschnitte, welche eine Folge von Arbeitsschritten zum Herstellen einer EEPROM-Zelle gemäß der Er findung darstellen;

Fig. 5A einen Querschnitt durch eine EEPROM-Zellstruktur gemäß der Erfin dung;

Fig. 5B eine einfache schematische Darstellung der Struktur nach Fig. 5A;

Fig. 6 eine schematische Darstellung, welche das Programmieren einer EEPROM-Zelle gemäß der Erfindung illustriert, und

Fig. 7 eine schematische Darstellung, welche das Löschen einer EEPROM- Zelle gemäß der Erfindung illustriert.

In Verbindung mit den Teilquerschnitten gemäß Fig. 4A-4D sei nun ein Verfahren zum Herstellen einer EEPROM-Zellstruktur gemäß der Erfindung beschrieben. Wäh rend spezielle Verfahrensparameter nicht vorgesehen sind, erkennt der Fachmann, daß das Konzept der Erfindung unabhängig von solchen Parametern anwendbar ist, welche je nach der herzustellenden speziellen Speicherzellenstruktur verschieden sein können.

In Fig. 4A ist die anfängliche Herstellsequenz gemäß der Erfindung gezeigt, in der in üblicher Weise eine n-Mulde, eine p-Mulde und Feldoxide gebildet werden. Dann wird eine Oxidschicht 100 einer Dicke von etwa 50 nm (500 Å) auf einem Silizi umsubstrat 102 geformt. Eine Photoresistschicht 104 wird sodann auf der Oxid schicht 100 geformt und strukturiert, um ein darunterliegendes Gebiet des Substrates 102 freizulegen. In einem Ionenimplantierschritt wird dann eine N-Dotierung in das Substrat eingebracht, um ein verdecktes n+-Gebiet 106 zu formen.

Wie in Fig. 4B gezeigt ist, wird dann die Oxidschicht 100 maskiert und geätzt, um ein Tunneloxid-Fenster über dem verdeckten n+-Gebiet 106 zu bilden. Dann wird ei ne Implantierung zum Einstellen der Zellen-Spannung V_T vorgenommen. Ein ther mischer Behandlungsschritt führt zu einem Wachsen der Tunneloxidschicht 108 auf eine Dicke von etwa 7 nm (70 Å) im Tunneloxid-Fenster.

Nach Bilden der Tunneloxidschicht 108 wird eine erste Schicht 110 aus Polysilizium auf der Oxidschicht 100 und auf der Tunneloxidschicht 108 geformt. Eine Schicht 112 aus dielektrischem Material, typischerweise aus einer Oxid-/Nitrid-/Oxid- Schicht (ONO) wird dann über der ersten Polysiliziumschicht 110 geformt. Eine zweite Polysiliziumschicht 114 wird dann auf der ONO-Schicht 112 abgelagert. Die se Struktur wird dann mit einer Photoresistmaske 116 überzogen, welche zum Freile gen der Poly 2-/ONO-/Poly 1-Sandwich-Schichtung über dem verdeckten n+-Gebiet 106 strukturiert wird. Die Poly 2-/ONO-/Poly 1-Sandwich-Schichtung wird dann anisotropisch geätzt, um eine Öffnung 118 über dem verdeckten N+-Gebiet 106 zu schaffen, wodurch zwei selbsttätig ausgerichtete Poly 2-/ONO-IPoly 1-Stapel gemäß Fig. 4C entstehen.

Die resultierenden Poly 2-/ONO-/Poly 1-Stapel werden in einer weiteren N- Dotierungsionenimplantation unterzogen, bei der die N+-Source- und Drain-Gebiete 120 der Speicherzellenstruktur geschaffen werden. Hierauf erfolgt das Formen einer dielektrischen Schicht 122, das Formen von Kontaktöffnungen in der dielektrischen Schicht zu den N+-Drain-Gebieten und von Kontaktöffnungen auf der Poly 2- Schicht jeder Zelle. Eine erste metallene Wortleitung M1 wird zum Kontaktieren des Steuer-Gates jeder Zelle geformt. Eine zweite Metallschicht M2 wird als Bitleitung eingesetzt, um einen Kontakt zum N+-Drain-Gebiet über einen Metallpfropf und ei nen M1-Kontakt herzustellen, wie in Fig. 4D dargestellt ist.

Die endgültige Struktur ist in Fig. 5A dargestellt. Fig. 5A zeigt, daß Oxidwand- Abstandhalter 126 an den Rändern der Poly 2-/ONO-/Poly 1-Stapel geformt sind, um die selbstausrichtende Implantierung einer Dotierung vom N-Typ in die Source- /Drain-Gebiete zu erleichtern und die endgültigen N+-Source-/Drain-Übergänge zu bilden. Somit umfassen die resultierende EEPROM-Zellstruktur und die Inseln aus Poly 2-/ONO-/Poly 1-Stapeln gemäß der Erfindung einen Speicherzellentransistor, dessen floating Gate selbsttätig ausgerichtet bezüglich des darüberliegenden Poly 2- Steuer-Gates ist und insbesondere der Zugriffstransistor ebenfalls eine floating Gate- Struktur bildet, in der das floating Gate selbsttätig auf das darüberliegende Steuer- Gate ausgerichtet ist.

Fig. 5B illustriert schematisch die Speicherzellenstruktur nach Fig. 5A. Einander be nachbarte Speicherzellen in der Matrix sind zueinander spiegelbildlich bezüglich des N+-Drain-Kontaktes (V_d) angeordnet.

Fig. 6 zeigt ein Verfahren zum Programmieren aller Speicherzellen auf einem Blatt oder alternativ in einem byte. Wie in Fig. 6 gezeigt ist, wird zum Programmieren der Zellen längs einer ausgewählten Wortzeile bzw. Wortleitung eine Program mierspannung V_pp an das Steuer-Gate der mit dieser Wortleitung verbundenen Zellen angelegt. Die Drains aller Spalten der Matrix sind auf einer Speisespannung V_ss gehalten. Der Zugriffstransistor der zu programmierenden Zellen wird auf einer Zu griffsspannung V_acc gehalten, die hinreichend groß ist, um die Zugriffstransistoren zu schalten und dadurch die Speisespannung zu dem Drain der zu programmierenden Zelle zu leiten und dadurch die Injektion heißer Elektronen in das floating Gate der Zelle zu erleichtern. Die Programmierspannung V_pp ist hinreichend groß, um heiße Elektronen in die floating Gates zu injizieren. In einer üblichen 0,35 Micron- Technologie betragen V_acc = 5 V und V_pp = 9 V.

Fig. 7 zeigt das selektive Löschen in einer EEPROM-Speichermatrix, welche zum Einsatz von Speicherzellen gemäß der Erfindung gestaltet ist. Um die Zelle A zu lö schen, wird die Programmierspannung V_pp an den verdeckten N+-Drain des Tran sistors in derjenigen Spalte angeschlossen, mit welcher die Zelle A verbunden ist. Ei ne Zugriffsspannung V_acc, die ausreichend groß zum Passierenlassen von V_pp über den Zugriffstransistor ist, wird an das Steuer-Gate des Zugriffstransistors für Zelle A angelegt. Das Gate der Zelle A wird auf der Speisespannung V_ss gehalten. Somit werden Elektronen von dem floating Gate der Zelle A zu deren Drain mittels des Fowler-Nordheim-Tunneleffekts transportiert. Die Zellen in bytes, in denen ein Lö schen zu inhibieren ist, sind mit ihren Steuer-Gates auf der Speisespannung V_ss ge halten, wie Fig. 7 zeigt. Typische Spannungen für eine 0,35 Micron-Technologie lie gen bei

V_acc = 5 V und V_pp = 9 V.

Claims

1. EEPROM-Zellstruktur hoher Packungsdichte umfassend:
ein verdecktes Gebiet (106) des N-leitenden Typs, welches in einem Halbleiter substrat (102) geformt ist;
ein Drain-/Bitleitungsgebiet (120) des N-leitenden Typs, welches in dem Halb leitersubstrat (102) mit Abstand von dem verdeckten Gebiet (106) geformt ist, um dazwischen ein Substrat-Kanalgebiet eines Zugriffstransistors zu schaffen;
ein Sourcegebiet (120) des N-leitenden Typs, welches in dem Halbleitersubstrat (102) mit Abstand von dem verdeckten Gebiet (106) geformt ist, um dazwischen ein Substrat-Kanalgebiet einer Speicherzelle zu schaffen,
ein leitendes floating Gate (110) des Zugriffstransistors mit einem ersten Ab schnitt, der über dem Substrat-Kanalgebiet des Zugriffstransistors geformt ist und davon durch erstes dielektrisches Material einer ersten Dicke getrennt ist, und mit einem zweiten Abschnitt, der über einem ersten Abschnitt des verdeckten Gebie tes geformt und davon durch erstes dielektrisches Material einer zweiten Dicke getrennt ist, die kleiner als die erste Dicke ist;
ein leitendes Steuer-Gate (114) des Zugriffstransistors, das über dem floating Gate (110) des Zugriffstransistors geformt und davon durch ein zweites dielektrisches Material getrennt ist;
ein leitendes floating Gate (110) der Speicherzelle mit einem ersten Abschnitt, der über dem Speicherzellen-Kanalgebiet geformt und davon durch erstes dielektri sches Material der ersten Dicke getrennt ist, und mit einem zweiten Abschnitt, der über einem zweiten Abschnitt des verdeckten Gebietes geformt und davon durch erstes dielektrisches Material der zweiten Dicke getrennt ist; und
ein leitendes Steuer-Gate (114) der Speicherzelle, das über dem floating Gate der Speicherzelle geformt und davon durch zweites dielektrisches Material getrennt ist.

2. EEPROM-Zellstruktur nach Anspruch 1, dadurch gekennzeichnet, daß das floating Gate (110) des Zugriffstransistors und das floating Gate (110) der Speicherzelle Polysilizium umfassen.

3. EEPROM-Zellstruktur nach Anspruch 2, dadurch gekennzeichnet, daß das Steuer-Gate (114) des Zugriffstransistors und das Steuer-Gate (114) der Spei cherzelle Polysilizium umfassen.

4. EEPROM-Zellstruktur nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die erste Dicke etwa 50 nm beträgt.

5. EEPROM-Zellstruktur nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die zweite Dicke etwa 7 nm beträgt.

6. EEPROM-Zellstruktur nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß das erste Dielektrikum Siliziumoxid ist.

7. EEPROM-Zellstruktur nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß das zweite Dielektrikum eine Oxid-/Nitrid-/Oxid- Schicht (ONO) ist.

8. Verfahren zum Programmieren ausgewählter EEPROM-Zellstrukturen nach ei nem der Ansprüche 1 bis 7 längs einer ausgewählten Wortleitung in einem Feld, wobei das Feld eine Matrix mit Zeilen und Spalten der besagten Zellstrukturen aufweist und jede Zeile des Feldes eine leitende Wortleitung (M1) aufweist, wel che mit dem Steuer-Gate (114) jeder EEPROM-Zellstruktur der Zeile verbunden ist, und wobei jede Spalte des Feldes eine leitende Bitleitung (124) aufweist, wel che mit dem Drain-/Bitleitungsgebiet (120) jeder EEPROM-Zellstruktur der Spalte verbunden ist, gekennzeichnet durch:
Anlegen einer Programmierspannung an das Steuer-Gate (114) der Speicherzelle jeder zu der ausgewählten Wortleitung (M1) gehörenden EEPROM-Zellstruktur;
Anlegen einer Speisespannung an Bitleitungen (124) in dem Feld, welche zu den ausgewählten EEPROM-Zellstrukturen gehören;
Anlegen der Programmierspannung an Bitleitungen (124) in dem Feld, die zu an deren als den ausgewählten EEPROM-Zellstrukturen gehören;
Anlegen einer Zugriffsspannung an das Steuer-Gate (114) des Zugriffstransistors jeder zu der ausgewählten Wortleitung (M1) gehörenden EEPROM-Zellstruktur;
wobei die Programmierspannung ausreichend groß ist, um heiße Elektronen in das floating Gate (110) der Speicherzelle jeder zu der ausgewählten Wortleitung (M1) gehörenden EEPROM-Zellstruktur zu injizieren.

9. Verfahren zum Löschen einer ausgewählten EEPROM-Zellstruktur in einem Feld aus EEPROM-Zellstrukturen nach einem der Ansprüche 1 bis 7, wobei das Feld eine Matrix mit Zeilen und Spalten der besagten Zellstrukturen aufweist und wo bei jede Zeile des Feldes eine an das Steuer-Gate (114) der Speicherzelle jeder EEPROM-Zellstruktur der Reihe angeschlossene, leitende Wortleitung (M1) auf weist und wobei jede Spalte des Feldes eine leitende Bitleitung (124) aufweist, welche mit dem Drain-/Bitleitungsgebiet (120) jeder EEPROM-Zellstruktur der besagten Spalte verbunden ist, gekennzeichnet durch:
Anlegen einer Programmierspannung an die zu der ausgewählten EEPROM- Zellstruktur gehörende Bitleitung (124) der Spalte;
Anlegen einer Zugriffsspannung an das Steuer-Gate (114) des Zugriffstransistors jeder EEPROM-Zellstruktur der Zeile, zu der die ausgewählte EEPROM- Zellstruktur gehört;
Anlegen einer Speisespannung an die Wortleitung (M1) der Zeile, zu welcher die ausgewählte EEPROM-Zellstruktur gehört;
Anlegen der Speisespannung an die Wortleitung (M1) aller Zeilen, welchen die ausgewählte EEPROM-Zellstruktur nicht angehört;
Anlegen der Speisespannung an das Steuer-Gate (114) des Zugriffstransistors je der EEPROM-Zellstruktur aller Zeilen, welchen die ausgewählte EEPROM- Zellstruktur nicht angehört; und
Anlegen der Speisespannung an die Bitleitung (124) aller Spalten, welchen die ausgewählte EEPROM-Zellstruktur angehört.

10. EEPROM-Zellenfeld, umfassend: eine Matrix aus Zeilen und Spalten mit EEPROM-Zellstrukturen gemäß einem der Ansprüche 1 bis 7, wobei jede Zeile des Feldes eine leitende Wortleitung (M1) aufweist, welche mit dem Steuer-Gate (114) der Speicherzelle jeder EEPROM-Zellstruktur der besagten Zeile verbunden ist, und wobei jede Spalte des Feldes eine leitende Bitleitung (124) aufweist, welche mit dem Drain-/Bitlei tungsgebiet (120) jeder EEPROM-Zellstruktur der besagten Spalte verbunden ist.