DE2758161A1

DE2758161A1 - Elektrisch programmierbare halbleiter-dauerspeichermatrix

Info

Publication number: DE2758161A1
Application number: DE19772758161
Authority: DE
Inventors: David J Mcelroy; Lawrence S Wall
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1976-12-27
Filing date: 1977-12-27
Publication date: 1978-07-06
Also published as: FR2375692A1; JPS53108247A

Description

- 11 -Patentanwälte

CNpl.-tng. OpL-ChOTi. Oipl.-Ing. E. Prinz - Or.G.Häuser - G.Leiser 27 58 1 6 Ernsbergerstrasse 19

8 München 60

Unser Zeichen: T 3023 21 «Dezember 1977

TEXAS INSTRUMENTS INCORPORATED 13500 North Central Expressway Dallas, Texas, V.St.A.

Elektrisch programmierbare Halbleiter-Dauerspe ichermatrlx

Die Erfindung bezieht sich auf Halbleiterspeicher und insbesondere auf einen MOS-Festspeicher, der elektrisch gelöscht und elektrisch programmiert werden kann.

Halbleiterspeicher, die als Dauerspeicher wirken, sind von großem Nutzen, da die in ihnen gespeicherte Information nicht verlorengeht, wenn die Versorgungsenergie abgeschaltet wird. Das üblichste Beispiel eines Dauerspeichers ist der MOS-Festspeicher, bei dem die gespeicherte Information bei der Herstellung durch die Gate-Maske oder die Kerbmaske dauerhaft festgelegt wird, wie in der USA-Patentschrift 3 5^1 5^3 ausgeführt ist. Die meisten Rechner und die meisten Mikroprozessor. Schw/Ba

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systeme Machen von solchen Festspeichern zum Speichern eines aus einer großen Anzahl von Befehlswörtern bestehenden Programms Gebrauch. Es wäre jedoch vorzuziehen, die Festspeicher nach der Herstellung zu programmieren, so daß alle Bauelemente gleich hergestellt werden und keine Spezialmasken benötigt werden. Es sind verschiedene elektrisch programi«rbare Festspeicherbauelemente entwickelt worden, wie sie beispielsweise in der USA-Patfentschrift 3 984 beschrieben sind; dabei wird von einer potentialmässig nicht festliegenden Gate-Elektrode in einem MOS-Festspeicher mit zwei Lagen aus polykristallinem Silizium Gebrauch gemacht. Die potentialmässig nicht festliegende Gate-Elektrode wird durch Elektroneninjektion aus dem Kanal aufgeladen und sie bleibt Jahrelang aufgeladen. Bei anderen Bauelementen dieses Typs wurde eine Ladungsspeicherung an einer Nitrid-Oxid-Grenzfläche ausgenutzt. Zwar waren diese Bauelemente elektrisch programmierbar, doch konnten sie nicht elektrisch geändert oder gelöscht werden. Zum Ändern des Programms war es notwendig, den Halbleiter-Chip beispielsweise mit ultraviolettem Licht zu bestrahlen. Dies erforderte das Einbauen des Bauelements mit einem Quarzfenster über den Chip, und außerdem mußte das Gehäuse an einer zugänglichen Stelle im System untergebracht werden. Elektrisch veränderliche Festspeicher sind bereits entwickelt worden, wie in den US-PSen 3 881 und 3 882 469 und in der Patentanmeldung P 26 59 296.1 beschrieben ist. Die beschriebenen Bauelemente sind Zellen mit potentialmässig nicht festliegenden Gate-Elektroden, die mit Doppelinjektion (sowohl Löcherinjektion als auch Elektroneninjektion ) arbeiten, so daß die nicht festliegenden Gate-Elektroden aufgeladen oder entladen werden können. Die bisher bekannten Zellen hatten jedoch einige

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unerwünschte Eigenschaften wie große Zellenabmessungen, eine Prozeßinkompatibilitat mit herkömmlichen Verfahren einen Bedarf für hohe Spannungen zum Programmieren usw.

Mit Hilfe der Erfindung soll daher eine verbesserte elektrisch programmierbare Halbleiterspeicherzelle und insbesondere eine elektrisch veränderliche Zelle geschaffen werden. Die mit Hilfe der Erfindung zu schaffende Speicherzelle soll kleine Zellenabmessungen bei der Bildung in einer integrierten Halbleiterschaltung aufweisen. Außerdem soll ein Verfahren zum Herstellen elektrisch veränderbarer Speicherzellen angegeben werden, das mit der N-Kanal-Silizium-Gate-Technologie kompatibel ist.

Nach der Erfindung wird eine programmierbare MOS-Festspeicherzelle mit potentialmässig nicht festliegender Gate-Elektrode geschaffen, wobei zur Herstellung ein mit herkömmlichen Herstellungsverfahren kompatibles Verfahren benutzt wird, bei dem mit einem N-Kanal und einer Siliziunt-Gate-Elektrode mit zwei Lagen aus polykristallinem Silizium und mit Selbstjustierung gearbeitet wird. Die potentialmässig nicht festliegende Gate-Elektrode wird von der ersten Lage aus polykristallinem Silizium gebildet, die von der zweiten Lage aus polykristallinem Silizium durch einen Isolator getrennt ist. Die Zellen können durch diesen Isolator elektrisch geändert oder gelöscht werden, indem an die Source-Elektrode, die Drain-Elektrode, die Gate-Elektrode und das Substrat die richtigen Spannungen angelegt werden. BLne Zellenanordnung ergibt eine hohe Dichte, während in

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einer Ausführungsform eine blockweise Löschung ermöglicht wird. Bei dieser Zellenanordnung werden die Source- und Drain-Anschlüsse zum Programmieren umgeschaltet, damit ein Löschen benachbarter Zellen durch Feldemission vermieden wird. In einer weiteren Ausführungsform kann der als "Fenster" bezeichnete Bereich zulässiger Spannungen für den Betrieb der Zellen erweitert werden, indem mit jeder Zelle mit potentialmässig nicht festliegender Gate-Elektrode ein Anreicherungstransistor in Serie geschaltet wird; diese Transistoren erfordern keine zusätzlichen Anschlüsse oder Masken, so daß sie die Abmessungen oder die Kosten kaum vergrößern.

Die Erfindung wird nun an Hand der Zeichnung beispielshalber erläutert. Es zeigen:

Fig.1 ein elektrisches Schaltbild einer Matrix aus Speicherzellen nach der Erfindung,

Fig.2 einen vergrößerten Schnitt einer der Speicherzellen der Matrix von Fig.1,

Fig.3 eine schematische Darstellung der Arbeitsweise der Zelle von Fig.2,

Fig.4 eine Draufsicht auf einen Teil eines integrierten Halbleiterchips mit einer Matrix aus den Zellen nach Fig.1 und Fig.2,

Fig.5a bis 5d Schnittansichten der Matrix von Fig.4 längs den Linien a-a, b-b, c-c bzw. d-d von Fig.4,

Fig.6 ein elektrisches Schaltbild einer Speicherzellen-

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matrix mit Elocklöschung nach einer weiteren Ausführungsform der Erfindung,

Fig.7 eine Draufsicht auf einen Teil eines integrierten

Halbleiterchips mit einer Matrix aus Speicherzellen nach Fig.6,

Fig.8a und 8b Schnittansichten der Matrix von Fig.7 längs der Linien a-a bzw. b-b von Fig.7,

Fig.9 ein elektrisches Schaltbild einer Matrix aus Speicherzellen mit in Serie geschalteten Anreicherungstransistoren gemäß einem weiteren AusfUhrungsbeispiel der Erfindung,

Fig.10a und 10b Schnittansichten einer der Speicherzellen in der Matrix von Fig.9»

Fig.11 eine Draufsicht auf einen Teil eines integrierten Halbleiterchips mit einer Matrix aus Zellen nach denFiguren 9 und 10,

Fig.12a bis 12d Schnittansichten der Matrix von Fig.11 längs der Linie a-a, b-b, c-c bzw. d-d von Fig.11,

Fig.13a bis 13e Schnittansichten entsprechend Fig.2, wobei

eine erfindungsgemäße Speicherzelle bei verschiedenen Herstellungsstufen dargestellt ist, und

Fig.1Aa bis 1Ae Schnittansichten entsprechend Fig.5d, wobei die Matrix bei verschiedenen Herstellungsstufen dargestellt ist.

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In Fig.1 ist eine Speicherzellenmatrix dargestellt, bei der die Erfindung angewendet werden kann. Jede Zelle besteht aus einem Transistor 10 mit einer Source-Elektrode 11, einer Drain-Elektrode 12, einer potentialmässig nicht festliegenden Gate-Elektrode 13 und einer Steuerelektrode 14. Alle Steuerelektroden 14 in einer Zellenzeile sind an eine Zeilenadressenleitung 15 angeschlossen, und alle Zeilenadressenleitungen 15 sind mit einem Zeilendecodierer 16 verbunden. Alle Source-Elektroden 11 in einer Zellenspalte sind miteinander an eine Source-Spaltenleitung 17 angeschlossen, und alle Drain-Elektroden 12 in einer Zellenspalte sind gemeinsam an eine Drain-Spaltenleitung 18 angeschlossen. Die Source-Spaltenleitung 17 und die Drain-Spaltenleitung 18 sind mit einem Spaltendecodierer 19 verbunden. In der Schreib- oder Programmierungsbetriebsart hat der Spaltendecodierer die Aufgabe, als Reaktion auf eine Spaltenadresse und ein Dateneingangssignal mit dem Wert "0^M oder "1" an jede der Source-Spaltenleitungen 17 und jede der Drain-Spaltenleitungen 18 in jeder Spalte eine hohe Spannung(etwa+25V) oder eine niedrige Spannung (Masse Vss) anzulegen. Für Schreib- oder Programmiervorgänge legt der Zeilendecodierer 16 als Reaktion auf eine Zeilenadresse eine hohe Spannung oder eine niedrige Spannung an jede der Zeilenleitungen 15 an.

Der Aufbau einer der Zellen ist in der stark vergrößerten Schnittansicht von Fig.2 zu erkennen. Für die N-Konal-Silizium-Gate-MOS-Transistoren ist die Zelle in einem Halbleitersubstrat 20 aus P-leitendem Silizium gebildet. Der Transistor 10 der Zelle wird durch eine Kanalzone 21 zwischen Η-leitenden Implantierungszonen 22 erzeugt, die die Verbindung zur Source-Elektrode 11 und zur Drain-Elektrode

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ζ 7 b S i ü i

herstellen. Die Kanalzone 21 liegt unter der potentialmässig nicht festliegenden Gate-Elektrode 13, die aus polykristallinem Silizium besteht, das mit Phosphor dotiert ist. Die potentialmässig nicht festliegende Gate-Elektrode 13 ist von der darunterliegenden Kanalzone 21 durch eine Gate-Oxidschicht 23 isoliert, die aus thermisch aufgewachsenem SJ.liziumoxid mit einer Dicke von etwa 700 bis 1200 8 besteht. Die Steuerelektrode 14 besteht ebenfalls aus polykristallinem Silizium mit Phosphordotierung, und sie ragt Über die Ränder der Gate-Elektrode 13 hinaus. Die Steuerelektrode muß nicht breiter als die potentialmässig nicht festliegende Gate-Elektrode sein, aufler wenn eine Selbstjustierung bei der Herstellung angewendet wird. Die Steuerelektrode 14 ist von der potentialmässig nicht festliegenden-Gate-Elektrode durch eine thermisch aufgewachsene Oxidschicht 24 mit ausgewählter Dicke isoliert. Die Dicke der Oxidschicht 24 ist etwa halb so groß wie die Dicke bei herkömmlichen BP/ROM-Bauelementen, die nicht gemäß der Erfindung arbeiten. Abhängig von einer Anzahl von Faktoren wie Verfährensvariationen, den gewünschten Betriebsspannungen und Betriebsbedingungen und dergleichen, kann die Oxidschicht 24 eine Dicke von beispielsweise 600 bis 1000 8 haben. Die Aufgabe ist es, für einen Ladungsabfluß aus der potentialmässig nicht festliegenden Gate-Elektrode 13 zu sorgen, wenn das elektrische Feld an der Oxidschicht 24 hoch ist, während dieses Abströmen gewöhnlich ein unerwünschter Zustand ist, der dadurch vermieden wird, daß die Oxidschicht 24 wesentlich dicker als das Gate-Oxid gemacht wird, beispielsweise etwa 2000 8.

HO f) M ' ■/ ' 0 f| 1 f)

~¹⁸~ /7 5&16

Das bisher beschriebene Bauelement hat zwei verschiedene Betriebsarten, nämldch eine zum Schreiben oder Programmieren, bei der hohe Spannungen(20 bis 25V) angewendet werden, und eine zumLesen oder Abrufen, bei der übliche N-Kanal-Betriebsspannungen von etwa 5 oder 10V angewendet werden. Es sei nun einer der Zellentransistoren 10 betrachtet. Wenn die Source-Elektrode 11 auf Maseepotential oder Vss liegt, die Drain-Elektrode 12 auf dem hohen Spannungswert Vp (25V) liegt, die Steuerelektrode 14 an einer hohen Spannung liegt und das Substrat 20 auf Masse oder Vss liegt, dann sammelt sich an der potentialmässig nicht festliegenden Gate-Elektrode 13 eine Ladung an, weil Elektronen durch die Oxidschicht 23 tunneln. Dadurch wird das Bauelement so programmiert, daß es den Wert "1" speichert, weil die aufgeladene Gate-Elektrode 13 die Kanalzone 21 von der Steuerelektrode 14 abschirmt, so daß die Kanalzone nicht invertieren kann, auch wenn an der Steuerelektrode 14 eine positive Spannung liegt. Zum Löschen der Zelle, also zum Schreiben des Werte"0" in die Zelle, liegen die gleichen Bedingungen vor, mit der Ausnahme, daß an der Drain-Elektrode 12 ebenfalls die niedrige Spannung Vss liegt. In diesem Fall fließt die Ladung aus der potentialmässig nicht festliegenden Gate-Elektrode ab, so daß die Schwellenspannung des MOS-Transistors abgesenkt wird. Beim Spannungswert von+5V an der Steuerelektrode 14 wird die Kanalzone 21 invertiert, so daß das Bauelement eingeschaltet wird. Im Programmierbetrieb liegt an den Steuerelektroden 14 in den nicht adressierten Zellenzeilen der Matrix eine niedrige Spannung (Vss); das bedeutet, daß an den Zeilenadressenleitungen 15 mit Ausnahme der zumProgrammieren adressierten Zeile, an der die Spannung Vp oder +25V liegt, die niedrige Spannung Vss liegt. Alle Transistoren der

Η 0 Π fl 7 ν / ft f| ι η

nlchtadresslerten Zellen sind für Änderungen unempfindlich, da die Spannungen an ihrer Steuerelektrode niedrig sind. In den nichtadressierten Spalten sind sowohl die Source-Leitung 17 als auch die Drain-Leitung 18 an den hohen Spannungswert +25V gelegt; das bedeutet, daß mit Ausnahme der zum Programmieren adressierten Spalte die Source-Leltungen 17 und die Drain-Leitungen 18 von der Decodierschaltung 19 auf einen hohen Spannungswert angehoben werden. In der adressierten Spalte liegt die Source-Leitung 17 auf Nassepotential Vss, und die Drain-Leitung liegt zum Schreiben des Datenwerts "1" auf dem hohen Spannungswert Vp, oder zum Schreiben des Datenwerts "O" auf dem niedrigen Spannungswert Vss.

Der Löschvorgang der hier zu beschreibenden Zelle kann dadurch erklärt werden, daß angenommen wird, daß die in Fig.2 dargestellte Struktur mit zwei Lagen aus polykristallinem silizlum zwei In Serie geschaltete Kondensatoren C1 und C2 bildet, wie in Fig.3 zu erkennen 1st. Die Spannung V1 ist die Spannung an der potentialmässlg nicht festliegenden Gate-Elektrode 13, und die Spannung V2 1st die Spannung an der Steuerelektrode 14. Wenn am Verbindungspunkt 25 zwiseilen den zwei Kondensatoren C1 und C2 eine Ladung Q vorhanden ist, dann ergibt sich die Spannung V1 beim Anlegen der Spannung V2 an der Steuerelektrode 14 aus (Q+V2C2)/(C1+C2), wahrem! die Feldstärke E2 an der Oxidschicht 2k der zweiten Lage den Wert (V2-V1)/X2 hat. Die Feldstärke E2 ist somit gleich (V2C1-Q)/X2 (C1+C2). Wenn die Source-Elektrode 11 und die Drain-Elektrode 12 eines solchen Bauelements an die Spannung V2 gelegt werden, wird die Kanalzon· 21 invertiert, so daß sie ebenfalls das Potential V2 annimmt. Die Feldstärke am Kondensator C2 fällt dann auf den Wert E2⁽

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ab, der sich aus (-Q)/X2 (C1+C2) ergibt. Da der Leckstrom stark vom elektrischen Feld abhängt, tritt ein Elektronenleckstrom zwischen der potentialmässig nicht festliegenden Gate-Elektrode 13 und der Steuerelektrode 14 auf,wenn die Source-Elektrode und die Drain-Elektrode an einer niedrigen Spannung und die Steuerelektrode an einer hohen Spannung liegen (wobei die elektrische Feldstärke den Wert E2 hat), so daß die im Bauelement gespeicherte Information gelöscht wird. Wenn jedoch an der Source-Elektrode und an der Drain-Elektrode ein hoher Spannungswert liegt, dann ist die elektrische Feldstärke E2'niedrig genug, um den Leckstrom zu verhindern.

Als Beispiel sei angenommen, daß in die in Flg.1 oben links liegende Zelle 10 der Datenwert "1" geschrieben werden soll, wobei "1" der Zutand ist, bei dem an der nicht festliegenden Gate-Elektrode 13 eine negative Ladung vorhanden ist. Die oben liegende Leitung 15 wird auf einen hohen Spannungswert angehoben, während die übrigen Adressenleitungen 15 auf einen niedrigen Spannungswert, also bei Vss , gehalten werden. Die links liegende Source-Leitung 17 wird auf dem niedrigen Spannungswert Vss gehalten, während an den übrigen Source-Leitungen 17 der hohe Spannungswert Vp liegt. Alle Drain-Leitungen18 liegen auf einem hohen Spannungswert. Zum Schreiben des Datenwerts*0" liegen genau die gleichen Bedingungen vor, mit der Ausnahme, daß die auf der linken Seite liegende Leitung 18 ebenfalls an der niedrigen Spannung Vss liegt.

In Fig.k iat ein Teil einer Zellenmatrix nach der Erfindung dargestellt. Die Figuren 5a bis 5d zeigen Schnittansichten der Vorrichtung von Fig.h und wie Fig.2

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- 2t - ζ7 5δ I G i

Einzelheiten des Aufbaus. Die in Flg.4 dargestellte Fläche hat eine Größe von etwa 50 um χ 75 Jim ; die Zellenmatrix kann beispielsweise 4096 Zellen oder allgemein 2ⁿ-Zellen (η>·ΐ) enthalten, die ein Vielfaches von 2 ist. Die vier Transistoren für die dargestellten Zellen sind in zwei parallelen länglichen Vertiefungen 26 und 27 gebildet, die von einem dicken Feldoxid 28 an der Oberfläche des Chips 20 umgeben sind. N⁺-DIffusionszonen 30 in den Vertiefungen 26 und 27 bilden Verbindungen zu den Source- und Drain-Elektroden der Transistoren. Die Adressenleitungen 15 und die Steuerelektroden 14 der Transistoren werden von länglichen parallelen Streifen aus polykristallinem Silizium gebildet. Die potentialmässig nicht festliegenden Gate-Elektroden 13 sind unter den Adressenleitungen 15 eingebettet. Parallele vertikale Metallstreifen bilden die Source-Leitungen 17 und die Drain-Leitungen18; diese Leitungen stehen.an Kontaktzonen 31 mit den Source-Elektroden und an Kontaktzonen 32 mit den Drain-Elektroden in Kontakt, wobei sich an diesen Kontaktzonen das die oberste Schicht bildende Metall nach unten erstreckt, so daß es Bit den N⁺-DIffusionszonen der Vertiefungen 26 und 27 in Kontakt kommt. Jede Kontaktzone wird auch von einer benachbarten Zelle benutzt, so daß durchschnittlich nur eine Kontaktzone pro Zelle benötigt wird. Die aus Metall bestehenden Source-Leitungen und Drain-Leitungen 18 sind von den aus polykristallinem Silizium der zweiten Lage bestehenden Adressenleitungen 15 durch eine dicke Oxidschicht 33 isoliert.

Die zum Programmieren und zum Löschen benötigten Spannungen ändern sich abhängig von zahlreichen Prozeßvariablen, doch L Legen sie im Dereich von 20 bis 30 Volt.Bei entsprechenden Prozeßsteuerungen und möglicherweise auf Kosten der Ausbeute

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17 ^rj 8 Π) ι

kann die Spannung auch niedriger, beispielsweise im Dereich von 15V, liegen. Eine weitere Variable ist die Änderung der Schwellenspannung Vtx des Transistors 10 zwischen einem programmierten Datenwert ¹M" und einem programmierten Datenwert "0"i In einem Ausführungsbeispiel konnte eine Änderung des Schwellenwerts von 3V bis 11V erzielt werden.

In Fig.6 1st eine Matrix aus Speicherzellen mit Blocklöschung gemäß einem weiteren Ausführungsbeispiel der Erfindung dargestellt. Jede Zelle besteht aus einem Transistor 10 mit einer Source-Elektrode 11, einer Drain-Elektrode 12, einer potentialmässig nicht festliegenden Gate-Elektrode 13 und einer Steuerelektrode 14. Alle Steuerelektroden 14 in einer Zellenzeile sind an eine Zeilenadressenleitung 15 angeschlossen, und alle Zeilenadressenleitungen 15 sind mit einem Zeilendecodierer 16 verbunden. Alle Source-Elektroden 11 in einem Zellenblock sind mit Hilfe horizontaler Verbindungsleitungen 17a gemeinsam an eine Source-Spaltenleitung 17 angeschlossen, und alle Drain-Elektroden 12 in einer Zellenspalte sind gemeinsam an eine Drain-Spaltenleitung 18 angeschlossen. Die Source- und Drain-Anschlüsse werden zur Programmierung umgeschaltet, was bedeutet, daß die Source-Elektrode 11 die Drain-Elektrode wird, während die Drain-Elektrode 12 die Source-Elektrode wird. Die Source-Spaltenleitungen 17 und die Drain-Spaltenleitungen18 sind an einen Spaltendecodierer 19 angeschlossen. Bei einem Schreib- oder Programmierungsbetrieb legt der Spaltendecodierer 19 abhängig von einer Gpaltenadresse und der Eingabe des Datenwerts "0" oder "1" an Jede Source-Spaltenleitung 17 und an jede Drain-Spaltenleitung 18 in jeder Spalte entweder eine hohe Spannung (etwa +25V) oder eine niedrige Spannung (Masse Vss) an. Für Schreib- oder Programmierungsvorgänge legt der

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Zellendecodlerer 16 abhängig von einer Zeilenadresse an jede der Zeilenleitungen 15 eine hohe Spannung oder eine niedrige Spannung an. Der Aufbau einer derZellen von Fig.6 gleicht dem in der stark vergrößerten Schnittansicht von Fig.2 dargestellten Aufbau.

Die bisher beschriebene Vorrichtung von Fig.6 kann in zwei verschiedenen Betriebsarten arbeiten, nämlich in einer Betriebsart ^zum Schreiben oder Programmieren, in der hohe Spannungen(20 bis 25V) angewendet werden,und einer Betriebsart zum Lesen oder Abrufen, in der übliche N-Kanal-Betrlebsspannungen von beispielsweise 5 oder 10V angewendet werden. Es wird nun einer der Zellentransistoren 10 betrachtet. Wenn die Source-Elektrode an Nasse Vss liegt, die Drain-Elektrode am hohen Spannungswert Vp (25V) liegt, die Steuerelektrode an der hohen Spannung liegt und das Substrat 20 auf Masse Vss liegt, dann sammelt sich an der potentialmässig nicht festliegenden Gate-Elektrode 13 eine negative Ladung an, weil Elektronen durch die Oxidschicht 23 tunneln. Dadurch wird die Vorrichtung so programmiert, daß sie den Datenwert "1" speichert, da die aufgeladene Gate-Elektrode 13 die Kanalzone 21 gegen die steuerelektrode 14 abschirmt, so daß der Kanal nicht invertieren kann, auch wenn an der Steuerelektrode 14 eine positive Spannung liegt. Zum Löschen der Zelle oder zum Schreiben des Datenwerts "O" in die Zelle liegen die gleichen Bedingungen vor, mit der Ausnahme, daß an die Drain-Elektrode ebenfalls die niedrige Spannung Vss angelegt wird. Unter dieser Bedingung fließt aus der potentialmässig nicht festliegenden Gate-Elektrode Ladung ab, so daß die Schwellenspannung des MOS-Transistors abgesenkt wird. Der Spannungswert +5V an der Steuerelektrode 14 bewirkt dann die Invertierung der Kanalzone 21 und das Einschalten des Bau-

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elements. Im Programmierbetrieb liegt an den Steuerelektroden 14 in den nichtadressierten Zellenzellen der Matrix eine niedrige Spannung (Vss); das bedeutet, daß an den Zeilenadressenleitungen 15 die Spannung Vss liegt, mit Ausnahme der zum Programmieren adressierten Zeile, an der die Spannung Vp oder +25V liegt. Alle Transistoren der nichtadressierten Zeilen sind gegen Änderungen unempfindlich, da an ihren Steuerelektroden eine niedrige Spannung liegt. In den nichtadressierten Spalten sind die Source-Leitung 17 und die Drain-Leitung 18 an die hohe Spannung +25V gelegt; das bedeutet, daß die Source-Leitungen 17 und die Drain-Leitungen 18 außer in der zum Programmieren adressierten Spalte von der Decodierschaltung 19 an den hohen Spannungswert gelegt werden. In der adressierten Spalte liegt die Source-Leitung 17 an der hohen Spannung Vp, und die Drain-Leitung liegt an der niedrigen Spannung Vss, so daß der Datenwert ^M1" geschrieben wird (was im Gegensatz zur Vorrichtung von Fig.1 steht).

Im Betrieb sei als Beispiel angenommen, daß der Datenwert "1" in die in Fig.6 links oben liegende Zelle 10 geschrieben werden soll, wobei der Datenwert "1" derZustand ist, bei dem an der potentialmässig nicht festliegenden Gate-Elektrode 13 eine negative Ladung vorhanden ist. Die obere Leitung 15 wird an einen hohen Spannungswert gelegt, während die übrigen Adressenleitungen 15 auf dem niedrigen Spannungswert Vss gehalten werden. Die Source-Leitung wird auf einem hohen Spannungswert Vp gehalten, während die auf der linken Seite liegende Drain-Leitung auf einem niedrigen Spannungswert und die übrigen Drain-Leitungen auf einem hohen Spannungswert Vp gehalten werden. Zum Schreiben

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des Datenwerts "Oⁿ liegen die gleichen Bedingungen vor, mit der Ausnahme, daß die auf der linken Seite liegende Drain-Leitung 18 an der hohen Spannung liegt (was kein Löschen bewirkt). In Fig.7 ist ein Teil einer Zellenmatrix nach der Erfindung dargestellt. Die Figuren 8a und 8b zeigen Schnittansichten der Vorrichtung von Fig.7 und, wie Fig.2 Einzelheiten des Aufbaus. Die in Fig.7 dargestellte Fläche hat eine Größe von etwa 50 um χ 75>um; die Zellenmatrix kann beispielsweise 4096 Zellen oder allgemein 2ⁿ-Zellen (n>i) enthalten, die ein Vielfaches von 2 ist. Die Transistoren der dargestellten Zellen werden in parallelen, länglichen, vertikalen Vertiefungen 26 gebildet, die durch horizontale Vertiefungen 27 miteinander verbunden sind und von dicken Feldoxidbereichen 28 an der Oberfläche des Chips 20 umgeben sind.N⁺-DIffusionszonen 30 in den Vertiefungen 26 und 27 bilden Verbindungen, zu den Source-Elektroden und den Drain-Elektroden der Transistoren. Die Adressenleitungen 15 und die Steuerelektroden 14 der Transistoren werden von länglichen parallelen Streifen aus polykristallinem Silizium gebildet. Die potentialmässig nicht festliegenden Gate-Elektroden sind unter den Adressenleitungen 15 eingebettet. Parallele vertikale Metallstreifen bilden die Source-Leitungen 17 und die Drain-Leitungen 18, und diese Leitungen stehen an Kontaktbereichen 31 mit den Source-Elektroden und an Kontaktbereichen 32 mit den Drain-Elektroden in Kontakt, wobei an diesen Kontaktbereichen das die oberste Schicht bildende Metall nach unten verläuft, so daß es einen Kontakt mit den N⁺-Diffusionszonen der Vertiefungen 26 und 27 bildet. Jeder Drain-Kontaktbereich wird auch von einer benachbarten Zelle benutzt, so daß durchschnittlich nur ein Drain-Kontaktbereich pro Zelle benötigt

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wird. Die aus Metall bestehenden Leitungen 17 und 18 sind von den aus polykristallinem Silizium der zweiten Lage bestehenden Leitungen 15 durch eine dicke Oxidschicht isoliert. Für einen ganzen Zellenblock werden nur eine Source-Leitung 17 und ein Source-Kontaktbereich 31 benötigt, während bei der bekannten Anordnung eine Leitung für jede Spalte und ein Kontaktbereich für jeweils zwei Zellen benötigt wurden.

Bei der löschbaren Festspeichervorrichtung der Ausführung von Fig.1 wurde der Schluß gezogen, daß die Source-Elektroden gegenseitig entkoppelt werden müssen, damit ein Löschen durch Feldemission während des Programmierens eines benachbarten Bits vermieden wird. Bei der in den Figuren 6 und 7 dargestellten Matrix mit Blocklöschung ist diese Erscheinung bedeutungslos. Eine unbeabsichtigte Löschung wird ohne Entkoppeln der Source-Elektroden vermieden. Die erfindungsgemäße Matrix ist nicht nur in elektrisch veränderbaren Festspeichern, sondern auch in elektrisch programmierbaren Vorrichtungen (mit UV-Löschung) von Nutzen, bei denen für eine höhere Verstärkung eine dünne Oxidschicht 2k angewendet werden muß. Einige mögliche Beispiele sind SV-Vorrichtungen, kombinierte PROM/RAM-Anordnungen oder PROM/ Mikroprozessor-Kombinationenβ

In der Matrix nach den Figuren 6 und 7 besteht ein Hauptmerkmal darin, daß dieTransistoren zur Programmierung umgedreht werden, wobei die Drain-Elektroden als Source-Elektroden und die Source-Elektroden als Drain-Elektroden benutzt werden. Es sei angenommen, daß das Bit 10a von Fig.7 programmiert werden soll. Dabei werden die gemeinsamen

Source-Elektroden über die Leitungen 17 und 17a sowie den Kontaktbereich 31 an die Spannung Vp gelegt (so daß alle Source-Elektroden in den Block an der hohen Spannung liegen)« Die Drain-Elektroden der Transistoren 10a und 10b ( und alle anderen in dieser Spalte), werden an den niedrigen Spannungswert Vss gelegt,während alle anderen Drain-Elektroden, beispielsweie die Drain-Elektroden der Transistoren 10c und 1Od, an die hohe Spannung Vp gelegt werden. Die Leitung 13 über den Transistoren 10a und 10c 1st an die Spannung Vp gelegt, und alle anderen Leitungen 15, beispielsweise die über den Transistoren 10b und 1Od, werden an Vss gelegt. Unter diesen Bedingungen wird die potentialmässig nicht festliegende Gate-Elektrode 13 des Transistors 10a aufgeladen, da seine Source-Elektrode an der Spannung Vp, seine Drain-Elektrode an der Spannung Vss und seine Steuerelektrode an der Spannung Vp liegen; keine der anderen Transistoren wird davon beeinflußt - beim Transistor 10c liegen die Steuerelektrode und die Source- und Drain-Elektrode an der Spannung Vp, beim Transistor 10b liegen die Steuerelektrode und die Drain-Elektrode an der Spannung Vss und die Source-Elektrode an der Spannung Vp, und beim Transistor 1Od liegen die Source-und die Drain-Elektrode an Vp und die. Steuerelektrode liegt an der Spannung Vss. Das Substrat liegt stets an der Spannung Vss.

Zum Löschen der Matrix werden alle Leitungen 15 an die Spannung Vp und alle Leitungen 17 und 18 an die niedrige Spannung Vss gelegt. Außerdem kann Jeweils gleichzeitig eine Leitung 15 gelöscht werden.

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Zum Lesen wird eine der Zeilenleitungen vom Zeilenadressendecodierer 16 ausgewählt, was bewirkt, daß die dem Wert ⁿ1^M entsprechende Spannung Vdd an sie angelegt wird, während die anderen Leitungen an der Spannung Vss liegen. Vom Spaltendecodierer 19 werden alle Source-Elektroden über die Leitungen 17 an die Spannung Vss gelegt, und eine der Drain-Spaltenleitungen 18 wird vom Spaltendecodierer durch Anlegen an die Spannung Vdd über eineLastimpedanz ausgewählt, während alle anderenLeitungen 18 unbeachtet bleiben. Auf diese Weise wird nur ein Transistor 10 gelesen.

In Fig.9 ist eine Speicherzellenmatrix gemäß einer weiteren Ausführungsform der Erfindung dargestellt. Jede Zelle enthält einen Transistor 10 mit einer Source-Elektrode 11, einer Drain-Elektrode 12, einer potentialmässig nicht festliegenden Gate-Elektrode 13 und einer Steuerelektrode 14. Ferner enthält jede Zelle einen in Serie geschalteten Anreicherungstransistor 10', der eine mit der Steuerelektrode 14 des Transistors 10 in der Zelle verbundene Steuerelektrode 14' aufweist. Alle Steuerelektroden 14 und 14· in einer Zellenzeile sind an eine Zeilenadressenleitung 15 angeschlossen, und alle Zeilenadressenleitungen 15 sind mit einem Zeilendecodierer 16 verbunden. Alle Source-Elektroden 11 in einer Zellenspalte sind gemeinsam an eine Source-Spaltenleitung 17 angeehhlossen, und in der gleichen Welse sind alle Drain-Elektroden 12 in einer Zellenspalte über die Source-Drain-Strecken der Transistoren 10' an eine Drain-Spaltenleitung

18 angeschlossen. Die Source-Spaltenleltungen 17 und die Drain-Spaltenleitungen 18 sind mit einem Spaltendecodierer

19 verbunden. In einem Schreib- oder Programmiertetrleb legt der Spaltendecodierer abhängig von einer Spaltenadresse und einem Eingangsdatenwert "0" oder "1^W an jede der Source-Spaltenleitungen 17 und jede der

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Drain-Spaltenleitungen 18 in jeder Spalte entweder eine hohe Spannung (etwa +25V) oder eine niedrige Spannung (Masse Vss) an. FUr Schreib- oder Programmiervorgänge legt der Zeilendecodierer 16 abhängig von einer Zeilenadresse an jede der Zeilenleitungen 15 eine hohe Spannung oder eine niedrige Spannung an.

Der Aufbau einer derZellen von Flg.9 gleicht allgemein dem in der vergrößerten Schnittansicht von Fig.2 dargestellten Aufbau, jedoch enthält er einen Serientransistor 10', wie in den Figuren 10a und 10b zu erkennen ist. Der Transistor der Zelle wird von einer Kanalzone 21 geschaffen, die an eine N-Implantierungszone 22 angrenzt, die mit der Source-Elektrode 11 in Verbindung steht. Die Kanalzone 21 liegt unterhalb der potentialmässig nicht festliegenden Gate-Elektrode 13, die aus polykristallinem Silizium mit. Phosphordotierung besteht. Die Gate-Elektrode 13 ist von der darunterliegenden Kanalzone 21 duvch eine Gate-Oxidschicht 23 isoliert, die aus thermisch aufgewachsenem Siliziumoxid mit einer Dicke von etwa 700 bis 1200 X besteht. Die Steuerelektrode 14 besteht ebenfalls aus polykristallinem Silizium; mit Phosphordotierung; sie erstreckt sich in diesem Fall über die Ränder der potentialmässig nicht festliegenden Gate-Elektrode 13 an einer Seite zur Bildung der Steuerelektrode 14* und an der anderen Seite lediglich zur Vereinfachung der Justierung hinaus. Die Steuerelektrode ist von der potentialmässig nicht festliegenden Gate-Elektrode durch eine thermisch aufgewachsene Oxidschicht 24 isoliert, deren Dicke entsprechend den vorhergehenden AusfUhrungsbeispielen gewählt ist. Allgemein ist die Oxidschicht 24 halb so dick wie in bisherigen EP/ROM-Vorrichtungen, die nictt nach den Grundsätzen der Erfindung arbeiteten. Abhängig

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von einer Anzahl von Faktoren, beispielsweise Prozeßvariablen, gewünschten Betriebsspannungen und Betriebsbedingungen und dergleichen, kann die Schicht 24 beispielsweise eine Dicke von 600 bis 1200 S haben. Das Ziel ist es, das AbfHessen von Ladung von der potentialmässig nicht festliegenden Gate-Elektrode 13 zu ermöglichen, wenn die elektrische Feldstärke an der Oxidschicht 24 hoch ist, während dieses Abfließen gewöhnlich ein unerwünschter Zustand ist, der dadurch vermieden wird, daß die Oxidschicht 24 wesentlich dicker als das Gate-Oxid 23, nämlich beispielsweise 2000 8 gemacht wird. Der Transistor 10* wird zwischen dem als Drain-Elektrode des Transistors wirkenden Bereich und einer N⁺-Diffusionszone 12· gebildet. Dabei handelt es sich um einen Anreicherungstransüor, während der Transistor 10 als Verarmungsbauelement wirken kann, wenn der Datenwert "O"gespeichert ist.

Im Betrieb sei als Beispiel angenommen, daß der Datenwert "1" in die in Fig.9 links obenliegende Zelle 10 geschrieben werden soll (der Datenwert "1" ist der Zustand, bei dem sich eine Ladung an der potentialmässig nicht festliegenden Gate-Elektrode 13 befindet). Die obere Leitung 15 wird auf einen hohen Spannungswert angehoben, während die übrigen Adressenleitungen 15 auf dem niedrigen Spannungswert Vss gehalten werden. Die links liegende Source-Leitung 17 wird auf dan niedrigen Spannungswert Vss gehalten, während die übrigen Leitungen 17 auf dem hohen Spannungswert Vp liegen. Auch alle Drain-Leitungen 18 liegen auf dem hohen Spannungswert. Zum Schreiben des Datenwerts "0" liegen genau die gleichen Bedingungen vor mit der Ausnahme, daß die auf der linken Seite liegendeLeitung 18 ebenfalls an der niedrigen Spannung Vss liegt.

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In Fig·11 ist ein Teil einer Zellenmatrix gemäß dem Ausführungsbeisiel der Figuren 9 und 10 dargestellt. Die Figuren 12a bis I2d zeigen Schnittansichten der Vorrichtung vonFig.11 und wie Fig.2 Einzelheiten des Aufbaus. Die vier Transistoren 10 der dargestellten Zellen sind in zwei parallelen länglichen Vertiefungen 26 und 27 gebildet, die von einem dicken Feldoxid 28 auf der Oberfläche des Chips 20 umgeben sind. N⁺-DIffusionszonen 30 in den Vertiefungen 26 und 27 bilden Verbindungen zu den Source- und Drain-Elektroden der Transistoren. Die Adressenleitungen 15 und die Steuerelektroden 14 der Transistoren sind aus länglichen parallelen Streifen aus polykristallinem Slliziua gebildet. Die potentlalmässig nicht festliegenden Gate-Elektroden 13 sind unterhalb der Leitungen 15 eingebettet.Parallele vertikale Metallstreifen bilden die Source-Leitungen 17 und die Drain-Leitungen 18; diese Leitungen stehen an Kontaktbereichen 31 mit den Source-Elektroden und an Kontaktbereichen 32 mit den Drain-Elektroden in Kontakt, wobei an diesen Kontaktbereichen das die oberste Schicht bildende Metall zur Kontaktierung der N⁺-Diffusionszonen der Vertiefungen* 26 und 27 nach unten verläuft. Jeder Kontaktbereich wird auch von einer benachbarten Zelle benutzt, so daß durchschnittlich nur ein Kontaktbereich pro Zelle benötigt wird. Die aus Metall bestehenden Leitungen 17 und sind durch eine dicke Oxidschicht 33 von den aus polykristallinem Silizium der zweiten Lage bestehenden Leitungen 15 isoliert.

Der Vorteil der Anordnung nach den Figuren 9 bis 12 mit den in Serie zu den Bauelementen mit den potentialmässig nicht festliegenden Gate-Elektroden liegenden Transistoren 10*

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besteht darin,daß die Transistoren 10 in einem übergroßen Ausmaß, sogar bis zur Verarmung gelöscht werden können. Ohne diese Eigenschaft sind die Prozeßtoleranzen sehr schmal; das bedeutet, daß die Eigenschaften des Bauelements innerhalb enger Grenzen liegen müssen, so daß die Schwellenspannung Vtx beim Löschen auf einen niedrigen Wert zurückgeführt werden muß, damit eie festgestellt werden kann, jedoch kann die Schwellenspannung Vtx beim Löschen nicht in den Verarmungsmodus übergehen. Wenn der Transistor 10 beim Löschen in denVerarmungsmodus übergeht, könnten adressierte Zellen nicht von nicht adressierten Zellen unterschieden werden. Mit den hinzugefügten Anreicherungetransistoren 10· können die Transistoren 10 jedoch in den Verarmungsmodus übergehen, also mit einer Spannung mit dem Wert OV an der Steuerelektrode eingeschaltet werden, weil das Fließen eines Stroms, durch nichtadressierte Zellen von den in Serie geschalteten Anreicherungstransistoren 10' verhindert wird, der immer noch eine übliche Schwellenspannung von beispielsweise 1V zum Einschalten benötigt. Es wäre auch möglich, auf beiden Seiten der potentialmässig nicht festliegenden Gate-Elektrode ein Anreicherungsbauelement vorzusehen, in dem die Implantierungszone 22 vollständig weggelassen wird; die Elektroneninjektion wird jedoch erleichtert, wenn die nahe N-Zone vorhanden ist, so daß die beschriebene Ausführungsform vorzuziehen ist.

An Hand der Figuren 13a bis 13e und 14a bis I4e wird nun ein Verfahren zur Herstellung der oben beschriebenen Vorrichtungen erläutert. Die Figuren 13a bis 13e entsprechen der Schnittansicht von Fig.2 im fertigen Bauelement, also

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einem Schnitt längs der Linie c-c von Fig.,4, während die

Figuren 14a bis I4e der Schnittansicht von Fig.5d, also

der Schnittansicht längs der Linie d-d von Fig.4 entsprechen.

Es handelt sich hierbei grundsätzlich um ein Verfahren zur Herstellung integrierter MOS-Schaltungen mit N-Kanal und Silizium-Gate-Elektroden, wobei zwei Lagen aus polykristallinem Silizium unter Ausnutzung der Selbstjustierung angewendet werden· Das Ausgangsmaterial 1st eine Scheibe aus P-leitendem monokristallinen Silizium mit einem Durchmesser von beispielsweise 7t5 cm und einer Dicke von 0,75 mm, die in der <C1OO^> -Ebene geschnitten und mit Bor zur Erzielung einer P-Leitung bis zur Erzielung eines spezifischen Widerstandes von etwa 6 bis 8 Ohm·cm dotiert 1st. In den Figuren bis 7 ist das Substrat 20 nur ein sehr kleiner Teil der Scheibe, der als repräsentatives Beispiel Im Schnitt dargestellt ist.Nach einer entsprechenden Reinigung wird die Scheibe zunächst oxidiert, indem sie in einem Ofen Sauerstoff bei einer erhöhten Temperatur von beispielsweise 1000⁰C zurErdelung einer Oxidschicht 41 mit einer Dicke von etwa 1000 8 ausgesetzt wird. Dann wird eine Schicht aus Siliziumnitrid Si,N^ gebildet, indem die Scheibe in einem HF-Reaktor einer Atmosphäre aus Sllan und Ammoniak ausgesetzt wird. Diese Nitridschicht 42 wird mit einer Dicke von etwa 1000 Ä erzeugt. Auf der gesamten Oberfläche wird dann eine PhotoresJstschlcht 43 angebracht, die dann durch eine Maske zur Festlegung des gewünschten Musters mit ultraviolettem Licht bestrahlt und anschliessend entwickelt wird. Dadurch bleiben Bereiche 44 zurück, in denen das Nitrid durch Ätzen abgetragen werden soll. Dies sind die Bereiche, in denen das Feldoxid 33 durch Aufwachsen gebildet werden soll. Die Scheibe wird einem Plasmaätzvorgang unterzogen, der den nicht von der belichteten

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Photoresistschicht 43 bedeckten Teil der Nitridschicht entfernt, die Oxidschicht 41 jedoch nicht entfernt und auch mit der Photoresistschicht 43 nicht reagiert.

Die Scheibe wird nun vorzugsweise unter Anwendung einer weiteren, übergroßen Vertiefungsmaske einem Ionenimplantierungsschrltt unterzogen, bei dem Boratome in die Siliziumbereiche 44 implantiert werden, die nicht von der die Implantierung maskierenden Photoresistschicht 43 bedeckt sind. Bor ist ein Störstoff, der eine P-Leitung erzeugt, so daß in der Oberfläche eine stärker dotierte P⁺-Zone 45 entsteht. Die Oxidschicht 41 wird während des Implantierungsvorgangs an ihrer Stelle gelassen, da sie verhindert, daß die implantierten Boratmone während der anschliessenden Wärmebehandlung aus der Oberfläche ausdiffundieren. Die Borimplantierung wird mit einer Dosierung von etwa 4 χ 10 Ionen/cm bei 100 keV durchgeführt. Nach den Implantierungsvorgang wird die Photoresistschicht entfernt.

Wie zu erkennen ist, sind die Zonen im fertigen Bauelement nicht in der gleichen Form vorhanden, da ein Teil dieses Abschnitts der Scheibe beim Oxydationsvorgang verbraucht worden ist. Die implantierten Zonen 45 erzeugen schließlich die P⁺-Kanalbegrenzungszonen 34.

Wegen der übergroßen Vertiefungsmaske ergibt sich keine Berührung zwischen den Kanalbegrenzungszonen und den die Kanäle bildenden N⁺-Zonen.

Wie in der USA-Patentschrift 4 055 444 ausgeführt ist, ist der nächste Verfahrensschritt eine Wärmebehandlung oder Temperung der Scheibe, in deren Verlauf die Scheibe für die

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Dauer von etwa 2 Stunden In einer inerten Atmosphäre, vorzugsweise Stickstoff, bei einer Temperatur von etwa 1000⁰C gehalten wird. Dieser Schritt bewirkt eine merkliche Änderung der Borkonzentration» was neben der Reduzierung der von der Implantierung hervorgerufenen Beschädigung der Kristallstruktur im Halbleiterkörper erwünschte Wirkungen hat. Die P⁺-Zonen 45 sind nach dem Wärmebehandlungsschritt tiefer in die Siliziumfläche eingedrungen.

Mit dem nächsten Verfahrensschritt wird das Feldoxid hergestellt, was dadurch erfolgt, daß die Scheibe für die Dauer von etwa 20 Stunden einem Dampf oder einer oxydierenden Atmosphäre bei etwa 900⁰C ausgesetzt wird. Wie in Fig.14b zu erkennen ist, hat dies das Aufwachsen einer dicken Feldoxidschicht 28 zur Folge, die sich in die Siliziumoberfläche erstreckt, da das Silizium beim Oxydieren verbraucht wird. Die Nitridschicht 42 wirkt unter sich als Maske für die Oxydation. Die Dicke dieser Feldoxidschicht 28 beträgt etwa 8000 bis 10 000 Ä, wobei die Hälfte über der ursprünglichen Oberfläche und die Hälfte darunterliegt. Die mit Bor dotierte P⁺-Zone 45, die zuvor implantiert und durch den Wärmebehandlungsschritt modifiziert wurde, wird teilweise verbraucht, doch diffundiert sie vor der Oxydationsfront auch in das Silizium. Als Resultat entstehen die P⁺-Zonen 34, die im Vergleich zum Resultat ohne Wärmebehandlungsschritt tiefer liegen und gleichmässigereund brauchbarere Konzentrationswerte an der Oberfläche haben.Außerdem haben die Zonen 34 nicht das für implantierte Bauelemente charakteristische Ausmaß an Kristallstrukturschaden.

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Die Nitridschicht 42 und die darunterliegende Oxidschicht werden mit dem nächsten Schritt durch Ätzen entfernt, und über den freiliegenden Siliziumbereichen wird eine weitere dünne Siliziumoxidschicht 23 mit einer Dicke von etwa 800 Ä durch Aufwachsen gebildet.

Obgleich dies aus den Figuren nicht hervorgeht, können an diesem Zeitpunkt Implantierungsschritte zur Erzielung gewünschter Schwellenwert- oder Betriebsparameter in Transistoren der integrierten Schaltung entweder in der Zellenmatrix oder in peripheren Schaltungen , beispielsweise Decodierern, Ausgangspuffern, Eingangsspeichern und Eingangspuffern, Taktgeneratoren und dergleichen durchgeführt werden. Zuerst kann Bor bei 50 keV mit einer

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Dosierung von etwa 2*5 χ 10 Atomen/cm zum Einstellen der Schwellenspannung an Anreicherungstransistören mit dünnem Oxid implantiert werden, so daß eine Substratvorspannung nicht erforderlich ist. Dann kann eine Photoresistschicht in einem solchen Muster gebildet werden, daß die Kanalzonen von Verarmungs-Lasttransistoren in den peripheren Schaltungen freigelegt werden. Diese Kanalzonen werden dann einer Phosphorimplantierung bei

12 150 KeV bei einer Dosierung von etwa 1 χ 10 Atomen/cm ausgesetzt. Diese Phosphorimplantierung wird gewählt, damit einKompromiß aus hoher Arbeitsgeschwindigkeit und niedriger Verlustleistung für die Bauelemente der periphieren Schaltungen gebildet wird.

Nun werden Fenster für das polykristalline Silizium der ersten Lage zu Substratkontakten gebildet ( die in diesen Ansichten nicht zu erkennen sind) und unter Anwendung eines Photoresists werden diese Fenster geätzt, wodurch die Oxidschicht 23 in ausgewählten Bereichen entfernt wird. Anschliessend wird auf der gesamten Scheibe eine

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Schicht aus polykristallinem Silizium in einem Reaktor unter Anwendung herkömmlicher Verfahren angebracht, wobei beispielsweise Silan in Wasserstoff bei etwa 930°C zersetzt wird, und die Dicke von etwa 0,5 yum zur Erzeugung des polykristallinen Siliziums entsteht, das schließlich die potentialmässig nicht festgelegten Gate-Elektroden Bildet. In.die Schicht aus polykristallinem Silizium wird Phosphor diffundiert, damit sie stark .leitend wird. Diese Diffusion dringt mit Ausnahme der (nicht dargestellten) Kontaktbereiche zwischen dem polykristallinen Silizium und dem monokristallinen Silizium nicht in das Substrat 20 ein.

Nach Fig. 13a werden nundsr Überzug aus polykristallinem Silizium und die darunterliegende dünne Gate-Oxidschicht gebildet. Dies erfolgt dadurch, daß eine Schicht aus Photoresist aufgebracht und durch eine für diesen Zweck vorbereitete Maske mit ultraviolettem Licht bestrahlt, entwickelt und dann geätzt wird, so daß das verbleibende Photoreslstmaterial gewisse Bereiche des polykristallinen Siliziums maskiert. Die sich ergebende Struktur ist inFig.13c dargestellt, wo ein Teil der verbleibenden Schicht aus polykristallinem Silizium die potentialmässig nicht festliegende Gate-Elektrode 13 eines der Transistoren 10 bildet.

Die Scheibe wird dann einer Phosphorimplantierung oder einer Phosphorabscheidung ausgesetzt, die die schwach dotierten implantierten N-Zonen 22 erzeugt. Eine Photoresistmaske bedeckt dabei die Bereiche, an denen die Implantierung nicht erwünscht ist, falls dies erforderlich ist. Die Implantierung ist auf das poly-

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7 b S 16 i

kristalline Silizium der ersten Lage und das darunterliegende Oxid 23 Justiert.

Nachdem das polykristalline Silizium in einem solchen Muster angebracht worden ist , . daß die potentialmässig nicht festliegenden Gate-Elektroden 13 entstehen, und nach dem Implantieren oder Aufbringen der Zonen 22, wird auf dem polykristallinen Silizium die Schicht 24 aus Siliziumdiaxid gebildet, so daß auf allen freien Flächen des polykristallinen Siliziums einschließlich der Oberseiten und der Seitenflächen ein überzug entsteht, wie in Fig.13d zu erkennen ist. Die Schicht 24 wird durch Aufwachsen in Sauerstoff bei einer Temperatur von 1100⁰C in etwa 30 Minuten erzeugt, so daß eine Dicke von etwa 600 bis 1200 8 entsteht, wobei ein Teil des polykristallinen Siliziums verbraucht wird. Falls Kontakte zwischen dem polykristallinen Silizium der zweiten Lage und dem monokristallinen Silizium benötigt werden, werden in diesem Zeitpunkt Kontaktbereiche geöffnet.

Das polykristalline Silizium der zweiten Lage wird dann über die gesamte Oberfläche der Scheibe über der Oxidschicht 24 gebildet, wobei eine Reaktion angewendet wird, wie sie oben angegeben wurde, damit die Steuerelektrode und die Leiterstreifen 15 entstehen. Unter Anwendung eines Photoresistmaterials wird die zweite Lage aus polykristallinem Silizium so geformt, daß die Leiterstreifen 15 festgelegt werden,und die Oxidschicht 24 wird mit Ausnahme der Bereiche unter den Leiterstreifen überall entfernt. Ein Abseheidungs- und DiffusionsVorgang erzeugt nun die stark dotierten N⁺-Source- und N⁺-Drain-Elektroden 11 und 12 und auch die Zonen 30 in den Vertiefungen 26 und 27 sowie die N -Zonen unter den Kontaktbereichen 31 und 32 .

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Unter Anwendung der zurückbleibenden Leiterstreifen aus polykristallinen) Silizium und der dünnen Oxidschicht 2h als Diffusionsmaske wird die scheibe nun einer N⁺-Diffusion unterzogen, bei der Phosphor abgeschieden und dann in die Siliziumscheibe 20 diffundiert wird, damit die N⁺-SoUrCe- und N⁺-Drain-Elektroden 11 und 12 sowie die Zonen 30 in den Vertiefungen 26 und 27 und die N⁺-Zonen unter den Kontaktbereichen 31 und 32 entstehen. Die Tiefe dieser Diffusion beträgt etwa 8000 bis 10 000 Ä. Die N⁺-DIffusionszonen wirken als Leiter, die die verschiedenen Zonen miteinander verbinden; ferner wirken sie als die Source- und die Drain-Zonen. Diese Diffusion bewirkt auch eine starke Dotierung aller freiliegenden Bereiche aus polykristallinem Silizium mit den Steuerelektroden 14 und den Leitungen

Nach den Figuren 13e und 14e wird die Herstellung des Bauelements dadurch fortgesetzt, daß eine Schicht 33.aus Oxid mit Phosphordotierung aufgebracht wird. Anders als beim Oxydieren wird dies durch einen bei niedrigen Temperaturen ablaufenden Reaktionsprozeß erreicht, bei dem herkömmliche chemische Dampfabsehe!düngeverfahren angewendet werden. Dabei wird eine Schicht 33 mit einerDicke von etwa 6000 S erzeugt, die die gesamte Scheibe bedeckt. An diese Abscheidung schließen sich ein Verdlchtungsschritt an, bei dem die Scheibe auf 95O⁰C erwärmt wird,damit Löcher oder Poren im Oxid eliminiert werden. Im Anschluß daran werden mittels eines Phrt ore si stvor gangs Fenster in der Oxidschicht in den Bereichen 31 und 32 geöffnet, wo ein Kontakt zwischen dem Metall und der Oxidschicht in der Vertiefung oder vom Netall zur polykristallinen Siliziumschicht gebildet werden soll (wobei keiner dieser Kontakte im dargestellten AusfUhrungsbelspiel zu erkennen ist).

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Dann wird auf der gesamten Scheibe eine Aluminiumschicht gebildet, und unter Anwendung einer Photoresistmaske zur Erzeugung des gewünschten Verlaufs der Metallverbindungen 17 und 18 abgeätzt.

In der AusfUhrungsform nach den Figuren 11 und 12 wird das Herstellungsverfahren geringfügig modifiziert, indem zur Bildung des Transistors 10' eine Seite des Transistors 10 während der Implantierung der Zonen 22 maskiert wird.

Die Erfindung ist hier im Zusammenhang mit speziellen Ausführungsbeispielen beschrieben worden, doch ist für den Fachmann erkennbar, daß im Rahmen der Erfindung auch Abwandlungen und Änderungen möglich sind.

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Claims

Patentanwälte

Dipt -Ing. Dipl-Chem. Öpl-Mg Z / O O ID \

E. Prinz - Dr. G. Hauser - G. Leiser

Ernsbergerstrasse 19

8 München 60

Unser Zeichen; T 3023 21.Dezember 1977

TEXAS INSTRUMENTS INCORPORATED 13500 North Central Expressway Dallas, Texas, V.St.A.

Patentansprüche

1. Elektrisch programmierbare Halbleiter-Dauerspeichermatrix, gekennzeichnet durch mehrere MOS-Transistorelernende mit jeweils einer Source-Elektrode, einer Drain-Elektrode, einer potentialmässig nicht festliegenden Gate-Elektrode und einer Steuerelektrode, wobei die Transistorelemente in einer Matrix aus Zeilen und Spalten angeordnet sind, einer Verbindungsvorrichtung zum Verbinden der Steuerelektroden aller Transistorelemente in jeder Zeile zur Bildung von Zeilenleitungen, einer Verbindungsvorrichtung zum Verbinden der Source-Elektroden aller Transistorelemente in jeder Spalte zur Bildung erster Spaltenleitungen, eine Verbindungsvorrichtung zum Verbinden der Drain-Elektroden aller Transistorelemente zur Bildung zweiter Spaltenleitungen, eine Auswahlvorrichtung zum Auswählen einer der Zeilenleitungen und zum Anlegen einer hohen Spannung an die ausgewählte Zeilenleitung während des Anlegens einer niedrigen Spannung an die übrigen Zeilen-Schw/Ba

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leitungen, eine Auswahlvorrichtung zum Auswählen einer der ersten Spaltenleitungen und zum Anlegen einer niedrigen Spannung an die ausgewählte Spaltenleitung während des Anlegens einer hohen Spannung an alle anderen ersten Spaltenleitungen, eine Vorrichtung zum Anlegen einer hohen Spannung an alle zweiten Spaltenleitungen und eine Löschanordnung für den Speicher mit einer Vorrichtung zum Anlegen einer niedrigen Spannung an alle zweiten Spaltenleitungen.

2. Speichermatrix nach Anspruch 1,dadurch gekennzeichnet, daß die Transistorelemente N-Kanal-Elemente sind, und daß die potentialmässig nicht festliegende Gate-Elektrode und die Steuerelektrode aus polykristallinem Silizium bestehen.

3. Speichermatrix nach Anspruch 2, dadurch gekennzeichnet, daß Lesevorrichtungen zum Lesen von Daten aus der Speichermatrix vorgesehen sind, die an eine ausgewählte Zeilenleitung eine Spannung anlegen, die niedriger als die hohe Spannung ist und die eine ausgewählte erste Spaltenleitung an Masse legen.

4. Speichermatrix nach Anspruch 3, dadurch gekennzeichnet, daß zwischen der potentialmässig nicht festliegenden Gate-Elektrode und der Steuerelektrode in jedem Transistorelement ein Isolator vorgesehen ist, der ermöglicht, daß sich die nicht festliegende Gate-Elektrode entlädt, wenn die Source- und die Drain-Elektrode an Masse liegen und die Steuerelektrode an einer hohen Spannung liegt.

5. Speichermatrix nach Anspruch 4, dadurch gekennzeichnet, daß der Isolator zwischen der potentialmässig nicht festliegenden Gate-Elektrode und der Steuerelektrode aus Siliziumoxid besteht, dessen Dicke weniger als 1200 Ä beträgt.

6. Elektrisch programmierbare Halbleiter-Dauerspeicherzelle, gekennzeichnet durch einen MOS-Transistor mit einer Source-Elektrode, einer Drain-Elektrode, einer potentialmässig nicht festliegenden Gate-Elektrode und einer Steuerelektrode, eine die nicht.festliegende Gate-Elektrode und die Steuerelektrode trennende Isolierschicht, einen Gate-Isolator, der die nicht festliegende Gate-Elektrode von der Kanalzone zwischen der Source-Elektrode und der Drain-Elektrode trennt, eine Vorrichtung zum wahlweisen Anlegen einer hohen Spannung an die Drain-Elektrode und an die Steuer-Elektrode während des Anlegens eines Bezugspotentials an die Source-Elektrode zum Programmieren der Zelle durch Aufladen der potentialmässig nicht festliegenden Gate-Elektrode mittels Elektronen, die den Gate-Isolator durchqueren, und eine Vorrichtung zum Anlegen eines Bezugspotentials an die Source-Elektrode und an die Drain-Elektrode während des Anlegens einer hohen Spannung an die Steuerelektrode zum Löschen der Zelle durch Entladen der potentialmässig nicht festliegenden Gate-Elektrode mittels eines Stroms durch die Isolierschicht.

7. Speicherzelle nach Anspruch 6, dadurch gekennzeichnet, daß die Isolierschicht aus Siliziumoxid mit einer Dicke von weniger als 1000 Ä besteht.

8. Speicherzelle nach Anspruch 6, dadurch gekennzeichnet, daß der MOS-Transistor ein N-Kanal-Transistor ist und daß die potentialmässig nicht festliegende Gate-Elektrode und die Steuerelektrode aus polykristallinem Silizium bestehen.

9. Speicherzelle nach Anspruch 8, dadurch gekennzeichnet, daß die Isolierschicht aus thermisch aufgewachsenem Siliziumdioxid besteht.,

10. Speicherzelle nach Anspruch 9, dadurch gekennzeichnet, daß die Isolierschicht nicht mehr als 150% dicker als der Gate-Isolator ist.

11. Elektrisch programmierbare, blockweise löschbare Halbleiter-Dauerspeichermatrix, gekennzeichnet durch mehrere MOS-Transistorelemente mit jeweils einer Source-Elektrode, einer Drain-Elektrode, einer potentialmässig nicht festliegenden Gate-Elektrode und einer Steuerelektrode, wobei die Transistorelemente in einer Matrix aus Zeilen und Spalten angeordnet sind, eine Verbindungsvorrichtung zum Verbinden der Steuerelektroden aller Transistorelemente in jeder Reihe zur Bildung von Zeilenleitungen, eine Verbindungsvorrichtung zum Verbinden der Sourc«- Elektroden aller Transistorelemente in einem Block zur Bildung erster Spaltenleitungen, wobei ein Block mehrere Spalten enthält, eine Verbindungsvorrichtung zum Verbinden der Drain-Elektroden aller Transistorelemente in jeder Spalte zur Bildung zweiter Spaltenleitungen, wobei für jede erste Spaltenleitung mehrere zweite Spaltenleitungen

vorgesehen sind, eine Wählvorrichtung zum Auswählen einer der Zeilenleitungen und zum Anlegen einer hohen Spannung an die ausgewählte Zeilenleitung während des Anlegens einer niedrigen Spannung an die übrigen Zeilenleitungen, eine Wählvorrichtung zum Auswählen einer der zweiten Spaltenleitungen und zum Anlegen einer niedrigen Spannung an die ausgewählte Spaltenleitung während des Anlegens einer hohen Spannung an alle anderen zweiten Spaltenleitungen und eine Vorrichtung zum Anlegen einer hohen Spannung an alle ersten Spaltenleitungen·

12..Speichermatrix nach Anspruch 11, dadurch gekennzeichnet, daß die Transistorelemente N-Kanal-Elemente sind und daß die potentialmässig nicht festliegende Gate-Elektrode und die Steuerelektrode aus polykristallinem Silizium bestehen.

13· Speichermatrix nach Anspruch 12, gekennzeichnet durch eine Einrichtung zum Lesen von Daten aus der Matrix durch Anlegen einer Spannung mit einem unter dem Wert der hohen Spannung liegenden Wert an eine ausgewählte Zeilenleitung, zum Anlegen der ersten Spaltenleitungen an Masse und zum Verbinden einer ausgewählten zweiten Spaltenleitung mit einer Versorgungsspannung über Lastimpedanzvorrichtungen.

14. Elektrisch programmierbare ,blockweise löschbare Halbleiter-Dauerspeichermatrix, gekennzeichnet durch mehrere MOS-Transistoren mit jeweils einer Source-Elektrode, einer Drain-Elektrode, einer potentialmässig nicht festliegenden Gate-Elektrode und einer Steuerelektrode, wobei die Transistoren in Zeilen und Spalten angeordnet sind, eine

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Isolierschicht zwischen der potartialmässig nicht festliegenden Gate-Elektrode und der Steuerelektrode für jeden Transistor , einen Gate-Isolator, der die potentialmässig nicht festliegende Gate-Elektrode von einer Kanalzone zwischen der Source-Elektrode und der Drain-Elektrode jedes Transistors trennt, eine Vorrichtung zum Anlegen einer hohen Spannung an die Source-Elektrode mehrerer Transistoren der Matrix während des selektiven Anlegens einer hohen Spannung an die steuerelektrode in einer Zeile und des Anlegens eines Bezugspotentials an die Drain-Elektroden in einer Spalte zum Programmieren der Speicherzelle durch Aufladen der potentialmässig nicht festliegenden Gate-Elektrode mittels Elektronen, die den Gate-Isolator durchlaufen, und eine Vorrichtung zum Anlegen eines Bezugspotentials an alle Source-Elektroden und alle Drain-Elektroden während des Anlegens einer hohen Spannung an die Steuerelektroden wenigstens einer Zeile zum Löschen der Speicherzellen durch Entladen der potentialmässig nicht festliegenden Gate-Elektrode mittels eines die Isolierschicht durchdringenden Stroms.

15. Speichermatrix nach Anspruch 14, dadurch gekennzeichnet, daß die MOS-Transistoren N-Kanal-Transistoren sind, und daß die potentialmässig nicht festliegenden Gate-Elektroden und die Steuerelektroden aus polykristallinem Silizium bestehen.

16. Elektrisch programmierbare Halbleiter-Dauerspeichermatrix, gekennzeichnet durch mehrere Zellen mit jeweils einem ersten MOS-Transistor- Element mit einer Source-Elektrode,

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einer Drain-Elektrode, einer potentialmässig nicht festliegenden Gate-Elektrode und einer Steuerelektrode, wobei jede Zelle ein zweites MOS-Transistorelement eine einstückig mit der Drain-Elektrode des ersten MOS-Transistorelements verbundene Source-rElektrode, eine mit der Steuerelektrode des ersten MOS-Transistorelements verbundene Gate-Elektrode und eine Drain-Elektrode enthält, wobei die Zellen in einer Matrix aus Zeilen und Spalten angeordnet sind, eine Verbindungsvorrichtung zum Verbinden der Steuerelektroden aller ersten MOS-Transistorelemente in jeder Zeile zur Bildung von Zeilenleitungen, eine Verbindungsvorrichtung zum Verbinden der Source-Elektroden aller ersten MOS-Transistorelemente in jeder Spalte zur Bildung erster Spaltenleitungen, eine Verbindungsvorrichtung zum Verbinden der Drain-Elektroden aller zweiten MOS-Transistorelemente in jeder Spalte zur Bildung zweiter Spaltenleitungen, eine Programmiervorrichtung mit einer Wählvorrichtung zum Auswählen einer der Zeilenleitungen und zum Anlegen einer hohen Spannung an die ausgewählte Zeilenleitung während des Anlegens einer niedrigen Spannung an die übrigen Zeilenleitungen, mit einer Wählvorrichtung zum Auswählen einer der ersten Spaltenleitungen und zum Anlegen einer niedrigen Spannung an die ausgewählte Spaltenleitung während des Anlegens einer hohen Spannung an alle anderen ersten Spaltenleitungen und mit einer Vorrichtung zum Anlegen einer hohen Spannung an alle zweiten Spaltenleitungen, und eine Löschvorrichtung zum Löschen des Speichers mit einer Einrichtung zum Anlegen einer niedrigen Spannung an alle zweiten Spaltenleitungen.

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17. Speichermatrix nach Anspruch 16, dadurch gekennzeichnet, daß die ersten und die zweiten MOS-Transistorelemente N-Kanal-Transistorelemente sind, daß die potentialmässig nicht festliegende Gate-Elektrode und die Steuerelektrode aus polykristallinem Silizium bestehen und daß eine Einrichtung zum Lesen von Daten aus der Speichermatrix durch Anlegen einer Spannung mit einem unter dem Wert der hohen Spannung liegenden Wert an eine ausgewählte Zeilenleitung und Anlegen von Massepotential an eine ausgewählte erste Spaltenleitung vorgesehen ist.

18. Elektrisch programierbare Halbleiter-Dauerspeicherzelle, gekennzeichnet durch einen ersten MOS-Transistor mit einer Source-Elektrode, einer Drain-Elektrode, einer potentialmässig nicht festliegenden Gate-Elektrode und einer Steuerelektrode, einen zweiten MOS-Transistor mit einer einstückig mit der Drain-Elektrode des ersten MOS-Transistors verbundenen Source-Elektrode, einer mit der Steuerelektrode des ersten MOS-Transistors verbundene Gate-Elektrode und einer Drain-Elektrode, eine Isolierschicht zwischen der potentialmässig nicht festliegenden Gate-Elektrode und der Steuerelektrode, einen Gate-Isolator, der die potentialmässig nicht festliegende Gate-Elektrode von einer Kanalzone zwischen der Source-Elektrode und der Drain-Elektrode des ersten MOS-Transistors trennt, eine Vorrichtung zum wahlweisen Anlegen einer hohen Spannung an die Steuerelektrode während des Anlegens eines Bezugspotentials an die Source-Elektrode des ersten MOS-Transistors und einer hohen Spannung an die Drain-Elektrode des zweiten MOS-Transistors zum Programmieren der Zelle durch Aufladen der potentialmässig nicht festliegenden Gate-Elektrode mittels Elektronen, die den Gate-Isolator durchqueren,

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und eine Vorrichtung zum Anlegen eines Bezugspotentials an die Source-Elektrode des ersten MOS-Transistors und an die Drain-Elektrode des zweiten MOS-Transistors während des Anlegens einer hohen Spannung an die Steuerelektrode zum Löschen der Zelle durch Entladen der potentialmässig nicht festliegenden Gate-Elektrode mittels eines Stroms durch die Isolierschicht.

19· Speicherzelle nach Anspruch 18, dadurch gekennzeichnet, daß die Steuerelektrode einstückig mit der Gate-Elektrode des zweiten MOS-Transistors verbunden ist, daß der MOS-Transistor ein N-Kanal-Transistor 1st, daß die potentialmässig nicht festliegende Gate*Elektrode und die Steuerelektrode aus polykristallinem Silizium bestehen, daß die Isolierschicht aus thermisch aufgewachsenem S^liziumdioxid besteht und daß die Isolierschicht nicht um mehr als 150% dicker als der Gate-Isolator ist.

20. Elektrisch programmierbare Halbleiter-Dauerspeicherzelle, gekennzeichnet durch einen ersten MOS-Transistor mit einer Source-Elektrode, einer Drain-Elektrode, einer potentialmässig nicht festliegenden Gate-Elektrode und einer Steuerelektrode, einem zweiten MOS-Transistor mit einer einstückig mit der Drain-Elektrode des ersten MOS-Transistors verbundenen Source-Elektrode und mit einer Drain-Elektrode, eine Isolierschicht zwischen der potentialmässig nicht festliegenden Gate-Elektrode und der Steuerelektrode, einen Gate-Isolator, der die potentialmässig nicht festLLegende Gate-Elektrode von einerKanalzone zwischen der fiource-Elektrode und der Drain-Elektrode des ersten MOS-frans La tors trennt,und eine Vorrichtung zum wahlweisen AnLo^en eLrier hohen Spannung an die Steuerelektrode während

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des Anlegens eines Bezugspotentials an die Source-Elektrode des ersten MOS-Transistors und einer hohen Spannung an die Orain-Elektrode des zweiten MOS-Transistors zum Programmieren der Zelle durch Aufladen der potentialmässig nicht festliegenden Gate-Elektrode über Elektronen, die den Gate-Isolator durchdringen.

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