DE2944149A1

DE2944149A1 - Integrierte schaltungsanordnung in mos-technik

Info

Publication number: DE2944149A1
Application number: DE19792944149
Authority: DE
Inventors: Dipl.-Phys. Dr. Peter Draheim; Ing.(grad.) Friedrich 2000 Hamburg Hapke
Original assignee: Philips Patentverwaltung GmbH
Current assignee: Philips Intellectual Property and Standards GmbH
Priority date: 1979-11-02
Filing date: 1979-11-02
Publication date: 1981-05-14
Also published as: IT1134111B; DE2944149C2; GB2062879A; JPH0122909B2; FR2468919B1; FR2468919A1; US4398146A; JPS5674667A; GB2062879B; IT8025670A0

Description

29UU!

PHILIPS PATENTVERWALTUNG GMBH PHD 79-130

Integrierte Schaltungsanordnung in MOS-Technik

Die Erfindung bezieht sich auf eine integrierte Schaltungsanordnung in MOS-Technik mit Feldeffekttransistoren mit mindestens einer zusätzlichen, ebenfalls in MOS-Technik mit Feldeffekttransistoren aufgebauten Prüf-Schaltungsanordnung, deren Prüfanschluß bzw. -anschlüsse nach außen ausgeführt sind und über die beim Anlegen eines Prüfsignals mindestens Teile der integrierten Schaltungsanordnung dadurch überprüfbar sind, daß am (an) anderen nach außen geführten Anschluß (Anschlüssen) die Prüfsignale abnehmbar sind und jeder FeIdeffekttransistor mit seinem Substratanschluß an Masse oder an eine negative Spannung angeschlossen ist und die Prüf-Schaltungsanordnung derart ausgebildet ist, daß Prüfsignale, die eine zur normalen Versorgungsspannung der integrierten Schaltungsanordnung entgegengesetzte Polarität aufweisen, anlegbar sind.

Wie schon in der älteren Patentanmeldung nach P 29 05 294.6 ausgeführt, besteht mit wachsendem Integrationsgrad und der damit verbundenen steigenden Komplexität von integrierten Schaltungsanordnungen die Aufgabe, eine Überprüfung der integrierten Schaltungsanordnung während der Herstellung durch sogen. Vormessen und nach der Fertigstellung, sogen. Endmessen, durchzuführen, um eventuelle Fehler während der Herstellung besser erkennen zu können.

Mit höherem Integrationsgrad werden jedoch die Anzahl der nach außen führenden Anschlüsse nicht im gleichen Maße erhöht, so daß es immer schwieriger wird, derartige Schaltungsancrdnungen zu messen. Eine Prüf-Schaltungsanordnung, die derart ausgebildet ist, daß Prüfsignale, die eine zur normalen Versorgungsspannung der integrierten Schaltungsan-

130020/0282

29UH9

? PHD 79-130

Ordnung entgegengesetzte Polarität aufweisen, zeigt die Schaltungsanordnung nach der älteren Patentanmeldung P 29 05 294.6.

Infolge von Fehlanpassungen an den einzelnen Anschlüssen des IC können, wie weitere Untersuchungen ergeben haben, auch in dem normalen Betrieb der Schaltungsanordnungen Spannungen entgegengesetzter Polarität entstehen, und daher kann die Prüf-Schaltungsanordnung nach dem älteren Vorschlag nach der Patentanmeldung P 29 05 294.6 ungewollt eingeschaltet werden, und zwar also während des normalen Betriebes. Eine derartige Umschaltung in den sogen. Prüfzustand verursacht selbstverständlich ein fehlerhaftes Arbeiten der Schaltungsanordnung für den Normalbetrieb und kann zu einem Ausfall des gesamten Systems, in dem eine derartige Schaltungsanordnung arbeitet, führen.

Die Aufgabe der Erfindung bestand daher darin, diesem Mangel abzuhelfen und eine Schaltungsanordnung anzugeben, bei der das unerwünschte Umschalten vermieden wird, und zwar ohne Rücksicht darauf, ob die betreffenden Anschlüsse der zu prüfenden integrierten Schaltungsanordnung sogen. Eingangsanschlüsse oder sogen. Ausgangsanschlüsse sind.

Zur Lösung dieser Aufgabe sind bei einer integrierten Schaltungsanordnung der eingangs genannten Art nach der Erfindung drei weitere Feldeffekttransisboren angeordnet, die gemeinsam mit weiteren Transistoren eine sogen. Reset-Schaltungsanordnung bilden und diese weist einen zusätzliehen Anschluß auf, an dem die gleiche Polarität wie die normale Versorgungsspannung, aber wesentlich größere Amplituden aufweisende Prüfsignale anlegbar sind.

Durch Einsatz dieser Maßnahmen nach der Erfindung gelingt es, eine Schaltungsanordnung nach dem Gegenstand der älteren Patentanmeldung, nämlich eine Prüf-Schaltungsanord-

1 30020/0282

t PHD 79-130

nung, nach P 29 05 29^.6 zu sperren, so daß sie nicht unerwünscht bei Fehlanpassungen an den einzelnen Anschlüssen des IC von dem normalen Zustand in den prüfenden Zustand umschaltet.

In weiterer Ausgestaltung der Erfindung können die zusätzlichen Feldeffekttransistoren folgendermaßen angeordnet sein:
Ein FET ist mit seinem Gateanschluß mit der Eingangsklemme für die Prüfsignale, die eine wesentlich größere Amplitude, aber die gleiche Polarität wie die normale Versorgungsspannung aufweisen, verbunden, mit seinem Source- mit dem Drainanschluß eines FET, dessen Gateanschluß mit dem Drainanschluß des Eingangs-FET gemeinsam an die Versorgungsspannung angeschlossen sind und wobei der Sourceanschluß des FET an Masse und außerdem sein Drainanschluß an den Gateanschluß eines FET liegt, dessen Sourceanschluß an Masse und dessen Drainanschluß am Sourceanschluß eines dritten FET angeschlossen ist, wobei die Prüf-Schaltungsan-Ordnung aus einem ersten Feldeffekttransistor vom selbstleitenden Typ besteht, dessen Sourceanschluß mit Masse, dessen Gateanschluß an einem nach außen geführten Anschluß und dessen Drainanschluß an einem inneren Verbindungspunkt angeschlossen sind, an dem auch der Gate- sowie der Sourceanschluß eines zweiten Feldeffekttransistors vom selbstleitenden Typ angeschlossen sind, dessen Drainanschluß mit der Versorgungsspannung verbunden sind, daß weiterhin an dem inneren Verbindungspunkt der Gateanschluß eines dritten Feldeffekttransistors vom selbstsperrenden Typ angeschlossen ist, dessen Drainanschluß mit dem inneren Ausgang verbunden ist, an dem auch der Gate- und der Sourceanschluß eines vierten Feldeffekttransistors vom selbstleitenden Typ angeschlossen sind, dessen Drainanschluß mit der Versorgungsspannung verbunden sind.

In weiterer Ausgestaltung der Erfindung kann schließlich

130020/0282

29UU9

JtC PKD 79-130

mindestens eine zwei Anschlüsse und einen Reset-Anschluß aufweisende Prüf-Schaltungsanordnung und mindestens zwei einen Anschluß und einen Prüfausgang aufweisende Prüf-Schaltungsanordnung angeordnet sein, wobei der Reset-Ausgang jeweils an dem einen Eingang von möglicherweise Speichern und die Ausgänge der Prüf-Schaltungsanordnung jeweils an den anderen Eingängen von Speichern liegen, deren Ausgänge auf einen 1-aus 2ⁿ-Decodierer führen, an dessen Ausgänge die Umschaltsignale zum Umschalten der zu prüfenden Teile der integrierten Schaltungsanordnung für den Prüfzustand abnehmbar sind.

Daraus ist also erkennbar, daß die Schaltungsanordnung nach der Erfindung in der einen Anordnung nur mit einer weiteren Prüf-Schaltungsanordnung zusammengeschaltet sein kann und in der anderen Anordnung mit mehreren Prüf-Schaltungsanordnungen, wobei es dann aber erforderlich sein kann, zusätzlich Speicher und einen Decodierer einzusetzen, damit in der richtigen Zeitfolge nacheinander die verschiedenen Prüf-Schaltungsanordnungen an die verschiedenen Prüfpunkte in den betreffenden integrierten Schaltungsanordnungen angeschaltet werden.

Ein Ausführungsbeispiel der Erfindung ist in der Zeichnung dargestellt und wird im folgenden näher beschrieben. Es zeigen

Fig. 1 ein in schematischer Weise dargestelltes Übersichtsschaltbild,

3f> Fig. 2 eine Ausbildung der Anordnung für die Schaltungsanordnung nach der Erfindung mit dem Speicherbetrieb.

Fig. 1 zeigt Eingänge E1, E2, E3, E^ bis En+2. Diese Eingänge sind also die Anschlüsse einer integrierten Schaltungsanordnung, die für Prüfzwecke doppelt belegbar sind, wobei die entsprechenden Abzweigungen S1, S2, S3, S4, Sn+2

130020/0282

29UU9

^ PHD 79-130

die Signale angeben, die in die integrierte Schaltungsanordnung für den Normalbetrieb führen. Die Prüf-Schaltungsanordnung, so wie sie in dem Gegenstand nach der Patentanmeldung P 29 05 294.6 beschrieben wird, ist in Fig. 1 mit INPT bezeichnet. Wenn also an die Anschlüsse E1 , E2, En+2 positive Signale zwischen 0 und + 5 V angelegt werden, dann gelangen diese Signale über S1, S2, Sn+2 in die normale integrierte Schaltungsanordnung hinein und diese arbeitet dann in ihrem Normalbetrieb.

Wenn an den Anschluß En+2 ein Signal mit gleicher Polarität wie die Versorgungsspannung, aber mit größerer Amplitude, und gleichzeitig an den Anschluß En+1 ein Signal mit entgegengesetzter Polarität wie die Versorgungsspannung angelegt werden, wird die Resetschaltung , im weiteren RESET genannt, aktiviert und es können nun an die Anschlüsse E1, E2, En zu Prüfzwecken Prüfsignale, die eine zur normalen Versorgungsspannung der integrierten Schaltungsanordnung entgegengesetzte Polarität aufweisen, angelegt werden, womit es möglich ist, an den Ausgängen dieser Prüf-Schaltungsanordnungen INPT Signale in die integrierte Schaltungsanordnung einzuführen, so daß eine Überprüfung dieser möglich wird.

Grundsätzlich kann eine derartige Schaltungsanordnung, die also in Fig. 1 mit RESET bezeichnet ist, mit einer Schaltungsanordnung INPT zusammen wirken. Bei hochintegrierten Schaltungsanordnungen sind aber mehrere Teile der Schaltungen in den integrierten Schaltungsanordnungen zu untersuchen und aus diesem Grunde sind auch mehrere Prüf-Schaltungsanordnungen INPT angeordnet. Sie sind dann, wie in Fig. 1 gezeigt, mit den einen Eingängen von Speichern SP1, SP2, SPn verbunden,an die anderen Eingänge dieser Speicher führt dann das Reset-Signal aus dem Schaltungsteil RESET nach der Erfindung.

1 30020/0282

^g 29U149

V PHD 79-130

Die Ausgänge dieser Speicher Q1 , ÖT, Q2, Q2~, Qn, Qn führen zu einem 1-aus 2ⁿ-Decodierer und dieser Decodierer führt nun an die entsprechenden Punkte in der Schaltung, und zwar ist das Signal M für den sogenannten Normalbetrieb vorgesehen. M1 ist der Prüfzustand 1, M2 der Prüfzustand 2 usw. bis Mx (x = 2ⁿ-i).

In Fig. 2 ist schließlich eine ausführlichere Schaltungsanordnung des Gegenstandes nach der Erfindung gezeigt. Der Anschluß En+1 ist, wie bereits zu Fig. 1 beschrieben, der Anschluß für eine Prüf-Schaltungsanordnung, wie sie bereits in der älteren Patentanmeldung P 29 05 294.6 beschrieben wurde und besteht aus vier Feldeffekttransistoren T1, T2, T3 und T4. In der Schaltungsanordnung war jedoch der dritte Feldeffekttransistor mit seinem Sourceanschluß mit Masse verbunden. Bei Einsatz der Erfindung ist dieser Masseanschluß aufgehoben und der Sourceanschluß des dritten Feldeffekttransistors T3 ist mit dem Drainanschluß eines Feldeffekttransistors T7 vom selbstsperrenden Typ verbunden, dessen Sourceanschluß mit Masse verbunden ist. Das Gate dieses Feldeffekttransistors T7 wird von einer Feldeffekttransistor-Kombination T5> T6 gesteuert. Die Transistoren T5, T6 sind vom selbstsperrenden Typ.

Das Gate von T5 ist mit einem weiteren Anschluß En+2 verbunden, wobei dieser Anschluß En+2 nicht ein besonderer Anschluß eines IC ist, sondern einer, der zur normalen Arbeitsweise auch benötigt wird. An diesen Anschluß können aber jetzt Prüfsignale angelegt werden, die eine wesentlich größere Amplitude, aber die gleiche Polarität wie die normale Versorgungsspannung aufweisen. Nur dann, wenn an den Anschluß En+1 Prüfsignale angelegt werden, die eine Spannung aufweisen, die zur normalen Versorgungsspannung der integrierten Schaltungsanordnung eine entgegengesetzte KLarität aufweisen und wenn gleichzeitig an den Anschluß En+2 Prüfsignale angelegt werden, die eine gleiche Pdarität,

1 30020/0282

29UU9

Jf PHD 79-130

wie die normale Versorjungsspannung aufweisen, aber deren Amplituden wesentlich gröi3er als die normale Versorgungsspannung sind, nur dann wird die Schaltungsanordnung in den Prüfzustand gesetzt. Die Schaltungsanordnung nach der Erfindung wirkt folgendermaßen:

Wird bei einer Versorgungsspannung von +5V an den Anschluß En+2 ein positives Signal von ca.+ 12 V angelegt, geht der innere Verbindungspunkt 2 von dem LOW-Zustand (ca. 0 V) in den HIGH-Zustand (z.B. größer als 2,5 V) über. In diesem Fall ist der Drain-Source-Widerstand von T5 kleiner als der Drain-Source-Widerstand von T6, wodurch der Verbindungspunkt 2 einen Spannungswert größer als + 2,5 V annimmt. In dem anderen Fall, wenn am Anschluß En+2 ein Signal zwischen 0 und + 5 V anliegt, ist der Drain-Source-Widerstand von T5 größer als der Drain-Source-Widerstand von T6, wodurch der Verbindungspunkt 2 einen Spannungswert von ca.O V annimmt.

Der innere Verbindungspunkt 1 nimmt, wie in der älteren Pa-centanmeldung P 29 05 29^.6 näher beschrieben, nur dann den HIGH-Zustand an,wenn am Anschluß En+1 ein negatives Signal von ca 3 V anliegt.

D.h., nur wenn am Anschluß En+1 ein negatives Signal von ca.3 V und gleichzeitig am Eingang En+2 ein großes positives Signal von ca.+ 12 V anliegen, nehmen die Verbindungspunkte 1 und 2 den HIGH-Zustand an, wodurch die beiden Transistoren T3 und T7 leitend werden und der Ausgang der Resetschaltung den LOW-Zustand, ca. 0 V, annimmt. Wenn einer der beiden Anschlüsse En+1 oder En+2 die genannten Bedingungen nicht erfüllt, ist der Ausgang A der Resetschaltung im HIGH-Zustand auf ca.+ 5 V.

In Fig. 2 ist in dem gestrichelten Kästchen auf der linken Seite des Schaltbildes die Reset-Schaltungsanordnung mit dem Ausgang A nach der Erfindung vorhanden. Etwa in der Mitte des Schaltbildes oben ist ein gestrichelt einge-

130020/0282

29UU9

jf' PHD 79-130

zeichnetes Kästchen, das ist eine v/eitere Schaltungsanordnung INPT, wie in der älteren Patentanmeldung nach P 29 05 294.6 näher beschrieben. Sie ist mit ihrem Ausgang an eine Speicheranordnung angeschlossen. Das ist das rechts in der Fig. 2 gestrichelt eingezeichnete Kästchen. Es ist mit SP1 bezeichnet. Dieser Speicher SP1 besteht aus zwei Transistoren T8 und T9 vom selbstleitenden und vier weiteren Transistoren T10, T11, T12 und T13 vom selbstsperrenden Typ. Alle Transistoren sind wieder Feldeffekttransistoren und diese sind nun folgendermaßen geschaltet: Das Gate vom FET T10 ist mit dem Ausgang der INPT-Schaltung verbunden, also einer ersten Prüf-Schaltungsanordnung. Das Gate vom FET T8 ist mit dem Sourceanschluß desselben Transistors und mit dem Drainanschluß des FET T1O sowie mit dem Drainanschluß des FET T12 und dem Gateanschluß des FET T13 verbunden. Dieser gemeinsame Verbindungspunkt ist gleichzeitig der Q-Ausgang des Speichers und ist mit Q1 bezeichnet. Ferner ist der Drainanschluß des FET T11 mit dem Sourceanschluß des FET T1O verbunden.

Der FET T9 ist mit seinem Drainanschluß an die normale Versorgungsspannung +UB angeschlossen, mit seinem Gate- und seinem Sourceanschluß gemeinsam an den Drainanschluß des FET T13 und dieser Verbindungspunkt führt auch zum Ausgang des Speichers SP1 mit der Bezeichnung oT, der gleichzeitig mit dem Gate des FET T11 verbunden ist. Die Sourceanschlüsse der FET T11, T12, T13 sind alle mit Masse verbunden.

Im unteren Teil der Fig. 2 ist der Decoder gezeichnet. Zwei Gruppen des Decoders sind eingezeichnet. Sie bestehen jeweils aus drei TransiÄoren vom selbstsperrenden Typ, deren Sourceanschlüsse an Masse angeschlossen sind und deren Drainanschlüsse jeweils zusammengeschlossen sind und zu den Ausgängen M, M1 usw. führen. Im Ausgang ist noch ein FET vom selbstleitenden Typ angeordnet, und zwar liegen dessen Drainanschlüsse an der gemeinsamen Versorgungsspannung und

130020/0282

⁴¹ 29UU9

PHD 79-130

dessen Sourceanschlüsse an der Ausgangsleitung, wie auch ihre Gateanschlüsse. An die Gateanschlüsse der oben genannten Gruppen im Eingang des Decodierers werden die Ausgänge der Speicher angeschlossen, und zwar an die erste Gruppe gelangen&ie Signale Q1, Q2 und Q3, an die zweite von OT, Q2 und Q3 und schließlich an eine achte Gruppe die Signale ÖT, 02" und Q~3, vie im linken unteren Teil der Fig. 2 dargestellt.

Wenn das Resetsignal im LOW-Zustand ist, d.h. ca.O V, können die Speicher über die INPT-Stufen gesetzt werden, die ihren logischen Zustand solange halten, bis sie mit dem Resetsignal wieder zurückgesetzt werden. D.h., wenn das Resetsignal im HIGH-Zustand ist, d.h. ca.+ 5 V, können die Speicher über die INPT-Stufen nicht gesetzt werden und sofern sie gesetzt waren, werden sie zurückgesetzt. In diesem Fall nehmen die Ausgänge der Speicher Q1 bis Qn den LOW-Zustand an, d.h. ca.O V, was bedeutet, daß der Ausgang M des Decoders im HIGH-Zustand ist und die Schaltung im Normalbetrieb arbeitet. Wenn aber das Resetsignal im LOW-Zustand ist und ein Testzustand über die INPT-Stufen ausgewählt wird, geht der M-Ausgang des Decoders auf LOW und einer der übrigen sieben Decoderausgänge auf HIGH, was bedeutet, daß einer der Testzustände vorliegt und die Schaltung in diesem Testzustand arbeitet. Es sei noch darauf hingewiesen, daß in der beiliegenden Zeichnung U_ die Substratvorspannung und U_ß die Betriebsspannung sind.

130020/0282

Leerseite

Claims

29AAH9

PHD 79-130

PATENTANSPRÜCHE:

M.j Integrierte Schaltungsanordnung in MOS-Technik mit Feldeffekttransistoren mit mindestens einer zusätzlichen, ebenfalls in MOS-Technik mit Feldeffekttransistoren aufgebauten Prüf-Schaltungsanordnung, deren Prüfanschluß bzw. -anschlüsse nach außen ausgeführt sind und über die beim Anlegen eines Prüfsignals mindestens Teile der integrierten Schaltungsanordnung dadurch überprüfbar sind, daß am (an) anderen nach außen geführten Anschluß (Anschlüssen) die Prüfsignale abnehmbar sind und jeder Feldeffekttransistor mit seinem Substratanschluß an Masse oder an eine negative Spannung angeschlossen ist und die Prüf-Schaltungsanordnung derart ausgebildet ist, daß Prüfsignale, die eine zur normalen Versorgungsspannung (+UB) der integrierten Schaltungsanordnung entgegengesetzte Polarität aufweisen, anlegbar sind, dadurch gekennzeichnet, daß drei weitere Feldeffekttransistoren (T5, T6, T7) angeordnet sind, die gemeinsam mit weiteren Transistoren (T1, T2, T3,T4) eine sogenannte Reset-Schaltungsanordnung bilden und diese einen zusätzlichen Anschluß En+2 aufweist, an den die gleiche Polarität wie die normale Versorgungsspannung (+UB), aber wesentlich größere Amplituden aufweisende Prüfsignale anlegbar sind.
2.. Integrierte Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die zusätzlichen FET (T5, T6, T7) folgendermaßen angeordnet sind:

Ein FET (T5) ist mit seinem Gateanschluß mit der Eingangsklemme (En+2) für die Prüfsignale, die eine wesentlich größere Amplitude, aber die gleiche Polarität wie die normale Versorgungsspannung (+UB) aufweisen, verbunden, mit seinem Source- mit dem Drainanschluß eines FET (T6), dessen

130020/0282

ORIGINAL INSPECTED

29UU9

yi PHD 79-130

Gateanschluß mit dem Drainanschluß des Eingangs-FET (T5) gemeinsam an die Versorgungsspannung (+UB) angeschlossen sind und wobei der Sourceanschluß des FET (T6) an Masse und außerdem sein Drainanschluß an den Gateanschluß eines FET (T7) liegt, dessen Sourceanschluß an Masse und dessen Drainanschluß am Sourceanschluß eines dritten FET (T3) angeschlossen ist, wobei die Prüf-Schaltungsanordnung aus einem ersten Feldeffekttransistor (T1) vom selbstleitenden Typ besteht, dessen Sourceanschluß mit Masse, dessen Gateanschluß an einem nach außen geführten Anschluß (En+1) und dessen Drainanschluß an einem inneren Verbindungspunkt (1) angeschlossen sind, an dem auch der Gate- sowie der Sourceanschluß eines zweiten Feldeffekttransistors (T2) vom selbstleitenden Typ angeschlossen sind, dessen Drainanis schluß mit der Versorgungsspannung (+UB) verbunden sind, daß weiterhin an dem inneren Verbindungspunkt (1) der Gateanschluß eines dritten Feldeffekttransistors (T3) vom selbstsperrenden Typ angeschlossen ist, dessen Drainanschluß mit dem inneren Ausgang (A) verbunden ist, an dem auch der Gate- und der Sourceanschluß eines vierten Feldeffekttransistors (T4) vom selbstleitenden Typ angeschlossen sind, dessen Drainanschluß mit der Versorgungsspannung verbunden sind.
3. Integrierte Schaltungsanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß mindestens zwei Anschlüsse (En+1) und (En+2) und einen Reset-Ausgang (A) aufweisende Prüf-Schaltungsanordnung (RESET), und mindestens zwei nur einen Anschluß (En+1) und einen Prüfausgang (B) aufweisende ■30 Prüf-Schaltungsanordnungen (INPT) angeordnet sind, wobei der Reset-Ausgang (A) jeweils an dem einen Eingang und die Ausgänge (B) jeweils an den anderen Eingängen von Speichern (SP1, SP2, SPn) liegen, deren Ausgänge (Q1, ÜT, Q2, Ü2 usw.) auf einen 1-aus 2ⁿ-Decodierer (Decodierer) führen, an dessen Ausgänge die Umschaltsignale zum Umschalten der zu prüfenden Teile der integrierten Schaltungsanordnung für den Prüfzustand abnehmbar sind.

130020/0282