DE2728676A1 - Stufenempfindliches, als monolithisch hochintegrierte schaltung ausgefuehrtes system aus logischen schaltungen mit darin eingebetteter matrixanordnung - Google Patents

Description

Böblingen, den 23. Juni 1977 ne-bm/som

Anmelderin: Amtliches Aktenzeichen;

Aktenzeichen der Anmelderin:

Vertreter: International Business Machines

Corporation, Armonk, N.Y. 10504 Neuanmeldung

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Patentassessor Dipl.-Ing. Johannes Neuland 7030 Böblingen

Bezeichnung: Stufenempfindliches, als monolithisch hochintegrierte Schaltung ausgeführtes System aus logischen Schaltungen mit darin eingebetteter Matrixanordnung

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Die Erfindung betrifft logische Systeme mit eingebetteten Matrixanordnungen, die allgemein modular und stufenempfindlich so organisiert sind, daß die Prüfung und Erzeugung von Prüfdaten erleichtert werden.

Bisher hatte der Konstrukteur von Computerlogikschaltungen mit eingebetteten Matrixanordnungen vollständige Beweglichkeit bei der Anordnung logischer Schaltungen zur Implementierung von Systemen und logischen Untersystemfunktionen in Zentraleinheiten, Kanälen und Steuereinheiten, die in digitalen Rechnern verwendet werden. Daraus resultierte eine beachtliche Vielzahl von Konstruktionsverwirklichungen, von denen jede ihre eigene spezielle Abhängigkeit von der Wechselstromcharakteristik einzelner im System verwendeter Schaltungen hatte.

Die Unabhängigkeit und Flexibilität, die die Anordnungen charakterisierte, führte oft zu unerwarteten Systemtaktierungsproblemen, komplizierten und komplexen Problemen bei der Prüfung der logischen Schaltungenen um diese Matrixanordnungen herum und der Matrixanordnung selbst und zu einer beachtlichen Komplexität und Detailierung bei der Schulung des Wartungspersonals für solche Rechensysteme. Der Konstrukteuer hatte jedoch den Vorteil, daß er alle Techniken zur Erzielung der besten Leistungsfähigkeit anwenden konnte durch Benutzung einer kleinstmöglichen Zahl von Schaltungen. Die Schnittstelle zwischen dem Konstrukteur der logischen Schal- | tungen und dem Komponentenhersteller war einigermaßen defi- ! niert und die Lösung konnte in der Vergangenheit in der Kompo- | nentenherstellung unterstützt werden, da die Wechselstrompara- ' meter wie Anstiegszeit, Abfallzeit, Verzögerung der einzelnen Schaltung, Zugriffszeit usw. ziemlich leicht zu prüfen waren. Die Matrixanordnungen wurden als Matrixanordnungen auf Karten geprüft, die nur Matrixanordnungen hatten und die Karten

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mit logischen Schaltungen, die diese Matrixanordnungen nicht aufwiesen, wurden auf Prüfgeräten für logische Schaltungen geprüft.

Mit dem Aufkommen der Großintegration existiert diese wohldefinierte und zuverlässig ausgeprüfte Schnittstelle nicht mehr. Es wurde unmöglich oder unpraktisch, jede Schaltung und jede Matrixanordnung auf alle wohlbekannten Wechselstromparameter zu prüfen.

Infolgedessen müssen logische Systeme und Untersysteme in Funktionseinheiten mit Charakteristiken aufgeteilt werden, die im wesentlichen für diese Parameter unempfindlich sind. Die Großintegration bietet dem Konstrukteur logischer Schaltungen sowie dem Komponentenhersteller die Möglichkeit, hunderte von Schaltungen oder eine komplette Matrixanordnung auf einem Chip aus Halbleitermaterial unterzubringen. Dadurch können wiederum der Stromverbrauch reduziert, die Schaltgeschwindigkeit erhöht und die Kosten digitaler Netzwerke nennenswert reduziert werden.

Zu den vor Erreichung dieses Zieles anzustellenden Überlegungen gehört beispielsweise auch der Punkt, daß zu einem Rechnersystem mittlerer Größe ungefähr 40 000 einzelne Schaltungen und Matrixanordnungen gehören und es ist keineswegs unüblich, 15O0 oder mehr technische Änderungen während der Entwicklungsperiode eines Produktes durchzuführen. Eine solch große Zahl technischer Änderungen durchzuführen grenzt an die Unmöglichkeit, wenn man sich mit dem modularen Baustein der niedrigsten Stufe eines Computers beschäftigt, in dem bereits hunderte von Schaltungen enthalten sind.

Ein anderer Bereich bei der Großintegration von Funktionseinheiten ist die erforderliche Produktprüfung vor dem Einbau in ein Rechnersystem. Die nachfolgenden während des Betriebes im

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Felde durchgeführten Diagnoseprüfungen sowie die Simulation während der Konstruktion und Herstellung sind Faktoren die bei der Fabrikation solcher Funktionseinheiten zu berücksichtigen sind.

Bisher wurde jede einzelne Matrixanordnung mit den gebräuchlichen und normalen Gleich- und Wechselstromparametern geprüft, über eine feste Anzahl von Eingangs-/Ausgangsanschlußstiften wurde die Eingangsprüfbedingung an die modulare Baueinheit angelegt und die Ausgangsantwort gemessen. Außerdem waren die Matrixanordnungen und die logischen Schaltungen nicht gemischt. Mit dem Aufkommen der Großintegration von Funktionseinheiten steht zwar noch dieselbe Anzahl von Eingangs-/Ausgangs stiften zur Verfügung, es ist jedoch eine beträchtlich höhere Anzahl von Schaltungen mit den Matrixanordnungen gemischt.

In einem typischen Modul mit 100 Chips von jeweils bis zu Schaltungen und 25 Chips mit Matrixanordnungen würde das Modul wenigstens 40 000 Schaltungen und 25 Matrixanordnungen enthai- j ten. Die Parameterprüfung einer solchen Einheit ist nicht j möglich. Die Gleich- und Wechselstromprüfung der gesamten logischen Schaltungen, die Matrixanordnungen nicht speisen oder von ihnen gespeist werden, kann durch die Verfahren und Techniken erfolgen, die in den US-Patentschriften Nr. 3 761 3 783 254 und 3 784 907 beschrieben sind. Wenn an einer solchen Einheit, die herkömmliche logische Konfigurationen aufweist, iftinktionsprüfungen der Matrixanordnungen versucht werden, würde}* die logischen Schaltungen unmittelbar um die Matrixanordnung herum und die Matrixanordnung selbst nur unzureichend von der prüfung erfaßt und ebenso wäre dann auch die Zuverlässigkeit jfür die Verwendung in einem Rechnersystem unzureichend. Daher jnüssen die bisher üblichen Abhängigkeiten eliminiert werden. Die heute gebräuchlichen Systeme aus logischen Schaltungen und Matrixanordnungen sind zu vermeiden und neue Organisationsformen dafür müssen in Rechnersystemen verwendet werden, wenn

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die Vorteile der GroBintegration optimiert werden sollen. Diese Systeme aus logischen Schaltungen und Matrixanordnungen müssen funktionell geprüft werden, sei es als Chips, Moduln oder andere Baustufen. Diese Prüfung erfolgt durch die automatische Erzeugung von PrüfSignalen, die die richtige Operation eines jeden logischen Elementes in der Einheit annehmen.

Der Erfindung liegt die Aufgabe zugrunde, ein stufenempfindliches, als monolithisch hochintegrierte Schaltung ausgeführtes System aus logischen Schaltungen mit einer eingebetteten Matrixanordnung anzugeben, das durch eine verbesserte Organisation und Anordnung leicht und wirkungsvoll geprüft werden kann.

Diese Aufgabe wird gelöst durch das in den Patentansprüchen gekennzeichnete stufenempfindliche System.

Ein Ausführungsbeispiel der Erfindung wird anschließend in Verbindung mit den Zeichnungen näher beschrieben, von denen zeigen:

Fig. 1 ein Blockschaltbild der Organisation und allgemeinen Anordnung eines stufenempfindlichen logischen Systems mit eingebetteter Matrixan-

• Ordnung,

I ;

Fig. 2 ein Diagramm der Systemtaktierung, die in dem

in Fig. 1 gezeigten System verwendet wird, ,

Fig. 3 das Blockdiagramm einer M χ N-Matrixanordnung,

das etwas genauer die Matrixanordnung der I

■ Fig. 1 darstellt,

tFig. 4 das Blockschaltbild einer Form einer getakteten

■ Gleichstroro-Verriegelungeschaltung, ausge-

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führt mit NAND-Gliedern,

Flg. 5 ein Schaltbild einer Verriegelungsschaltung,

die die inverse Funktion zu der Funktion bildet, die von der in Fig. 4 dargestellten Verriegelungsschaltung gebildet wird,

Fig. 6 ein Zeitdiagramm für die Verriegelungsschaltung

der Fig. 4,

Fig. 7 ein Blockschaltbild einer weiteren getakteten Gleichstrom-Verriegelungsschaltung, Fig. 8 in auseinandergezogener Darstellung einen Teil

des in Fig. 1 gezeigten Systems, insbesondere des kombinatorischen Netzwerkes 10 mit seinem Satz aus Eingangs-Verriegelungsschaltungen und seinem Satz von Eingängen für die Matrixanordnung,

Fig. 9 schematisch Organisation und allgemeine

Anordnung eines stufenempfindlichen logischen Systems mit eingebetteter Matrixanordnung mit einer Vorkehrung für die Eingabe/Ausgabe des Systems,

Fig. 10 symbolisch eine Konfiguration einer Verriege-

lungsschaltung für das in Fig. 9 gezeigte

System, '

Fig. 11 ein Blockschaltbild einer getakteten Gleichstrom-Verriegelungsschaltung zur Verwendung in dem in Fig. 9 gezeigten System, ;

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Flg. 12 symbolisch, wie mehrere Verriegelungsschaltungen nach Fig. 10 auf einem Halbleiterchip mit einem erfindungsgemäßen System untereinander verbunden sind und

Fig. 13 symbolisch die Verbindung mehrerer Chipkonfigurationen der in Fig. 12 gezeigten Art auf einem Modul oder einer elektrischen Packungsstruktur.

Das allgemeine und modulare logische System der Erfindung hat eine gemeinsame Organisation und Struktur und ist auf jede binäre digitale Maschine anwendbar, die Matrixanordnungen benutzt. Ein erfindungsgemäßes System oder Untersystem würde einen wesentlichen Funktionsteil einer zentralen Verarbeitungseinheit, eines Kanales oder einer Steuereinheit im Rechensystem bilden. Solch eine Organisation und Struktur ist förderlich für die Prüfung von Chips mit monolithisch hochintegrierten Schaltungen und von Moduln, die Fehlerdiagnose und technologische Verbesserungen. Fast alle durch eine Anordnung von logischen Schaltungen und Matrixanordnungen zu verwirklichenden Funktionen können mit dieser Organisation und Struktur verwirklicht werden. Nichtdigitale Funktionen wie die von Analogschaltungen dürfen nicht nach dem Erfindungsgedanken organisiert werden.

Die erfindungsgemäße Konfiguration logischer Schaltungen mit einer Matrixanordnung ist durch eine einseitige Verzögerungsabhängigkeit gekennzeichnet. Das Konfigurationskonzept wird dazu benutzt, daß die richtige Betriebsweise der Struktur nicht von der Anstiegszeit, der Abfallzeit oder einer minimalen Verzögerung einer jeden einzelnen Schaltung oder Matrixanordnung im System abhängig ist. Die einzige Abhängigkeit besteht darin, daß die Gesamtverzögerungen durch eine Anzahl von Stufen logischer Schaltungen von oder zu einer Matrixanordnung kleiner

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ist als ein bekannter Wert. Eine solche Konfiguration wird als stufenempfindlich bezeichnet.

Es wird definiert, daß ein eine Matrixanordnung enthaltendes logisches System nur stufenempfindlich ist, wenn die Antwort im eingeschwungenen Zustand auf jede zulässige Änderung des Eingangszustandes von den Verzögerungen der Schaltung und der Verdrahtung innerhalb des Systems unabhängig ist. Wenn eine Änderung des Eingangszustandes die Änderung von mehr als einem Eingangssignal mit sich bringt, muß die Antwort von der Reihenfolge, in der sich die Eingangssignale ändern, unabhängig sein.

Das Konzept des stufenempfindlichen Betriebes ist natürlich davon abhängig, daß man nur zulässige Eingangsänderungen hat. Das bringt eine gewisse Einschränkung für die Änderungen der Eingangssignale mit sich, die jedoch fast ausschließlich für die Systemtaktsignale und die Steuereingangssignale für die Matrixanordnung gelten. Für andere Eingangssignale, wie beispielsweise Datensignale, gelten im wesentlichen keine Einschränkungen hinsichtlich ihres Auftretens.

i Der Ausdruck "Antwort im eingeschwungenen Zustand" bezieht sich

auf den Endwert aller internen Speicherelemente wie I

Flip-Flops und Rückkopplungsschleifen. Es wird angenommen, daß ein stufenempfindliches System aufgrund einer Folge von zu- ; lässigen Eingangszustandsänderungen arbeitet, wobei zwischen den Änderungen genügend Zeit verstreicht, damit das System sich im neuen internen Zustand stabilisieren kann. Diese Zeitdauer ist normalerweise durch System-Taktsignalzüge gesichert, die den dynamischen Betrieb der logischen Konfiguration steuern und durch die Steuereingangssignale für die Matrixanordnung, die deren Betrieb steuern.

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Zur logischen Organisation der Erfindung gehört auch das Konzept der Konfiguration aller internen Speicherelemente, die eine Matrixanordnung speisen oder von ihr gespeist werden in einer Art, daß sie als Schieberegister oder Teile von Schieberegistern fungieren können. Zur Verwirklichung dieses Konzeptes erfolgt die gesamte Speicherung innerhalb der logischen Organisation durch Verriegelungsschaltungen, die frei von Zeitbedingungen sind, und so erhält man logische Systeme, die für Wechselstromkennwerte wie Anstiegszeit, Abfallzeit und Mindestsignalverzögerung unempfindlich sind.

Die Verriegelungsstufen sind stufenempfindlich. Das System wird durch zwei oder mehr nicht überlappende Taktsignalzüge gespeist, die voneinander unabhängig sind. Jedes Signal in einem solchen Zug braucht nur so lang zu sein, daß eine Verriegelungsschaltung gesetzt werden kann. Das Erregungssignal und das Durchschaltsignal für jede getaktete Verriegelungsschaltung sind eine logische kombinatorische Funktion der Systemeingangssignale und der Ausgangssignale von Verriegelungsschaltungen, die durch andere Taktsignalzüge gesteuert werden als durch den Signalzug, der ein Eingangssignal für die zuerst erwähnten getakteten Verriegelungsschaltungen bildet, und der Ausgangssignale der Matrix.

Dieses zuletzt genannte Ziel läßt sich beispielsweise dadurch erreichen, daß jede getaktete Verriegelungsschaltung durch

genau ein Systemtaktsignal gesteuert wird. Wenn das Durch-ι

I schaltsignal und das Taktsignal beide einen hohen Pegel aufweisen, wird die getaktete Verriegelungsschaltung in einem Zustand verriegelt, der durch das Erregungssignal für diese Verriegelungsschaltung bestimmt ist.

Eine dieses Konzept enthaltende allgemeine logische Organisation und Struktur ist in Fig. 1 gezeigt. Die Konfiguration wird gebildet durch zwei Netzwerke 10, 11 aus kombinatorischen

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logischen Schaltungen, die vor bzw. hinter der Matrixanordnung 12 angeordnet sind. Das Netzwerk 10 ist mit der Matrixanordnung 12 und dem Netzwerk 11 gekoppelt und empfängt auch die Ausgangssignale 13A, 14A und 15A der Verriegelungsschaltungssätze 13, 14, 15. Das Netzwerk 11 empfängt Signale (E2) der Verriegelungsschaltungssätze 13, 14 und 15 möglicherweise über das Netzwerk 10 und Signale (B1) von der Matrixanordnung. Das Netzwerk 11 ist speziell mit dem Satz der Verriegelungsschaltungen 16, 17, 18 gekoppelt. Das logische System mit einer eingebetteten Matrixanordnung ist somit effektiv in mehrere, in ein kombinatorisches Netzwerk eingebettete Matrixanordnungen unterteilt. Obwohl nur eine derartige Einbettung dargestellt ist, kann nach dem Erfindungsgedanken natürlich jede beliebige Anzahl parallel angeordnet werden.

Jedes der kombinatorischen Netzwerke 10, 11 hat mehrere Eingänge und mehrere Ausgänge und enthält eine Reihe von Stufen mit kombinatorischen logischen Schaltungen, die die Form konventioneller logischer Halbleiterschaltungen annehmen können. Obwohl die Neztwerke in den meisten Fällen in einem derartigen System komplex sind und mehrere logische Stufen enthalten, kann das Netzwerk natürlich auch einfach oder trivial sein und nur aus Leitern bestehen, die von einem Verriegelungsschaltungssatz zu einem anderen führen.

Jedes Netzwerk spricht auf jede eindeutige Kombination von Eingangssignalen an, die eine eindeutige Kombination von Ausgangssignalen ergibt. Die Ausgangssignale E1, E2, K1, K2, Kk, B1 sind tatsächlich Sätze von Ausgangssignalen, so daß das Symbol E1 steht für e11, e12 ... eiN. In ähnlicher Heise bezieh hen sich die Symbole G1, G2, GN, H1, H2 und HK auf Sätze von Durchschaltsignalen, die durch jedes kombinatorische Neztwerk des übrigen Systems geliefert werden können. Die an die Verriegelungsschaltungssätze 13, 14, 15 gelieferten EingangsSignaIe sind ein Satz S externer Eingangssignale. Die Eingangssignale ä

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können vom übrigen Tell des Systems kommen, das dem In der US-Patentschrift Nr. 3 783 254 beschriebenen entsprechen kann. In ähnlicher Welse werden die Ausgangssignale der Verriegelungsschaltungssätze 16, 17, 18 mit dem Rest des Systems und den Verrlegelungsschaltungssätzen 13, 14, 15 gekoppelt. In der Beschreibung dieser Erfindung bedeuter der Ausdruck "Satz" ein einzelnes Teil (Signal) oder eine wesentliche Vielzahl solcher Teile (Signale). Die Matrixanordnung nach Fig. 1 weist nach Darstellung in Fig. 3 drei Sätze von Eingängen D1, A1 und C1 auf. Das Eingangssignal D1 stellt die in der Matrixanordnung an der Adresse A1 zu speichernden Daten dar, wenn die Steuer-Eingangssignale C1C Schreibbetrieb ermöglichen. Wenn sie den Lesebetrieb erlauben, dann werden die vorher an der Adresse A1 gespeicherten Daten an den Ausgang 01 gegeben. Wenn eine als Festwertspeicher dienende Matrixanordnung verwendet wird, dann sind die Eingänge Da überflüssig. Außerdem kann ein Ausgabedatenpuffer vorgesehen werden, der die Ergebnisse einer Leseoperation bis zur nächsten Leseoperation festhält.

Die Matrixanordnung 12 in Fig. 1 und 43 in Fig. 9 kann eine M χ N-Speichermatrix oder eine programmierbare Matrixanordnung aus logischen Schaltungen von allgemein bekannter Art sein, wie sie z.B. in den US-Patentschriften Nr. 3 593 317, 3 863 232 und 3 936 812 beschrieben sind.

Um die Signale in die Einheit zu takten, müssen bei der in Fig. 1 gezeigten Struktur zwei oder mehr unabhängige Taktsignalzüge verwendet werden. Eine durch einen Taktsignalzug gesteuerte Verriegelungsschaltung oder ein Satz solcher Schaltungen kann nicht durch kombinatorische logische Schaltungen mit anderen Verriegelungsschaltungen gekoppelt werden, die durch denselben Taktsignalzug gesteuert werden. Somit darf der Verrlegelungsschaltungssatz 18 nicht durch den Taktsignalzug C1 oder C2 getaktet werden. Der Verriegelungsschaltungssatz 17 kann jedoch mit dem Verriegelungsschaltungssatz 13, 14 und 15 gekoppelt werden, die auf andere Taktsignalzüge ansprechen. FI 976 018

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Jeder Verriegelungsschaltungssatz in Fig. 1 wird durch genau einen dieser Taktsignalzüge so gesteuert, daß jede zu einem steuernden Taktsignal Ci gehörende Verriegelungsschaltung Lij zwei andere Signale empfängt, nämlich ein Erregungssignal Eij und eventuell ein Durchschaltsignal Gij. Diese drei Signale steuern die Verriegelungsschaltung so, daß diese auf den Wert des Erregungssignales gesetzt wird, wenn das Durchschaltsignal und das Taktsignal einen hohen, den Binärwert "EINS" darstellenden Pegel aufweisen. Wenn eines dieser beiden Signale einen niedrigen, den Binärwert "NULL" darstellenden Pegel aufweist, kann sich der Zustand der Verriegelungsschaltung nicht ändern. Zur Taktierung können die Taktsignalzüge auch direkt auf die entsprechenden Verriegelungsschaltungssätze einwirken ohne die Durchschaltsignale G1, G2 GN, H1, H2 ... HK und die dazwischenliegenden UND-Glieder zu verwenden.

Der Betrieb des logischen Systems wird bestimmt durch die Takt' signalzüge. Während der Anstiegszeit von C1 im Zeitabschnitt 19 in Fig. 2 sind C2, C2 und C4 null und die Eingangssignale zu den Verriegelungsschaltungssätzen 13, 15 stabil. Das Taktsignal C1 wird dann durch die Verriegelungsschaltungen der ; Sätze 13 und 15 geleitet, wenn die entsprechenden Durchschaltsignale G1 und GN einen hohen Pegel aufweisen. Die Verriegelungsschaltungen dieser Sätze 13 und 15 werden auf den Wert ihrer Erregungssignale S gesetzt. Einige Verriegelungsschaltungen in dem Verriegelungsschaltungssatz 13 oder 15 können I während der Zeit umgeschaltet werden, in der C1 einen hohen Pegel aufweist. Der Zeitabschnitt 19 braucht nur lange genug zu dauern, damit die Verriegelungsschaltungen gesetzt werden können, d.h., ihr Zustand verändert werden kann. Die Signaländerungen in den Verriegelungsschaltungen laufen unmittelbar durch die kombinatorischen Netzwerke 10 und 11. Ein anderes Taktsignal C2 nimmt darstellungsgemäß im Zeitabschnitt 20 den hohen Pegel an. Das Erregungssignal S muß stabil sein.

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Dadurch ändern einige Verriegelungsschaltungen im Verriegelungsschaltungssatz 14 während dieses Zeitabschnittes 20 ihren Zustand. Die Signaländerungen im Verriegelungsschaltungssatz 14 laufen direkt durch die kombinatorischen Netzwerke 10 und 11 weiter.

Aus Fig. 2 ist zu ersehen, daß sich die Taktimpulse C1, C2, C3 und C4 nicht überlappen, d.h. zeitlich gegeneinander versetzt sind. Die zeitliche Versetzung muß nur lang genug sein, damit Impulse von den ihren Zustand ändernden Verriegelungsschaltungen voll weiterlaufen können.

Wenn an den Schreibsteuereingängen (C1C, Fig. 3) der Schreibbetrieb festgelegt wird, dann werden die Daten an den Dateneingängen D1 der Matrixanordnung in Fig. 3 an der Adresse gespeichert, die an Al angegeben wird. Wenn an den Eingängen der Lesebetrieb festgelegt wird, dann werden die an der angegebenen Adresse A1 gespeicherten Daten an die Ausgänge der Matrixanordnung B1 (01, Fig. 3) gegeben. Dadurch ändern einige Matrixausgänge B1 in Fig. 1 ihren Zustand. Die Signaländerungen in B1 laufen direkt durch das kombinatorische Netzwerk 11 weiter.

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Wenn das Taktsignal C3 von einem niedrigen in einen hohen Pegel! umgeschaltet wird und die Durchschaltsignale H1 und HK anliegen, speichern die Verriegelungsschaltungen im Satz 16, 18 die Erregungssignale vom Netzwerk 11. Wenn das Durchschaltsignal H2 anliegt und das Taktsignal C4 in den hohen Pegel umschaltet, speichert beim Vorliegen des Durchschaltsignales H2 der Verriegelungsschaltungssatz 17 in ähnlicher Weise die Erregungssignale vom Netzwerk 11. Für den richtigen Betrieb des logischen Systems müssen die Taktsignale lang genug sein, um die Verriegelungsschaltungen zu setzen und zwischen den Signalen aufeinanderfolgender Taktzüge muß genügend Zeit sein, damit alle durch die Verriegelungsschaltungen und die Matrix- |

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anordnungen erzeugten Signaländerungen das Durchlaufen der kombinatorischen Netzwerke beenden können. Durch diesen Betrieb ist die Forderung nach einem stufenempfindlichen System erfüllt und eine minimale Abhängigkeit von Wechselstromparametern gesichert.

Information fließt in die stufenempfindliche Logik mit eingebetteter Matrixanordnung durch den Satz von Eingangssignalen S. Diese bilden die Erregung für die Verriegelungsschaltungssätze 13, 14 und 15. Wenn die externen Eingangssignale asynchron sind dadurch, daß sie jederzeit ihren Zustand ändern, dann gehört zu ihrer Behandlung innerhalb des logischen Systems die Synchronisierung unter Verwendung von Verriegelungsschaltungen. Eine Verriegelungsschaltung empfängt als Eingangssignale eines der Erregungssignale sowie ein bestimmtes Taktsignal. Da die Verriegelungsschaltung nicht umschalten kann, wenn das Taktsignal einen niedrigen Pegel aufweist, ändert sich der Zustand am Ausgang der Verriegelungsschaltung nur während der Periode, in der der Taktimpuls einen hohen Pegel aufweist. Auch wenn sich der Satz von Eingangssignalen S während der Zeit ändert, in der das Taktsignal einen hohen Pegel aufweist, tritt kein Betriebsproblem auf. Wenn die Verriegelungsschaltung beinahe umschaltet, kann ein Ausgangs-Störimpuls der Verriegelungsschaltung während der Zeit erscheinen, in der der Taktimpuls den hohen Pegel aufweist. Wenn die Steuerleitungen C1C zur Matrixanordnung vorbereitet sind, kann das zu einem unbeabsichtigten Schreibbetrieb führen. Eine Schreibsteuerleitung kann nämlich durch ein Taktsignal zwischen C2 und C3, Zeit 20 und 21, gespeist werden, so daß in die Matrixanordnung nur eingeschrieben wird, wenn die Schreibsteuerleitung einen hohen Pegel aufweist. Diese Betriebsart schafft somit keine Probleme, da die Ausgänge der Verriegelungsschaltungssätze 13, 14, 15 nur während einer anderen Taktzeit verwendet werden.

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Aus den Fign. 1 und 2 geht hervor, daß der richtige Betrieb des logischen Systems nur von der Ausbreitungszeit oder Verzögerung in den kombinatorischen Netzwerken 10 und 11 und der Matrixanordnung 12 abhängt. Die Verzögerungszeit muß kleiner sein als die entsprechende Zeit zwischen aufeinanderfolgenden Taktsignalen. Wenn sie das nicht ist, können die Verriegelungsschaltungssätze nicht gesetzt werden. Diese entscheidende Taktierungsabhängigkeit wird eliminiert durch die Möglichkeit des Systemwiederanlaufs bei einer langsameren Taktgeschwindigkeit. Die Verwendung längerer Taktimpulse mit größeren Zeitspannen zwischen den Taktsignalen resultiert im erfolgreichen Wiederanlauf, auch wenn der Fehler durch ein Taktierungsproblem im System verursacht wurde. Diese Lösung liefert eine höhere Zuverlässigkeit des Systems und reduziert die hochintegrierten Halbleiterchips mit logischen Schaltungen und Matrixanordnungen.

Ein logisches System mit einseitiger Verzögerungsabhängigkeit hat den Vorteil, daß das System in einer Funktionseinheit mit langsamerer Geschwindigkeit modelliert werden kann, die sich während der Entwicklungsstufen der zu seiner Implementierung gewählten Technologie leicht ändern läßt. Der übergang zur Großintegration erfolgt dann mit der einzigen Auflage der Höchstgeschwindigkeit, bei der ein Chip noch erfolgreich arbeitet. Wenn die Signalverzögerungen in der hochintegrierten Version anders waren als angenommen, würde das nur bedeuten, daß das System mit niedrigerer Geschwindigkeit laufen muß. So ist die Möglichkeit geboten, Grenzwerte für die Taktierung auszuprüfen. Im ungünstigsten Fall wird z.B. ein Signalmuster im System umlaufen gelassen, während die Taktgeschwindigkeit langsam erhöht wird. Wenn einmal die Ausfalltaktgeschwindigkeit ermittelt ist, wird entweder der Taktgeber auf zuverlässigen Betrieb eingestellt oder die ausfallende Einheit durch eine Einheit ersetzt, die mit der Taktgeschwindigkeit noch zuverlässig arbeitet.

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Als eines der wichtigsten Ziele der Erfindung wurde die Schaffung eines allgemein logischen, für Wechselstromeigenschaften unempfindlichen Systems betont, wie es in Fig. 1 gezeigt ist. Dazu sind die Speicherelemente in einem solchen System stufenempfindliche Einheiten, die keine Zeitbedingungen kennen. Schaltelemente, die diese Forderung erfüllen, werden allgemein als getaktete Gleichstrom-Verriegelungsschaltungen klassifiziert. Eine solche Verriegelungsschaltung hat zwei Arten von Eingängen: Dateneingänge und Takteingänge. Wenn sich die Takteingänge allein in demselben, z.B. dem Binärwert NULL entsprechenden Zustand befinden, können die Datenein-> gangssignale den Zustand der Verriegelungsschaltung nicht ändern. Wenn jedoch ein Takteingangssignal für eine Verriegelungsschaltung den dem anderen Binärwert EINS entsprechenden Pegel aufweist, steuern die Dateneingangssignale der Verriegelungsschaltung deren Zustand.

Eine derartige Verriegelungsschaltung ist die Polaritätshalte-Verriegelungsschaltung, die nach Fig. 4 durch NAND-Glieder :

implementiert ist. Der Speicherteil der Verriegelung ist in Fig. 4 in der unterbrochenen Linie 27 enthalten. In Fig. 4 ', sind die NAND-Glieder 28, 30 und der Inverter 29 verwendet worden. Die äquivalente Transistorschaltung in Fig. 5 enthält die Transistorinverter 31, 32, 33, die in kombinatorischen Schaltungen angeordnet sind, wobei die Transistoren 31 und in den Rückkopplungskreisen für die Speicherelemente liegen.

Der Polaritätshalte-Verriegelungsschaltungen werden die Eingangssignale E und C zugeführt. Sie besitzt einen Ausgang L. Wenn im Betrieb die Taktsignale C den dem Binärwert HULL entsprechenden Pegel aufweisen, kann die Verriegelungs-Bchaltung ihren Zustand nicht ändern. Wenn sie jedoch den dem ι ßinärwert EINS entsprechenden Pegel aufweist, wird der interne Zustand der Verriegelungsschaltung auf den Wert des Erregungseingangssignals E gesetzt.

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Unter normalen Betriebsbedingungen weist das Taktsignal C in Fig. 6 den dem Binärwert NULL entsprechenden Pegel auf (zu Beschreibungszwecken der untere der beiden Spannungspegel) während der Zeit auf, in der sich das Erregungssignal E ändern kann. Behält das Signal C den dem Binärwert NULL entsprechenden Pegel bei, so wird dadurch verhindert, daß durch eine Änderung des Erregungssignales E direkt der interne Zustand der Verriegelungsschaltung verändert wird. Das Taktsignal (EINS-Pegel) tritt normalerweise auf, nach dem sich das Erregungssignal entweder auf dem dem Binärwert NULL oder dem Binärwert EINS entsprechenden Pegel stabilisiert hat. Die Verriegelungsschaltung wird auf den neuen Wert des Erregungssignales zu der Zeit gesetzt, zu der das Taktsignal auftritt. Die korrekte Umschaltung der Verriegelungsschaltung ist daher nicht von der Anstiegszeit oder Abfallzeit des Taktsignales, sondern nur davon abhängig, daß das Taktsignal während einer Periode auf den dem Binärwert EINS entsprechenden Pegel aufweist, der gleich oder größer ist als die Zeit, die das Signal zum Weiterlaufen durch die Verriegelungsschaltung und zum Stabilisieren braucht.

Das Signalmuster der Fig. 6 zeigt, daß unkontrollierte Änderungen des Erregungssignals die Verriegelungsschaltung nicht zu einem falschen Umschalten veranlassen. Unkontrollierte Änderungen des Erregungssignales E bei 34 schalten also die Verriegelungsschaltung nicht um, wie es durch die Kurve L des Ausgangssignales gezeigt ist. Außerdem führen unzureichend beformte Taktsignale wie bei 35 ebenfalls nicht zu einer fälschlichen Umschaltung der Verriegelungsschaltung. Diese Eigenschaften der Polaritätshalte-Verriegelungsschaltung werden in der allgemeinen Struktur für das logische System der Fig. 1 verwendet.

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In Fig. 7 ist eine weitere Verriegelungsschaltung gezeigt, die als sequentielle Schaltung in einem stufenempfindlichen logischen System verwendbar ist. Diese Verriegelungsschaltung ist eine getaktete RS-Verriegelungsschaltung, in der der Verriegelungsteil in der geschlossenen durchbrochenen Linie enthalten ist. Diese Verriegelungsschaltung empfängt ihre Eingangssignale von den NAND-Gliedern 37, 38, die entsprechend mit dem Setz- und Rücksetzeingang sowie einem Eingang für das Taktsignal C verbunden sind. Das den Verriegelungszustand anzeigende Ausgangssignal wird bei L geliefert.

Ein weiteres Merkami des allgemeinen logischen Systems dieser Erfindung besteht darin, daß die Möglichkeit zur dynamischen überwachung des Zustandes aller internen Speicherelemente gegeben ist. Dadurch braucht man keine besonderen Prüfpunkte und alle Phasen der manuellen Fehlersuche werden vereinfacht und es ergibt sich eine Standardschnittstelle für Bedienungskonsole und Wartungskonsole. Zu diesem Zweck ist für jede Verriegelungsschaltung eines Satzes des Systems eine Schaltung vorgesehen, mit deren Hilfe die Verriegelungsschaltung als eine Stelle eines Schieberegisters mit von den Systemtakten unabhängigen Schiebesteuerungen und einer von der Systemeingabe/Ausgabe unabhängigen Eingabe/Ausgabemöglichkeit betrieben werden kann. Diese Schaltungskonfiguration wird als Schieberegister-Verriegelungsschaltung bezeichnet. Alle diese Schieberegister-Verriegelungsschaltungen in einem gegebenen Chip, Modul usw. sind zu einem oder mehreren Schieberegistern miteinander verbunden. An den von außen zugänglichen Anschlüssen des Schaltungsaufbaus steht für jedes Schieberegister ein Eingang, ein Ausgang und eine Schiebesteuerung zur Verfügung.

Durch Umwandlung der getakteten Gleichetrom-Verriegelungsschaltungen in Schieberegister-Verriegelungsschaltungen ergeben sich die Vorteile der Schieberegister-Verriegelungsschaltungen. Dazu gehört die generelle Möglichkeit, den System-

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takt zu stoppen und den Zustand aller Verriegelungsschaltungen auszuschieben und/oder neue oder Originalwerte in jede Verriegelungsschaltung einzuschieben. Diese Möglichkeit nennt man Prüfeingabe-/Ausgabe. Bei der Prüfung der Funktionseinheit wird die Gleichstromprüfung sequentieller Schaltungen mit eingebetteten Matrixanordnungen reduziert auf die Prüfung kombinatorischer Schaltungen mit eingebetteten Matrixanordnungen, die wesentlich einfacher und wirksamer ist. Für eine Wechselstromprüfung liefern die wohldefinierten Wechselstromabhängigkeiten, die Eingabe/Ausgabemöglichkeit die Basis für wirksame und wirtschaftliche Wechselstromprüfungen. Die Eingabe/Ausgabe bietet die notwendige Möglichkeit der genauen Diagnose sowohl von Konstruktionsfehlern als auch von Bauelementfehlern für den Systemanlauf, die endgültigen Systemprüfungen und für die Fehlersuche im Feld. Die Schieberegister können außerdem für Systemfunktionen wie Konsolenschnittstelle, Systemrücksetzen und Prüfpunktfestlegung benutzt werden.

Die kombinatorischen Netzwerke 10, 11 in Fig. 1 benötigen bestimmte Eigenschaften. Das kombinatorische Netzwerk 10 muß die Eigenschaft haben, daß für einige Wertkombinationen in den Verriegelungsschaltungssätzen 13, 14, 15 jeder bestimmte Matrixeingang durch einen bestimmten Verriegelungsschaltungssatz so gesteuert wird, daß zwischen den Verriegelungsschaltungssätzen 13, 14 und 15 einerseits und den Matrixeingängen E1 andererseits eine 1:1-Entsprechung besteht. Fig. 8 enthält eine erweiterte Darstellung des kombinatorischen Netzwerkes 10 mit den Eingängen L1, L2 ... LI seiner Verriegelungsschaltungssätze und seinen Matrixeingängen E11, E12 ... E1K. Für jedes Eli, i = 1, 2 ... K, muß gleichzeitig ein eindeutiges Lj, j = 1, 2 ... I existieren, so daß Eli gleich ist Lj oder dem logischen Komplement. Mit dieser Eigenschaft kann die Matrix mit irgendwelchen Daten an jeder Adresse geladen werden, ohne daß ein rückwärtiges Ausrichten notwendig ist.

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Dadurch wird viel Zeit bei der Mustergenerierung gespart. Das kombinatorische Netzwerk 11 in Fig. 1 muß die Eigenschaft haben, daß alle Ausgangsmuster B1 der Matrixanordnung eindeutig an den Verriegelungsschaltungssätzen 16, 17, 18 erkennbar sind.

Alle Eingangssignale für das logische kombinatorische Netzwerk 10 in Fig. 1 brauchen nicht von den Verriegelungsschaltungssätzen auszugehen. Sie können von den von außen zugänglichen Eingängen zum Chip oder Modul usw. ausgehen. Außerdem können die beiden kombinatorischen Netzwerke 10 und 11 Ausgänge sowohl des Chips als auch des Moduls usw. speisen.

Die Schaltungen auf einem Halbleiterchip waren bis jetzt einfach genug, um umfangreiche Wechselstrom- und Gleichstromprüfungen zur Sicherung der richtigen Arbeitsweise von Bauelement und Schaltung durchführen zu können. Eine nachfolgende Prüfung auf der Stufe des Moduls oder der Karte konzentrierte sich dann auf den richtigen Gleichstrombetrieb. Mit einer solchen Prüfung wurde festgestellt, ob die Schaltungen richtig miteinander verbunden waren und während der Fabrikation nicht beein- . trächtigt wurden. Bei der Großintegration, wo ein Chip 3OO bis 500 oder noch mehr Schaltungen und eine eingebettete Matrixanordnung enthält, ist eine detaillierte Wechselstrom- ' prüfung jedoch nicht mehr länger möglich und die Gleichstrom- . prüfung ist extrem schwierig wegen der Komplexität der zu prüfenden Funktionseinheit und einer beträchtlichen Änderung ■ im Verhältnis der Anschlußstifte zu den Schaltungen auf dem \ Chip.

Prüfmuster für logische kombinatorische Netzwerke lassen sich bekanntlich wesentlich einfacher erzeugen als Prüfmuster für komplizierte sequentielle logische Schaltungen. Das Problem der automatischen Erzeugung von Prüfmustern für in kombinatorische Netzwerke eingebettete Matrixanordnungen ist dabei stärker betroffen als die reine kombinatorische Logik, jedoch Jjmner noch wesentlich einfacher als die Erzeugung von Prüf-

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mustern für komplizierte sequentielle logische Schaltungen mit eingebetteten Matrixanordnungen. Die sequentiellen logischen Schaltungen wie die internen Speicherkreise des allgemeinen logischen Systems müssen daher in eine Form gebracht werden, die es gestattet, die Prüfmuster genauso zu erzeugen wie für logische kombinatorische Netzwerke mit einer eingebetteten Matrixanordnung. Das erreicht man durch eine zusätzliche Schaltung für die wahlweise Umwandlung der getakteten Gleichstrom-Verriegelungsschaltungen in Schieberegister-Verriegelungsschaltungen .

In Fig. 9 ist ein logisches System mit zwei Taktsignalen, zwei Sätzen von Register-Verriegelungsschaltungen, zwei kombinatorische Netzwerken und einer eingebetteten Matrixanordnung gezeigt. Die kombinatorischen Netzwerke 41, 42 sind von dem im Zusammenhang mit Fig. 1 beschriebenen Typ. Sie sprechen auf Signale von den Verriegelungsschaltungssätzen und der Matrixanordnung an. Das kombinatorische Netzwerk 41 hat die Eigenschaft, daß von den Matrixeingängen E2 zu den Netzwerkeingängen E1 eine 1:1-Entsprechung aufgestellt werden kann. Außerdem sind alle Ausgangsmuster E4 der Matrixanordnung eindeutig abfühlbar bei E5. Die Verriegelungsschaltungssätze 44, 45 unterscheiden sich von denen in Fig. 1 dadurch, daß sie als Schieberegister-Verriegelungsschaltungen geschaltet sind. Eine solche Schieberegister-Verriegelungsschaltung ist symbolisch in Fig. 10 mit zwei verschiedenen Verrlegelungs- oder Speicherschaltungen 46, 47 dargestellt. Die Verriegelungsschaltung 46 ist dieselbe wie die in den Verriegelungsschaljtungssätzen der Fig. 1 verwendete Verriegelungsschaltung, wie sie auch in einer Form in Fig. 4 gezeigt ist. Jede derartige

erriegelungsschaltung hat einen Erregungseingang E, einen Taktsignaleingang D und einen Ausgang L.

Die Verriegelungsschaltung 47 ist die zusätzliche Schaltung, mit der die Struktur zu einer Schieberegister-Verriegelungsschaltung gemacht wird. Sie enthält den separaten Eingang U,

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einen separaten Ausgang V und die Schiebesteuereingänge A und B. Die Ausführung der Schieberegister-Verriegelungsschaltung durch NAND-Glieder ist in Fig. 11 gezeigt.

Innerhalb der entsprechend beschrifteten unterbrochenen Linie befindet sich die Verriegelungsschaltung 46, die eine direkte logische Anpassung der Verriegelungsschaltung nach Fig. 4 ist. Das zusätzliche Eingangssignal U wird durch ein NAND-Glied geliefert aus den Schaltgliedern 48, 49 und dem NICHT-Glied 50. Diese Schaltung empfängt auch das erste Schiebesteuersignal A. Von diesen Schaltgliedern 48, 49 geht die Verbindung zur Verriegelungsschaltung 46. Mit den Ausgängen der Verriegelungsschaltung 46 ist eine zweite Verrlegelungsschaltung, die die Verriegelungsschaltung 51 einschließt, verbunden. Die NAND-Glieder 52, 53 empfangen die Ausgangssignale von der Verriegelungsschaltung 46 sowie das zweite Schiebesteuersignal B.

Die Schaltung 51 wirkt als Kurzzeitspeicher während des Einschiebens und Ausschiebens der Anordnung. Mit diesen Schieberegister-Verriegelungsschaltungen wird jedes gewünschte Muster aus Einsen und Nullen in die Polaritätshalte-Verriegelungsschaltungen 46 geschoben. Diese Muster dienen als Eingangssignale für die kombinatorischen Netzwerke, die wiederum Eingangssignale für die Matrixanordnung bilden. Die Ausgangssignale der Schaltung 46 werden dann in die Verriegelungsschaltung 51 getaktet und unter Steuerung des Schiebesignales B zur Untersuchung und Messung ausgeschoben.

In Fig. 9 enthält jeder Verriegelungsschaltungssatz 44, 45 mehrere Schaltungen der in Fig. 11 gezeigten Art. Die Schaltungen sind sequentiell miteinander so verbunden, daß der _; ü-Eingang nach Fig. 11 die Eingangsleitung 54 in Fig. 9 ist. Der A-Schiebetakt oder das Schiebesteuersignal wird an die j erste (z.B. 46) aller Verriegelungsschaltungen der Sätze angelegt. In ähnlicher Weise wird der B-Schiebetakt oder das

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Schiebesteuersignal an die zweite Schaltung einer jeden Verriegelungsschaltung der Sätze solcher Schaltungen angelegt. Das V-Ausgangssignal der Schaltung nach Fig. 11 wird dann als Eingangssignal der nächsten Verriegelungsschaltung des Satzes zugeführt usw. bis zur letzten derartigen Verriegelungsschaltung eines ganzen Registers. Dieses Ausgangssignal der letzten Verriegelungsschaltung erscheint auf der Ausgangsleitung 55 in der in Fig. 9 gezeigten Anordnung. Die Schieberegister-Verriegelungsschaltungen sind daher über einen Eingang, einen Ausgang und zwei Anschlüsse für Schiebetakte zu einem Schieberegister verbunden.

Um zu zeigen, wie die kombinatorischen Netzwerke 41 und 42 und die Matrixanordnung 43 der Fig. 9 geprüft werden können, wird berücksichtigt, daß ein bestimmtes Prüfmuster aus binären Einsen und Nullen in den Verriegelungsschaltungssatζ 44 und durch ihn hindurch geschoben wird unter der Steuerung der Schiebetakte A und B. Der Schiebesteuerleitung 46 wird kein Eingangssignal zugeführt, so daß in die Matrixanordnung nicht versehentlich während der Schiebeoperation eingeschrieben wird. Nach einer angemessenen Zeit für den Durchlauf der Signale bis zum Eingang E2 der Matrixanordnung oder bis zur Leitung E5 wird das Taktsignal C2 lange genug eingeschaltet, um den Satz von Erregungssignalen E5 zu speichern, der durch die Impulse G2 in den Verriegelungsschaltungssatz 45 geleitet wird. Das Muster im Verriegelungsschaltungssatz 45 wird über die Leitung 55 ausgeschoben und mit dem als Antwort erwarteten Muster verglichen. Zur Prüfung der Schieberegisterkonfiguration wird eine kurze Folge aus binären Einsen und Nullen durchgeschoben. Man kann auch beide Schiebetakte A und B gleichzeitig anlegen. Die Ausgangsantwort des Schieberegisters auf der Leitung 55 wird beobachtet, während die Schieberegisterausgangssignale auf der Leitung 54 zwischen binär eins und null Vor und zurückgeschoben wird. Dieses Prüfverfahren läßt sich ungeachtet der Packungsstufe wie Chip, Modul, Karte, Schaltplatte und System anwenden.

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In Fig. 12 sind drei Verriegelungsschaltungen 57, 58, 59 der symbolisch in Fig. 10 gezeigten Art auf dem Chip 64 dargestellt. Jede dieser Verriegelungsschaltungen ist mit den Schiebesteuersignalen A und B auf den Leitungen 60 bzw. 61 gekoppelt. Das Eingangsmuster wird an die erste der drei Verriegelungsschaltungen 57 über die Verbindung 62 geleitet und die Verriegelungsschaltungen sequentiell wie oben in Verbindung mit den Fign. 9 und 11 beschrieben miteinander gekoppelt, so daß man das Ausgangssignal auf der Leitung 63 erhält. In Fig. 13 sind vier Chips 65, 66, 67, 68 des in Fig. 12 gezeigten Typs miteinander gekoppelt. Die Schiebesteuersignale A und B kommen über die Verbindungen 69 und 70 zu jedem der Chips 65 bis 68. Das Eingangsmuster wird über die Leitung 71 an das Chip 65 der hintereinander geschalteten Chips 65 bis 68 angelegt und das Ausgangsmuster vom Chip 68 über die Leitung 72 abgenommen.

Obwohl die erfindungsgemäße Anordnung der Funktionseinheit ohne weiteres die Gleichstromprüfung der logischen Schaltung und der eingebetteten Matrixanordnungen ermöglicht, hat sie auch den Vorteil, das System von den Schalt- oder Wechselstromeigenschaften einzelner logischer Schaltungen und Matrixanordnungen im System unabhängig zu machen. Eine Kombination aus logischen Schaltungen und Matrixanordnungen läßt sich auf zweierlei Art einer Wechselstromprüfung unterziehen. Zuerst werden die in dem in Fig. 9 dargestellten Verriegelungsschaltungssatz 44 benötigten Werte wenn möglich durch die logischen Schaltungen, die die Signale S und G1 liefern, zurückverfolgt und wenn dann der Systemtakt C1 den hohen !Pegel annimmt, schalten einige Verriegelungsschaltungen des Satzes 44 um. Diese Änderungen laufen durch die kombinatorischen Netzwerke 41 und 42 weiter und führen zum Einschreiben fader Lesen der Matrixanordnung und lösen schließlich einige Minderungen wie E5 aus. Wenn die Verzögerung für den ungünstigsten Fall bekannt ist, kann der Takt C2 auf einen

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hohen Pegel gebracht und dann auf einen niedrigen Pegel zurückgeführt werden. Das Muster im Verriegelungsschaltungssatz 45 wird über die Leitung 55 ausgeschoben und mit dem als Antwort erwarteten Muster verglichen.

Das zweite Verfahren zur Wechselstromprüfung besteht in der Verwendung des Schieberegisters als Quelle für die Wechselstromprüfung. Das Prüfmuster wird mit den A- und B-Schiebesteuersignalen eingeschoben. Der letzte Schiebetakt, mit dem eine Änderung bei E1 ausgelöst wird, leitet jedoch die Weiterleitung der Signale durch die kombinatorischen Neztwerke 41, 42 und die Matrixanordnung 43 ein. Wenn der Verzögerungsnennwert für den ungünstigsten Fall bekannt ist, kann der Takt C2 auf einen hohen Pegel gebracht und dann auf einen niedrigen zurückgeführt werden. Das Muster im Verriegelungssatz 45 wird dann über die Leitung 55 ausgeschoben und mit dem als Antwort erwarteten Muster verglichen.

Die einzige Forderung für die Wechselstromprüfung dieser Anordnung besteht darin, daß die Verzögerungen im ungünstigsten Falle durch die Netzwerke 41, 42 und 43 kleiner sein müssen als bekannte Werte und die einzelnen Anstiegs-, Abfallzeiten joder Mindestverzögerungen nicht mehr beeinflußt oder geprüft

!zu werden brauchen. Nur die größte Verzögerung muß beeinflußt

und gemessen werden. Nur die Gesamtverzögerung der Pfade vom Eingang zum Ausgang der Netzwerke 41, 42 und 43 müssen gemessen werden.

Solche Verzögerungen lassen sich z.B. prüfen durch automatische Auswertung aller Verzögerungspfade und Erzeugung von Prüfungen EUr diese Pfade. Für eine vollständige Prüfung muß daher ein 3ehr wirksamer Algorithmus entwickelt werden. j

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Eine andere Lösungsmöglichkeit besteht darin, daß man einige Grundprüfmuster durch das System so laufen läßt, daß sie die Verzögerung für den ungünstigsten Pfad prüfen. Das Anfangsbitmuster setzt man am besten in das Schieberegister ein und untersucht dann das Endbitmuster nach einer Anzahl kompletter Zyklen.

Beide Lösungen gestatten die Grenzwertprüfung. Da die Verzögerungszeit durch die Zeit zwischen Taktsignalen gemessen wird, läuft der Takt während der Prüfung schneller als normal, um eine Sicherheitsgrenze für den echten Systembetrieb zu haben.

Der wichtigste Vorteil der Konfiguration aus Schieberegister-Verriegelungsschaltungen ist die Möglichkeit zur dynamischen Messung logischer Netzwerke, die direkt nicht zugänglich sind. Der Wartungstechniker kann den Zustand einer jeden Verriegelungsschaltung im System nach dem erfindungsgemäßen Verfahren auf der Basis eines Zyklus überwachen, inder er alle in den Verriegelungsschaltungen stehenden Daten in ein Bildanzeigegerät schiebt. Der Zustand des Systems wird nicht gestört, wenn die Daten in derselben Reihenfolge in die Verriegelungsschaltungen zurückgeschoben werden, wie sie ausgeschoben wurden. Der Zustand aller Verriegelungsschaltungen wird nach jedem Taktsignal untersucht.

Durch die Möglichkeit, den Zustand aller Verriegelungsschaltungen um die Matrixanordnung herum zu untersuchen, sind besondere Prüfpunkte nicht mehr erforderlich, so daß bei der Entwicklung der logischen Struktur diese so dicht wie möglich gepackt werden kann, ohne daß man zusätzliche Eingangs-/Ausgangsleitungen für den Wartungstechniker vorsehen muß. Mit der Möglichkeit, jede Verriegelungsschaltung in einem System um eine Matrixanordnung herum nach jedem Taktsignal zu untersuchen, kann jeder auftretende Fehler auf ein bestimmtes logisches

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kombinatorisches Netzwerk und/oder eine Matrixanordnung eingeengt werden, deren Eingänge und Ausgänge beeinflußt werden können.

Mit höchstens vier zusätzlichen Eingängen/Ausgängen, die zur Durchführung dieses allgemeinen logischen Systems erforderlich sind, läßt sich eine Standardschnittstelle mit einer größeren Beweglichkeit an den Bedienungs- und Wartungskonsolen sowie für den Konstrukteur schaffen. Die Konsolen können ausgetauscht werden ohne in irgend einer Weise das logische System zu verändern. Diese Steuermöglichkeiten ermöglichen auch die Durchführung von Fehlersuchprüfungen unter Steuerung eines anderen Prozessors oder Prüfgerätes oder gestatten auch Funktionen wie Rückstellung, Initialisierung und Fehleraufzeichnung mit Hilfe der Schieberegister.

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Claims (7)

1. PATENTANSPRÜCHE

   Stufenempfindliches, als monolithisch hochintegrierte Schaltung ausgeführtes System aus logischen Schaltungen mit darin eingebetteter Matrixanordnung, gekennzeichnet durch

   a) Mittel zum Erzeugen eines Satzes (S, Fig. 1) von Eingangssignalen für das System,

   b) Taktgeberschaltungen zum Erzeugen einer Reihe von Taktimpulszügen (C1, C2, C3, C4; Fig. 2) mit vorgegebener Dauer zwischen dem Auftreten der Taktimpulse in aufeinanderfolgenden Impulszügen,

   c) erste Sätze (13, 14, 15; Fig. 1) von Verriegelungsschaltungen, die zumindest bestimmte aus dem Satz der System-Eingangssignale und ausgewählte Taktimpulazüge empfangen,

   d) zweite Sätze (16, 17, 18) von Verriegelungsschaltungen, die die Systern-Ausgabevorrichtung umfassen und zumindest bestimmte andere ausgewählte Taktimpulszüge (C3, C4) empfangen und

   e) kombinatorische logische Schaltungen (10, 11) die _s zumindest eine Matrixanordnung (12) einschließen und die ersten Sätze der Verriegelungsschaltungen mit den zweiten verbinden.
2. 2. System nach Anspruch 1, dadurch gekennzeichnet, daß die kombinatorischen logischen Schaltungen aus mehreren Stufen aufgebaut sind und einschließlich der Matrixanordnung eine Gesamt-Verzögerungszeit besitzen, die kleiner ist als der vorgegebene zeitliche Abstand ι zwischen dem Auftreten von Taktimpulsen aufeinander- j folgender Taktimpulszüge.
3. 3. System nach den Ansprüchen 1 und 2, dadurch gekennzeichnet, daß jede Verriegelungsschaltung (Fig. 4)

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   zumindest eine bistabile zustandsgesteuerte Verriegelungsschaltung (27) enthält und einen Erregungs-Eingang (E), einen Takt-Eingang (C) und einen Ausgang (L) aufweist

   und daß eine Reihe von unabhängigen Taktgebern vorgesehen 1st für die Lieferung mehrerer, nicht überlappender Taktimpulszüge, deren Taktimpulse eine ausreichende Dauer aufweisen, damit die bistabile zustandsgesteuerte Verriegelungsschaltung, die einem bestimmten Impulszug zugeordnet ist, ihren Zustand ändern kann, wenn das durch das Erregungs-Eingangssignal verlangt wird.
4. 4. System nach den Ansprüchen 1 bis 3, dadurch gekennzeichnet, daß jede Verriegelungsschaltung zumindest eine Polaritätshalte-Verriegelungsschaltung (Fig. 4) enthält.
5. 5. System nach den Ansprüchen 1 bis 3, dadurch gekennzeichnet, daß jede Verriegelungsschaltung zumindest eine RS-Verriegelungsschaltung (36; Fig. 7) enthält.
6. 6. System nach den Ansprüchen 1 bis 3, dadurch gekennzeichnet, daß jede Verriegelungsschaltung (Fig. 10) erste (47) und zweite Speicherglieder (46) enthält und der Ausgang (V) des ersten mit einem Eingang (E) des zweiten verbunden ist,

   daß Mittel (54, 55) vorgesehen sind, um dem ersten Speicherglied ein Eingangssignal unabhängig von dem ersten Satz der System-Eingangssignale zuzuführen, und ein Ausgangssignal (L) vom zweiten Speicherglied abzunehmen, und daß eine Verschiebe-Taktleitung (A) an das zweite und eine Verschiebe-Taktleitung (B) an das erste Speicherglied einer Verriegelungsschaltung angeschlossen sind, durch die jede Verriegelungsschaltung zu einer Schieberegister-Verriegelungsschaltung

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7. 7. System nach den Ansprüchen 1 bis 6, dadurch gekennzeichnet, daß alle Schieberegister-Verriegelungsschaltungen zumindest zu einem Schieberegister verbindbar sind,

   daß das erste Speicherglied (47) der ersten Verriegelungsstufe (44; Fig. 9) das Eingangssignal empfängt und das zweite Speicherglied der letzten Verriegelungsstufe (45) das Ausgangssignal abgibt, und das zweite Speicherglied jeder Verriegelungsstufe mit dem ersten der nachfolgenden verbunden ist.

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