DE69120483T2

DE69120483T2 - Halbleiter-Speicher mit unterdrücktem Testmodus-Eingang während des Strom-Einschaltens

Info

Publication number: DE69120483T2
Application number: DE69120483T
Authority: DE
Inventors: Thomas Allyn Coker; David Charles Mcclure
Original assignee: SGS Thomson Microelectronics Inc
Current assignee: STMicroelectronics lnc USA
Priority date: 1990-08-17
Filing date: 1991-08-12
Publication date: 1996-11-14
Anticipated expiration: 2011-08-13
Also published as: EP0475588B1; KR920005170A; KR100205449B1; JPH05274898A; US5706232A; US5408435A; DE69120483D1; JP3012710B2; EP0475588A1

Description

Diese Erfindung liegt auf dem technischen Bereich der Haibleiterspeicher und ist insbesondere auf den Eintritt bzw. Zutritt in bestimmte Testmodes für derartige Speicher gerichtet.
Diese Anmeldung ist auf die europäische Patentanmeldung EP-A-472 266 gerichtet. Diese Anmeldung ist darüber hinaus auf die europaischen Patentanmeldungen EP-A-0 471 541, EP-A- 0 471 542, EP-A-0 475 589, EP-A-0 475 590, EP-A-0 471 540, EP-A-0 471 543, EP-A-0 471 544 gerichtet, die allesamt gleichzeitig mit dieser Anmeldung eingereicht worden sind.
In üblichen Speichern mit hoher Dichte, wie etwa Speichern mit wahlfreiem Zugriff, die 2²&sup0; Bit (1 Megabit) oder mehr aufweisen, machen die Zeit und die Anlagen, die für Funktionstests und die Zeitabstimmung sämtlicher Bits in dem Speicher erforderlich ist, einen wesentlichen Teil der Herstellungskosten aus. Folglich steigen auch die Herstellungskosten, wenn die Zeit für ein solches Testen ansteigt. Ähnlich werden die Herstellungskosten für die Speicher verringert, wenn die für das Testen der Speicher erforderliche Zeit verringert werden kann. Da die Herstellung von Speichereinrichtungen im allgemeinen in hohem Maße bzw. großem Ausmaß vorgenommen wird, können die Einsparungen von nur ein paar Sekunden pro Einrichtung eine wesentliche Kostenreduzierung und Kapitaleinsparung ergeben, wenn die große Masse an hergestellten Speichereinrichtungen in Betracht gezogen wird.
Speicher mit wahlfreiem Zugriff (RAMs) werden ganz besonders damit in Verbindung gebracht, wesentliche Testkosten bzw. Prüfungskosten zu haben, nicht nur wegen der Notwendigkeit, sowohl Daten aus jedem der Bits zu lesen und in jedes der Bits des Speichers zu schreiben, sondern auch weil RAMs häufig Fehlern aufgrund der Musterempfindlichkeit ausgesetzt sind. Die Musterempfindlichkeitsfehler bzw. -anfälligkeitsfehler treten wegen der Fähigkeit eines Bits auf, das sein gespeicherter Datenzustand von den eingespeicherten Datenzuständen und den Operationen von Bits, die physikalisch zu einem bestimmten im Test befindlichen Bit benachbarten Bit abhängen können. Dies bewirkt, daß die Testzeit für RAMs nicht nur linear von der Dichte (d.h. der Anzahl von Bits, die für das Speichern verfügbar sind), sondern für einige Muster- bzw. Leiterstrukturanfälligkeitstests von dem Quadrat (oder 3/2 Exponenten) der Anzahl von Bits abhängen. Offensichtlich steigt die Zeit, die für die Prüfung jedes Bits auf jeder Einrichtung, die in der Herstellung ist, mit einer großen Rate an, wenn die Dichte der RAM-Einrichtungen ansteigt (im allgemeinen um einen Faktor Vier von Generation zu Generation).
Es sollte beachtet werden, daß viele andere integrierte Schaltungseinrichtungen neben Speicherchips selbst Speicher auf dem Chip verwenden. Beispiele derartiger Schaltungen enthalten viele moderne Mikroprozessoren und Mikrocomputer, wie auch zweckbestimmte Einrichtungen, wie etwa Gatteranordnungen bzw. Gateanordnungen, in denen Speicher eingebettet sind. Ähnliche Kostendrücke werden auch bei der Herstellung dieser Güter auferlegt, wobei die für das Testen der Speicherabschnitte erforderliche Zeit und Anlagen enthalten sind.
Eine Lösung, die in der Vergangenheit verwendet worden ist, um die Zeit und die Anlagen, die für das Prüfen von Halbleiterspeichern, wie etwa RAMs, zu verringern, ist die Verwendung von speziellen "Test"- bzw. "Prüfungs"-Modes, wobei der Speicher in einen speziellen Betrieb eintritt, der sich von seinem normalen Betrieb unterscheidet. Bei derartigen Testmodes kann der Betrieb des Speichers sich sehr von dem normalen Betrieb unterscheiden, da der Betrieb des internen Testens vorgenommen werden kann, ohne den Beschränkungen des normalen Betriebs unterworfen zu sein.
Ein Beispiel eines speziellen Testmodes ist ein interner "Parallel"- oder Mehrbit-Testmode. Übliche parallele Testmodes ermöglichen den Zugriff auf mehr als einen Speicherplatz in einem einzigen Zyklus, wobei allgemeine Daten gleichzeitig auf mehrere Plätze geschrieben und davon gelesen werden. Für Speicher mit mehreren Eingangs-/Ausgangsanschlüssen würde auf mehrere Bits in einer solchen Weise für jeden der Eingangs-/Ausgangsanschlüsse zugegriffen werden, um den parallelen Testbetrieb zu erzielen. Dieser parallele Testmode ist natürlich bei dem normalen Betrieb nicht verfügbar, da der Benutzer dazu in der Lage sein muß, unabhängig auf jedes Bit zuzugreifen, um die vollständige Kapazität des Speichers zu benutzen. Ein derartiges paralleles Prüfen bzw. Testen wird bevorzugt in einer solchen Weise vorgenommen, daß die mehreren Bits, auf die in einem Zyklus zugegriffen wird, physikalisch voneinander getrennt sind, so daß nur eine geringe Wahrscheinlichkeit für eine Wechselwirkung der Muster- bzw; Leiteranfälligkeit unter Bits auftritt, auf die gleichzeitig zugegriffen wird. Eine Beschreibung eines derartigen parallelen Testens kann in Mcadams et al., "A 1- Mbit CMOS Dynamic RAM With Design-For-Test-Functions", IEEE Journal of Solid-State Circuits, Band SC-21, Nr. 5 (Oktober 1986), Seiten 635-642, gefunden werden.
Andere spezielle Testmodes können für bestimmte Speicher verfügbar sein. Beispiele für Tests, die in derartigen Modes durchgeführt werden können, enthalten das Testen der Datenrückhaltezeit der Speicherzellen, Tests von bestimmten Schaltungen innerhalb des Speichers, wie etwa Decoder oder Leseverstärker, und die Abfrage von bestimmten Abschnitten der Schaltung, um Merkmale der Einrichtung zu bestimmen, wie etwa, ob der Speicher redundante Reihen oder Spalten freigegeben hat oder nicht. Der oben Bezug genommene Artikel von Mcadams et al. beschreibt diese und andere Beispiele von speziellen Testfunktionen.
Natürlich funktioniert die Speichereinrichtung nicht als ein vollkommener Speicher mit wahlfreiem Zugriff, wenn die Speichereinrichtung in einem derartigen speziellen Testmode ist. Deshalb können Daten nicht gespeichert und wiedergewonnen werden, wie dies für einen derartigen Speicher erwartet werden würde, wenn der Speicher fehlerhafterweise in einem der Testmodes ist, z.B. wenn er in ein System eingebaut wird. Zum Beispiel schreibt ein Speicher, wenn er in dem parallelen Testmode ist, den gleichen Datenzustand in mehrere Speicherplätze Folglich wird der Speicher, wenn er in dem parallelen Testmode eine Adresse bekommt, einen Datenzustand ausgeben, der nicht allein von dem gespeicherten Datenzustand abhängt, sondern auch von den Ergebnissen des parallelen Vergleichs abhängen kann. Ferner verringert der parallele Testmode notwendigerweise die Anzahl unabhängiger Speicherplätze, in die Daten geschrieben und daraus wiedergewonnen werden können, da auf vier oder mehr Speicherplätze gleichzeitig zugegriffen wird. Es ist deshalb wichtig, daß die Freigabe des speziellen Testmodes in einer derartigen Weise vorgenommen bzw. vervollständigt werden kann, daß die Möglichkeit gering ist, daß unbeabsichtigterweise in einen speziellen Testmode gelangt werden kann.
Frühere Techniken zum Eintritt in einen speziellen Testmode enthalten die Verwendung eines speziellen Anschlusses, um den gewünschten Betrieb anzuzeigen. Eine einfache frühere Technik zum Beginn des Testmodes ist das Anlegen eines logischen Pegels, hoch oder niedrig, an einen zweckbestimmten Anschluß, um entweder den normalen Betriebsmode oder einen speziellen Testmode, wie etwa einen parallelen Test, auszuwählen, wie es in dem US-Patent Nr. 4,654,849 beschrieben ist. Ein anderer Versuch für den Eintritt in einen Testmode, der einen solchen zweckgerichteten Anschluß verwendet, ist in Shimada et al., "A 46-ns 1-Mbit CMOS SRAM", IEEE Journal of Solid-State Circuits, Band 23, Nr. 1 (Februar 1988), Seiten 53-58, offenbart, wo ein Testmode durch das Anlegen einer hohen Spannung freigegeben wird, um einweckgerichteter bzw. zweckbestimmter Steuerpfad zu sein, während eine Schreiboperation durchgeführt wird. Diese Techniken sind relativ einfach, jedoch erfordern sie natürlich neben dem für den normalen Speicherbetrieb erforderlichen einen zusätzlichen Anschluß. Da ein derartiger zusätzlicher Anschluß verfügbar sein kann, wenn der Speicher in der Waferform bzw. Scheibenform geprüft wird, tritt auch nach dem Unterbringen in einer festen Baugruppe eine bemerkenswerte Testzeit auf, während die speziellen Testmodes auch zweckmäßig sind. Um diese Technik eines zugeordneten bzw. zweckgerichteten Testfreigabeanschlusses für Baugruppentests zu verwenden, ist es deshalb notwendig, daß die Baugruppe für diese Funktion einen Pin bzw. ein Anschlußbeinchen oder andere externe Anschlüsse hat. Wegen der Wünsche der Systemingenieure bzw. -konstrukteure, daß die Schaltungsbaugruppe so klein wie möglich mit so wenig Anschlüssen wie möglich sein soll, ist deshalb ein zweckbestimmter Anschluß für den Eintritt in einen Testmode unerwünscht. Ferner muß der Benutzer des Speichers sehr sorgfältig sein, um sicherzustellen, daß diesem zweckbestimmten Anschluß die zutreffende Spannung zur Verfügung gestellt wird, wenn ein zweckbestimmter Anschluß zum Eintritt in den Testmode in der Baugruppenform zur Verfügung gestellt wird, so daß in den Testmode nicht unbeabsichtigterweise während der Verwendung des Systems eingetreten wird.
Eine andere Technik zur Freigabe eines speziellen Testmodes liegt in der Verwendung eines Überspannungssignals an einem oder mehreren Anschlüssen, die während des normalen Betriebs anderen Zwecken dienen, wobei eine solche Überspannung anzeigt, daß der Testmode freizugeben ist, wie es auch in dem US-Patent Nr. 4,654,849 und in dem US-Patent Nr. 4,860,259 beschrieben wird (wobei eine Überspannung an einem Adreßanschluß verwendet wird). Das US-Patent Nr. 4,860,259 beschreibt auch ein Verfahren, daß einen speziellen Testmode in einem dynamischen RAM freigibt, der auf einen Überspannungszustand an dem Taktanschluß der Spaltenadresse, gefolgt davon, daß die Spannung an diesem Anschluß auf einen niedrigen logischen Pegel abfällt, anspricht. Der hier oben zitierte Artikel von McAdams et al. beschreibt ein Verfahren zum Eintritt in einen Testmode, das ein Multiplexen einer Testzahl an Adreßeingängen umfaßt, während an einem Zeitgeberanschluß ein Überspannungszustand vorkommt, wobei die Zahl an den Adreßeingängen einen der verschiedenen speziellen Testmodes auswählt. Eine derartige Überspannungsfreigabe von speziellen Testmodes gibt aufgrund ihrer zusätzlichen Komplexität die zusätzliche Sicherheit, daß nicht unbeabsichtigterweise in spezielle Testmodes im Verhältnis zu der Verwendung eines zweckgerichteten Steueranschlusses zur Freigabe der Testmodes eingetreten wird.
Jedoch ist die Verwendung eines Überspannungssignals an einem Anschluß, der auch während des normalen Betriebs eine Funktion ausübt, immer noch der unbeabsichtigten Freigabe des speziellen Modes ausgesetzt. Dies kann während des Einsetzens ("hot socket" insertion) des Speichers in einen unter Spannung stehenden Sockels geschehen, wenn die Speichereinrichtung an einem Platz eingebaut wird, der bereits unter Strom bzw. unter Spannung gesetzt ist. Abhängig von der Art, in der die Einrichtung physikalisch mit den Spannungen in Berührung gebracht wird, ist es leicht möglich, daß der Anschluß, an dem ein Überspannungs-Freigabetestmode auf eine bestimmte Spannung vorgespannt wird, bevor die Netzanschlüsse ebenfalls auf eine Vorspannung gesetzt werden. Die Überspannungs-Erfassungsschaltung, die üblicherweise für derartige Anschlüsse verwendet wird, vergleicht die Spannung an dem Anschluß mit einem Netzanschluß oder einer anderen Bezugsspannung. Bei einem Einbau in einen unter Spannung gesetzten Sockel braucht die Spannung an dem Anschluß nicht höher zu sein als die tatsächliche Netzspannung, kann jedoch immer noch den speziellen Mode freigeben, falls der Anschluß diese Spannung erhält, bevor er die Netzspannung erhält, der gegenüber der Anschluß verglichen wird. Folglich kann auch, wo die speziellen Testmodes durch ein Überspannungssignal an einem Anschluß freigegeben werden, ein Sockelspannungseinbauzustand immer noch unbeabsichtigt den speziellen Mode freigeben.
Es sollte auch bemerkt werden, daß ähnliche Arten von unbeabsichtigtem Freigeben von speziellen Testmodes während des Einschaltens der Einrichtung auftreten können, wenn die Einschwingvorgänge in dem System derart sind, daß eine Spannung an dem Anschluß vorhanden ist, an dem eine Überspannung den Testmode auswählt, vor der Zeit, zu der die Netzspannung die Einrichtung erreicht. Ferner können viele frühere Einrichtungen aufgrund der zufälligen Natur, in der die internen Knoten der Einrichtung eingeschaltet werden können, in den speziellen Testmode auch ohne das Anlegen derartiger Signale eingeschaltet werden bzw. hochgefahren werden.
Der unbeabsichtigte Eintritt in den Testmode ist besonders gefährlich, wenn eine ähnliche Art von Operation erforderlich ist, um den Testmode zu sperren. Zum Beispiel erfordert der in dem Artikel von Mcadams et al. beschriebene Speicher einen Überspannungszustand zusammen mit einem bestimmten Code, um von dem Testmode in den normalen Betrieb zurückzukehren. In dem Systemzusammenhang jedoch kann es keine Möglichkeit geben, in der eine Überspannung an die Einrichtung angelegt werden kann (eine andere als der Sockeleinbauspannungs- oder Einschalt- bzw. Hochfahrzustand, der die Einrichtung unbeabsichtigt in den Testmode setzt). Dementsprechend kann in einem solchen System, falls die Speichereinrichtung in dem Testmode ist, keine andere Möglichkeit gegeben sein, bis auf daß der Speicher ausgeschaltet wird, um den normalen Betrieb des Speichers zurückzuerhalten.
Es ist deshalb eine Aufgabe dieser Erfindung, eine verbesserte Schaltung und ein verbessertes Verfahren zur Verfügung zu stellen, um die Freigabe eines speziellen Modes in einer integrierten Schaltungseinrichtung während des Einschaltens bzw. Hochfahrens der Einrichtung zu unterbinden.
Es ist ferner eine Aufgabe dieser Erfindung, eine derartige verbesserte Schaltung und ein Verfahren zur Verfügung zu stellen, die an bestimmten Anschlüssen empfangene Signale außer acht lassen, bis das Einschalten bzw. Hochfahren erzielt worden ist.
Es ist eine weitere Aufgabe dieser Erfindung, eine derartige verbesserte Schaltung und ein Verfahren zur Verfügung zu stellen, die das Hochfahren bzw. Einschalten oder Netzeinschalten der Einrichtung in einem speziellen Betriebs- oder Testmode ausschließen.
Andere Aufgaben und Vorteile der Erfindung werden den Fachleuten im Stand der Technik, die sich auf diese Beschreibung beziehen, vor Augen geführt.
Die Erfindung ist in den Ansprüchen 1 und 11 hervorgehoben.
Die Erfindung kann in eine Speichereinrichtung einbezogen werden, die spezielle Test- oder Betriebsmodes aufweist, die durch einen Code an bestimmten Anschlüssen auswählbar sind, und indem eine Rücksetzschaltung für den Netzeinschaltbetrieb zur Verfügung gestellt wird. Die Schaltung zum Freigeben eines speziellen Testmodes ist in einer derartigen Weise aufgebaut, daß sie beim Netzeinschalten in einem bekannten Zustand ist, wobei die Rücksetzschaltung für den Netzeinschaltbetrieb Änderungen von diesem bekannten Zustand unterbindet, der durch Signale verursacht werden kann, die absichtlich an Anschlüssen der Einrichtung während der Netzeinschaltfolge angelegt werden oder unbeabsichtigt daran erscheinen.
Einige Ausführungsformen der Erfindung werden nun beispielhaft und unter Bezugnahme auf die beigefügten Darstellungen beschrieben, in denen:
Fig. 1 ein elektrisches Diagramm einer Speichereinrichtung in Blockform ist, die die bevorzugte Ausführungsform der Erfindung einbezieht.
Fig. 2 ein elektrisches Diagramm einer Freigabeschaltung für einen Testmode in Blockform für den Speicher nach Fig. 1 ist.
Fig. 2a und 2b elektrische Diagramme einer alternativen Ausführungsform einer Freigabeschaltung für einen Testmode in Blockform nach Fig. 1 sind.
Fig. 3 ein elektrisches Diagramm der Erfassungsschaltung für eine Überspannung in schematischer Form in der Freigabeschaltung für einen Testmode nach Fig. 2 ist.
Fig. 4 ein elektrisches Diagramm einer ersten Ausführungsform einer Netzeinschalt-Rücksetzschaltung in schematischer Form ist, die in sich eine Rücksetzschaltung enthält, wie sie in der Freigabeschaltung für einen Testmode nach Fig. 2 verwendet wird.
Fig. 4a und 4b elektrische Diagramme alternativer Ausführungsformen von Rücksetzschaltungen in schematischer Form für die Netzeinschalt-Rücksetzschaltung nach Fig. 4 sind.
Fig. 5 ein elektrisches Diagramm der Auswertungslogik in schematischer Form in der Freigabeschaltung für einen Testmode nach Fig. 2 ist.
Fig. 5a, 5b und 5c elektrische Diagramme von alternativen Ausführungsformen der Auswertungslogik in schematischer Form in der Freigabeschaltung für einen Testmode nach Fig. 2 sind.
Fig. 6 ein elektrisches Diagramm des D-Flip-Flops in schematischer Form ist, das in der Freigabeschaltung für einen Testmode nach Fig. 2 verwendet wird.
Fig. 7, 8 und 9 Zeitabstimmungsdiagramme sind, die den Betrieb der Freigabeschaltung für einen Testmode nach Fig. 2 in dem Speicher nach Fig. 1 darstellen.
Bezugnehmend auf Fig. 1 wird ein Blockdiagramm einer integrierten Speicherschaltung 1 erörtert, die die bevorzugte Ausführungsform nach der hierin beschriebenen Erfindung einbezieht. Der Speicher 1 ist ein integrierter Schaltungsspeicher, z.B. ein statischer Speicher mit wahlfreiem Zugriff (SRAM), der 2²&sup0; oder 1.048.576 Speicherplätze oder Bits aufweist. Der Speicher 1 ist in diesem Beispiel ein Breitwortspeicher, der in 2¹&sup7; oder 128 k adressierbaren Plätzen von jeweils 8 Bits organisiert ist. Entsprechend werden z.B. bei einer Leseoperation unter dem Zugriff auf einen der Speicherplätze 8 Datenbits an 8 Eingangs-/Ausgangsanschlüssen DQ0 bis DQ7 erscheinen. In diesem Beispiel enthält der Speicher 1 eine Anordnung 10, die 1.024 Reihen und 1.024 Spalten hat, wobei bei jeder normalen Speicheroperation auf 8 Spalten zugegriffen wird.
Bei diesem Beispiel eines Speichers 1 ist die Speicheranordnung 10 in 8 Subanordnungen 12&sub0; bis 12&sub7; unterteilt, von denen jede 1.024 Reihen und 128 Spalten hat. In dieser Ausführungsform wird zu Zwecken der Verringerung des Energieverbrauchs während des aktiven Betriebs nur eine der Subanordnungen 12 während jedes aktiven Zyklusses erregt, wobei die Auswahl der Subanordnung 12, die zu erregen ist, durch die die gewünschte Speicheradresse bestimmt (d.h. 3 Bits der Spaltenadresse). Entsprechend werden, wie ferner hierin unten beschrieben wird, während eines normalen Speicherbetriebs, wie etwa einem Lesen, sämtliche 8 Bits des Speicherplatzes, auf den zugegriffen worden ist, in der gleichen Subanordnung 12 festgelegt.
Der Speicher 1 enthält 17 Adreßanschlüsse A0 bis A16, um die 17 Adreßbits zu empfangen, die erforderlich sind, um eine einzige Speicheradresse festzulegen. In der üblichen Weise werden die 17 Adreßanschlüsse durch Adreßpuffer 11 gepuffert bzw. zwischengespeichert. Nach einem solchen Zwischenspeichern bzw. Puffern werden Signale durch einen Reihendecoder 14 empfangen, die zehn der Adreßanschlüsse (A7 bis A16) entsprechen, um die eine der 1.024 Reihen in der Anordnung 10 auszuwählen, die durch den Reihendecoder 14 über den Bus 15 zu erregen sind. Signale, die den verbleibenden sieben Adreßanschlüssen (A0 bis A6) entsprechen, werden durch die Eingangs-/Ausgangsschaltung und den Spaltendecoder 16 empfangen, um eine der Subanordnungen 12 über die Steuerleitungen 17 auszuwählen und um die gewünschten Spalten darin gemäß dem Spaltenadreßwert auszuwählen. Während einzelne Leitungen für die Kommunikation des Adreßwertes vom Adreßzwischenspeicher bzw. -puffer 11 zu dem Reihendecoder 14 und der Eingangs-/Ausgangsschaltung und dem Spaltendecoder 16 angedeutet werden, sollte es beachtet werden, daß viele übliche Speicher sowohl Ware als auch komplementäre Werte jedes Adreßbits zu den jeweiligen Decodern zur Erleichterung der Decodierung übertragen.
Wie oben bemerkt, erregt zu Zwecken der Verringerung des Leistungsverbrauchs der Speicher 1 gemäß dieser Ausführungsform nur eine der Subanordnungen 12, die gemäß den drei signifikantesten Spaltenadreßbits ausgewählt ist. In dieser Ausführungsform sind Impulswiederholer (nicht dargestellt) zwischen den Subanordnungen 12 vorgesehen, um das Anlegen der erregten Wortleitung innerhalb der Subanordnung 12 zu steuern. Auf diese Weise steuert die Spaltenadresse (insbesondere die drei signifikantesten Bits) das Anlegen der Wortleitung, so daß nur der Abschnitt der Wortleitung in der ausgewählten Subanordnung 12 über den Speicherbetriebszyklus erregt wird. Der Spaltendecoder 16 wählt auch acht der 256 Spalten in der ausgewählten Subanordnung 12 gemäß dem Wert der verbleibenden Bits in der Spaltenadresse aus. Bei dieser Ausführungsform werden auch zu Zwecken der Verringerung des aktiven Energie- bzw Leistungsverbrauchs nur jene Leseverstärker (nicht gezeigt) in der ausgewählten Subanordnung 12, die mit den gewünschten Speicherbits verknüpft sind, erregt. Die so durch den Spaltendecoder 16 ausgewählten Leseverstärker stehen dann in Verbindung mit der Eingangs-/Ausgangsschaltung und dem Spaltendecoder 16 über die lokalen Datenleitungen 18, über die das Lesen von Daten von den acht ausgewählten Speicherzellen in der Anordnung 10 oder das Schreiben in diese in der üblichen Art und Weise durchgeführt werden kann.
Natürlich können viele alternative Organisationen des Speichers 1 in Verbindung mit der hierin beschriebenen Erfindung verwendet werden. Beispiele derartiger Organisationen würden Bei-Eins- bzw. Um-Eins-Speicher enthalten, wo ein einzelnes Bit im üblichen Betrieb eingegeben oder daraus ausgegeben wird. Zusätzlich können alternativ Breitwortspeicher, in denen jede Subanordnung mit einem der Eingangs- /Ausgangsanschlüsse verknüpft ist, und Speicher, in denen die gesamte Anordnung während des normalen Betriebs erregt wird, verwendet werden. Wie hier oben aufgezeigt, können natürlich andere Speicherarten, wie etwa dynamische RAMs, EPROMs und eingebettete Speicher jeweils mit ihrer eigenen Organisation von dieser Erfindung profitieren.
Es sollte auch erkannt werden, daß Blockdiagramme nach dieser Ausführungsform der Erfindung, die die elektrische Anordnung der Schaltungen darstellen, nicht notwendigerweise dem physikalischen Layout bzw. Schaltungsplan und der Anordnung der Schaltungen in einem tatsächlichen Speicher 1 entsprechen. Es ist zu bedenken, daß die physikalische Schaltungsanordnung und die Anordnung der Subanordnung 12 auf dem Speicherchip nicht der in Fig. 1 gezeigten entsprechen kann; z.B. können die acht Subanordnungen 12 in einer derartigen Weise angeordnet sein, daß die Eingangs-/Ausgangsschaltungen bzw. Schaltung und der Spaltendecoder 16 physikalisch zwischen Gruppen von Subanordnungen 12 angeordnet sind, und der Reihendecoder 14 ähnlich physikalisch zwischen Gruppen von Subanordnungen 12 angeordnet sein kann. Es ist zu bedenken, daß eine solche Schaltplanoptimierung durch einen Fachmann im Stand der Technik entsprechend den bestimmten Parametern, die für eine bestimmte Speicherkonstruktion und ein bestimmtes Herstellungsverfahren von Interesse sind, festgelegt werden kann.
Eine Schaltung bzw. Schaltungsanordnung zum Steuern der Kommunikation von Daten zwischen der Eingangs-/Ausgangsschaltung und dem Spaltendecoder 16 des Speichers 1 wird in Fig. 1 ebenfalls schematisch dargestellt. Es wird natürlich zu bedenken gegeben, daß eine andere Steuerschaltung zum Steuern des Betriebs des Speichers 1, wie es üblich ist, auch in den Speicher 1 einbezogen wird. Eine derartige Schaltung ist in Fig. 1 zu Zwecken der Klarheit nicht gezeigt. Ein Ausgangsdatenbus 20, der in diesem Beispiel acht Bit breit ist, wird bei einer Leseoperation mit den Datenzuständen des Speicherplatzes, auf den gemäß der Speicheradresse zugegriffen wird, durch die Eingangs-/Ausgangsschaltung und den Spaltendecoder 16 betrieben. Jede Leitung des Ausgangsdatenbusses 20 wird durch einen nichtinvertierenden Ausgangszwischenspeicher bzw. -puffer 22 empfangen, welcher den Ausgangsanschluß DQ mit dem zutreffenden Datenzustand bei Pegeln und Strömen betreibt, die den Spezifikationen des Speichers 1 entsprechen. Jeder der Ausgangspuffer 22 wird durch ein Signal an der Leitung 24 von dem UND-Gatter 26 freigegeben. Das Signal an der Leitung 24 steuert folglich, ob der logische Pegel am Ausgangsdatenbus 20 an den Anschlüssen DQ anliegt oder ob der Ausgangspuffer 22 einen Zustand mit hoher Impedanz an die Anschlüsse DQ anlegt.
Ein UND-Gatter 26 weist bei dieser Ausführungsform vier Eingänge auf. Ein erster Eingang des UND-Gatters 26 empfängt ein Chipfreigabesignal über ein UND-Gatter 25 und ein ODER- Gatter 33. Das UND-Gatter 25 empfängt Signale von einem Anschluß E1 an einem invertierenden Eingang und von einem Anschluß E2 an einem nichtinvertierenden Eingang, so daß der Ausgang des UND-Gatters 25 an einer Leitung CE bei einem hohen logischen Pegel in Reaktion auf den Anschluß E1, der niedrig ist, und den Anschluß E2 ist, der hoch ist. Der Ausgang des UND-Gatters 25 an der Leitung CE ist an einen ersten Eingang des ODER-Gatters 33 angeschlossen, welches ein Signal auf der Leitung T von der Freigabeschaltung 29 für eine Testmode empfängt, wie hier unten beschrieben wird. Während des üblichen Betriebs wird die Leitung T bei einem niedrigen logischen Pegel sein, so daß das ODER-Gatter 33 unmittelbar auf den Zustand der Leitung CE des UND-Gatters 25 ansprechen wird. Dementsprechend entspricht der Ausgang des ODER-Gatters 33 bei dieser Ausführungsform einem Chipfreigabesignal und gibt den Betrieb des Speichers 1 und den Betrieb des Ausgangspuffers 22 frei. Natürlich kann, wie es im Stand der Technik bekannt ist, das Chipfreigabesignal von alternativen logischen Kombinationen von mehreren Freigabesignalen oder von einem einzelnen Chipfreigabeanschluß erzeugt werden, wie es für einige Schaltungen im Stand der Technik üblich ist.
Wie in Fig. 1 gezeigt, ist bei dem Beispiel des Speichers 1 gemäß dieser Ausführungsform der Erfindung die Leitung CE an einen Eingang des ODER-Gatters 19 angeschlossen, dessen Ausgang an die Eingangs-/Ausgangsschaltung und den Spaltendecoder 16 angeschlossen ist, um dessen Freigabe und Sperrung zu steuern. Andere Funktionsblocks werden auch allgemein durch Chipfreigabeanschlüsse E1 und E2 über ein ODER-Gatter 19 in einer vergleichbaren Weise gesteuert; die Anschlüsse, um eine derartige Steuerung durchzuführen, sind zwecks Klarheit in Fig. 1 nicht gezeigt. Der andere Eingang des ODER-Gatters 19 empfängt den Ausgang des UND-Gatters 21, welcher die Leitung T von der Freigabeschaltung 29 für einen Testmode an einem Eingang empfängt, und empfängt den Anschluß OE an seinem anderen Eingang. Wie mit mehr Einzelheiten hier unten beschrieben wird, ermöglicht es dieser Aufbau dem Ausgangsfreigabeanschluß OE, eine Chipfreigabefunktion zur Verfügung zu stellen, wenn der Speicher 1 in einem Testmode ist.
Ein zweiter von dem UND-Gatter 26 empfangener Eingang ist das an dem Anschluß W_-Schreibfreigabesignal. Folglich kann, wenn das UND-Gatter 25 die Auswahl des Speichers 1 in Verbindung mit dem Schreibfreigabeanschluß W_ bei einem hohen logischen Pegel anzeigt, der eine Leseoperation andeutet, das UND-Gatter 26 den Ausgangspuffer 22 freigeben. Umgekehrt wird das UND-Gatter 26 während einer Schreiboperation, die durch den Schreibfreigabeanschluß W_ bei einem niedrigen logischen Pegel angezeigt wird, notwendigerweise einen niedrigen logischen Pegel aufweisen und wird deshalb notwendigerweise Ausgangspuffer 22 in den Zustand mit hoher Impedanz an ihrem Ausgang versetzen. Ein dritter Eingang, der durch das UND-Gatter 26 empfangen wird, ist ein Ausgangsfreigabesignal vom Anschluß OE, wie es im Stand der Technik üblich ist, um die Ausgangsanschlüsse freizugeben und zu sperren. Die Verwendung eines Ausgangsfreigabesignals ist insbesondere nützlich, wenn die Ausgangsanschlüsse mehrerer Speicher 1 aneinander in der verdrahteten ODER-Weise angeschlossen sind.
Der vierte Eingang, der bei dieser Ausführungsform durch das UND-Gatter 26 empfangen wird, wird durch eine parallele Testschaltung 28 erzeugt, die einen Vergleich mehrerer Datenworte durchführt, wenn der Speicher 1 in einen speziellen Testmode versetzt wird. Eine parallele Testschaltung 28 empfängt an Leitungen 30 mehrere Datenworte mit 8 Bit von der Eingangs-/Ausgangsschaltung und dem Spaltendecoder 16. Jedes dieser Datenworte entspricht den Daten, die von einer der Subanordnungen 12 gemäß einem Abschnitt der Spaltenadresse gelesen worden sind. Die parallele Testschaltung 28 führt den Vergleich dieser mehreren Datenworte durch und erzeugt ein Signal, dementsprechend, ob der Vergleich erfolgreich war oder nicht, an der Leitung 32.
Wenn der spezielle Testmode für den parallelen Test durch einen hohen logischen Pegel an der Leitung T, die daran angeschlossen ist, freigegeben wird, führt die parallele Testschaltung 28 den Vergleich der an ihr angelegten Datenwörter an der Leitung 30 durch und erzeugt ein Signal, dementsprechend, ob der Vergleich erfolgreich war oder nicht, an der Leitung 32. Bei dieser Ausführungsform wird die Leitung 32 durch die parallele Testschaltung 28 in einem Testmode auf einen hohen logischen Pegel, wenn die mehreren Datenworte allesamt die gleichen Daten darstellen, und im Testmode auf einen niedrigen logischen Pegel gesetzt, wenn ein Fehler vorgekommen ist. d.h. wenn die mehreren verglichenen Datenworte nicht die gleichen Daten darstellen. Damit die Ausgangspuffer 22 während des normalen Betriebs betätigbar sind, wird die parallele Testschaltung 28 während des normalen Betriebs einen hohen logischen Pegel prasentieren, d.h. wenn die parallele Testschaltung 28 nicht freigegeben ist.
Auch wird, wie in tiefergehenden Einzelheiten hier im folgenden beschrieben wird, während eines besonderen Testmodes die Leitung T durch eine Freigabeschaltung 29 für einen Testmode auf einen hohen logischen Pegel gesetzt. Dies wird den Ausgang des ODER-Gatters 33 dazu veranlassen, zu einem hohen Pegel überzugehen, wobei die Freigabe des Ausgangspuffers 22 in Abwesenheit des Chipfreigabezustandes des Anschlusses E1 niedrig und des Anschlusses E2 hoch ermöglicht wird; wie hierin unten zu bemerken ist, wird bei dieser Ausführungsform des Speichers 1 der Chipfreigabezustand die Sperrung des speziellen bzw. besonderen Testmodes bewirken. Demgemäß wird mit einem freigegebenen besonderen Testmode der Ausgangsfreigabeanschluß OE im Ergebnis für den Speicher 1 die Chipfreigabefunktion zur Verfügung stellen.
Es sollte sich aus Fig. 1 ergeben, daß der Speicher 1 ein üblicher Eingangs-/Ausgangsspeicher ist und deshalb die Anschlüsse DQ sowohl Ausgangsdaten als auch empfangene Eingangsdaten aufweisen. Die Anschlüsse DQ sind folglich an Eingangspuffer bzw. -zwischenspeicher 34 angeschlossen, die während der Schreiboperationen die Eingangsdaten an die Eingangsdatensteuerschaltung 36 anlegen, die die Eingangsdaten über den Eingangsdatenbus 38 an die ausgewählten Speicherzellen über eine Eingangs-/Ausgangssteuerschaltung und einen Spaltendecoder 16 übertragen. Die Eingangspuffer 34 werden in einer ähnlichen Weise wie die Ausgangspuffer 22, die hier oben erörtert worden sind, gesteuert, wobei das Freigabesignal an der Leitung 40 von dem UND-Gatter 42 erzeugt worden ist, welche das logische UND des Chipfreigabesignais von dem Anschluß CE und das Schreibfreigabesignal von dem Anschluß W_ durchführt (invertiert durch den Inverter 44). Beim parallelen Testmode können Eingangsdaten in mehrere Speicherplätze im Speicher 10 über die Eingangs/Ausgangsschaltung und den Spaltendecoder 16 in der üblichen Weise geschrieben werden, indem mehrere Speicherplätze freigegeben werden und gleichzeitig die gleichen Daten hineingeschrieben werden.
Die Freigabeschaltung 29 für einen Testmode ist in dem Speicher 1 vorgesehen, um einen von mehreren speziellen bzw. besonderen Testmodes freizugeben. In erläuternder Weise wird in Fig. 1 der spezielle Testmode, der parallelen Lese- und Schreiboperationen entspricht, mittels einer parallelen Testschaltung 28 gezeigt. Andere spezielle Testmodes, wie sie etwa in dem oben zitierten Artikel von McAdams et al. beschrieben werden, können ebenfalls durch die Freigabeschaltung 29 für einen Testmode freigegeben werden, die auf die an sie angeschlossenen Eingänge anspricht.
Die Testmode-Freigabeschaltung 29 bzw. Freigabeschaltung 29 für einen Testmode empfängt Signale von den Adreßanschlüssen A1 und A3 und empfängt ein Signal von dem UND- Gatter 25 über den Inverter 27 an Leitung TRST. Wie mit weiteren Einzelheiten hier unten beschrieben wird, wird die Testmode-Freigabeschaltung 29, die auf eine Folge von Überspannungszuständen an dem Anschluß A3, wobei der Anschluß A1 in einem besonderen logischen Zustand ist, ansprechen und solange wie das UND-Gatter 25 anzeigt, daß der Speicher 1 nicht freigegeben ist, einen hohen logischen Pegel an der Leitung T erzeugen, der der parallelen Testschaltung 28 in dieser Ausführungsforrn und solchen anderen Schaltungen in dem Speicher 1, die durch bestimmte Testmodes freigegeben werden könnten, anzeigt, daß in den speziellen Betriebstestmode einzutreten ist.

Testmode-Freigabeschaltung

Bezugnehmend auf Fig. 2 wird nun der Aufbau der Freigabeschaltung 29 für einen Testmode im einzelnen beschrieben.
Gemäß dieser Ausführungsform der Erfindung können zwei unterschiedliche und sich gegenseitig ausschließende spezielle Testmodes in Abhängigkeit von dem logischen Zustand an dem Anschluß A1 zu der Zeit des Überspannungszustandes an dem Anschluß A3 freigegeben werden. Es sollte beachtet werden, daß alternativ der zwischengespeicherte bzw. gepufferte Wert von dem Anschluß A3 zu der Freigabeschaltung 29 für einen Testmode übertragen werden könnte, während die Freigabeschaltung 29 für einen Testmode den logischen Zustand am Anschluß A3 vor dem Adreßpuffer 11 empfängt.
Die Freigabeschaltung 29 für einen Testmode empfängt, wie oben bemerkt, Signale an Leitungen A1, A3 und TRST als Eingänge. Die Freigabeschaltung 29 für einen Testmode liegt an der Leitung T parallel zur Testschaltung 28, wie oben bemerkt, an, um anzuzeigen, ob der parallele Testmode freigegeben ist oder nicht. Zusätzlich hat die Freigabeschaltung 29 für einen Testmode an der Leitung T2 einen anderen Ausgang, um einen zweiten speziellen Test im Speicher 1 freizugeben, falls erwünscht. Die Leitung T2 ist an solche anderen Schaltungen im Speicher 1 angeschlossen, wie es erforderlich ist, um einen derartigen zusätzlichen Test durchzuführen; ein solcher anderer spezieller bzw. besonderer Test ist in dieser Ausführungsform gegenseitig ausschließend zu der parallelen Testfunktion, die durch das Signal an der Leitung T angezeigt wird&sub5; Während nur zwei sich gegenseitig ausschließende spezielle Testmodes in Fig. 2 gezeigt sind, ist es natürlich zu bedenken, daß viele spezielle bzw. besondere Testfunktionen durch einfache Erweiterung der Logik freigegeben werden können, die in der Freigabeschaltung 29 für einen Testmode enthalten ist, einschließlich der Verwendung zusätzlicher Eingänge, wie etwa Adreßeingänge für die Auswahl derartiger zusätzlicher spezieller Testmodes. Es ist zu bedenken, daß solche Erweiterungen dem Fachmann im Stand der Technik, der diese Beschreibung zur Kenntnis nimmt, vor Augen geführt wird. Ferner sollte bemerkt werden, daß die speziellen Testmodes, die durch die Freigabeschaltung 29 für einen Testmode freigegeben werden, nicht einander ausschließend bzw. sich gegenseitig ausschließend zu sein brauchen, da bestimmte Funktionen in zusammenarbeitender Weise miteinander funktionieren können (z.B. kann eine bestimmte spezielle Lesefunktion zusammen mit dem parallelen Testmode freigegeben werden, wobei der parallele Test ohne die spezielle Lesefunktion getrennt auswählbar ist).
Die Testmode-Freigabeschaltung 29 weist eine Auswertungslogik 30 auf, die ein Signal von dem Adreßanschluß A1 an der mit A1 gekennzeichneten Leitung in Fig. 2 empfängt. Die Auswertungslogik 30 empfängt die Leitung TRST als einen Eingang von der Chipfreigabeschaltung (d.h. dem UND-Gatter 25 über den Inverter 27), so daß, wie im einzelnen hier unten beschrieben wird, die speziellen Testmodes gesperrt werden und über die Auswahl des Speichers 1 durch die Chipfreigabeeingänge E1 und E2 in normale Betriebsmodes eingestiegen wird. Auch empfängt die Logik 30 gemäß dieser Ausführungsform der Erfindung einen Eingang an der Leitung CKBHV, welcher durch den Überspannungsdetektor 32 erzeugt wird. Der Überspannungsdetektor 32 empfängt die Leitung A3 von dem entsprechenden Adreßanschluß, um zu bestimmen, ob die daran angelegte Spannung in einem Überspannungszustand ist.
Ferner ist in der Testmode-Freigabeschaltung 29 eine Netzeinschalt-Rücksetzschaltung 40 enthalten, die an der Leitung POR zu der Auswertungslogik 30 (wie auch für andere Schaltungen im Speicher 1) an einem Zeitpunkt, nachdem das Netzteil Vcc eingeschaltet worden ist, ein Freigabesignal zur Verfügung stellt. Wie in weiteren Einzelheiten hier unten beschrieben wird, wird die Netzeinschalt-Rücksetzschaltung 40 den Eingang in einen Testmode während des Netzhochfahrens bzw. -einschaltens des Speichers 1 über die Auswertelogik 30 ausschließen.
Die Testmode-Freigabeschaltung 29 enthält auch D-Typ- Flip-Flops 90 und 92, die in Serie miteinander angeschlossen sind und deren Zeitgeber- und Rücksetzeingänge durch die Auswertelogik gesteuert werden. Wie oben angezeigt, sind zwei spezielle Testmodes in dieser Ausführungsform der Erfindung auswählbar Die Testmode-Freigabeschaltung 29 enthält folglich zwei Flip-Flop-Paare 90 und 92, wobei jedes Paar zum Freigeben der Auswahl eines bestimmten speziellen Testmodes über den Treiber 110 ist. Wie in weiteren Einzelheiten unten beschrieben wird, ist die Zurverfügungstellung einer Reihe mehrerer Flip-Flops 90, 92 für jeden der speziellen Testmodes in der Testmode-Freigabeschaltung 29 so, daß eine Folge von Signalen (z.B. eine Folge von Überspannungsausschlägen an dem Adreßanschluß A3) vorgegeben werden muß, um einen speziellen Testmode freizugeben, eher, als daß nur ein Signal, wie ein Signal oder ein Übergangsspannungsausschlag, erforderlich ist. Das Erfordernis einer Folge von zwei oder mehr derartiger Signale zur Freigabe eines speziellen bzw. besonderen Testmodes stellt einen hohen Grad an Sicherheit zur Verfügung, daß nicht unbeabsichtigt in einem solchen Mode aufgrund von Rauschen bzw. Störungen, Leistungsverlust und Wiederherstellung, Einbau in einen unter Spannung gesetzten Sockel oder andere derartige Ereignisse auftreten.

Überspannungserfassung

Es wird nun auf Fig. 3 Bezug genommen, wobei der Aufbau und der Betrieb der Überspannungserfassungseinrichtung 32 nun im einzelnen beschrieben wird. Wie aus dieser Beschreibung ersichtlich wird, wird der Überspannungszustand, der von der Überspannungserfassungseinrichtung 32 detektiert wird, die auf die Leitung CKBHV anspricht, wobei auf einen hohen logischen Pegel gegangen wird, um den Überspannungszustand anzuzeigen, der Zustand, in dem die an den Anschluß A3 angelegte Spannung ein bestimmter Wert unterhalb des Erdpotentials oder Vss ist. Es sollte erkannt werden, daß ein positiver Überspannungszustand (d.h. die Spannung am Anschluß A3 einen bestimmten Wert überschreitet, der größer ist als die positive Spannungszufuhr zu dem Speicher 1 oder Vcc) alternativ durch die Überspannungserfassungseinrichtung 32 erfaßt werden kann, wobei daran die angemessenen konstruktiven Veränderungen vorzunehmen sind.
Die Leitung A3 von dem entsprechenden Adreßanschluß ist an die Drain des p-Kanal-Transistors 34&sub0; angeschlossen. Gemäß dieser Ausführungsform sind die p-Kanal-Transistoren 34&sub0; bis 34&sub4; p-Kanal-Transistoren, die an einen Diodenschaltungsplan angeschlossen sind (d.h. wobei ihre Gates an ihre Drains angeschlossen sind) und sind in Serie bzw. in Reihe miteinander angeschlossen, um eine Diodenkette zu ergeben. Während fünf Transistoren 34 in dieser Ausführungsform der Überspannungserfassungseinrichtung 32 verwendet werden, sollte es beachtet werden, daß die Anzahl von Transistoren 34, die so verwendet wird, von der Ansprechspannung abhängt, bei der der Überspannungsdetektor bzw. die Überspannungserfassungseinrichtung 32 das Überspannungssignal abgeben soll. Die verwendete Anzahl der Transistoren 34 und ihre Schwellenspannungen werden natürlich diesen Wert bestimmen.
Am Knoten N1 ist die Source des Transistors 34&sub4; der obere bzw. der Kopf der Transistoren 34 in der Diodenkette, an die Drain eines Pull-up-Transistors 36 vom p-Kanal-Typ angeschlossen. Der Transistor 36 ist mit seiner Source an Vcc angeschlossen und sein Gate ist an Vss angeschlossen. Der Transistor 36 ist im Verhältnis zu den Transistoren 34 im Hinblick auf das Breite-zu-Länge-Verhältnis (W/L) ein relativ kleiner Transistor. Zum Beispiel liegt W/L des Transistors 36 bei dieser Ausführungsform bei der Größenordnung von 1/250, während das W/L des Transistors 34 bei der Größenordnung von 2 liegt. Dementsprechend werden sie dazu in der Lage sein, den Knoten N1 abzusenken, selbst wenn der Transistor 36 leitend bleibt, wenn die Transistoren 36 in einem leitenden Zustand sind.
Bei dieser Ausführungsform ist die Drain des p-Kanal- Transistors 38 ebenfalls an den Knoten N1 angeschlossen, der seine Source an Vcc angeschlossen hat und dessen Gate durch ein Signal an der Leitung RST_ von der Auswertelogik 30 (siehe Fig. 2) gesteuert wird. Der Transistor 38 ist relativ zu den Transistoren 34 und 36 ein großer Transistor, der ein W/L in der Größenordnung von 8 hat, so daß, wenn er leitend ist, der Knoten N1 über ihn auf Vcc angehoben werden kann, selbst wenn die Transistoren 34 in einem leitenden Zustand sind. Der Transistor 38 ist folglich dazu in der Lage, den Zustand des Überspannungsdetektors 32 in Anwort auf einen niedrigen logischen Pegel an der Leitung RST_ zurückzusetzen, selbst wenn die Spannung an der Leitung A3 in dem Überspannungszustand ist).
Der Knoten N1 ist an den Eingang einer üblichen invertierenden Schmitt-Triggerschaltung 40 angeschlossen. Wie es für derartige Schaltungen üblich ist, führt der Schmitt- Trigger die logische Inversion mit einer Hysterese in seinen Übertragungscharakteristiken durch. Eine solche Hysterese, die durch einen n-Kanal-Transistor 42n und einen p-Kanal- Transistor 42p zur Verfügung gestellt wird, sieht eine Stabilität für den Überspannungsdetektor bzw. die Überspannungserfassungseinrichtung 32 vor, so daß kleine Veränderungen der Spannung an der Leitung A3 um die Ansprech- bzw. Auslösespannung nicht dazu führen werden, daß der Ausgang des Überspannungsdetektors 32 zwischen hohen und niedrigen Pegeln oszillieren wird.
Der Ausgang des Schmitt-Triggers 40 ist über den invertierenden Puffer 44 an den Eingang eines Halte- bzw. Zwischenspeichers angeschlossen, der aus kreuzverkoppelten bzw. quergekoppelten Invertern 46 und 48 besteht. Der Eingang des Inverters 46 empfängt den Ausgang des Inverters 44 und der Ausgang des Inverters 46 betreibt die Leitung CKBHV, der der Ausgang der Überspannungserfassungseinrichtung 32 ist. Der Inverter 48 ist mit seinem Eingang an den Ausgang des Inverters 46 angeschlossen und sein Ausgang ist an den Eingang des Inverters 46 angeschlossen. Bei dieser Ausführungsform sind die Inverter 46 und 48 beide übliche CMOS-Inverter, wobei das W/L der Transistoren im Inverter 48 vorzugsweise wesentlich kleiner (z.B. W/L in der Größenordnung von 0,5) ist als die des Inverters 46 (W/L bei der Größenordnung von 2,0). Derartige Konstruktionen ermöglichen es, daß der Zustand der Leitung CKBHV gehalten wird bzw. zwischengespeichert wird, ermöglicht es dem Inverter 44 jedoch auch (seine Transistoren weisen W/Ls in der Größenordnung von 1,0 auf), den Zustand des Zwischen- bzw. Haltespeichers relativ leicht zu überschreiben. Das Vorhandensein des Zwischenspeichers bzw. Haltespeichers des Inverters 46 und 48 verleiht dem Überspannungsdetektor 32 auch zusätzliche Stabilität, so daß es weniger wahrscheinlich ist, daß sie durch kleine Veränderungen der Spannung an der Leitung A3 über der Auslösespannung erzeugt werden.
Im Betrieb hat der normale Zustand des Überspannungsdetektors 32 (d.h. die Spannung an dem Anschluß A3 in ihrem nominellen Bereich) den Knoten N1 durch den Transistor 36 auf Vcc erhöht. Dies verursacht, daß der Schmitt-Trigger 40 an seinem Ausgang einen niedrigen logischen Pegel hat, was durch den Betrieb der Inverter 44 und 46 einen niedrigen logischen Pegel an die Leitung CKBHV anlegt. Der Inverter 48 hält diesen logischen Pegel an der Leitung CKBHV zusammen mit dem Inverter 46. Dieser Zustand zeigt dem Rest des Speichers 1 über die Testmode-Freigabeschaltung 29, wie im nachhinein beschrieben wird, an, daß der normale Betriebsmode ausgewählt ist.
Die Freigabe eines speziellen Testmodes wird durchgeführt, indem an dem Anschluß A3 eine Spannung angelegt wird, die ausreichend unterhalb der Spannung Vcc liegt, um den Knoten N1 nach unten zu ziehen bzw. abzusenken. Der Auslösespannungspegel, auf den der Anschluß A3 gezogen werden muß, wird berechnet, indem die Spannung bestimmt wird, bei der die Dioden des Transistors 34 allesamt vorwärts vorgespannt werden. Wird der Knoten N1 durch den Transistor 36 auf Vcc gezogen, werden die Transistoren 34 (die in diesem Falle fünf betragen) allesamt leitend werden, wenn die Spannung am Anschluß A3 bei oder unterhalb der Spannung Vtrip bzw. Vauslöse ist:
Vtrip = Vcc - 5 (Vtp),
wobei Vtp die Schwellspannung der p-Kanal-Transistoren 34 ist. Zum Beispiel wird Vtrip bei einer Vtp in der Größenordnung von 2,4 Volt einen Wert in der Größenordnung von -7,0 Volt für einen Nominalwert Vcc von 5,0 Volt haben,
Der Knoten N1 wird mit der Spannung am Anschluß A3 bei oder unterhalb von Vtrip in Richtung der Spannung am Anschluß A3 herabgezogen bzw. verringert. Dies veranlaßt den Schmitt- Trigger 40, einen hohen logischen Pegel an seinem Ausgang vorzuweisen, der in Folge durch den Inverter 44 invertiert wird. Wie oben bemerkt, ist der Inverter 44 im Verhältnis zu dem Inverter 48 ausreichend groß, um den Inverter 46 dazu zu veranlassen, den Zustand zu ändern, wobei ein hoher logischer Pegel an der Leitung CKBHV vorgewiesen wird, der dem Rest der Testmode-Freigabeschaltung 29 anzeigt, daß der Anschluß A3 in dem Überspannungszustand ist.
Der Überspannungsdetektor 32 wird auf zwei Arten in seinen normalen Betriebszustand zurückgesetzt. Zum einen werden die Transistoren 34 durch die Rückkehr des Anschlusses A3 auf eine Spannung oberhalb von Vtrip nichtleitend werden, was es dem Transistor 36 ermöglicht, den Knoten N1 in Richtung Vcc zu ziehen. Weil der Knoten N1 eine Spannung erreicht, bei der der Schmitt-Trigger 40 schaltet, wird an der Leitung CKBHV wieder ein niedriger logischer Pegel vorgewiesen. Wie hier nachfolgend bemerkt wird, erfordert es der Betrieb des Speichers 1 gemäß den bevorzugten Ausführungsformen der Erfindung, daß der Überspannungszustand wenigstens zweifach aufeinanderfolgend vorgewiesen wird, um in die speziellen Testmodes einzutreten; folglich ist dies der übliche Weg, auf den der Überspannungsdetektor 32 zurückgesetzt wird.
Ein zweiter Weg, auf den der Überspannungsdetektor 32 zurückgesetzt wird, ist über den Betrieb des Transistors 38, der auf einem niedrigen logischen Pegel an der Leitung RST_ anspricht. Wie hier im folgenden erörtert wird, wird die Leitung RST_ auf einen niedrigen logischen Pegel in Reaktion auf einen nicht bedingten Austritt aus dem Testmode in den normalen Betriebsmode getrieben, getriggert durch verschiedene Ereignisse. Wie oben bemerkt, ist der Transistor 38 bevorzugt groß genug, daß er den Knoten N1 auch mit leitenden Transistoren 34 hochziehen bzw. erhöhen kann und folglich den Schmitt-Trigger 44 und die Inverter 44, 46 und 48 dazu veranlaßt, den Übergang durchzuführen, der erforderlich ist, um wieder einen niedrigen logischen Pegel an der Leitung CKBHV vorzugeben. Wie in Fig. 2 bemerkt, wird die Leitung CKBHV durch die Auswertelogik 30 empfangen.

Rücksetzung der Netzeinschaltung

Gemäß dieser Ausführungsform der Erfindung empfängt die Auwertelogik 30 auch an einem ihrer Eingänge ein Signal an einer Leitung POR von einer Netzeinschalt-Rücksetzschaltung 40. Die Funktion der Netzeinschalt-Rücksetzschaltung 40 ist es, den unbeabsichtigten Eintritt in einen speziellen Testmode während des Netzeinschaltens des Speichers 1 zu vermeiden. Folglich wird während einer derartigen Zeit, während der Speicher 1 an das Netz gelegt wird, die Netzeinschalt- Rücksetzschaltung 40 dieses der Auswertelogik 30 über die Leitung POR anzeigen und irgendeinen Eintritt in einen speziellen Testmode sperren. Sobald der Speicher 1 ausreichend hochgefahren bzw. an das Netz gelegt ist, wird die Netzeinschalt-Rücksetzschaltung 40 dieses der Auswertelogik 30 über die Leitung POR anzeigen, und den Überspannungszustand an dem Anschluß A3 und derartige zusätzliche oder alternative Anzeigen eines gewünschten Eintritts in einen besonderen Testmode anzeigen, um einen Testmode freizugeben,
Es wird nun auf Fig. 4 Bezug genommen, wobei nun der bevorzugte Aufbau und Betrieb einer Netzeinschalt-Rücksetzschaltung 40 gemäß dieser Ausführungsform der Erfindung beschrieben wird. Die Netzeinschalt-Rücksetzschaltung 40 empfängt die Netzteilspannung Vcc und die Erdungs-Bezugsspannung Vss. Vcc und Vss spannen die Transistoren in dem CMOS- Haltespeicher bzw. -zwischenspeicher 42 vor. Der Haltespeicher 42 ist ein üblicher Haltespeicher, der aus kreuz- bzw. quergekoppelten CMOS-Invertern aufgebaut ist und auch einen Kondensator 44 umfaßt, der zwischen Vcc und dem quer angekoppelten Knoten C1 darin angeschlossen ist, und einen Kondensator 46, der zwischen Vss und dem anderen quergekoppelten Knoten C2 darin angeschlossen ist. Wie mit mehr Einzelheiten hier unten beschrieben wird, nehmen die Kondensatoren 44 und 46 während des Hochfahrens bzw. Netzeinschaltens des Speichers 1 eine Voreinstellung am Haltespeicher 42 vor.
Der Haltespeicher 42 überträgt seinen logischen Zustand an die Leitung POR über eine Kette von Invertern 42, die an den kreuz- bzw. quergekoppelten Knoten C2 angeschlossen sind. Die Anzahl der Inverter 72 in dieser Kette (bei dieser Ausführungsform 6) bestimmt die Verzögerungszeit zwischen dem Schalten des Haltespeichers 42 und dem Übergang der Leitung POR. Innerhalb der Kette der Inverter 72 ist eine Platte eines Kondensators 50 an den Eingang eines Inverters 72 angeschlossen, welcher eine ungerade Zahl der Inverter vom Knoten C2 ist (in diesem Falle an dem Eingang des fünften Inverters 72 vom Knoten C2), wobei die andere Platte an Vcc angeschlossen ist. Auch ist innerhalb dieser Kette von Invertern 72 der Kondensator 74 an eine Seite des Eingangs eines der Inverter 72, bevorzugt ein Inverter 72, der eine ungerade Zahl der Inverter vom Knoten C2 ist, angeschlossen (in diesem Falle ist der Kondensator 74 an den Eingang des dritten Inverters 72 vom Knoten C2 angeschlossen), und dessen andere Platte an Vcc angeschlossen ist. Der Kondensator 74 dient zur Stabilisierung des Betriebs der Netzeinschalt- Rücksetzschaltung 40, so daß sie in dem Falle, daß Vcc kleinere Schwankungen über den Auslösepunkt der Schaltung vornimmt, keine schnellen Oszillationen bzw. Schwingungen durchführt; der Kondensator 74 ermöglicht auch den Betrieb der Kette der Inverter 72, wie in mehr Einzelheiten hier unten beschrieben wird.
Die Netzeinschalt-Rücksetzschaltung 40 enthält ferner einen zeitabgestimmten Schalter 48, der zwischen Vcc und Vss vorgespannt ist. Vcc ist an die Source eines p-Kanal-Transistors 52 angeschlossen, dessen Gate an die Platte des Kondensators 50 angeschlossen ist, der innerhalb der Kette der Inverter 72 angeschlossen ist. Die Drain des Transistors 52 ist an die Drain eines n-Kanal-Transistors 54 angeschlossen, dessen Gate an Vcc angebunden ist und dessen Source durch Vss vorgespannt ist. Der Transistor 52 ist bevorzugt mit dem W/L in der Größenordnung von 10 bzw. 4 größer als der Transistor 54. Die Drains der Transistoren 52 und 54 sind an eine Platte eines Kondensators 56 angeschlossen, dessen gegenüberliegende Platte an Vss angebunden ist, und an das Gate des Transistors 58, dessen Drain an den kreuzgekoppelten bzw. quergekoppelten Knoten C1 des Haltespeichers 42 angeschlossen ist, und dessen Source an Vss ist. Wie sich aus der Beschreibung des Betriebs im folgenden ergibt, veranlaßt der zeitabgestimmte Schalter 48 den Haltespeicher 42 dazu, seinen Zustand nach einer Zeitdauer nach dem Netzeinschalten von Vcc zu ändern.
Es sollte bemerkt werden, daß das Vorsehen des Zwischenspeichers 42, des zeitabgestimmten Schalters 48 und der Verzögerungskette der Inverter 72 bei Netzeinschalt-Rücksetzschaltungen üblich sind. Derartige übliche Netzeinschalt-Schaltungen, die keine Rücksetzschaltung, wie etwa die in Fig. 4 gezeigte Rücksetzschaltung 60, enthalten, sind im Falle von kurzen Energieverlusten bzw. Spannungsverlusten einem ungenauen Betrieb ausgesetzt, falls der Zustand der Netzeinschalt-Schaltung nicht schnell in dem Fall eines Energie- bzw. Spannungsverlustes zurückgesetzt wird. Falls die Energie- bzw. Spannungszufuhr verlorengeht und anschließend wiederhergestellt wird, bevor die Netzeinschalt-Rücksetzschaltung Zeit hatte, um in ihren ordnungsgemäßen anfänglichen Zustand zurückzukehren, wird die Netzeinschalt- Rücksetzschaltung sofort das Signal an den Rest der Schaltung abgeben (d.h. das gleiche Signal, das zum Zeitpunkt des Energie- bzw. Spannungsverlustes abgegeben wurde), daß das Netzeinschaltung vollständig aufgetreten ist und den normalen Betrieb der Schaltung freigeben, bevor die vollständige Netzeinschaltung auftritt. Dies ermöglicht es dem Rest der Schaltung, in einem zufälligen Anfangszustand und deshalb möglicherweise unerwünschten anfänglichen Zustand zu gelangen. Ein Beispiel eines derartigen unerwünschten Zustandes ist ein spezieller Testmode.
Gemäß dieser Ausführungsform der Erfindung enthält jedoch die Netzeinschalt-Rücksetzschaltung 40 eine Rücksetzschaltung 60, die sicherstellt, daß der Zustand der Netzeinschalt-Rücksetzschaltung 40 vollständig und schnell zurückgesetzt wird, wenn die Netzspannung Vcc unter einen bestimmten Pegel fällt. Die Rücksetzschaltung 60 enthält einen n- Kanal-Transistor 62, dessen Source-zur-Drain-Pfad zwischen dem querverkoppelten Knoten C2 des Haltespeichers 42 und Vcc angeschlossen ist und dessen Gate an eine Platte des Kondensators 66 angeschlossen ist, dessen andere Platte am Vss angeschlossen ist. Das Gate des Transistors 62 ist darüber hinaus an die Sources der Transistoren 68 und 70 angeschlossen. Die N-Kanal-Transistoren 68 und 70 sind jeweils mit ihren Drains an Vcc an geschlossen; das Gate des Transistors 68 ist an das Gate des Transistors 62 angeschlossen, und das Gate des Transistors 70 ist an Vcc angeschlossen. Wie hier unten im Verhältnis zu dem Betrieb der Rücksetzschaltung 60 erörtert wird, ist es zu bevorzugen, daß der Transistor 62 derart aufgebaut ist, daß er eine Schwellspannung hat, die niedriger ist als die des Transistors 68. Wie es im Stand der Technik wohlbekannt ist, kann dies vorgenommen werden, indem unterschiedliche Ionenimplantationen zur Schwellwerteinstellung für die Transistoren 62 und 68 vorgenommen wird oder indem alternativ das W/L-Verhältnis des Transistors 62 signifikant größer als das des Transistors 68 gemacht wird.
Der Betrieb der Netzeinschalt-Rücksetzschaltung 40, die eine Rücksetzschaltung 60 umfaßt, wird nun beginnend mit einem Zustand beschrieben, in dem keine Energie bzw. Spannung an Vcc angelegt ist und wenn der Speicher 1 an das Netz gelegt wird bzw. hochgefahren wird. Wenn Vcc von einem nicht am Netz befindlichen Zustand hochgefahren wird, werden die Kondensatoren 44 und 46 den Zwischen- bzw. Haltespeicher 48 dazu veranlassen, sich aufgrund der Tätigkeit der Kondensatoren 44, die jeweils- daran angeschlossen sind, in einen Zustand zu setzen, in dem der Knoten C1 bei einem hohen Pegel und der Pegel C2 bei einem niedrigen Pegel ist. Ein niedriger logischer Pegel an dem kreuz- bzw. quergekoppelten Knoten C2 wird über die sechs Inverter 72 einen niedrigen logischen Pegel an die Leitung POR anlegen. Dies zeigt dem Rest des Speichers 1 und insbesondere der Auswertelogik 30 an, daß der Speicher 1 bislang nicht hinreichend hochgefahren ist. Wie nun hier unten beschrieben wird, wird dies den Eintritt des Speichers 1 in einen speziellen Testmode verhindern. In diesem anfänglichen Zustand bleibt der Transistor 62 in der Rücksetzschaltung 60 aus und sein Gate (am Kondensator 66) ist bislang durch den Transistor 70 nicht aufgeladen.
Wenn das Netzeinschalten anfängt, ist das Gate des Transistors 52 in dem zeitabgestimmten Schalter 48, der an die Platte des Kondensators 50 angeschlossen ist, der ebenfalls an den Eingang eines ungeraden Inverters 72, der dem Knoten C2 folgt, angeschlossen ist, bei einem niedrigen logischen Pegel, da der Knoten C2 niedrig ist. Der Transistor 52 wird folglich eingeschaltet, wenn Vcc während des Netzeinschaltens über einen bestimmten Pegel ansteigt; während der Transistor 54 auch eingeschaltet wird, wird der Knoten infolgedessen, daß der Transistor 52 wesentlich größer als der Transistor 54 ist, an den Drains der Transistoren 52 und 54 in Richtung Vcc gezogen. Nach dem Netzeinschalten erreicht Vcc einen bestimmten Pegel, wenn sie hochfährt, z.B. 3,3 Volt, und da das Gate des Transistors 58 der Drain des Transistors 52 folgt, schaltet sich der Transistor 58 ebenfalls ein und der Knoten C1 wird in Richtung auf Vss abgesenkt. Dies wird den kreuzgekoppelten Knoten C1 auf einen niedrigen logischen Pegel ziehen und den Haltespeicher 42 so schalten, daß am Knoten C2 ein hoher logischer Pegel vorgegeben wird. Nach der Zeit, die erforderlich ist, um die Kette von Invertern 72 durchzuschalten bzw. durchzugehen, was das Aufladen des Kondensators 50 an dem Eingang des fünften Inverters 72 in der Kette umfaßt, geht die Leitung POR zu einem hohen logischen Pegel und zeigt dem Rest des Speichers 1 einschließlich der Auswertelogik 30 an, daß die Netzeinschaltung erfolgt ist. Ein Beispiel einer bevorzugten Verzögerungszeit zwischen dem Punkt in der Zeit, zu dem Vcc den Auslösepegel erreicht und dem Ausgeben eines hohen logischen Pegels an die Leitung POR, liegt in der Größenordnung von 10 Nanosekunden.
Sobald der hohe logische Pegel an dem Knoten C2 durch die Kette von Invertern 72 durchgegeben worden ist, wird der Kondensator 50 in einen derartigen Zustand geladen, daß das Gate des Transistors 52 bei einer hohen Spannung ist, was den p-Kanal-Transistor 52 ausschaltet. Zu dieser Zeit wird aufgrund der Betätigung des Transistors 54 mit seinem Gate an Vcc das Gate des Transistors 58 herabgefahren bzw. vom Netz getrennt, wobei der Transistor 58 ausgeschaltet wird. Dies ermöglicht es dem Knoten C1, durch die Betätigung des Haltespeichers 42 bei einem niedrigen logischen Pegel gehalten zu werden, wobei jedoch diesem keine externe Betriebsspannung zugeführt wird. Als ein Ergebnis kann die Rücksetzschaltung 60 den Haltespeicher 42 leicht in seinem früheren Zustand in dem Fall eines Spannungsverlustes an dem Netzteil bzw. Spannungszufuhr Vcc zurückgesetzt werden.
Auch nach der Netzeinschaltung ist das Gate des Transistors 62 aufgrund des Betriebs des n-Kanal-Transistors 70 bei einer Spannung näherungsweise bei Vcc - Vt70 (wobei Vt70 die Schwellspannung des Transistors 70 ists), was den Transistor 62 einschaltet. Dies verbindet den Knoten C2 über den Transistor 62 mit Vcc, was ferner dabei behilflich ist, den Knoten C2 hochzuhalten, und durch den Betrieb des Haltespeichers 42 dabei behilflich ist, den Knoten C1 niedrig zu halten. Folglich bleibt der Haltespeicher 42 für so lange in diesem Zustand, wie Vcc eingeschaltet bleibt bzw. am Netz bleibt, wobei der eingeschaltete bzw. hochgefahrene Zustand durch einen hohen logischen Pegel an der Leitung POR angezeigt wird.
In dem Fall, daß die Spannung des Netzteils bzw. der Spannungszufuhr Vcc auf einen bestimmten Pegel unterhalb seines nominellen Betriebspegels abfällt, wird jedoch die Netzteil-Rücksetzschaltung 40 durch die Rücksetzschaltung 60 zurückgesetzt. Wenn Vcc in Richtung 0 Volt zurückfällt, wird das Gate des Transistors 62 Vcc folgen, während er bzw. es bei näherungsweise Vt68 oberhalb der Spannung von Vcc verbleibt. Diese Spannung bleibt an dem Gate des Transistors 62, während die Spannungsversorgung Vcc aufgrund des Kondensators 66, der zuvor von Vcc - Vt70 aufgeladen wurde, 0 Volt erreicht, und aufgrunddessen, daß der Transistor 68 als eine vorwärts vorgespannte Diode wirkt. Da die Schwellspannung des Transistors 62 niedriger ist, als die des Transistors 68, ist, wie oben beschrieben, der Transistor 62 an, wenn die Spannungszufuhr Vcc 0 Volt erreicht. Dies entlädt den kreuz- bzw. quergekoppelten Knoten C2 des Haltespeichers 42 auf Vcc, das bei einem niedrigen logischen Pegel liegt (Null Volt).
Es sollte zur Kenntnis genommen werden, daß die Verwendung eines n-Kanal-Transistors 70 eher als die eines p- Kanal-Transistors für die meisten CMOS-Anwendungen der Schaltung nach Fig. 4 wichtig sein wird. Wie es bei CMOS üblich ist, werden die n-Muldenbereiche bzw. -Quellbereiche, in die p-Kanal-Transistoren hinein ausgebildet werden, im allgemeinen auf Vcc vorgespannt, um sicherzustellen, daß die Source-zur-Mulde-Anschlüsse des p-Kanal-Transistors nicht vorwärts vorgespannt werden. Falls ein derartiger p-Kanal- Transistor anstelle des Transistors 70 verwendet wird (sein Gate ist natürlich an das Gate des Transistors 62 angeschlossen, um die gleiche Funktion umzusetzen), würde das Gate des Transistors 62 an den vorwärts vorgespannten pn- Kontakt-Spannungsabfall (in der Größenordnung von 0,7 Volt) eher als an Vt68 angeklemmt werden, wobei der Netzanschluß bzw. die Spannungsversorgung Vcc auf Erdpotential abfällt. Falls die Schwellspannung des Transistors 62 höher ist als dieser Abfall, würde der Transistor 62 nichtleitend werden und die Rücksetzschaltung 60 würde nicht betrieben werden, um den Knoten C2 im Haltespeicher 42 schnell zu entladen. Es ist deshalb zu bevorzugen, einen n-Kanal-Transistor 70 zu verwenden, der eine rückwärts vorgespannte Diode an dem Gate des Transistors 62 vorgeben wird, wenn Vcc fällt, was es dem Gate des Transistors 62 ermöglicht, auf die Spannung von Vt68 abzufallen.
Diese Entladung des Knotens C2 auf Erdpotential, falls Vcc abfällt, stellt sicher, daß die Netzeinschalt-Rücksetzschaltung 40 ordentlich arbeiten wird, selbst wenn der Spannungsverlust auf Vcc kurz ist. Ein ordentlicher Betrieb der Netzeinschalt-Rücksetzschaltung 40 liegt in der Erzeugung eines niedrigen logischen Pegels an der Leitung POR über eine bestimmte Zeitdauer über das Netzeinschalten, d.h. bis Vcc für eine bestimmte Zeit über einem bestimmten Pegel ist, wobei zu dieser Zeit die Leitung POR wieder zu hoch zurückkehrt. Ein derartiger Betrieb erfordert, daß für die Schaltung nach Fig. 4 der Haltespeicher 42 während des Netzeinschaltens in einem Zustand gesetzt werden muß, in dem der Knoten C1 hoch und der Knoten C2 niedrig ist, wobei der zeitabgestimmte Schalter 48 das Schalten des Haltespeichers 42 und die Erzeugung des hohen logischen Signals an der Leitung POR danach bewirkt. In dem Fall eines leichten Energieverlustes bzw. Spannungsverlustes, nachdem die ordentliche Netzeinschalt-Rücksetzprozedur (einschließlich dem Austreten aus speziellen Testmodes) gewünscht wird, stellt die Rücksetzschaltung 60 die Rücksetzung des Haltespeichers bzw. Zwischenspeichers 42 durch Entladen des Knotens C2 (und des Kondensators 46) über den Transistor 62 sicher. Ohne diesen durch die Rücksetzschaltung 60 zur Verfügung gestellten Entladepfad könnte der Kondensator 46 nicht ausreichend im Wege eines Leckes entladen werden, so daß er den Knoten C2 wieder beim Hochfahren bzw. Netzeinschalten nach einem kurzen Spannungsverlust an der Energie- bzw. Spannungszufuhr Vcc niedrig einstellen würde.
Es sollte ferner bemerkt werden, daß der Kondensator 66 auch die Rate, bei der der Transistor 62 angeht, wenn das Netzeinschalten beginnt, verlangsamt. Dies stellt sicher, daß es die Betätigung des zeitabstimmenden Schalters 48 ist, die den Haltespeicher 42 dazu veranlaßt, eher den Zustand beim Netzeinschalten zu ändern, als die verfrühte Aufladung des Knotens C2 über den Transistor 62. Dementsprechend stört die Rücksetzschaltung 60 über den Kondensator 66 den Betrieb der Netzeinschalt-Rücksetzschaltung 40 während der Netzeinschaltfolge nicht.
Es wird nun auf die Fig&sub0; 4a und 4b Bezug genommen, wobei der Aufbau und der Betrieb alternativer Rücksetzschaltungen 60a und 60b im einzelnen beschrieben wird, die in der Netzeinschalt-Rücksetzschaltung 40 anstelle der Rücksetzschaltung 60 einbezogen werden könnten. Die Fig. 4a zeigt eine erste alternative Rücksetzschaltung 60a, die einen Transistor 62 umfaßt, der seinen Source-zur-Drain-Pfad zwischen einem kreuzgekoppelten bzw&sub5; quergekoppelten Knoten C2 des Haltespeichers 42 und Vcc angeschlossen hat und dessen Gate an die Source des Transistors 68 wie in der Rücksetzschaltung 60 nach Fig. 4 angeschlossen ist. Anders als bei der Rücksetzschaltung 60 nach Fig. 4 enthält die Rücksetzschaltung 60a keinen Kondensator 66, der zwischen dem Gate des Transistors 62 und Vss angeschlossen ist. Der Transistor 68 ist wie in dem Fall nach Fig. 4 in einer Diodenweise gestaltet, wobei sein Source-zur-Drain-Pfad zwischen Vcc und dem Gate des Transistors 62 angeschlossen ist und wobei sein Gate an das Gate des Transistors 62 angeschlossen ist. Die N-Kanal-Transistoren 70 und 71 sind in einer Diodenweise gestaltet und in Serie zwischen Vcc und dem Gate des Transistors 62 angeschlossen, wobei sie in einer Richtung orientiert sind, so daß sie vorwärts mit Vcc positiv relativ zu dem Gate des Transistors 62 vorgespannt sind.
Die Rücksetzschaltung 60a nach Fig. 4a verzögert und legt das Laden des Gates des Transistors 62 während des Hochfahrens bzw. Netzeinschaltens der Energie- bzw. Spannungszufuhr Vcc aufgrund der Reihe von Transistoren 70 und 71 zwischen Vcc und dem Gate des Transistors 62, so daß der Transistor 62 nicht eingeschaltet wird, bis nachdem der Haltespeicher 42 (in Fig. 4 gezeigt) geschaltet hat. Zusätzliche Transistoren können in eine Reihe von Transistoren 70 und 71 einbezogen werden, um zusätzlich das Einschalten des Transistors 62 zu verzögern, falls erwünscht. Jedoch kann, um den Transistor 62 in die Lage zu versetzen, den Knoten C2 zu entladen, falls die Spannungszufuhr Vcc abfällt, die Anzahl der Transistoren in der Reihe bzw. Serie zwischen Vcc und dem Gate des Transistors 62 nicht so groß sein, daß die Spannung an dem Gate des Transistors 62 an eine Spannung angekoppelt wird, die niedriger ist als seine Schwellspannung. Falls dies der Fall ist, wird der Transistor 62 während des Netzeinschaltens bzw. Hochfahrens nicht eingeschaltet werden oder wird nicht an sein, während das Netz ausgeschaltet wird bzw. heruntergefahren wird, wobei der Betrieb der Rücksetzschaltung 60 ausgeschlossen wird. Es sollte bemerkt werden, daß ein Kondensator an das Gate des Transistors 62 in ähnlicher Weise wie der Kondensator 66 in Fig. 4 in Kombination mit mehreren Transistoren 70, 71 in dem Serienanschluß nach Fig. 4a angeschlossen werden kann, um ferner bei der Verzögerung des Ladens des Gates des Transistors 62 während des Netzeinschaltens bzw. Hochfahrens behilflich zu sein, ohne seine angelegte Spannung zu beeinträchtigen bzw. zu beeinflussen.
Nun, bezugnehmend auf Fig. 4b, wird eine Rücksetzschaltung 60b gemäß einer anderen Ausführungsform der Erfindung dargestellt, die zur Verwendung in der Netzeinschalt-Rücksetzschaltung 40 nach Fig. 4 als Ersatz für die Rücksetzschaltung 60 dargestellt ist. Die Rücksetzschaltung 60b ist ähnlich wie die Rücksetzschaltung 60 nach Fig. 4 aufgebaut, wobei der Source-zur-Drain-Pfad des Transistors 62 zwischen dem kreuzgekoppelten Knoten C2 des Haltespeichers 42 und Vcc angeschlossen ist. Das Gate des Transistors 62 ist an einen n-Kanal-Transistor 70 angeschlossen und ist ebenfalls an eine Platte des Kondensators 66 angeschlossen. Der Transistor 70 ist, wie in Fig. 4, in einer Diodenausbildung zwischen Vcc und dem Gate des Transistors 62 angeschlossen, wobei sein Gate an Vcc angeschlossen ist. Die Rücksetzschaltung 60b enthält auch n-Kanal-Transistoren 68 und 73, deren Source-zur-Drain-Pfade in Serie zwischen Vcc und dem Gate des Transistors 62 angeschlossen sind und deren jeweilige Gates an das Gate des Transistors 62 angeschlossen sind. Es sollte zur Kenntnis genommen werden, daß die Transistoren 68 und 73 in einer derartigen Weise hergestellt werden können, daß ihre Schwellenspannungen die gleichen sind, wie die des Transistors 62.
Wie oben im Verhältnis zu Fig. 4 erörtert, muß der Transistor 62 zu einer derartigen Zeit, wenn die Energie- bzw. Spannungszufuhr Vcc abgeschaltet bzw. heruntergefahren wird, an sein, um die Rücksetzschaltungen 60 (und 60a und 60b) ordentlich funktionieren zu lassen, selbst bis auf Null Volt. In der Rücksetzschaltung 60 wird dies durch Herstellen von Transistoren 62 und 68 in einer Weise bewerkstelligt, daß sich deren Schwellenspannungen unterscheiden, wobei die Schwellenspannung des Transistors 62 unter der des Transistors 68 liegt. Jedoch kann ein solches Herstellungserfordernis nicht mit dem Herstellungsverfahren austauschbar sein, das verwendet wird, um einen Speicher 1 herzustellen. Zusätzlich sind Variablen bei dem Herstellungsverfahren für integrierte Schaltungen als bemerkenswerte Auswirkungen auf die Schwellenspannungen auswirkend bekannt. Die alternative Rücksetzschaltung 60b stellt eine Schaltung vor, die möglicherweise die Empfindlichkeit des Verfahrens eher als die Rücksetzschaltung 60 aufgrund der Verbindung der Serie von Transistoren 68 und 73 verringert hat.
Bei der Netzeinschaltung funktioniert die Rücksetzschaltung 60b ähnlich wie die Rücksetzschaltung 60 nach Fig. 4. Wenn jedoch die Energie- bzw. Spannungszufuhr Vcc heruntergefahren bzw. abgeschaltet wird, wird die Spannung, auf die das Gate des Transistors 62 fallen wird, durch die Transistoren 68 und 73 gehalten, beträgt Vcc + Vt58 + Vds73, wobei Vds73 der Serienspannungsabfall des Source-zur-Drain-Pfades des Transistors 73 ist. Demgemäß wird, sobald der Transistor 70 beim Netzauschalten bzw. Herunterfahren rückwärts vorgespannt wird, wobei die Schwellspannung der Transistoren 62 und 68 gleich ist (d.h. Vt52 = Vt58), die Spannung an dem Gate des Transistors 62 um mehr als seine Schwellspannung höher als Vcc (d.h. die Source des Transistors 62). Der Transistor 62 wird folglich dazu dienen, den Knoten C2 auf Vcc bei abgeschaltetem Netz bzw. im heruntergefahrenen Zustand zu entladen, wobei der Haltespeicher 42 zurückgesetzt wird.
Der Anschluß des Gates des Transistors 73 an das Gate des Transistors 62 ist in der Rücksetzschaltung 60b eher als in der Diodenausgestaltung zu Zwecken des Steuerns der Spannung an dem Gate des Transistors 62 zu bevorzugen, wenn die Energiezufuhr bzw. Spannungszufuhr Vcc eingeschaltet bzw. hochgefahren wird. Die Spannung Vds73 ist in der Größenordnung kleiner als die Schwelispannung des Transistors 73 und folglich ist die Spannung an dem Gate des Transistors 62 nicht höher als erforderlich, um den kreuzgekoppelten Knoten C2 zu entladen. Dies ist vorteilhaft, weil die Spannung der Energie- bzw. Spannungszufuhr Vcc wenn sie eingeschaltet wird, über die Transistoren 68, 70 und 73 kapazitiv an das Gate des Transistors 62 ankoppeln wird und zusätzlich zu dieser Zeit, zu welcher Spannung auch immer, an das Gate des Transistors 62 angelegt wird. Wie oben bemerkt, ist es wünschenswert, daß der Transistor 62 vor der Betätigung des zeitabgestimmten Schalters 48 nicht eingeschaltet wird, da dies den Haltespeicher 42 dazu veranlassen würde, vor der vollen Netzeinschaltung von Vcc zu schalten. Die Wahrscheinlichkeit einer derartigen verfrühten Leitung durch den Transistor 62 steigert die höhere Spannung an seinem Gate zu der Zeit der Netzeinschaltung bzw. des Hochfahrens der Energie- bzw. Spannungszufuhr Vcc. Die Rücksetzschaltung 60b hält die Spannung an dem Gate des Transistors 62 folglich für die Leitung während des Netzabschaltens bzw. Herunterfahrens hoch genug, jedoch nicht übermäßig hoch, wobei die Wahrscheinlichkeit für diese unerwünschte Leitung verringert wird.
Bei der alternativen Rücksetzschaltung 60b wird die verringerte Verfahrensanfälligkeit durch die verringerte Abhängigkeit des Betriebs der Schaltung von einer unterschiedlichen Schwellenspannung erhalten. Tatsächlich können die Transistoren 62 und 68 so hergestellt werden, daß sie die gleiche Größe haben und im wesentlichen an dem gleichen Platz in der integrierten Schaltung sind, so daß Veränderungen beim Prozeß bzw. Verfahren dazu neigen werden, die Transistoren 62 und 68 gleichermaßen zu beeinflussen bzw. zu beeinträchtigen. Aufgrund des Einbeziehens des Serientransistors 73 wird der Transistor 62 weiter in dem abgeschalteten bzw. heruntergefahrenen Zustand ausreichend lange verbleiben, um den Zwischenspeicher bzw. Haltespeicher zurückzusetzen.
Natürlich erfordert die alternative Ausführungsform der Rücksetzschaltungen 60a und 60b nach den Fig. 4a und 4b im Verhältnis zu der Rücksetzschaltung 60 nach Fig. 4 einen oder mehr zusätzliche Transistoren. Es ist zu bedenken, daß ein Fachmann im Stand der Technik nun dazu in der Lage sein wird, aus einer dieser Alternativen oder aus anderen Alternativen, die nun auftreten werden bzw. vor Augen geführt werden, gemäß den Variationen bei den Herstellungsverfahren, Schaltungserfordernissen und anderen derartigen Faktoren der bestimmten in der Konstruktion befindlichen Schaltung auszuwählen.
Es sollte ebenfalls bemerkt werden, daß die Rücksetzschaltungen 60, 60a und 60b, während sie in Verbindung mit dem Rücksetzen einer Netzeinschalt-Rücksetzschaltung 40 beschrieben worden sind, für die deren Betrieb besonders zweckmäßig und vorteilhaft ist, beschrieben worden sind, sie ebenfalls in anderen Schaltungen im Speicher 1 und in anderen integrierten Schaltungen verwendet werden könnten, ob diese eine Speicherfunktion enthalten oder nicht. Zum Beispiel könnten dort bestimmte Knoten in derartigen Schaltungen sein, die bevorzugt schneller beim Netzausschalten bzw. Herunterfahren eines Netzteils entladen werden, ohne auf einer Netzeinschalt-Rücksetzschaltung zu basieren. Es ist zu bedenken, daß die Rücksetzschaltungen 60, 60a und 60b verwendet werden könnten, um derartige Knoten durch Anschluß an derartige Knoten anstelle eines kreuzgekoppelten Knotens C2 zu entladen, der gemäß der obigen Beschreibung entladen wird.

Auswertelogik

Es wird nun auf Fig. 5 Bezug genommen, wobei der Aufbau und der Betrieb der Auswertelogik 30 im einzelnen beschrieben wird. Wie oben bemerkt, sind die Leitungen POR und TRST Eingänge der Auswertelogik 30; in dieser Ausführungsform sind die Leitungen POR und TRST an zwei Eingänge eines NAND- Gatters 78 angeschlossen, das über einen Inverter 79 die Leitung RST_ betreibt. Die Leitung POR ist auf einem hohen Pegel, nachdem der Speicher 1 für eine Zeitdauer hochgefahren worden ist bzw. an das Netz geschaltet worden ist, wie oben im Verhältnis zu Fig. 4 hier beschrieben worden ist, und ist während einer derartigen Zeit, während die Energiebzw. Spannungszufuhr Vcc verlorengeht oder gerade wiederholt hochgefahren worden ist, bei einem niedrigen logischen Pegel. Wie oben im Verhältnis zu Fig. 1 beschrieben, ist die Leitung TRST bei einem hohen logischen Pegel, wenn der Speicher 1 nicht über die Chipfreigabeeinhänge E1 und E2 ausgewählt wird; wenn der Speicher 1 ausgewählt wird, ist die Leitung TRST bei einem niedrigen logischen Pegel. Entsprechend wird die Leitung RST_, während beide der Leitungen POR oder TRST bei einem niedrigen logischen Pegel sind, um die Testmode-Freigabeschaltung 29 dazu zu veranlassen, rückgesetzt zu werden, und um den Eintritt in einen Testmode zu vermeiden, wie hier unten beschrieben wird. Nur wenn der Speicher 1 vollständig hochgefahren ist bzw. am Netz liegt und nicht über die Chipauswähleingänge E1 und E2 ausgewählt wurde, wird die Leitung RST_ bei einem hohen logischen Pegel sein, was den Eintritt in einen speziellen Betriebsmode ermöglicht, wie etwa einen speziellen Testmode.
Wie ebenfalls oben erörtert, empfängt die Auswertelogik 30 an den Leitungen A1 und CKCBHV Eingänge bzw. Eingangssignale. Die Leitung A1 von dem Adreßanschluß A1 wählt den gewünschten der beiden verfügbaren Testmodes bei dieser Ausführungsform aus. Ein hoher logischer Pegel an der Leitung CKBHV, der den Empfang der Überspannungsbedingung bzw. -zustand an dem ausgewählten Adreßeingang A3 anzeigt, wird durch einen Zeittakt wirksam in den Zustand am Adreßanschluß A1 gelangen, um den gewünschten Test auszuwählen. Dies wird durch die NAND-Gatter 80&sub1; und 80&sub0; in der Auswertelogik 30 vorgenommen, die jeweils einen Eingang haben, der an die Leitung CKBHV angeschlossen ist und deren andere Eingänge an die Leitung A1 gekoppelt sind, invertiert durch den Inverter 82 bzw. nichtinvertiert. Jedes der NAND-Gatter stellt über Inverter 81 komplementäre Ausgänge zur Verfügung. Das NAND- Gatter 80&sub0; erzeugt folglich Signale an den Leitungen CK4 und CK4_ und das NAND-Gatter 80&sub1; erzeugt Signale an den Leitungen CK1 und CK1_.
Bezugnehmend auf Fig. 5a wird nun die Auswertelogik 30a beschrieben, die eine alternative Ausführungsform der Auswertelogik 30 ist. Wie hier erörtert, ist Sicherheit gegenüber dem unbeabsichtigten Eintritt in einen Testmode gewünscht, so daß Ereignisse, wie etwa Rauschen oder Störungen, Herunterfahr- bzw. Netzabschaltfolgen und Netzeinschalt- bzw. Hochfahrfolgen und Einsetzen in einen unter Spannung befindlichen Sockel nicht den Eintritt in einen speziellen Betriebs- oder Testmode bewirken. Die Auswertelogik 30a stellt zusätzliche Sicherheit gegenüber einem derartigen unbeabsichtigten Eintritt in einen Testmode zur Verfügung, indem die Bereitstellung eines ausgedehnten bzw. umfangreichen Codes zum Auswählen eines speziellen Testmodes erforderlich ist.
Frühere Techniken nach dem Stand der Technik, wie etwa in dem hier oben zitierten Artikel von Mcadams et al. beschrieben, haben Adreßanschlüsse zum Auswählen eines von mehreren speziellen Testmodes verwendet. In derartigen bekannten Techniken ist jedoch die Anzahl der Anschlüsse, die zum Auswählen eines speziellen Testmodes verwendet wurden, minimiert worden, wobei nur jene Anschlüsse abgefragt bzw. abgehört werden, die erforderlich sind, um einzig und allein sämtliche der verfügbaren Modes auszuwählen. Zum Beispiel wird in dem Artikel von Mcadams et al. die minimale Anzahl von vier Anschlüssen verwendet, um 10 Modes auszuwählen. Folglich wird in derartigen Situationen, wie Rauschen bzw. Störungen, Spannungszufuhr bzw. Netzeinschalten und dergleichen, wie hier oben beschrieben, in dem Fall, daß eine Überspannung oder andere Auswählbedingungen gegeben sind, die Wahrscheinlichkeit des Eintritts in einen speziellen Testmode sehr hoch.
Darüber hinaus ist bei solchen bekannten Techniken, wie in dem Artikel von Mcadams et al. beschrieben, ein spezieller Testmode durch einen Code auswählbar, wobei sämtliche der Anschlüsse bei dem gleichen logischen Pegel sind, z.B. allesamt "0" sind. Ein derartiger Zustand ist während des Netzeinschaltens bzw. Hochfahrens oder dem Einsetzen in einem unter Spannung befindlichen Sockel sehr wahrscheinlich, und folglich kann das Auswählen eines speziellen Testmodes auftreten, wenn die Überspannung oder andere Auswählbedingungen gegenwärtig sind und wobei die Anschlüsse zum Auswählen verwendet werden, welche der mehreren Modes bei dem gleichen logischen Pegel sind.
Die Auswertelogik 30a stellt zusätzliche Sicherheit gegenüber dem unbeabsichtigten Eintritt in derartige Testmodes zur Verfügung, indem mehr als die minimale Anzahl von für die Anzahl von Testmodes (oder anderen Modes) erforderlichen Adreßanschlüssen, die in dem Speicher 1 auswählbar sind, verwendet werden; d.h. die verfügbaren Auswählcodes, die von den Adreßanschlüssen auswählbar sind, sind spärlich mit Betriebscodes besetzt. Zusätzlich ist die Auswertelogik 30a in einer solchen Weise aufgebaut, daß Codes mit nur "0" oder nur "1" nicht brauchbar sind, um einen speziellen Testmode auszuwählen.
Die Auswertelogik 30a enthält ein NAND-Gatter 78, das Leitungen POR und TRST empfängt und das ein Signal RST_ über einen Inverter 79 anlegt, ähnlich wie die Auswertelogik 30 nach Fig. 5. Zum Auswählen der parallelen Testfunktion mittels der Leitungen CK4 und CK4_ enthält die Auswertelogik ein NAND-Gatter 84&sub0;, das Eingänge aufweist, die an Adreßanschlüsse A0, A2 und A5 des Adreßzwischenspeichers bzw. -puffers 11 angeschlossen sind (oder alternativ unmittelbar von den Adreßanschlüssen) und ein Eingang ist an die Leitung CKBHV der Überspannungserfassungsschaltung 32 angeschlossen. Das NAND-Gatter 86&sub0; weist einen Eingang auf, der an die Leitung CKBHV angeschlossen ist und weist Eingänge auf, die an die Adreßanschlüsse A1 und A2 von den Adreßpuffern 11 angeschlossen sind und durch Inverter 82&sub0; invertiert sind. Alternativ können wahre und komplementäre Leitungen von den Adreßpuffern 11 äquivalente Signale zu der Auswertelogik 30a übertragen. Die Ausgänge der NAND-Gatter 84&sub0; und 86&sub0; sind an die Eingänge des NOR-Gatters 88&sub0; angeschlossen. Der Ausgang des NOR-Gatters 80&sub0; betreibt die Zeittaktleitung CK4 und die Zeittaktleitung CK4_ über den Inverter 81&sub0;, ähnlich wie in der hier oben beschriebenen Auswertelogik 30.
Zum Auswählen einer alternativen Testfunktion über die Zeittaktleitungen CK1 und CK1_ enthält die Auswertelogik 30a ein NAND-Gatter 84&sub1;, die an ihren Eingängen die Leitung CKBHV und die Zustände der Adreßanschlüsse A0, A2 und A5, die durch Inverter 82&sub1; invertiert sind, empfängt und das NAND- Gatter 86&sub1;, das an seinen Eingängen die Leitung CKBHV und die Zustände der Adreßanschlüsse A1 und A4 empfängt. Die Ausgänge der NAND-Gatter 84&sub1; und 86&sub1; sind an Eingänge des NOR- Gatters 88&sub1; angeschlossen, welches die Leitungen CK1 und CK1_ (über den Inverter 81&sub1;) betreibt.
Der Betrieb der Auswertelogik 30a wird nun im Verhältnis zu der Schaltung zum Auswählen des parallelen Testmodes über Zeittaktleitungen CK4 und CK4_ beschrieben. Das NOR- Gatter 88&sub0; wird freigebende Taktimpulse an die Leitungen CK4 und CK4_ (d.h. einen hohen logischen Pegel an die Leitung CK4 und einen niedrigen logischen Pegel an die Leitung CK4_) nur übertragen, wenn ihre Eingänge beide bei einem niedrigen logischen Pegel sind. Die NAND-Gatter 84&sub0; und 86&sub0; legen nur niedrige logische Pegel an ihre Ausgänge an, wenn sämtliche ihrer Eingänge einen hohen logischen Pegel aufweisen. Folglich gibt das NOR-Gatter 88&sub0; nur ein freigebendes Zeittaktsignal, wenn der durch die Adreßanschlüsse A5, A4, A2, A1 und A0 gegebene Code gleich 10101 in Verbindung mit einem Überspannungsausschlag ist, der durch die Überspannungserfassungsschaltung 32 detektiert wird. Es sollte zur Kenntnis genommen werden, daß die Auswertelogik 30a über das NOR- Gatter 88&sub1; die Zeittaktfreigabesignale an den Leitungen CK1 und CK1_ um einen zweiten speziellen Mode zur Freigabe nur zu veranlassen, wenn der durch die Adreßanschlüsse A5, A4, A2, A1 und A0 angelegte Code 01010 gleicht, in Verbindung mit einem Überspannungsausschlag, der durch die Überspannungserfassungsschaltung 32 detektiert wird. In dem Fall eines Überspannungsausschlages in Verbindung mit irgendeinem anderen Zustand als den zwei oben festgelegten Codes (10101 und 01010) wird keine der Freigabezeittaktleitungen CK4 oder CK1 ansprechen.
Die Auswertelogik 30a stellt folglich zusätzliche Sicherheit gegen ein unbeabsichtigtes Eintreten in einen speziellen Testmode oder Betriebsmode auf zwei Arten zur Verfügung. Zum einen sind in dem Speicher 1 nur zwei spezielle Testmodes, wobei fünf Adreßanschlüsse durch die Auswertebgik 30a abgefragt werden. Folglich ist die Wahrscheinlichkeit, daß ein spezieller Testcode ausgewählt wird (oder bei der hier oben beschriebenen Ausführungsform im Verhältnis zu den mehreren erforderlichen Zeittakten, die Wahrscheinlichkeit eines falschen auftretenden Zeittaktes), beträgt gemäß dieser Ausführungsform der Erfindung 2 aus 32. Es sollte zur Kenntnis genommen werden, daß die Wahrscheinlichkeit, daß in dem Fall der hier oben beschriebenen Auswertelogik 30 die Wahrscheinlichkeit, daß ein Überspannungsausschlag die Freigabe von jeweiligen Taktleitungen CK1 oder CK4 bewirken wird, sicher ist, da die minimale Anzahl von Adreßanschlüssen (d.h. einer) für die Auswahl der speziellen verfügbaren Testmodes verwendet wird (d.h. zwei). Im Verhältnis zu dem hier oben beschriebenen Artikel von Mcadams et al. trägt die Wahrscheinlichkeit, daß in einen speziellen Testmode in dem Fall eines Überspannungsausschlages eingetreten wird, mindestens 9 aus 16 (einer der Modes ist ein Rücksetzcode).
Zum zweiten sollte zur Kenntnis genommen werden, daß die bei dieser Ausführungsform der Auswertelogik 30a verwendeten Codes für eine derartige Freigabe nicht allesamt "0" oder allesamt "1" sind; der Empfang von nur "0"- oder nur "1"-Codes in dem Fall eines Überspannungsausschlages wird kein Taktfreigabesignal ergeben, daß an den Taktleitungen CK1 und CK4 erscheint. Wie oben bemerkt, ist anzunehmen, daß Zustände mit nur "0" oder nur "1" an den Adreßanschlüssen die wahrscheinlichsten Zustände während des Netzeinschaltens bzw. Hochfahrens oder des Einsetzens in einem unter Spannung befindlichen Sockel sind. Es sollte bemerkt werden, daß der Code mit nur "0" in der Bezugsquelle von McAdams et al. (siehe Tabelle IV) eine parallele Lese- und Schreiboperation auswählt; der Code mit nur "1" hat keine festgelegte Funktion, führt jedoch offensichtlich auch nicht zu dem normalen Betrieb zurück (dies wird durch 0111 ausgewählt). Da die Auswertelogik 30a nicht auf derartige Codes anspricht, wird ein zusätzlicher Sicherheitspegel gegen unbeabsichtigtes Eintreten in einen Testmode zur Verfügung gestellt.
Es sollte zur Kenntnis genommen werden, daß die Auswertelogik 30a alternativ mit einem einzigen Taktgeberschema bzw. -schaltplan in einer Testmode-Freigabeschaltung 29 verwendet werden könnte, d.h. wenn ein einzelner Überspannungsausschlag einen Testmode freigeben kann, und wird die zusätzliche Sicherheit gegenüber dem hier oben beschriebenen Eintritt in einen Testmode zur Verfügung stellen. Es ist natürlich zu bedenken, daß mehr als zwei spezielle Testmodes für einen Speicher verfügbar sein können, der die Merkmale der Auswertelogik 30a umfaßt; zusätzliche Adreßanschlüsse würden bevorzugt abgefragt werden, um die Vorteile der Spärlichkeit an Auswählcodes beizubehalten.
Bezugnehmend auf Fig. 2 enthält die Testmode-Freigabeschaltung 29 ferner D-Flip-Flops 90 und 92, die in Serie für jeden der Testmodes angeschlossen sind, die durch die Testmode-Freigabeschaltung 29 auswählbar sind. Da bei diesem Beispiel zwei Testmodes durch die Testmode-Freigabeschaltung 29 abhängig von dem Zustand des Adreßanschlusses A1 auswählbar sind, werden zwei Paare von D-Flip-Flops 90 und 92 in der Testmode-Freigabeschaltung 29 vorgesehen. Für die Bereitstellung von zusätzlichen Testmodes für den Speicher 1 würden zusätzliche Paare von D-Flip-Flops 90 und 92 zur Verfügung gestellt werden.
Gemäß der vorliegenden Erfindung ist eine Reihe von Überspannungsbedingungen bzw. -zuständen an dem Adreßanschluß A3 notwendig, um den Eintritt in einen speziellen Testmode zu veranlassen. Dies wird in der Testmode-Freigabeschaltung 29 in dem Falle vorgenommen, in dem die Serie bzw. Reihe von Überspannungsbedingungen bzw. -zuständen zwei derartige Zyklen beträgt oder zählt, durch die Bereitstellung von zwei Flip-Flops 90 und 92 für jeden Testmode. Zu Zwecken der zusätzlichen Sicherheit wird es gewünscht, daß mehr als zwei Überspannungszyklen für den Eintritt in einen speziellen Testmode zu fordern sind, wobei zusätzliche Flip- Flops zu der Serienfolge von zwei Flip-Flops 90 und 92 nach Fig. 2 hinzuzufügen wären. Zu Zwecken der Vermeidung des unbeabsichtigten Eintritts in einen Testmode während des Einsetzens in einen unter Spannung gesetzten Sockel und dergleichen ist es anzunehmen, daß zwei Überspannungszyklen ausreichen und folglich werden Flip-Flops 90 und 92 bei dieser Ausführungsform der Erfindung zur Verfügung gestellt.

Flip-Flops

Nun, auf Fig. 6 Bezug nehmend, wird der bevorzugte Aufbau von D-Flip-Flops 90 und 92 jetzt unter Bezugnahme auf das D-Flip-Flop 90&sub0; beschrieben. Es sollte beachtet werden, daß andere Halte- bzw. Zwischenspeicher bistabile Multivibratoren oder Flip-Flops verschiedener Arten (z.B. R-S- und J-K-Flip-Flops und einzelstufengetaktete Haltespeicher) alternativ anstelle der D-Flip-Flops 90 und 92, die hier beschrieben sind, verwendet werden können. Es sollte auch zur Kenntnis genommen werden, daß bei dieser Ausführungsform der Erfindung jeder der Flip-Flops 90 und 92, wie in Fig. 6 gezeigt, aufgebaut ist; natürlich können alternativ verschiedene Gestaltungen für die Flip-Flops 90 im Verhältnis zu 92 in der Testmode-Freigabeschaltung 29 gemäß dieser Erfindung verwendet werden, falls gewünscht.
Die Flip-Flops 90 und 92 haben jeweils CK- und CK _-Eingänge, um komplementäre Taktsignale bzw. Zeitgebersignale zu empfangen, und weisen einen Dateneingang D und einen Rücksetzeingang R_ auf; jeder der Flip-Flops 90 und 92 hat einen nichtinvertierenden Ausgang Q. Bezugnehmend auf Fig. 6 besteht das Durchgangsgatter 94 aus komplementären MOS-Transistoren, die durch die komplementären Takteingänge CK und CK_ angesteuert werden, wobei eine Seite des Durchgangsgatters 94 den D-Eingang empfängt. Die andere Seite des Durchgangsgatters 94 ist an einem Eingang des NAND-Gatters 96 angeschlossen, dessen anderer Eingang an den Rücksetzeingang R_ angeschlossen ist. Das Durchgangsgatter 94 und das NAND- Gatter 96 dienen zusammen mit dem Inverter 97, dessen Eingang an den Ausgang des NAND-Gatters 96 angeschlossen ist, als die erste Stufe des Flip-Flops 90&sub0;. Der Ausgang des Inverters 97 ist folglich der Ausgang der ersten Stufe und ist an den Eingang der zweiten Stufe am Durchgangsgatter 100 angeschlossen. Der Eingang des NAND-Gatters 96, der an das Durchgangsgatter 94 angeschlossen ist, ist auch an ein zweites Durchgangsgatter 98 angeschlossen, das das Durchgangsgatter 94 komplementär ansteuert; die n-Kanal- und p-Kanal- Transistoren im Durchgangsgatter 94 werden durch Taktsignale CK bzw. CK_ angesteuert, während die n-Kanal- und p-Kanal- Transistoren im Durchgangsgatter 98 durch Taktsignal CK_ bzw. CK angesteuert werden. Das Durchgangsgatter 98 ist an den Ausgang des Inverters 97 angeschlossen und dient zum Halten bzw. Zwischenspeichern des Zustandes des NAND-Gatters 96, nachdem das Durchgangsgatter 94 ausgeschaltet ist, und stabilisiert folglich den Betrieb des Flip-Flops 90&sub0;.
Die zweite Stufe des Flip-Flops 90&sub0; wird ähnlich wie die erste Stufe aufgebaut, jedoch mit komplementärer Taktung von der ersten Stufe. Das Durchgangsgatter 100 besteht auch aus komplementären MOS-Transistoren, die durch die Takteingänge CK und CK_ angesteuert werden, wird jedoch auch in einer entgegengesetzten Weise von dem Durchgangsgatter 94 angesteuert (d.h. die Takteingänge CK und CK_ steuern die entgegengesetzten Transistoren im Durchgangsgatter 100 als sie in dem Durchgangsgatter 94 steuern). Die andere Seite des Durchgangsgatters 100 ist an einen Eingang des NAND-Gatters 102 angeschlossen, das den Rücksetzeingang R_ an seinem anderen Eingang empfängt. Der Ausgang des NAND-Gatters wird über den Inverter 103 an den Q-Ausgang des Flip-Flops 90&sub0; angeschlossen. Ähnlich wie bei der ersten Stufe wird das Durchgangsgatter 104 zwischen dem Ausgang des Inverters 103 und dem Eingang des NAND-Gatters 102 angeschlossen, das an das Durchgangsgatter 100 angeschlossen ist, und das Durchgangsgatter 104 wird von den Takteingängen CK und CK_ relativ zu dem Durchgangsgatter 100 komplementär getaktet, um den Eingang des NAND-Gatters 102 mit dem Ausgang des Inverters 103 zu halten bzw. zwischenzuspeichern.
Im Betrieb funktioniert das Flip-Flop 90&sub0; als ein herkömmliches D-Typ-Flip-Flop mit zwei Stufen. Wenn der Takteingang CK hochgeht und CK_ niedrig wird, gehen beide Transistoren des Durchgangsgatter 94 an und übertragen den logischen Zustand an dem D-Eingang zu dem NAND-Gatter 96. Bei dem Beispiel, in dem an den D-Eingang ein hoher logischer Pegel, wie in Fig. 2 gezeigt, angelegt wird und unter der Annahme des nicht zurückgesetzten Zustandes (d.h. der Rücksetzeingang R_ ist hoch), wird das Komplement des D-Eingangs (d.h. ein niedriger logischer Pegel) an den Ausgang des NAND-Gatters 96 angelegt und wird durch den Inverter 97 invertiert. Ein hoher logischer Pegel verbleibt folglich an dem Ausgang des Inverters 97, wobei die Durchgangsgatter 98 und 100 ausgeschaltet sind.
Während der Takteingang CK_ auf hoch geht und der Takteingang CK niedrig wird, wird das Durchgangsgatter 94 ausgeschaltet und die Durchgangsgatter 98 und 100 werden eingeschaltet. Das Durchgangsgatter 98 schließt folglich den Eingang des NAND-Gatters 96 an den Ausgang des Inverters 97 an, wobei der Zustand des NAND-Gatters 96 stabilisiert wird. Das Durchgangsgatter 100 überträgt den hohen logischen Pegel an dem Ausgang des Inverters 97 an den Eingang des NAND- Gatters 102, welches mit dem Rücksetzeingang R_ bei einem hohen logischen Pegel zweifach durch das NAND-Gatter 102 und den Inverter 103 invertiert wird. Der Inverter 103 legt folglich einen hohen logischen Pegel an den nichtinvertierenden Q-Ausgang an. Während der Takteingang CK_ auf niedrig zurückgeht und der Takteingang CK auf hoch zurückgeht, wird das Durchgangsgatter 104 angeschaltet, wobei dem Inverter 103 ermöglicht wird, den Eingang des NAND-Gatters 102 zu betreiben, um diesen Zustand des Flip-Flops 90&sub0; zu stabilisieren.
Der Rücksetzeingang R_ dient dazu, das Flip-Flop 90&sub0; unbedingt zurückzusetzen. Dadurch, daß der Rücksetzeingang R_ auf einen niedrigen logischen Pegel geht, werden die NAND-Gatter 96 und 102 beide an ihre Ausgänge einen hohen logischen Pegel anlegen, ungeachtet des Zustandes an ihren anderen Eingängen. Die Inverter 97 und 103 werden folglich jeweils einen niedrigen logischen Pegel an ihren Ausgängen anlegen, wobei ein niedriger logischer Pegel folglich an dem Q-Ausgang des Flip-Flops Vcc erscheint. In dem normalen Betriebszustand mit dem Takteingang CK mit niedrigem Pegel und dem Takteingang CK_ mit hohem Pegel betreibt der niedrige logische Pegel an dem Ausgang des Inverters 97 den anderen Eingang des NAND-Gatters 96, wobei das Flip-Flop 90&sub0; auf seinen anfänglichen Zustand zurückgesetzt wird. Dieser anfängliche Zustand verbleibt nach der Rückkehr des Rücksetzeingangs R_ in einem hohen logischen Pegel.
Verschiedene Kondensatoren 105 und 106 sind als an bestimmte Knoten des Flip-Flops 90&sub0; angeschlossen dargestellt, wobei Kondensatoren 105 an Vcc angeschlossen sind und Kondensatoren 106 an Vss angeschlossen sind. Diese Kondensatoren sind im allgemeinen nicht in üblichen Flip-Flops enthalten, sind jedoch in dem Flip-Flop 90&sub0; gemäß dieser Ausführungsform der Erfindung zweckmäßig, um ihren Zustand während des Netzeinschaltens bzw. Hochf ahrens des Speichers 1 voreinzustellen, indem es in die Tat umgesetzt wird. Wie oben erörtert, ist es für den Speicher 1 unerwünscht, während des Netzeinschaltens bzw. Hochfahrens in einen speziellen Testmode einzutreten. Folglich ist es wichtig, daß der Zustand der Flip-Flops 90 und 92 in einer derartigen Weise eingestellt wird, daß nur während bzw. durch Empfang eines ordentlichen Testmode-Freigabesignals (in diesem Falle zwei Überspannungszustände bzw. -bedingungen) den Speicher 1 in irgendeinen speziellen Testmode eintreten läßt. Demgemäß koppeln die Kondensatoren 105 die Ausgänge der NAND-Gatter 96 und 102 an Vcc beim Netzeinschalten bzw. Hochfahren und die Kondensatoren 106 koppeln die Eingänge der NAND-Gatter 96 und 102 wie auch die Ausgänge der Inverter 97 und 103 an Vss. Dies versetzt die Flip-Flops 90 und 92 in der Testmode- Freigabeschaltung 29 (alle ähnlich aufgebaut) während des Netzeinschaltens bzw. Hochfahrens in den anfänglichen Zustand bzw. Bedingung, in dem sie keinen Überspannungsausschlag erhalten haben.
Die Fig. 2 stellt den Anschluß der Flip-Flops 90 und 92 in der Testmode-Freigabeschaltung 29 dar. Für beide Flip- Flops 90&sub0; und 92&sub0; sind die Leitungen CK4 und CK4_ von der Auswertelogik 30 an die komplementären Takteingänge CK bzw. CK_ angeschlossen und die Leitung RST_ von der Auswertelogik 30 wird an dem Rücksetzeingang R_ empfangen. Für den Flip- Flop 90&sub0; ist der Dateneingang D an Vcc angeschlossen, so daß die Daten, die durch den Flip-Flop 90&sub0; eingetaktet werden, immer einen hohen logischen Pegel haben. Wie in Fig. 2 gezeigt wird, ist der D-Eingang des Flip-Flops 92&sub0; an den nichtinvertierenden Q-Ausgang des Flip-Flops 90&sub0; angeschlossen. Umgekehrt sind die komplementären Takteingänge CK und CK_ der Flip-Flops 90&sub1; und 92&sub1; an die Leitungen CK1 und CK1_ von der Auswertelogik 30 angeschlossen; die D- und R_ -Eingänge der Flip-Flops 90&sub1; und 92&sub1; sind ähnlich als Flip-Flops 90&sub0; und 92&sub0; angeschlossen.
Die nichtinvertierenden Q-Ausgänge der Flip-Flops 92&sub0; und 92&sub1; sind an Treiber 110 angeschlossen. Die Treiber 110 sind übliche Puffer/Treiber, um den Ausgang der Q-Ausgänge der Flip-Flops 92 zu dem Rest des Speichers 1 zu übertragen und, falls notwendig, die Durchführung der Freigabe und der Sperrung der speziellen Testfunktionen zu bewirken. Zum Beispiel wird in diese Ausführungsform die Leitung T durch Treiber 110 gemäß dem Ausgang des Flip-Flops 92&sub0; betrieben und ist parallel der Testschaltung 28 angeschlossen. Ein hoher logischer Pegel an dem Ausgang des Flip-Flops 92&sub0; wird folglich an die parallele Testschaltung 28 übertragen, um die parallele Testfunktion freizugeben. Ähnlich wird die Leitung D2 durch Treiber 110 in dieser Ausführungsform gemäß dem Zustand des Q-Ausgangs des Flip-Flops 92&sub1; für die Auswahl eines zweiten speziellen Testmodes oder Betriebs betrieben.

Operationen der Testmode-Freigabeschaltung

Nun, bezugnehmend auf Fig. 2, wird jetzt der Betrieb der Testmode-Freigabeschaltung 29 gemäß den verschiedenen Bedingungen bzw. Zuständen beschrieben. Dieser Betrieb wird für die Freigabe der parallelen Testschaltung 28 über die Leitung T beschrieben; es wird natürlich zu verstehen sein, daß selbstverständliche andere spezielle Testfunktionen abhängig von dem Zustand bestimmter Adressen oder anderer Eingänge ausgewählt werden können, wie etwa der Leitung A1, die durch die Auswertelogik 30 abgefragt werden können.
Diese Beschreibung des Betriebs der Testmode-Freigabeschaltung 29 wird nun zu einer Zeit t&sub0; beginnen, zu der der Speicher 1 im normalen Betriebsmode ist, jedoch der Speicher 1 nicht freigegeben ist. Dementsprechend ist die Leitung POR bei einem hohen Pegel (der Speicher 1 ist für einige Zeiten bzw. manchmal hochgefahren bzw. am Netz) und die Leitung TRST ist im hohen Pegel, da der Speicher 1 nicht freigegeben ist. Folglich ist die Leitung RST_ in der Testmode-Freigabeschaltung 29 nach Fig. 2 bei einem hohen logischen Pegel und die Flip-Flops 90 und 92 sind folglich in einem Zustand, in dem sie Daten, die an ihren D-Eingängen anliegen, während des Empfangs der erforderlichen Taktsignale empfangen und takten können.
Auch sind die Adreßanschlüsse A1 und A3 zur Zeit t&sub0; in ihrem normalen Zustand als Adressen, wobei sie derartige Übergänge machen, wie sie während einer derartigen Operation vorkommen. Als solches ist der Zustand dieser Anschlüsse, während der Zustand dieser Anschlüsse zu Zwecken des Eintritts in einen speziellen Testmode "unbeachtlich" ("don't cares") ist, natürlich bei dem Betrieb des Speichers 1 von Wichtigkeit. Sind die Adreßanschlüsse A1 und A3 in diesem Zustand, sind die Leitungen CK4 und CK4_ von der Auswertebgik 30 bei einem niedrigen Pegel bzw. einem hohen Pegel. Die Flip-Flops 90&sub0; und 92&sub0; sind in dem Anfangszustand und folglich sind ihre Ausgänge Q (für den Fall des Flip-Flops 92&sub0; als Leitung T gezeigt) bei niedrigen logischen Pegeln.
Der Eintritt in einen speziellen Testmode, der bei diesem Beispiel der parallele Testmode ist, beginnt mit einem ersten Übergang des Adreßanschlusses A3 in einen Überspannungszustand. Wie hier oben beschrieben, ist der Überspannungszustand bei dieser Ausführungsform der Erfindung tatsächlich ein "Unterspannungs"-Zustand, in dem die Spannung am Adreßanschluß A3 bei bzw. auf einer Spannung Vtrip betrieben wird, welches ein bestimmter Wert unterhalb der Spannung des niedrigen logischen Pegels ist und tatsächlich mehrere Volt unterhalb von Vss liegen kann. Der Adreßanschluß A3 erreicht den Vtrip-Pegel bei diesem Beispiel zu einer Zeit t&sub1;.
Wie hier oben im Verhältnis zu den Fig. 3 und 5 erörtert, wird an der Leitung CKBHV ein hoher logischer Pegel angelegt, wenn der Adreßanschluß A3 eine Spannung bei oder unter Vtrip erreicht. Über die NAND-Gatter 80 in der Auswertelogik 30 taktet dies den logischen Zustand am Adreßanschluß A1. In diesem Fall ist zur Freigabe der parallelen Testschaltung 28 der Adreßanschluß A1 bei einem hohen logischen Pegel. Im Ergebnis gehen die Taktleitungen CK4 und CK4_ zur Zeit t&sub2; nach Fig. 7 zu hohen bzw. niedrigen logischen Pegeln über.
Da der D-Eingang des Flip-Flops 90&sub0; an Vcc angebunden ist, wird ein "1"-Zustand in dessen erste Stufe getaktet, während die Taktleitungen CK4 und CK4_ in einen hohen bzw. niedrigen Pegel übergehen. Wenn der Adreßanschluß A3 in seinen nominellen Bereich oberhalb des Pegeis Vtrip zu einer Zeit t&sub3; zurückkehrt, kehrt die Leitung CKBHV zu einem niedrigen logischen Pegel zurück und die Leitungen CK4 und CK4_ kehren zu niedrigen bzw. hohen Pegeln zur Zeit t&sub4; zurück.
Dies taktet, wie oben beschrieben, den "1"-Zustand in die zweite Stufe des Flip-Flops 90&sub0;, so daß ein hoher logischer Pegel an dessen nichtinvertierenden Q-Ausgang zur Zeit t&sub5; angelegt wird.
Es sollte bemerkt werden, daß zur Zeit t&sub5; nach dem ersten Überspannungsausschlag an dem Adreßanschluß A3 das Testmode-Freigabesignal des hohen logischen Pegeis an der Leitung T bislang nicht ausgegeben worden ist. Dies geschieht natürlich aufgrund des Aufbaus der Testmode-Freigabeschaltung 29, die mehrere Halte- bzw. Zwischenspeicher (in diesem Beispiel zwei Flip-Flops 90 und 92) in Serie hat, um den Testmode freizugeben, was mehrere Überspannungsausschläge erfordert, um den speziellen Testmode freizugeben. Dieser Aufbau stellt folglich Sicherheit gegenüber der unbeabsichtigten Freigabe eines speziellen Testmodes aufgrund von Rauschen an den bestimmten Anschluß, der zur Freigabe des Testmodes verwendet wird, aufgrund von Rauschen bzw. Störungen an dem bestimmten zu Freigabe des Testmodes verwendeten Anschlusses, aufgrund des Einsetzens in einen unter Spannung stehenden Sockel, von Energie- bzw. Spannungsverlustereignissen mit nachfolgendem Netzeinschalten bzw. Hochfahren und dergleichen zur Verfügung. Während derartige Ereignisse ein einzelnes Überspannungsereignis an dem interessierenden Anschluß (in diesem Fall der Adreßanschluß A3) bewirken können, sind mehrere von derartigen Ereignissen weit weniger wahrscheinlich. Folglich stellt der Speicher 1 gemäß dieser Ausführungsform der Erfindung eine verbesserte Verläßlichkeit zur Verfügung, indem er mehrere Überspannungsausschläge für die Auswahl eines speziellen Testmodes erfordert, und vermeidet die katastrophale Potentialsituation, bei der der Speicher 1, sobald er in ein System eingebaut ist, in einen speziellen Testmode oder einen speziellen Betriebsmode eintritt, in dem die darin gespeicherten Daten unwiederbringlich verloren gehen können oder überschrieben werden können.
Zu der Zeit t&sub6; hat der Adreßanschluß A3 seinen zweiten Überspannungsübergang zu einer Spannung unterhalb von Vtrip vorgenommen. Da der Adreßanschluß A1 immer noch bei einem hohen logischen Pegel ist, veranlaßt dies ein Signal eines hohen logischen Pegels, an der Leitung CK4 zu erscheinen und ein Signal eines niedrigen logischen Pegels an der Leitung CK4_ zur Zeit t&sub7; zu erscheinen, welches den hohen logischen Pegel an dem Q-Ausgang des Flip-Flops 90&sub0; in die erste Stufe des Flip-Flops 92&sub0; taktet. Zur Zeit t&sub8; kehrt der Adreßanschluß A3 in seinen nominellen Bereich oberhalb der Spannung Vtrip zurück. Dies ergibt zur Zeit t&sub9;, daß die Taktleitungen CK4 und CK4_ in niedrige bzw. hohe logische Pegel zurückkehren, die den hohen logischen Pegel des Q-Ausgangs in die zweite Stufe des Flip-Flops 92&sub0; takten. Als ein Ergebnis erreicht zu einer Zeit t&sub1;&sub0; die Testmode-Freigabesignalleitung T, die durch die Treiber 110 von dem Q-Ausgang des Flip- Flops 92&sub0; betrieben werden, einen hohen logischen Pegel. Dies übermittelt es der parallelen Testschaltung 28 und derartigen anderen Schaltungen innerhalb des Speichers 1, die zur Freigabe der paralleln Testfunktion erforderlich sind, daß die parallele Testfunktion freigegeben worden ist.
Es sollte bemerkt werden, daß es diese Ausführungsform der Erfindung erfordert, daß der gleiche spezielle Testmode- Auswählcode für beide Überspannungsausschläge vorhanden ist, um in den speziellen Testmode hineingebracht zu werden. Bei dem obigen Beispiel ist dieser Code ein hoher logischer Pegel an dem Adreßanschluß A1. Falls z.B. der Adreßanschluß A1 während des zweiten Überspannungsausschlags am Adreßanschluß A3 bei einem niedrigen logischen Pegel war, würden die Taktleitungen CK4 und CK4_ nicht in hohe bzw. niedrige Pegel überführt werden, da das NAND-Gatter 80&sub0; unbedingt einen hohen logischen Pegel an seinem Ausgang haben würde (der die Taktleitung CK4_ unmittelbar betreibt und die Taktleitung CK4 über den Inverter 82 betreibt). Dieses Erfordernis des zweifachen gleichen Codes zur Freigabe des speziellen Testmodes fügt zusätzliche Sicherheit hinzu.
Es sollte zur Kenntnis genommen werden, daß alternatives Codieren leicht in die Auswertelogik 30 zur zusätzlichen Sicherheit und für die Auswahl von zusätzlichen speziellen Testfunktionen mit einer verringerten Anzahl von Anschlüssen bzw. Pins einbezogen werden könnte. Zum Beispiel könnte durch die Hinzufügung zusätzlicher Serien von Flipflops 90 und 92 mit den angemessenen Anschlüssen ihrer Takteingänge an die Auswertelogik eine derartige Abfolge leicht vorgenommen werden. Zum Beispiel könnte ein drittes Paar von Flip- Flops 90&sub2; und 92&sub2; einbezogen werden, so daß der Flip-Flop 90&sub2; in Reaktion auf einen Überspannungszustand am Anschluß A3 zusammen mit einem hohen logischen Pegel am Anschluß A1 getaktet wurde (d.h. seine Takteingänge sind an die Leitungen CK4 und CK4_ angeschlossen) und daß sein gleichermaßen tätiger Flip-Flop 92&sub2; in Reaktion auf einen Überspannungszustand mit einem niedrigen logischen Pegel am Anschluß A1 getaktet wurde (d.h. seine Takteingange sind an CK1 und CK1_ angeschlossen). Es ist zu bedenken, daß viele andere derartige Kombinationen und zusätzliches Codieren und Kombinationen dem Fachmann im Stand der Technik aufgrund dieser Beschreibung vor Augen geführt werden.
Es wird nun in Kombination auf die Fig. 2a und 5b Bezug genommen, wobei die Auswertelogik 30b und die Testmode-Freigabeschaltung 29b gemäß einer anderen alternativen Ausführungsform der Erfindung beschrieben wird. Die Auswertelogik 30b gemäß dieser alternativen Ausführungsform stellt eine zusätzliche Sicherheit gegenüber dem unbeabsichtigten Eintritt in einen Testmode gemäß mehrerer Merkmale zur Verfügung. Es sollte bemerkt werden, daß, während die Auswertebgik 30b die Kombination dieser Merkmale enthält, es zu bedenken ist, daß jedes der Merkmale einzeln verwendet werden kann, da die Kombination dieser Merkmale nicht notwendig ist, um einige von deren Vorteilen zu erzielen.
Die Testmode-Freigabeschaltung 29b nach Fig. 2a unterscheidet sich von der Testmode-Freigabeschaltung 29 nach Fig. 2, indem eine zweite Rücksetzsignalleitung RSTA_ bereitgestellt wird, die an die Überspannungserfassungsschaltung 32 angeschlossen ist; wie im folgenden nachgewiesen wird, erzeugt die Auswertelogik 30b Rücksetzsignalleitungen RST_ und RSTA_, die auf eine unterschiedliche Kombination von Signalen ansprechen. Die Leitung RSTA_ steuert die Überspannungserfassungsschaltung 32 in der gleichen Weise wie die hier oben beschriebene Leitung RST_. Die Testmode-Freigabeschaltung 29b schließt die Ausgänge der Flip-Flops 90&sub0; und 90&sub1; ferner an die Auswertelogik 30b an, um eine Rückkopplung des Stromzustandes der Testmode-Freigabeschaltung 29b in die Auswertelogik 30b zur Verfügung zu stellen. Wie hier im folgenden nachgewiesen wird, stellt eine derartige Rückkopplung zusätzliche Sicherheit gegen einen unbeabsichtigten Eintritt in einen Testmode zur Verfügung.
Bezugnehmend auf Fig. 5b wird der Aufbau der Auswertelogik 30b gemäß dieser Ausführungsform beschrieben. Die Auswertelogik 30b empfängt Eingänge an den Leitungen POR, TRST, CKBHV und von den Adreßanschlüssen A0, A1, A2, A4 und A5, wie in dem Fall der Auswertelogik 30a nach Fig. 5a; die Auswertelogik 30b legt Ausgänge bzw. Ausgangssignale an die Leitungen RST_, CK4, CK4_, CK1 und CK1_ an. Zusätzlich empfängt die Auswertelogik 30b Eingänge an den Leitungen Q0 und Q1 von den Flip-Flops 90&sub0; und 90&sub1; nach Fig. 2a und legt auch einen Ausgang an die Leitung RSTA_ an die Überspannungserfassungsschaltung 32, wie oben bemerkt, an.
Die Leitung RST_ wird an die R_-Eingänge des Flip-Flops 90 und 92 angeschlossen, um dieselbe wegen eines hohen logischen Pegels daran zurückzusetzen. Ähnlich wie in der Auswertelogik 30 und 30a wird die Leitung RST_ durch den Inverter 79 gemäß dem Ausgang des NAND-Gatters 78 betrieben, das Leitungen POR und TRST an seinen Eingängen hat. Ähnlich wird die Leitung RSTA_ durch den Inverter 79A vom NAND-Gatter 78A mit Leitungen POR und TRST an den Eingängen des NAND-Gatters 78A betrieben. Zusätzlich empfängt das NAND-Gatter 78 an einem dritten Eingang den Ausgang des NAND-Gatters 93, das an seinen Eingängen die Leitung CKBHV von der Überspannungserfassungsschaltung 32 und von dem OR-Gatter 77 über den Inverter 91 empfängt.
Das OR-Gatter 77 ist die letzte Ausgangsstufe der Logik in der Auswertelogik 30b, welche den Zustand der Testmode- Freigabelogik 29b detektiert, beim Auswerten bzw. Bewerten der dieser zur Verfügung gestellten Signale und bestimmt, ob ein spezieller Testmode-Freigabebetrieb aufgetreten ist oder nicht. Die Leitungen Q0 und Q1 sind an die Eingänge des Exklusiv-OR-Gatters 85 angeschlossen, dessen Ausgang an einen ersten Eingang des AND-Gatters 87 angeschlossen ist. Der zweite Eingang des AND- bzw. UND-Gatters 87 empfängt den Q-Ausgang des Flip-Flops 95 vom D-Typ, dessen D-Eingang an Vcc angeschlossen ist, wobei sein R_-Eingang an die Leitung RST_ angeschlossen ist und sein Takt- und komplementärer Takteingang (CK bzw. CK_) an die Ausgänge des AND- bzw. UND- Gatters 89 angeschlossen ist, wobei in dem Fall, daß die Leitung an den CK_-Eingang angeschlossen ist, durch den Inverter 99 invertiert wird. Das AND-Gatter 89 empfängt die Leitung OKBHV an einem Eingang und den Ausgang des OR- bzw. ODER-Gatters 77 an dem anderen.
Gewisse Adreßanschlüsse werden durch NAND- bzw. Nicht- Und-Gatter 80&sub0; und 80&sub1;, wie in der Auswertelogik 30a, bewertet bzw. ausgewertet. In diesem Fall weist das NAND-Gatter 80&sub0; Eingänge auf, die an den Adreßanschluß A2, der durch den Inverter 82&sub0; invertiert ist, und an die Adreßanschlüsse A0 und A1 angeschlossen sind. Umgekehrt weist das NAND- bzw. Nicht-Und-Gatter 80&sub1; Eingänge auf, die an die Adreßanschlüsse A0 und A1, die durch die Inverter 82&sub1; invertiert werden und an den Adreßanschluß A2 angeschlossen sind. Jedes der NAND- Gatter 80 ist mit einem Eingang an den Ausgang des AND-Gatter 89, das oben erörtert ist, angeschlossen. Die NAND-Gatter 80&sub0; und 80&sub1; betreiben komplementäre Leitungen CK4 (und CK4_) und CK1 (und CK1_) unmittelbar und durch Inverter 81 invertiert, wie oben ausgeführt.
In der Auswertelogik 30b gemäß dieser Ausführungsform werden Adreßanschlüsse A4 und A5 durch zusätzliche Logik zusammen mit dem Zustand der Flip-Flops 90 ausgewertet, der durch die Leitungen Q0 und Q1 übertragen wird. Der Ausgang des AND-Gatters 87 betreibt einen Eingang des AND-Gatters 75&sub1; und (nach der Invertierung durch den Inverter 832) das AND- Gatter 75&sub0;. Die AND-Gatter 75 empfangen auch den Zustand der Leitungen A4 und A5 sowohl unmittelbar als auch durch Inverter 83 invertiert, in Abhängigkeit von dem gewünschten Code. Bei der Ausführungsform nach Fig. 5b empfängt das AND-Gatter 75&sub0; die Adreßleitung A4 uninvertiert und die Adreßleitung A5 invertiert und das AND-Gatter 75&sub1; empfängt die Adreßleitung A4 invertiert und die Adreßleitung A5 uninvertiert. Die Ausgänge des AND-Gatters sind an die Eingänge des OR-Gatters 77 angeschlossen.
Der Betrieb der Auswertelogik 30b wird nun im Verhältnis zu einem Auswählbetrieb für einen speziellen Betriebsmode beschrieben, nachdem der Speicher 1 in einem normalen Betriebsmode ist. Dieser Betrieb wird, wie bei den vorigen Ausführungsformen gemäß einer Folge von Überspannungsausschlägen durchgeführt. Bei dieser Ausführungsform erfordert die Auswertelogik 30b jedoch die Folgen 01011 und 10011 an den Adreßanschlüssen (A5, A4, A2, A1 und A0) in dieser Reihenfolge für die Auswahl des durch die Taktsignale CK4 und CK4_ freigegebenen parallelen Testmodes.
In dem Anfangszustand werden die Leitungen POR und TRST bei einem hohen logischen Pegel sein, so daß die Leitung RST_ bei einem hohen logischen Pegel sein wird, was es der Testmode-Freigabeschaltung 29b ermöglicht, auf die Einleitung des speziellen Betriebsmodes anzusprechen (d.h. den speziellen Testmode). Die Leitungen Q0 und Q1 von den Ausgängen des Flip-Flops 90&sub0; und 90&sub1; sind beide bei niedrigen logischen Pegeln und folglich wird das Exklusiv-ODER- bzw. -OR-Gatter 85 einen niedrigen logischen Pegel an das AND- Gatter 87 anlegen. Auch in diesem Zustand (angenommen, daß der Speicher 1 nun nicht von den Chipfreigabeanschlüssen E1 und E2 freigegeben ist) ist auch der Q-Ausgang des Flip- Flops 95 bei einem niedrigen logischen Pegel. Der Ausgang des AND-Gatters 87 ist folglich bei einem niedrigen logischen Pegel, was den Ausgang des AND-Gatters 77&sub1; in einen niedrigen logischen Pegel zwingt. Die Adreßanschlüsse A4 und A5 werden folglich durch das AND-Gatter 75&sub0; ausgewertet, welches einen hohen logischen Pegel anlegen wird, falls die Leitung A4 bei einem hohen logischen Pegel ist und falls die Leitung A5 bei einem niedrigen logischen Pegel ist. In diesem Falle wird das OR- bzw. ODER-Gatter 77, an das der Code 01011 angelegt ist, an seinem Ausgang einen hohen logischen Pegel anlegen.
In dem Falle eines Überspannungsausschlags an dem Anschluß A3 wird die Leitung CKBHV bei einem hohen logischen Pegel sein. Dies wird das AND-Gatter 89 dazu veranlassen, einen hohen logischen Pegel an seinem Ausgang auszugeben, wobei der hohe logische Pegel von Vcc in den Flip-Flop 95 getaktet wird. Zusätzlich wird der Ausgang des AND-Gatters an einen Eingang von jedem der NAND-Gatter 80 angeschlossen, was es ermöglicht, die Zustände der Adreßanschlüsse A0, A1 und A2 auszuwerten. Ferner, da der Ausgang des OR-Gatters 77 bei einem hohen Pegel ist (aufgrund des angelegten Codes 01011), wird die Leitung RST_ von dem Ausgang des Inverters 79 aufgrund des Ausgangs des NAND-Gatters 93 bei einem hohen logischen Pegel sein und die Leitungen POR und TRST werden allesamt bei einem hohen logischen Pegel sein.
Mit dem an die Adreßanschlüsse angelegten Code 01011 in Verbindung mit dem Überspannungsausschlag werden die Leitungen CK4 und CK4_ durch das NAND-Gatter 80&sub0; und den Inverter 81&sub0; auf einen hohen bzw. niedrigen logischen Pegel getrieben. Wie unten beschrieben wird, wird an dem Ende des Überspannungsausschlages an dem Adreßanschluß A3 das Flip-Flop 90&sub0; in einen hohen logischen Pegel getaktet und er wird an seinem Q-Ausgang plaziert, der über die.Leitung Q0 nach Fig. 5b an das Exklusiv-OR-Gatter 85 angeschlossen ist; die Leitung Q1 wird im niedrigen Pegel verbleiben, da dieser Zustand nicht in den Flip-Flop 90&sub1; getaktet worden ist. Deshalb werden, nachdem der Überspannungsausschlag an die Leitung A3 und der zutreffende Code 01011 an die passenden Adreßanschlüsse angelegt ist, der Q-Ausgang des Flip-Flops 95 und der Ausgang des Exklusiv-OR-Gatters 85 beide bei einem hohen logischen Pegel sein, was den Ausgang des AND-Gatters 87 dazu veranlaßt, im hohen Pegel zu sein und das AND-Gatter 75&sub1; freigibt, um die Adreßanschlüsse A4 und A5 für den nächsten Ausschlag auszuwerten. Auf diese Weise ändert die Auswertelogik 30b den zutreffenden Code von einem Überspannungsausschlag zu dem nächsten, da nun das OR-Gatter 77 nur einen hohen logischen Pegel in Reaktion auf die Adreßanschlüsse A5 und A4 anlegen wird, die den Code 10 eher als 01 in dem ersten Zyklus empfangen.
Es sollte bemerkt werden, daß nur durch den Empfang eines zutreffenden Codes bei dem ersten Ausschlag die Auswertelogik 30b dazu veranlaßt, den Code zu ändern. Dies geschieht aufgrund des AND-Gatters 87, das sowohl einen Überspannungsausschlag als auch einen zutreffenden Code fordert, um den Flip-Flop 95 zu setzen, und daß es einen und nur einen zutreffenden empfangenen Code gibt (d.h. nur eine der Leitungen Q0 und Q1 kann einen hohen Pegel haben).
Durch den Empfang des zweiten zutreffenden Codes (10011) in Verbindung mit einem Überspannungsausschlag bzw. -spitze werden die Taktleitungen CK4 und CK4_ in einen hohen bzw. niedrigen Pegel getrieben und kehren zurück. Wie in weiteren Einzelheiten im folgenden beschrieben wird, wird eine derartige Folge ein Signal an der Leitung T erzeugen, wobei der parallele Testmode ausgewählt wird.
Dieses Auswählverfahren, bei dem verschiedene Codes für mehrere Überspannungsausschläge erforderlich sind, stellt eine zusätzliche Sicherheit gegen einen unbeabsichtigten Eintritt in einen Testmode zur yerfügung. Falls die Überspannungsausschläge z.B. aufgrund von Störungen bzw. Rauschen oder dem Einsetzen in einen unter Spannung stehenden Sockel auftreten, ist es äußerst unwahrscheinlich, daß die korrekte Codefolge (z.B. 01011 gefolgt von 10011) an den Adreßanschlüssen zu der gleichen Zeit wie die Überspannungsausschläge anliegt. Die Folge der zu treffenden bzw. gültigen Codes, die erforderlich sind, stellt noch mehr Sicherheit zur Verfügung, wobei in Betracht zu ziehen ist, daß die gültigen Codes innerhalb des Satzes der verfügbaren Werte an den Adreßanschlüssen sehr spärlich sind.
Die Auswertelogik 30b stellt auch durch verschiedene Rücksetzfunktionen zusätzliche Sicherheit zur Verfügung. Erstens wird in dem Fall, daß ein gültiger Code an den Adreßanschlüssen A4 und A5 zusammen mit einem Überspannungsausschlag empfangen wird, der Ausgang des OR-Gatters 77 bei einem niedrigen logischen Pegel sein, was, nach der Inversion durch den Inverter 91, den Ausgang des NAND-Gatters 93 dazu veranlassen wird, in einen niedrigen logischen Pegel zu gehen. Dies wird einen niedrigen logischen Pegel dazu veranlassen, an der Leitung RST_ zu erscheinen, was die Flip- Flops 90 und 92 in der Testmode-Freigabeschaltung 29 und den Flip-Flop 95 in der Auswertelogik 30b zurücksetzen wird. Folglich erfordert die Auswertelogik 30b nicht nur, daß zwei unterschiedliche zutreffende Codes empfangen werden, um den speziellen Testmode freizugeben, sondern daß die zwei Codes unmittelbar einer nach dem anderen ohne den Empfang eines ungültigen Codes dazwischen empfangen werden. Dies erhöht die Sicherheit der Auswahl des speziellen Testmodes zusätzlich.
Es sollte bemerkt werden, daß die Überspannungserfassungsschaltung 32 in dem Fall eines derartigen ungültigen Codes freigegeben bleibt; dies ermöglicht den fortgesetzten Empfang von Überspannungsausschlägen, nachdem ein ungültiger Code empfangen worden ist.
Natürlich können längere oder verschiedene Folgen von Codes in der Auswertelogik 30b durch die Hinzufügung einer angemessenen Logik hierfür in die Tat umgesetzt werden. Zum Beispiel könnten sämtliche Adreßanschlüsse mit zusätzlichen AND- oder NAND-Funktionen ausgewertet werden, die durch das AND-Gatter 87, wie in dem Fall der Adreßanschlüsse A4 und A5, ausgewählt werden, so daß sämtliche Bits zu ändern sein würden, um einen speziellen Testmode freizugeben. Es ist zu bedenken, daß andere Alternativen und Modifikationen dem Fachmann im Stand der Technik, der diese Beschreibung in Betracht zieht, vor Augen geführt werden.
Es wird nun in Kombination auf die Fig. 2b und 5c Bezug genommen, wobei die Auswertelogik 30c und die Testmode-Freigabeschaltung 29c gemäß einer noch anderen alternativen Ausführungsform der Erfindung beschrieben wird. Die Auswertelogik 30c gemäß dieser alternativen Ausführungsform stellt zusätzlich Sicherheit gegenüber dem unbeabsichtigten Eintritt in einen Testmode in der Situation zur Verfügung, in der nur eine minimale Anzahl von Anschlüssen zur Verfügung steht, um einen speziellen Testmode-Code bereitzustellen. Wenn z.B. nur ein Anschluß für das Anlegen eines speziellen Testmode-Codes verfügbar ist, stellt die Ausführungsform nach den Fig. 2b und 5c eine Sicherheit gegenüber einem unbeabsichtigten Eintritt in einen Testmode zur Verfügung, indem eine bestimmte serielle Folge vor dem Eintritt in einen Testmode erforderlich ist. Bezugnehmend auf Fig. 2b stellt die Testmode-Freigabeschaltung 29c dar, daß nur ein einziger Adreßanschluß A1 an die Auswertelogik 30c angeschlossen ist. Die Auswertelogik 30c enthält eine Schaltung, um die seriellen Daten, die an dem Anschluß A1 empfangen werden, in Verbindung mit Überspannungsausschlägen zu bewerten bzw. auszuwerten, und um das Takten der Flip-Flops 90 und 92 gemäß dieser Folge bzw. Abfolge zu steuern.
Nun, bezugnehmend auf Fig. 5c, wird jetzt der Aufbau der Auswertelogik 30c zur Auswertung eines seriellen Datenstroms von dem Adreßanschluß A1 und zum Steuern des Taktens der Flip-Flops 90 und 92 in der Testmode-Freigabeschaltung 29 beschrieben. Die Auswertelogik 30c enthält eine Schieberegister 100, welches eine Serie von Datenzuständen an dem Adreßanschluß A1 empfängt und speichert, wie sie durch die Überspannungsausschläge, die durch die Überspannungserfassungsschaltung 32 detektiert werden, eingetaktet sind und auf die Leitung CKBHV übertragen werden. Die Auswertelogik 30c wertet den Zustand des Schieberegisters 100 aus und gibt über den Empfang eines anderen Impulses von der Leitung CKBHV in Verbindung mit einem gültigen Datenzustand einen ersten Taktimpuis an Flip-Flops 90 in der Testmode-Freigabeschaltung 29c aus.
Die Auswertelogik 30c enthält ferner eine Zähleinrichtung 102, die in dieser Ausführungsform beginnt, die Impulse an der Leitung CKBHV zu zählen, sobald der erste Taktimpuls durch die Auswertelogik 30c ausgegeben worden ist. Vor dem Ende der Folge (4 Impulse in dieser Ausführungsform) gibt die Zähleinrichtung 102 den Vergleich des letzten Datenzustandes und des Zustandes des Schieberegisters 100 frei; falls ein gültiger Code empfangen worden ist und falls er der gleiche wie der Code ist, der den ersten Taktimpulse zu den Flip-Flops 90 in der Testmode-Freigabeschaltung 29c veranlaßt, wird der zweite Taktimpuls ausgegeben und der spezielle Testmode wird freigegeben. Falls der zweite Code nicht gültig ist oder falls er sich von den zuvor gültigen, akzeptierten Codes unterscheidet, werden das Schieberegister 100 und die Flip-Flops 90 und 92 in der Testmode-Freigabeschaltung 29c über die Leitung RST_ zurückgesetzt und die Folge, um in einen speziellen Betriebsmode oder Testmode wieder einzutreten, muß wieder beginnen.
Bezugnehmend auf Fig. 5c wird nun im einzelnen der Aufbau der Auswertelogik 30c in Verbindung mit seinem einen speziellen Testmode freigebenden Betrieb beschrieben. Die Leitungen Q0 und Q1 von den Flip-Flops 90&sub0; und 90&sub1; werden an Eingängen des NAND-Gatters 106 nach der Inversion durch Inverter 107 empfangen; dementsprechend wird der Ausgang des NAND- bzw. Nicht-und-Gatters an der Leitung QOR das logische OR bzw. ODER der Leitungen Q0 und Q1. Die Leitung QOR ist an einen ersten Eingang des NAND-Gatters 108 angeschlossen, dessen Ausgang an einen Eingang des NAND-Gatters 118 angeschlossen ist. Bei der Anf angsbedingung bzw. dem Anfangszustand, bei dem die Flip-Flops 90 beide einen logisch niedrigen Zustand an ihrem Ausgang haben, wird die Leitung QOR einen niedrigen Pegel haben, was den Ausgang des NAND-Gatters 108 dazu veranlaßt, bei einem hohen logischen Pegel zu sein. Die Leitungen Q0 und Q1 sind ebenfalls an Eingänge der NAND-Gatter 114&sub1; bzw. 114&sub0; angeschlossen.
Die Schieberegister 100 enthalten drei Flip-Flops 101 vom D-Typ, die in Serie bzw. Reihe miteinander angeschlossen sind, und legt die Ausgänge der Flip-Flops 101&sub1;, 101&sub2; und 101&sub3; an die Ausgangsleitungen S1, S2 bzw. S3 an. Die Flip-Flops 101 werden durch die Leitung CKBHV getaktet (wobei die CK_- Eingänge der Flip-Flops 101 durch die Leitung CKBHV nach der Invertierung durch den Inverter 123 getaktet werden). Der Eingang des ersten Flip-Flops 101&sub1; ist an den Adreßanschluß A1 angeschlossen. Demgemäß wird für jeden Impuls an der Leitung CKBHV, der eine Überspannungsspitze am Anschluß A3 anzeigt, der logische Zustand an dem Adreßanschluß A1 in aufeinanderfolgende Stufen des Schieberegisters 100 getaktet. Es sollte bemerkt werden, daß das Schieberegister 100 mittels der Leitung RST_ von dem NAND-Gatter 78 (über den Inverter 79) ähnlich wie bei dem Fall nach Fig. 5b, der hier oben erörtert wurde, rückgesetzt wird, jedoch mit einem zusätzlichen Eingang von der Zähleinrichtung 102, die hier unten ferner beschrieben wird.
Durch drei Impulse der Leitung CKBHV ist in dieser Ausführungsform ein Code mit drei Bits von dem Adreßanschluß A1 in das Schieberegister 100 hineingeschoben worden. Die Ausgänge S1, S2 und S3 werden an die AND-Gatter 104 über Inverter 109 für bestimmte Leitungen gemäß dem gewünschten Code angelegt. Demgemäß wird das NAND-Gatter 104&sub0; einen hohen Pegel an die Leitung SR4 zu dem NAND-Gatter 114&sub0; (über den Inverter 105) anlegen, falls der in das Schieberegister 100 geschobene Code 101 ist (entsprechend den Ausgängen S3, S2_ bzw. S1). Bei dieser Ausführungsform ist der Code für das NAND-Gatter 104&sub1;, um an die Leitung SR1 einen hohen Pegel anzulegen, 110. Da keine Taktimpulse an die Flip-Flops 90 zu dieser Zeit ausgegeben worden sind, sind der andere Eingang an die NAND-Gatter 114 hohe logische Pegel von den Leitungen Q0 und Q1, die durch Inverter 107 invertiert sind. Bei diesem Beispiel, in dem an das Schieberegister 100 der Code 101 angelegt wird, wird die Leitung RDY4 folglich bei einem hohen logischen Pegel sein, wobei die Leitung RDY1 aufgrunddessen, daß die Leitung SR1 von dem NAND-Gatter 104&sub1; auf einem niedrigen Pegel ist, bei einem hohen logischen Pegel sein.
Vor dem vierten Impuls an der Leitung CKBHV wird der Ausgang des NAND-Gatters 118, wenn der Adreßanschluß A1 bei einem hohen logischen Pegel ist, bei einem niedrigen logischen Pegel sein. Nach der Invertierung durch den Inverter 119 wird die Leitung PLS4 folglich bei einem hohen logischen Pegel sein, der zusammen mit dem hohen logischen Pegel an der Leitung RDY4 das NAND-Gatter 116&sub0; dazu veranlaßt (das die Leitungen PLS4 und RDY4 an seinen Eingängen hat), hohe und niedrige logische Pegel an die Leitungen CK4 bzw. CK4_ zu dem Flip-Flop 90&sub0; der Testmode-Freigabeschaltung 29c nach Fig. 2b anzulegen. Folglich ist der erste serielle Code, der erforderlich ist, um den speziellen Testmode des parallelen Lesens/Schreibens bei dieser Ausführungsform freizugeben, ein serieller Code 1011 an dem Adreßanschluß A1, der durch die Überspannungsausschläge an dem Adreßanschluß A3 eingetaktet wird. Demgemäß wird die Leitung Q0 von dem Ausgang des Flip-Flops 90&sub0; bei einem hohen logischen Pegel sein (vor bzw. durch die Rückkehr der Leitung CKBHV auf einen niedrigen Pegel an dem Ende des Uberspannungsausschlages an dem Anschluß A3).
Ist die Leitung Q0 auf einem hohen logischen Pegel, so wird auch die Leitung QOR bei einem hohen logischen Pegel sein. Die Leitung QOR ist auch an einen Eingang des NAND- Gatters 110 angeschlossen, das über einen Inverter 111 die Zähleinrichtung 102 taktet. Die Zähleinrichtung 102 ist eine herkömmliche 2-Bit-Zähleinrichtung, die D-Flip-Flops 103&sub1; und 103&sub2; enthält. Die Ausgänge der Flip-Flops 103 sind an ihre D- Eingänge über Inverter 121 angeschlossen und der Ausgang des Flip-Flops 103&sub1; wird mit dem Ausgang des Inverters 111 über das NAND-Gatter 112 und den Inverter 113 angesteuert, um das Takten des D-Flip-Flops 103&sub2; zu steuern. Die Ausgänge der Flip-Flops 103&sub1; und 103&sub2; sind an den Leitungen CT1 bzw. CT2. Demgemäß wird die Zähleinrichtung 102 mit jedem Impuls von der Leitung CKBHV gemäß der Folge 00, 01, 10, 11 zählen (die Leitung CT2 stellt das signifikantere Bit bei der Zählung dar).
Die nächste Folge von drei Impulsen an der Leitung CKBHV wird folglich die Zähleinrichtung 102 dazu veranlassen, zu seinem Zustand 11 zu zählen. Die Leitungen CT1 und CT2 sind an Eingänge des NAND-Gatters 126 angeschlossen, das demgemäß einen hohen logischen Pegel an seinen Ausgang an die Leitung CTN anlegt, bis die Zählung 11 erreicht hat. Der Ausgang des NAND-Gatters 108, das mit seinem anderen Eingang an die Leitung CTN angeschlossen ist, ist folglich an einen niedrigen logischen Pegel angelegt worden, da die Leitung QOR ebenfalls bei einem hohen logischen Pegel gewesen ist (die Leitung Q0 ist bei einem hohen Pegel). Folglich hat die Zähleinrichtung 102 Taktimpulse an der Leitung CKBHV davon abgehalten, einen hohen logischen Pegel an der Leitung PLS4 während dieser Zeit zu erzeugen; auf diese Weise veranlaßt ein unkorrekter Code keine frühe Ausgabe eines Taktimpulses an die Flip-Flops 90 und 92. Es sollte erfaßt werden, daß diese Impulse an der Leitung CKBHV die Datenverschiebung in das Schieberegister 100 für den Vergleich an dem Ende der Folge fortgesetzt haben, wie hier im folgenden beschrieben wird.
Vor bzw. während die Zähleinrichtung 102 den Zustand 111 erreicht, geht die Leitung CTN auf einen niedrigen logischen Pegel über. Das NAND-Gatter 108 legt folglich einen hohen logischen Pegel an das NAND-Gatter 118 an, was es den Zuständen an den Leitungen A1 und CKBHV ermöglicht, den Ausgang des NAND-Gatters 118 zu steuern. Falls ein hoher logischer Pegel an dem Anschluß A1 zu der Zeit des vierten Impulses an der Leitung CKBHV angelegt wird, wird die Leitung PLS4 wieder zu einem hohen logischen Pegel übergehen. Der zweite Taktimpuls an den Leitungen CK4 und CK4_ (in diesem Beispiel) wird folglich durch das NAND-Gatter 116&sub0; ausgegeben, falls die Leitung RDY4 wieder bei einem hohen logischen Pegel ist (d.h. das Schieberegister 100 legt den Code 101 an) und falls die Leitung Q1 bei einem niedrigen logischen Pegel ist. Es sollte erkannt werden, daß die Vorkehrung, daß die Leitung Q1 des Flip-Flops 90&sub0; bei einem niedrigen logischen Pegel ist, die Ausgabe eines Taktimpulses an eine Serie von Flip-Flops 90 und 92 verhindert, nachdem ein erster Taktimpuls an eine andere Serie von Flip- Flops 90 und 92 ausgegeben worden ist.
Die Auswertelogik 30c enthält in dem Fall, daß die zweite Folge von Codes nicht korrekt ist, eine Rücksetzschaltung. Falls bei dem obigen Beispiel das Schieberegister 100 nicht den Code 101 ausgibt, wird die Leitung RDY4 bei einem niedrigen logischen Pegel sein. Ist die Leitung Q0 von den ersten Taktimpulsen zu den Flip-Flops 90&sub0; und 92&sub0; auf einem hohen Pegel, wird die Leitung RDY1 bei einem niedrigen logischen Pegel sein, ungeachtet des Codes in dem Schieberegister 100. Das NOR-Gatter 120 ist mit seinen Eingängen an die Leitungen RDY1 und RDY4 angeschlossen und wird einen hohen logischen Pegel an seinen Ausgang zu dem NAND-Gatter 124 ausgeben. Das NAND-Gatter 124 empfängt auch den Zustand der Zähleinrichtung 102 auf den Leitungen CT1 und CT2 an seinen Eingängen zusammen mit der Leitung CKBHV und ist mit seinem Ausgang an einen Eingang des NAND-Gatters 78 angeschlossen, das die Leitung RST_ über Inverter 119 betreibt, und das das Schieberegister 100 von dem Inverter 79 zurücksetzt. Demgemäß wird der Ausgang des NAND-Gatters 124 auf einen niedrigen logischen Pegel gehen, wenn der Zustand der Zähleinrichtung 102 11 lautet und wenn der gültige Code nicht empfangen wird (d.h. die Leitungen RDY1 und RDY4 sind beide auf niedrigem Pegel), was das NAND-Gatter 78 und den Inverter 79 dazu veranlaßt, die Flip-Flops 101 in dem Schieberegister 100 zurückzusetzen und die Flip-Flops 90 und 92 in der Testmode-Freigabeschaltung 29c über die Leitung RST_ zurückzusetzen. Dementsprechend erzwingt die Auswertelogik 30c durch den Empfang eines unzutreffenden Codes, auch nachdem der erste Taktimpuls zu den Flip-Flops 90 und 92 ausgegeben worden ist, daß eine vollständige Abfolge empfangen wird, bevor in den Testmode eingetreten wird.
Die Auswertelogik 30c gemäß dieser alternativen Ausführungsform der Erfindung stellt ferner eine zusätzliche Sicherheit gegenüber dem unbeabsichtigten Eintritt in einen speziellen Testmode zur Verfügung, selbst wenn nur ein Anschluß zum Empfang des Codes zur Verfügung steht. Diese zusätzliche Sicherheit wird durch einen spärlichen seriellen Code zur Verfügung gestellt, d.h. die Anzahl der Bits in dem seriellen Code ist größer als das Minimum, das erforderlich ist, um nur aus den verfügbaren Testmodes auszuwählen. Bei diesem Beispiel sind zwei Abfolgen von vier Bits jeweils erforderlich, um einen von zwei Testmodes auszuwählen. Ferner sollte zur Kenntnis genommen werden, daß andere als Codes nur mit "0" oder "1" erforderlich sind, was das Sicherheitsniveau zusätzlich steigert.
Ungeachtet des Modes zum Auswählen und Freigaben eines speziellen Testmodes können die Adreßanschlüsse A1 und A3 über die Freigabe des speziellen Testmodes (insbesondere in dem Falle von paralleln Tests) zusätzliche Funktionen haben, wie etwa das Auswählen der Adreßplätze, in die in dem speziellen Testmode geschrieben oder daraus gelesen werden soll. Demgemäß könnten, während die Adreßanschlüsse A1 und A3 "unbeachtlich" für Zwecke der Freigabe der speziellen Testmodes sind, wenn eine derartige Freigabe aufgetreten ist (und sind in Fig. 7 als solche gezeigt), die Zustände der Adreßanschlüsse A1 und A3 bei der Durchführung bzw. Bewältigung des gewünschten Tests von Wichtigkeit sein.
Immer noch auf Fig. 7 bezugnehmend, wird nun das Sperren des speziellen Testmodes durch Auswahl des Speichers 1 durch die Chipfreigabe beschrieben werden. Wie hier oben bemerkt, ist es, falls unbeabsichtigt während des üblichen Betriebs, in den speziellen Testmode eingetreten wird, ein erstes vorstellbares Ergebnis, daß die in dem Speicher gespeicherten Daten oder die in der Erwartung, daß sie gespeichert werden, in den Speicher geschriebenen Daten verlorengehen können. Demgemäß stellen die hier oben beschriebenen Merkmale, wo mehrere Überspannungsausschläge erforderlich werden, um den Testmode freizugeben, eine zusätzliche Sicherheit gegenüber dem Verlust derartiger Daten zur Verfügung.
Zusätzlich wird jedoch ein derartiger unbeabsichtigter Eintritt ernstlicher, wenn es keinen steuerbaren Weg zum Sperren des Testmodes und zum Wiedereintreten in den normalen Betriebsmode gibt. Wie in dem hier oben zitierten Artikel von McAdams et al. bemerkt, ist es in Speichern mit speziellen Testmodes, die durch Überspannungszustände bzw. -bedingungen freigegeben werden&sub0; eine herkömmliche Technik zum Zurückversetzen des Speichers in einen normalen Betriebsmode mittels der Durchführung eines zusätzlichen Überspannungsausschlags, zusammen mit einem Code, der anzeigt, daß wieder in einen normalen Betriebsmode eingetreten werden soll. Jedoch erfordert es in dem Fall, daß unbeabsichtigt in den Testmode eingetreten wird, insbesondere in einem Systemzusammenhang, zuerst den Wiedereintritt in einen normalen Betriebsmode, daß der nichtzutreffende Mode erfaßt wird, und zweitens, daß ein Überspannungsausschlag an die Einrichtung mit einem zutreffenden Code angelegt wird, so daß der normale Betrieb wiederhergestellt werden kann. Jedoch ist die Fähigkeit, die Fehler zu erfassen, die durch einen unbeabsichtigten Eintritt in einen Testmode erzeugt worden sind, wesentlich geringer als zu bestimmen, daß der Fehler aufgrunddessen vorliegt, daß ein Testmode vorliegt, was für viele Systeme eine relativ komplexe Operation darstellt. Ferner könnte dem System die Überspannungsfähigkeit abgehen, die erforderlich ist, um den Testmode zu verlassen. Folglich ist in derartigen Systemen nicht weniger als der vollständige Systemzusammenbruch erforderlich, um den beabsichtigt freigegebenen speziellen Testmode zu verlassen, wobei anzunehmen ist, daß eine solche Freigabe in erster Linie erfaßt wird.
Gemäß dieser Ausführungsform der Erfindung kann, wie oben im Verhältnis zu der Auswertelogik 30 und den Fig. 1 und 2 beschrieben worden ist, der Speicher 1 in einen speziellen Testmode gebracht werden und kann dort nur während einer derartigen Zeit verbleiben, die der Speicher 1 nicht freigegeben bzw. angesteuert wird. Wie oben in bezug auf Fig. 1 erörtert, wird der Speicher 1 gemäß diesem Beispiel freigegeben, indem der Anschluß E1 einen niedrigen logischen Pegel und der Anschluß E2 einen hohen logischen Pegel hat. Die Leitung TRST, die auf diese Freigabebedingung anspricht, ist bei einem niedrigen logischen Pegel, was die Leitung RST_ in der Auswertelogik 30 dazu veranlaßt, auch bei einem niedrigen logischen Pegel zu sein. Wie hier oben erörtert, veranlaßt ein derartiger Zustand die Flip-Flops 90 und 92 dazu, sich allesamt in den Rücksetzustand zu versetzen und dort zu halten, wobei die Q-Ausgänge der Flip-Flops 92 unbedingt in einen niedrigen logischen Pegel gezwungen werden. Die speziellen Testmodes können in einem derartigen Fall nicht freigegeben werden oder können nicht freigegeben bleiben.
Bezugnehmend auf Fig. 7 wird nun ein Austritt aus dem speziellen Testmode aufgrund der Entselektion des Speichers 1 beschrieben. Zur Zeit t&sub1;&sub1; wird nun der spezielle Testmode zum Paralleltest als freigegeben gezeigt, weil die Leitung T bei einem hohen logischen Pegel ist. Zu der Zeit t&sub1;&sub2; jedoch nimmt die Leitung TRST einen Übergang von dem hohen zu dem niedrigen Pegel vor; ein derartiger Übergang wird durch das AND-Gatter 25 und den Inverter 27, die in Fig. 1 gezeigt sind, erzeugt, die beide auf die Chipfreigabe-Eingangsanschlüsse E1 und E2 ansprechen, die die zutreffenden logischen Pegel empfangen, um so den Speicher 1 freizugeben. Die Auswertelogik 30, die auf die Leitung TRST anspricht, die zu einem niedrigen logischen Pegel übergeht, wird ein logischer Pegel an Leitung RST_ ausgegeben. Wie oben in bezug auf Fig. 6 erörtert, sprechen die Flip-Flops 90 und 92 in der Testmode-Freigabeschaltung 29 allesamt auf die Leitung RST_ an, um in den Zustand zurückgesetzt zu werden, bei dem sie an ihre jeweiligen Q-Ausgänge einen niedrigen logischen Pegel anlegen. Im Ergebnis werden die Treiber 110 einen niedrigen logischen Pegel an der Leitung T (und auch an der Leitung T2) zu einer Zeit t&sub1;&sub3; veranlassen, die auf den Q-Ausgang des Flip-Flops 92&sub2; anspricht, das durch den niedrigen logischen Pegel an der Leitung RST_ auf den niedrigen logischen Pegel gesetzt wird.
Deshalb wird gemäß dieser Ausführungsform der Erfindung der Austritt aus dem speziellen Testmode lediglich durch die Freigabe des Speichers 1 mittels der Chipfreigabefunktion bewirkt. Eine derartige Freigabe ist natürlich für den Systemverwender des Speichers 1 verfügbar, da das Freigeben durch die Chipfreigabe eine notwendige und spezifizierte Funktion dieses Beispiels des Speichers 1 ist. Ferner können die Chipfreigabeanschlüsse E1 und E2 insbesondere in einfachen Systemen, wo es keine Möglichkeit für einen Konflikt am Bus gibt, z.B. wo nur eine Speicherbank verwendet wird, in die Freigabezustände fest verdrahtet seien. Eine derartige Festverdrahtung negiert für diese Ausführungsform des Speichers 1 die Möglichkeit, daß der spezielle Testmode während des Systembetriebs unbeabsichtigterweise begonnen werden könnte, da die Leitung TRST bei einem niedrigen logischen Pegel verbleiben würde. Ein Datenverlust aufgrund des Eintritts in einen Testmode könnte bei einer derartigen Anwendung nicht auftreten.
Es wird nun auf Fig. 8 Bezug genommen, wobei jetzt der Betrieb der Testmode-Freigabeschaltung 29 in Reaktion auf eine Netzeinschalt- bzw. Hochfahrabfolge beschrieben wird. Wie hier oben beschrieben, enthält die Testmode-Freigabeschaltung 29 eine Netzeinschalt-Rücksetzschaltung 40, die einen niedrigen logischen Pegel an der Leitung POR anfangs beim Netzeinschalten erzeugt, und erzeugt daran zu einem Zeitpunkt, nachdem ein Spannungsschwellwert Vcc erreicht worden ist, einen hohen logischen Pegel.
Zu einer Zeit t&sub0; ist der Speicher 1, wie durch die obere Linie, die die Netzspannung Vcc zeigt, dargestellt, in einem Zustand mit ausgeschaltetem Netz bzw. einem heruntergefahrenen Zustand, jedoch mit einer an den Anschluß A3 angelegten negativen Spannung. Ein derartiger Zustand, wie hier oben bemerkt, kann während des Netzeinschaltens bzw. Hochfahrens des Netzteils bzw. der Spannungszufuhr Vcc oder bei dem Einsetzen des Speichers 1 in einen unter Spannung gesetzten Sockel in einen zuvor unter Spannung gesetzten Platz auftreten, wobei die Netzspannung bzw. Spannungszufuhr Vcc, den Speicher 1 später erreicht, als die an den Anschluß A3 angelegte Spannung. In welchem Fall auch immer, der Adreßanschluß A3 ist zu dieser Zeit im Verhältnis zu Vcc und vielleicht auch zu Vss in einem Überspannungszustand. Die Auswertelogik 30, die auf diesen Zustand am Anschluß A3 anspricht und mit dem einen Code anzeigenden Adreßanschluß A1 (der willkürlich zu Zwecken dieser Erläuterung als der niedrige logische Pegel ausgewählt ist, der er wahrscheinlich während des Netzeinschaltens wäre), wird ein hohes und ein niedriges Signal an den Leitungen CK1 bzw. CK1_ erzeugen. Es sollte zur Kenntnis genommen werden, daß dieser Überspannungszustand am Anschluß A3 aufgrund der hier oben spezifizierten Gründe nicht absichtlich angelegt ist oder in dieser Situation, in der der spezielle Testmode mit diesem Zustand freigegeben ist, nicht beabsichtigt ist. Anstelle dieses Überspannungsausschlags am Anschluß A3 ist ein Merkmal dieses Status des Netzteils bzw. der Spannungszufuhr Vcc im Verhältnis zu dem Adreßanschluß A3 durch die Netzeinschaltbzw. Hochf ahrbedingung oder die Bedingung, bei der in einem unter Spannung gesetzten Sockel eingesetzt wird, erzeugt.
Diese Signale an den Leitungen CK1 und CK1_ würden das Flip-Flop 90&sub1; dazu veranlassen, den hohen Spannungspegel an seinem D-Eingang jedoch für die Gegenwart der Netzeinschalt- Rücksetzschaltung 40 in der Testmode-Freigabeschaltung 29 zu halten bzw. zwischenzuspeichern. Während einer derartigen Zeit, wenn Vcc auf einem niedrigen Pegel unterhalb der Spannung Von ist, die in Fig. 8 gezeigt ist, und für eine Zeitdauer danach, die in Fig. 8 als td gezeigt ist, wird die Leitung TOR der Netzeinschalt-Rücksetzschaltung 40 bei einem niedrigen logischen Pegel gehalten. Folglich erzeugt die Auswertelogik 30 ein Signal eines niedrigen logischen Pegels an der Leitung RST_ zu den Flip-Flops 90 und 92 in der Testmode-Freigabeschaltung 29, wobei sichergestellt wird, daß deren Q-Ausgänge bei einem niedrigen logischen Pegel verharren. Wie in Fig. 8 gezeigt, werden sowohl der Q-Ausgang des Flip-Flops 90&sub1; als auch die Leitung T2 dem Q-Ausgang des Flip-Flops 92&sub1; entsprechen, wie dieser durch die Treiber 110 angesteuert wird, und während dieser Zeit bei einem niedrigen logischen Pegel ungeachtet des Überspannungsausschlages an dem Anschluß A3 verbleiben.
Nachdem die Netzteilspannung bzw. Spannungszufuhr Vcc die Grenze Von überschritten hat, bei der die Netzeinschalt- Rücksetzschaltung 40 schaltet, und nach der in die Netzeinschalt-Rücksetzschaltung 40 eingebauten Zeitverzögerung td wird die Leitung POR zu einer Zeit t&sub1; auf einen hohen logischen Pegel gesetzt. Die Auswertelogik 30, die auf die Leitung POR anspricht, die zu einem hohen Pegel übergeht, wird einen hohen logischen Pegel an die Leitung RST_ zu den Flip- Flops 90 und 92 anlegen. Im Ergebnis sprechen die Flip-Flops 90 und 92 nun auf ein Signal an ihren Takteingängen an. Ferner kehrt auch der Adreßanschluß A3, der auf die Netzteilspannung bzw. Spannungszufuhr Vcc anspricht, die den nominellen Pegel erreicht, welcher in einem Überspannungszustand aufgrund der oben beschriebenen Umstände war, zu nominallen Pegeln zurück. Der übliche Betrieb des Speichers 1 kann nun fortgesetzt werden.
Bei dem betriebsbedingten Beispiel nach Fig. 8 ist der spezielle Testmode, der mit der Testmode-Freigabeleitung T2 verbunden ist, der durch den Adreßanschluß A1 bei einem niedrigen Pegel während der Überspannungsausschläge ausgewählt wird, freizugeben. Folglich wird in dem früheren Fall zu einer Zeit t&sub2; ein erster Überspannungszustand (in diesem Fall die Unterspannung) absichtlich an den Adreßanschluß A3 während einer derartigen Zeit angelegt, wie der Adreßanschluß A1 bei einem niedrigen logischen Pegel ist, um diesen speziellen Testmode auszuwählen. Die Auswertelogik 30, die auf diesen Zustand bzw. diese Bedingung anspricht, legt hohe und niedrige logische Pegel an die Leitungen CK1 bzw. CK1_ zu der Zeit t&sub3; an. Dies veranlaßt einen Übergang der ersten Stufe des Flip-Flops 90&sub1;, so daß es einen hohen logischen Pegel an seinen Ausgang anlegt. Durch die Rückkehr des Adreßanschlusses A3 zu nominallen Pegeln zu einer Zeit t&sub4; werden niedrige und hohe logische Pegel an Leitungen CK1 bzw. CK1_ zu der Zeit t&sub5; angelegt, die den hohen logischen Pegel in die zweite Stufe und zu dem Q-Ausgang des Flip- Flops 90&sub1; takten.
Es sollte bemerkt werden, daß die Testmode-Freigabeschaltung 29, während der Überspannungsausschlag des Adreßanschlusses A3, der zu einer Zeit t&sub1; auftritt, der zweite derartige Ausschlag in dieser Abfolge war, diesen als die erste derartige Abfolge behandelt; dies geschieht offensichtlich mit der bei einem niedrigen logischen Pegel verbleibenden Leitung T2. Die Testmode-Freigabeschaltung 29 ändert folglich Überspannungszustände während des Hochfahrens bzw. Netzeinschaltens oder des Netzabschaltens bzw. Herunterfahrens daran, eine unbeabsichtigte Freigabe einer speziellen Testfunktion zu veranlassen, indem im Ergebnis die Effekte derartiger Zustände auf der Testmode-Freigabeschaltung 29 ausgekoppelt bzw. ausgeschlossen werden. Demgemäß werden nur jene Überspannungsbedingungen als gültig durch die Testmode-Freigabeschaltung 29 hingenommen, die nach dem vollständigen Netzeinschalten bzw. Hochfahren auftreten. Wie in Fig. 8 dargestellt, wird deshalb der zweite derartige Ausschlag am Anschluß A3 nur als der erste gezählt.
Demgemäß wird der spezielle Testmode dann durch den zweiten Überspannungsausschlag am Anschluß A3 freigegeben, der bei einer Zeit t&sub6; auftritt, was zusammen mit der Rückkehr des Anschlusses A3 zu einer Zeit t&sub7; zu nominalen Pegeln ein Signal eines hohen logischen Pegeis an der Leitung T2 in der gleichen Weise, wie hier oben im Verhältnis zu Fig. 7 beschrieben, erzeugt.

Ausgangsfreigabe im Testmode

Bezugnehmend auf die Fig. 1 und 9 wird nun die Steuerung des Ausgangspuffers 22 als Ergebnis des Freigebens eines speziellen Testmodes durch die Testmode-Freigabeschaltung 29 beschrieben. Wie in Fig. 1 gezeigt und wie hier oben beschrieben, enthält diese Ausführungsform des Speichers 1 das OR- bzw. ODER-Gatter 33, das die Leitung CE von dem Ausgang des AND- bzw. UND-Gatters 25 empfängt, und die Leitung T von der Testmode-Freigabeschaltung 29 an seinen Eingängen. Der Ausgang des OR-Gatters 33 ist an einen Eingang des AND-Gatters 26 angeschlossen, dessen Ausgang das Freigeben und Sperren des Ausgangspuffers 22 steuert. Zu Zwecken der Erläuterung werden die Ausgangspuffer 22 bei diesem Beispiel durch einen hohen logischen Pegel an dem Ausgang des AND-Gatters 26 freigegeben.
Es sollte zur Kenntnis genommen werden, daß die Leitung T, wie oben im Verhältnis zu den Fig. 2 bis 7 beschrieben, das Signal, das einen der beiden speziellen Testmodes in dem Speicher 1 freigibt, trägt. Zu Zwecken des Steuerns der Ausgangspuffer 22 im Speicher 1 kann es nützlich sein, das logische OR- bzw. ODER der Testmode-Freigabesignale, bei dieser Ausführungsform die Leitungen T und T2, zu dem Eingang des OR- bzw. ODER-Gatters 33 nach Fig. 1 zu übertragen. Dies wird die Auswahl von irgendeinem der speziellen Testmodes ermöglichen, um die Ausgangspuffer 22 in der hier im folgenden beschriebenen Weise zu steuern. Alternativ kann insbesondere in dem Fall, in dem mehr als zwei spezielle Testmodes verfügbar sind, eine angemessene Logik in die Tat umgesetzt werden, so daß das Freigeben nur von bestimmten ausgewählten der speziellen Testmodes das Freigeben und das Sperren der Ausgangspuffer 22 beeinflussen bzw. beeinträchtigen kann; der Aufbau einer derartigen Logik wird selbstverständlich dem Fachmann im Stand der Technik durch die gewünschte Steuerung der Ausgangspuffer 22 in einem Testmode vor Augen geführt.
Es sollte auch bemerkt werden, daß die logische Kombination von Leitungen CE und T mittels des OR-Gatters 33 gefolgt durch die Steuerung der Freigabe der Ausgangspuffer 22 mittels des AND-Gatters 26 eine relativ einfache Umsetzung dieser Funktion ist. Eine andere Schaltung, wie etwa Verzögerungsstufen, die die Zeitabstimmung des Freigebens und des Sperrens der Ausgangspuffer 22 steuern oder zusätzlich die Freigabe der Ausgangspuffer 22 mit zusätzlichen internen Signalen in dem Speicher 1 zu anderen Zwecken ansteuern bzw. Freigeben, können natürlich bei der Umsetzung dieser Funktion gemäß den bestimmten Erfordernissen der Schaltung einbezogen werden. Zusätzlich ist es natürlich verständlich, daß die negative Logik (d.h. die Umsetzung eher von NOR bzw. Nicht-oder oder NAND bzw. Nicht-und als die Umsetzung mit OR bzw. ODER und AND bzw. UND) äquivalent in der Praxis dieser Erfindung verwendet werden kann, während eine positive Logik gezeigt ist.
Die Steuerung von Ausgangspuffern 22 durch das Testmode-Freigabesignal an der Leitung T stellt bestimmte vorteilhafte Funktionen in dem Speicher 1 zur Verfügung, der gemäß dieser Ausführungsform der Erfindung aufgebaut ist. Eine erste Funktion eines derartigen Aufbaus ist, daß der Speicher 1 seinen speziellen Testmode-Status übertragen kann, was dem Verwender (oder der anf ragenden Testanlage bzw. Prüfanlage) die Erkenntnis zur Verfügung stellt, daß die Einrichtung in einem speziellen Testmode ist, vor einer derartigen Zeit, wenn spezielle Testoperationen durchgeführt werden. Eine derartige Erkennung bzw. Bestatigung ist insbesondere wichtig, wenn der Eintritt in einen speziellen Testmode durch besondere Zyklen begonnen wird, wie etwa den hier oben beschriebenen Überspannungsausschlägen, da derartige Zyklen nicht innerhalb der nominalen Möglichkeiten der Testanlage oder des Systems sein könnten und es folglich nicht immer sicher ist, daß derartige Zyklen, wie gewünscht, durchgeführt werden. Zusätzlich, falls eine Prüfung in einem speziellen Testmode während des Herstellungstests der Einrichtung fehischlägt, ermöglicht es die Bestätigung des Eintritts in den Testmode der Testanlage oder dem Personal nicht die Frage stellen zu müssen, ob der Speicher tatsächlich den Test nicht bestanden hat oder ob lediglich der Eintritt in den Testmode fehlgeschlagen ist. Es sollte zur Kenntnis genommen werden, daß, während die Testmode-Eintrittsprozedur nicht innerhalb der Spezifikationen liegen könnte, unter denen die Einrichtung verkauft wird, eine integrierte Schaltung, die nicht wie erwartet in den speziellen Testmode einzutreten vermag, vollständig in ihrem üblichen Betriebsmode geprüft werden kann und ihre sämtliche spezifizierten Anforderungen erfüllt. Darüber hinaus kann die Übertragung des Freigebens eines speziellen Testmodes die Erfassung des unbeabsichtigten Eintretens in einen derartigen Mode ermöglichen, so daß der Verwender die notwendigen Zyklen, die erforderlich sind, um in den normalen Betriebsmode der Einrichtung zurückzugelangen, durchführen kann.
Wie oben bemerkt, wird jedoch die Anzahl der externen Anschlüsse für eine eingekapselte bzw. in eine Schaltungsanordnung eingebaute integrierte Schaltungseinrichtung, insbesondere einer Speichereinrichtung, wie einem Speicher 1, bei einem Minimum gehalten, um die Größe der eingekapselten Speichereinrichtung und den Schaltungsplatinenraum, der für diese Einrichtung erforderlich ist, so klein wie möglich zu halten. Ferner ist es zu bevorzugen, so wenig wie möglich Anschlüsse zu der gekapselten Speichereinrichtung zu benötigen, um die Komplexität der Schaltungsplatine bzw. Schaltungsanordnung zu minimieren. Demgemäß ist, während der Zustand der integrierten Schaltung durch ein Signal übertragen werden könnte, das an einen zweckorientierten Anschluß der Einrichtung angelegt wird, die Bereitstellung eines derartigen Anschlusses, insbesondere für eine gekapselte Schaltung, nicht wünschenswert.
Bezugnehmend auf Fig. 9 wird die Übertragung der Freigabe eines speziellen Testmodes durch Anschlüsse DQ nun beschrieben werden. Für die Zwecke dieses Beispiels wird vorausgesetzt, daß der Anschluß W_ bei einem hohen logischen Pegel verbleibt, so daß das Freigeben der Ausgangspuffer 22 durch die Leitungen T und CE und den Zustand des Anschlusses OE gesteuert wird. Wie oben bemerkt, kann der spezielle Testmode nur freigegeben werden, wenn der Speicher 1 von den Chipfreigabeanschlüssen E1 und E2 nicht freigegeben ist, d.h. wenn die Leitung CE an dem Ausgang des AND-Gatters 25 bei einem niedrigen logischen Pegel ist. Zu der Zeit T&sub0; nach Fig. 9 ist die Leitung T folglich bei einem niedrigen logischen Pegel. Auch zu der Zeit t&sub0; sind in diesem Beispiel die Datenausgangsanschlüsse DQ in ihrem aktiven Zustand, da der Anschluß OE bei einem hohen logischen Pegel ist (wie der Anschluß W_, nicht in Fig. 9 gezeigt). Der Betrieb des Speichers 1 wird durch Entselektion von den Anschlüssen E1 und E2 in Fig. 9 angezeigt, wobei die Leitung CE zu einem niedrigen logischen Pegel zu der Zeit t&sub1; übergeht, gefolgt davon, daß die Anschlüsse DQ bei einer Zeit t&sub2; in einem Zustand mit hoher Impedanz als ein Ergebnis des Sperrens der Ausgangspuffer 22 durch den Betrieb des AND-Gatters 25, des OR-Gatters 33 und des AND-Gatters 26 übergehen. Das Sperren der Ausgangspuffer 22 und der sich ergebende Zustand hoher Impedanz an den Anschlüssen DQ in Reaktion auf die Entselektion des Speichers 1 ist in Speichern und anderen integrierten Schaltungen, die Chipfreigabefunktionen und -anschlüsse haben, üblich.
In dem Speicher 1, der gemäß dieser Ausführungsform der Erfindung aufgebaut ist, wird die Leitung T durch den Eintritt in einen speziellen Testmode zu einer Zeit t&sub3; nach Fig. 9 durch die Testmode-Freigabeschaltung 29 in einen hohen logischen Pegel gebracht. Das OR-Gatter 33, das auf einen hohen logischen Pegel an der Leitung T anspricht, wird einen hohen logischen Pegel an das AND-Gatter 26 anlegen. Da die Anschlüsse OE und W_ bei hohen logischen Pegeln sind und wobei die Leitung 32 von der parallelen Testschaltung 28 bei einem hohen Pegel verbleibt (d.h. der parallele Test ist entweder bestanden oder hat nicht stattgefunden), gehen die Anschlüsse DQ zu einer Zeit t&sub4; in einen aktiven Zustand über. Dieser Zustand bzw. diese Bedingung, in der die Anschlüsse DQ eine niedrige Impedanz anlegen, wobei die Chipfreigabeanschlüsse E1 und E2 den Speicher 1 nicht auswählen, wird im üblichen Speicherbetrieb nicht erwartet, weil es erwartet wird, daß die Anschlüsse DQ in einem Zustand hoher Impedanz verbleiben, wenn die Schaltung nicht freigegeben ist. Folglich zeigt die Bereitstellung eines Zustandes niedriger Impedanz an den Anschlüssen DQ, wenn der Speicher 1 nicht freigegeben ist, den Eintritt in einen speziellen Testmode an, ohne zusätzliche Anschlüsse für den Speicher 1 für eine derartige übertragung bzw. Kommunikation zu erfordern.
Es sollte erkannt werden, daß zu Zwecken der Übertragung des Eintritts in den Testmode der Datenzustand, der an die Anschlüsse DQ angelegt ist, unwichtig ist; der Eintritt in den Testmode wird bei dieser Ausführungsform der Erfindung durch einen Zustand niedriger Impedanz an den Anschlüssen DQ übertragen. Jedoch könnte, falls gewünscht, zusätzliche Information bzw. Informationen zu dieser Zeit an die Anschlüsse DQ angelegt werden, wobei derartige zusätzliche Informationen z.B. die Erkennung umfassen, welcher Testmode freigegeben worden ist. Zusätzlich ist zu erkennen, daß nicht sämtliche der Ausgangspuffer in einem Breitwortspeicher, wie dem Speicher 1, in der hier oben beschriebenen Weise gesteuert werden müssen, da die Freigabe eines speziellen Testmodes hinreichend durch einen ausgewählten der Anschlüsse DQ übertragen werden kann, der einen Zustand niedriger Impedanz darbietet.
Die Steuerung der Ausgangspuffer 22 durch die Testmode- Freigabeschaltung 29 ermöglicht eine zusätzliche Funktion des Speichers 1 in einem speziellen Betriebs- oder Testmode. Mit der Leitung T an einem hohen logischen Pegel dient der Ausgang OE, der im normalen Betrieb als eine Ausgangsfreigabe dient, im Testmode einer Chipfreigabefunktion. Eine derartige Chipfreigabefunktion ist in einem Testmode insbesondere dann nützlich, wenn die speziellen Testmodes für Speicher freigegeben sind, wenn sie in ein System eingebaut sind, wobei ihre Anschlüsse DQ in einer OR-verdrahteten bzw. ODER-verdrahteten Weise zur Steuerung der Ausgangsanschlüsse DQ angeschlossen sind. Darüber hinaus kann mit einer geringen zusätzlichen Logik in den Speicher 1 das Signal vom Anschluß OE während des Testmodes ebenfalls den internen Betrieb des Speichers 1 während des Testmodes steuern, was bei der Anwendung des Systemtests nützlich wäre.
Bezugnehmend auf Fig. 1 ist ein einfaches Beispiel einer derartigen zusätzlichen Logik dargestellt. Das AND- Gatter 21 empfängt die Leitung T von der Testmode-Freigabeschaltung 29 an seinem Eingang und empfängt den Zustand am Ausgangsfreigabeanschluß OE an einem anderen (zwischengespeichert bzw. gepuffert, falls erwünscht). Der Ausgang des AND-Gatters 21 wird an einen Eingang des OR-Gatters 19 angeschlossen, das die Leitung CE von dem Ausgang des AND-Gatters 25 an seinem anderen Eingang empfängt. Der Ausgang des OR-Gatters 19 ist an derartige Schaltungsfunktionen, wie Eingangs-/Ausgangssteuerung und Spaltendekoder 16 angeschlossen und dient zum Freigeben bzw. Sperren derartiger Schaltungen in der herkömmlichen chipfreigabeart. Demgemäß dient der Ausgangsfreigabeanschluß OE nicht nur dazu, das Freigeben und Sperren der Ausgangspuffer 22 zu steuern, sondern dient auch während eines Testmodes als ein Chipfreigabeanschluß. Eine derartige Funktion ist insbesondere zweckmäßig, wenn ein spezieller Betriebsmode, wie etwa ein spezieller Testmode, freizugeben ist, wenn mehrere Speicher 1 parallel angeschlossen werden und nur einer (oder eine Bank) von Speichern 1 zu prüfen ist. Da die Chipfreigabeanschlüsse E1 und E2 in dieser Ausführungsform einen Austritt aus dem Testmode zur Verfügung stellen, ist es insbesondere bei dieser Ausführungsform zweckmäßig, daß der Ausgangsfreigabeanschluß OE die Chipfreigabesteuerung des Speichers 1 zur Verfügung stellt. Es wird zu bedenken geben, daß andere Ausführungsformen der in Fig. 1 gezeigten Logik dem Fachmann im Stand der Technik zur Ausführung einer derartigen Steuerung nun vor Augen geführt werden.
Bei dem Beispiel nach Fig. 9 wird zu der Zeit t&sub5; der Anschluß OE extern auf einen niedrigen logischen Pegel gesetzt, wenn der Speicher 1 in einem Testmode ist (Leitung T bei einem hohen logischen Pegel). Der Ausgang des AND-Gatters 26, der auf dieses Signal anspricht, wird in einen niedrigen logischen Pegel übergehen, die Ausgangspuffer 22 sperren und die Anschlüsse DQ in einen Zustand hoher Impedanz versetzen, was bei der Zeit t&sub6; gezeigt ist. Die neuerliche Auswahl des Speichers 1 in einem Testmode wird dadurch durchgeführt, daß der Anschluß OE extern in einen hohen logischen Pegel (gezeigt bei der Zeit t&sub7;) gesetzt wird, in Reaktion worauf die Anschlüsse DQ wieder aktiv werden und zu einer Zeit t&sub8; wieder daran Daten anlegen können. Wie hier oben beschrieben, kann der Speicher 1 den Testmode wieder verlassen, indem die Anschlüsse E1 und E2 den Chipfreigabecode empfangen.
Der Speicher 1 gemäß dieser Ausführungform der Erfindung ist folglich dazu in der Lage, seinen Testmode-Status unter Verwendung von Anschlüssen, wie Anschlüssen DQ, die im normalen Betrieb eine Funktion haben, zu übertragen. Zusätzlich stellt der Speicher 1 gemäß dieser Ausführungsform ein einfaches Verfahren zum Verlassen eines speziellen Testmodes durch Verwenden der Chipfreigabe zur Verfügung und stellt auch eine Chipfreigabefunktion zur Verfügung, während in dem speziellen Testmode noch ein anderer Anschluß verwendet wird, der im normalen Betrieb eine andere Funktion hat. Demgemäß wird das Erfordernis nach zusätzlichen Anschlüssen für die Steuerung und die Bestätigung eines speziellen Testmodes in dem Speicher 1 gemäß der Erfindung vermieden.
Während die Erfindung in bezug auf ihre bevorzugte Ausführungsform beschrieben worden ist, wird es natürlich zu bedenken gegeben, daß Modifikationen und Alternativen zu dieser Ausführungsform, wie etwa Modifikationen und Alternativen, die die Vorteile und Begünstigungen dieser Erfindung erzielen, dem Fachmann im Stand der Technik vor Augen geführt werden, der diese Erfindung und ihre Darstellungen zur Kenntnis nimmt. Es wird zu bedenken gegeben, daß derartige Modifikationen und Alternativen in dem Schutzbereich dieser Erfindung liegen, wie sie hier nachfolgend beansprucht wird.

Claims

1. Integrierte Schaltung (1), die einen normalen Betriebsmode und einen speziellen Betriebsmode hat, mit den folgenden Merkmalen:

einem Netzteilanschluß bzw. Energiezufuhranschluß (Vcc, Vss), um eine Energie- bzw. Spannungszufuhr zu empfangen, um die Schaltung an eine Vorspannung zu legen;

einem ersten Anschluß (A3), um ein Anfangs- bzw. Einleitungssignal für einen Mode zu empfangen, das die Auswahl des speziellen Betriebsmodes anzeigt;

einer Netzeinschalt-Rücksetzschaltung (40), die an den Netzteil- bzw. Energiezufuhranschluß angekoppelt ist, um die Spannung des Netzteils bzw. der Energiezufuhr zu erfassen, wobei die Netzeinschalt-Rücksetzschaltung einen Ausgang hat, um ein Signal (POR) anzubieten, das mit einem ersten Zustand anzeigt, daß die Spannung des Netzteils bzw. der Energiezufuhr unterhalb eines Schwellwertpegels ist; und

einer Freigabeschaltung (29), die einen Eingang aufweist, der an den ersten Anschluß angekoppelt ist, und einen Eingang aufweist, der an den Ausgang der Netzeinschalt-Rücksetzschaltung bzw. Energieeinschalt-Rücksetzschaltung (40) angekoppelt ist, um an ihrem Ausgang ein Freigabesignal (T, T2) für den speziellen Betriebsmode zu erzeugen, der auf das Modeanfangssignal bzw. -einleitungssignal anspricht, wobei die Freigabeschaltung ebenfalls auf den ersten Zustand des Signais an dem Ausgang der Netzeinschalt-Schaltung anspricht, um das Freigabesignal in Reaktion auf das Modeanfangs- bzw. -einleitungssignal nicht zu erzeugen.

2. Integrierte Schaltung nach Anspruch 1, in der die Netzteil-Rücksetzschaltung bzw. Energieeinschalt-Rücksetzschaltung ebenfalls zum Anbieten bzw. Anlegen eines Signals an ihrem Ausgang ist, das mit einem zweiten Zustand anzeigt, daß die Spannung des Netzteils bzw. der Energiezufuhr oberhalb des Schwellwertpegels ist.

3. Integrierte Schaltung nach Anspruch 2, in der die Freigabeschaltung das Freigabesignal in Reaktion auf das Modeanfangs- bzw. -einleitungssignal erzeugt, wobei sie auf das Empfangen des Signals bei dem zweiten Zustand der Netzeinschalt- bzw. Energieeinschalt-Rücksetzschaltung anspricht.

4. Integrierte Schaltung nach Anspruch 1, in der die Freigabeschaltung umfaßt:

einen Zwischen- bzw. Haltespeicher, der einen Rücksetzeingang hat, der an den Ausgang der Netzeinschalt- bzw. Energieeinschalt-Rücksetzschaltung angekoppelt ist, so daß der Zwischen- bzw. Haltespeicher in Reaktion auf die Netzeinschalt- bzw. Energieeinschalt-Rücksetzschaltung zurückgesetzt wird, die das Signal bei dem ersten Zustand anlegt, und einen Eingang hat, der an den ersten Anschluß angekoppelt ist;

wobei der Ausgang des Zwischen- bzw. Haltespeichers an den Ausgang der Freigabeschaltung angekoppelt ist.

5. Integrierte Schaltung nach Anspruch 4, in der die Freigabeschaltung ferner umfaßt:

eine Überspannungs-Erfassungseinrichtung, die einen Eingang hat, der an den ersten Anschluß angekoppelt ist, und einen Ausgang hat, der an den Eingang des Zwischen- bzw. Haltespeichers angekoppelt ist;

wobei das Modeanfangs- bzw. -einleitungssignal einen Überspannungsausschlag an dem ersten Anschluß aufweist.

6. Integrierte Schaltung nach Anspruch 5, in der der Ausgang der Netzeinschalt- bzw. Energieeinschalt-Rücksetzschaltung auch an die Überspannungs-Erfassungsschaltung angekoppelt ist, so daß die Überspannungs-Erfassungsschaltung zur Erfassung eines Überspannungsausschlages in Reaktion auf die Netzeinschalt- bzw. Energieeinschalt-Rücksetzschaltung, die ein Signal bei dem ersten Zustand anlegt, gesperrt ist.

7. Integrierte Schaltung nach Anspruch 4, in der die Freigabeschaltung ferner aufweist:

eine Auswertelogik, die einen Eingang hat, der an den ersten Anschluß angekoppelt ist, und einen Ausgang hat, der an den Eingang des Zwischen- bzw. Haltespeichers angekoppelt ist;

wobei das Modeanfangs- bzw. -einleitungssignal den logischen Zustand an dem Anschluß aufweist.

8. Integrierte Schaltung nach Anspruch 4, die ferner aufweist:

einen zweiten Anschluß, um einen Code zu empfangen;

wobei die Freigabeschaltung aufweist:

eine Überspannungs-Erfassungsschaltung, die einen Eingang hat, der an den ersten Anschluß angekoppelt ist, und einen Ausgang hat; und

eine Auswertelogik, die einen ersten Eingang hat, der an den zweiten Anschluß angekoppelt ist, einen zweiten Eingang hat, der an den Ausgang der Überspannungs-Erfassungseinrichtung angekoppelt ist, und einen Ausgang hat, der an den Eingang des Zwischen- bzw. Haltespeichers angekoppelt ist;

und wobei das Modeanfangs- bzw. -einleitungssignal einen Auswählcode an dem zweiten Anschluß zu der Zeit eines Überspannungsausschlages an dem Anschluß aufweist.

9. Integrierte Schaltung nach Anspruch 4, in der der Halte- bzw. Zwischenspeicher in einem Zustand hochgefahren bzw. unter Spannung gesetzt wird, so daß sein Ausgang einem Zustand entspricht, der anders ist als das Freigabesignal.

10. Integrierte Schaltung nach Anspruch 1, in der die Freigabeschaltung mehrere Halte- bzw. Zwischenspeicher aufweist;

in der ein erster der mehreren Halte- bzw. Zwischenspeicher einen Eingang hat, der an den ersten Anschluß angekoppelt ist, und einen Ausgang hat, der an den Eingang eines anderen der mehreren Halte- bzw. Zwischenspeicher angekoppelt ist;

in der ein letzter der mehreren Halte- bzw. Zwischenspeicher mit seinem Ausgang an den Ausgang der Freigabeschaltung angekoppelt ist;

und in der jeder der mehreren Halte- bzw. Zwischenspeicher einen Rücksetzeingang hat, der an den Ausgang der Netzeinschalt- bzw. Energieeinschalt-Rücksetzschaltung angekoppelt ist.

11. Verfahren zum Steuern der Freigabe eines speziellen Betriebsmodes in einer integrierten Schaltung, die einen normalen Betriebsmode und den speziellen Betriebsmode hat, welches umfaßt:

eine Netzteilspannung bzw. Energiezufuhrspannung wird überwacht, um zu bestimmen, wenn die Netzteil- bzw. Energiezufuhrspannung oberhalb oder unterhalb eines Schwellwerts ist;

ein spezielles Modeanfangs- bzw. -einleitungssignal wird empfangen;

ein spezielles Modefreigabesignal wird in Reaktion auf das spezielle Modeanfangs- bzw. -einleitungssignal erzeugt, wenn die Netzteil- bzw. Energiezufuhrspannung oberhalb des Schwellwertes ist, wobei das spezielle Modefreigabesignal zu Abschnitten der integrierten Schaltung gekoppelt wird, so daß der spezielle Betriebsmode freigegeben wird; und

die Erzeugung des speziellen Modefreigabesignals wird in Reaktion auf das spezielle Modeanfangs- bzw. -einleitungssignal gesperrt, wenn die Netzteil- bzw. Energiezufuhrspannung unterhalb des Schwellwertes ist.

12. Verfahren nach Anspruch 11, in dem der Sperrschritt die Rücksetzung eines Halte- bzw. Zwischenspeichers in Reaktion auf die Erfassung aufweist, das die Netzteil- bzw. Energiezufuhrspannung unterhalb des Schwellwertes ist;

und indem der Erzeugungsschritt das Takten des Zwischen- bzw. Haltespeichers und das Anlegen des speziellen Modefreigabesignals von dem Ausgang des Halte- bzw. Zwischenspeichers aufweist.

13. Verfahren nach Anspruch 12, das ferner umfaßt:

der Zwischen- bzw. Haltespeicher wird durch Netzeinschalten bzw. Energieeinschalten des Netzteils bzw. der Energiezufuhr in einen Zustand gesetzt, in dem das spezielle Modefreigabesignal nicht von seinem Ausgang her angelegt wird.

14. Verfahren nach Anspruch 11, in dem der Schritt zum Empfangen des speziellen Modeanfangs- bzw. -einleitungssignals aufweist:

an einem Anschluß wird ein Überspannungszustand erfaßt.

15. Verfahren nach Anspruch 14, das ferner aufweist:

das Erfassen eines Überspannungszustandes an dem Anschluß wird in Reaktion auf das Erfassen, das die Netzteil- bzw. Energiezufuhrspannung unterhalb des Schwellwertes ist, gesperrt.