DE2557165A1 - Decoderschaltung - Google Patents
DecoderschaltungInfo
- Publication number
- DE2557165A1 DE2557165A1 DE19752557165 DE2557165A DE2557165A1 DE 2557165 A1 DE2557165 A1 DE 2557165A1 DE 19752557165 DE19752557165 DE 19752557165 DE 2557165 A DE2557165 A DE 2557165A DE 2557165 A1 DE2557165 A1 DE 2557165A1
- Authority
- DE
- Germany
- Prior art keywords
- decoder
- line
- transistors
- lines
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 claims description 10
- 239000002184 metal Substances 0.000 claims description 7
- 230000010354 integration Effects 0.000 claims description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/408—Address circuits
- G11C11/4087—Address decoders, e.g. bit - or word line decoders; Multiple line decoders
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
- G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Dram (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Read Only Memory (AREA)
Description
SIEMENS AKTIENGESELLSCHAFT
Berlin und Minchen
Berlin und Minchen
Unser Zeichen VPA 75 p Z 2 '
Die Erfindung bezieht sich auf eine Decoderschaltung für einen Speicherbaustein mit aus MOS-Transistoren aufgebauten Speicherzellen
gemäß dem Oberbegriff des Patentanspruchs 1.
Decoderschaltungen für Speicherbausteine, bei denen die aus MOS-Transistoren bestehenden Speicherzellen zwischen Wort- und·
Bitleitungen angeordnet sind, sind z.B. aus der deutschen Offenlegungsschrift
2 324 769 bekannt. Für jede Bit- bzw. Wortleitung
ist dabei jeweils eine Decoderschaltung vorgesehen« Sie besteht aus MOS-Transistoren, die mit ihren gesteuerten Strecken parallel
zueinander angeordnet sind. Diese MOS-Transistoren werden im folgenden Decodertransistoren genannt. Den Steuereingängen dieser
Decodertransistören werden die Adressensignale in nichtnegierter
oder negierter Form zugeführt. Die einen Elektroden der gesteuerten
Strecken der Decodertransistoren sind miteinander verbunden zu einer sogenannten Decoderausgangsleitung, die in der Regel mit
einem Ausgangsverstärker verbunden ist, der zu der Bitleitung bzw,
Wortleitung des Speicherbausteins führt. Die anderen Elektroden
der gesteuerten Strecken der Decodertransistören sind ebenfalls
miteinander verbunden und dann an eine Betriebsspannung angeschlos sen. Auf die Betriebsweise einer solchen bekannten Decoderschaltung
soll nicht weiter eingegangen werden, da sie aus dem Stand der Technik bekannt ist.
Es ist üblich, daß die Decoderschaltungen zusammen mit den Speicherzellen
eines Speicherbausteins auf diesem mitintegriert werden. Deshalb besteht das Problem, die Decoderschaltungen möglichst so
auszuführen, daß sie einen geringen Platzbedarf auf den Speicherbaustein einnehmen. Dazu ist es bekannt, die Decodertransistoren
auf dem Halbleiterbaustein parallel zu den Adressenleitungen anzu-
VPA 75 E 2085
11 13 Pe / 15.12.75
709825/0533
ordnen, während die Decoderausgangsleitungen und die Leitungen für die Betriebsspannung senkrecht zu den Adressenleitungen angeordnet
sind. In diesem Falle sind die Adressenleitungen Metallleitungen, während die Decoderausgangsleitung und die Leitung für
die Betriebsspannung in den Halbleiterbaustein hineindiffundiert sind. Der Nachteil einer solchen Anordnung besteht darin, daß
das von der Decoderausgangsleitung bis zur Leitung für die Betriebsspannung gebildete Decoderraster verhältnismäßig groß ist*
Es ist weiterhin bekannt, die Decodertransistoren parallel zu den Decoderausgangsleitungen anzuordnen, während die Adressenleitungen
senkrecht zu den Decoderausgangsleitungen angeordnet sind. In diesem Falle folgen auf jeweils zwei Adressenleitungen eine Leitung für
die Betriebsspannung. Die Adressenleitungen sind hier als Siliziumadressenleitungen
ausgeführt. Bei dieser Ausführungsform ist das Decoderraster kleiner als im vorhergehend beschriebenen Fall, während
aber die Höhe der Decoderschaltung, die in etwa der Länge der Decoderausgangsleitung entspricht, größer wird.
Die der Erfindung zugrundeliegende Aufgabe besteht darin, eine Decoderschaltung anzugeben, die so ausgeführt ist, daß zu ihrer
Integrierung auf einen Halbleiterbaustein eine gegenüber den bekannten Decoderschaltungen geringerer Platzbedarf erforderlich
ist. Diese Aufgabe wird gemäß den im Kennzeichen des Patentanspruchs 1 angegebenen Merkmalen gelöst.
Ist die Anzahl der Adressensignale, von der eine Decoderschaltung angesteuert werden muß, mit η benannt, wobei η eine beliebige
ganze Zahl ist, dann werden n-1 Decodertransistoren parallel zueinander
angeordnet. Das heißt, die gesteuerten Strecken dieser Decodertransistoren sind jeweils mit einer ersten und einer zweiten
Verbindungsleitung miteinander verbunden. Es ist nun ein weiterer Decodertransistor vorgesehen, dessen gesteuerte Strecke
zwischen einer Betriebsspannung und der ersten Verbindungsleitung der n-1 Decodertransistoren liegt. Dieser weitere Decodertransistor
wird von einem Adressensignal in negierter Form angesteuert. Schließlich ist ein zusätzlicher Decodertransistor vorgesehen,
VPA 75 E 2085
709825/0533
der zwischen der zweiten Verbindungsleitung der n-1 Decodertransistoren
und der Betriebsspannung angeordnet ist. Dieser zusätzliche Decodertransistor wird von dem Adressensignal in nichtnegierter
Form angesteuert. Die erste und die zweite Verbindungsleitung der Decoderschaltung bilden jeweils eine Decoderausgangsleitung,
von denen jede z.B. mit einem Ausgangsverstärker verbunden sein kann, der zu einer Wort- bzw. Bitleitung führt.
Eine solche aufgebaute Decoderschaltung kann nun so auf einem Halbleiterbaustein integriert sein, daß die n-1 Decodertransistoren
parallel zu den Adressenleitungen liegen. Der weitere und der zusätzliche Decodertransistor ist dagegen parallel zu den Decoderausgangsleitungen
angeordnet. Die Leitung für die Betriebsspannung ist nur einmal notwendig und kann am Rande der Decoderschaltung
auf den Speicherbaustein liegen. Es ist somit keine interne Leitung für die Betriebsspannung innerhalb der Decoderschaltung
mehr notwendig. Die Folge ist ein sehr kleines Decoderraster, das in etwa dem Decoderraster entspricht, das bei der bekannten
Decoderschaltung mit den Siliziumadressenleitungen vorliegt, jedoch hat die erfindungsgemäße Decoderschaltung eine wesentlich
kleinere Höhe als diese bekannte Decoderschaltung.
Weitere Vorteile der erfindungsgemäßen Decoderschaltung liegen
darin, daß die Adressenleitungen mit Metall realisiert werden können. Dies hat den Vorteil kurzer Signallaufzeiten auf den Adressenleitungen.
Ein wesentlicher Vorteil liegt auch darin, daß die Anzahl der Decodertransistoren pro Adressenleitung erheblich verringert
wird.
Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.
Anhand eines Ausführungsbeispiels, das in den Figuren dargestellt ist, wird die Erfindung weiter erläutert. Es zeigen:
Fig.1 eine schematische Darstellung der bekannten Decoderschaltung,
bei der die Decodertransistoren parallel zu den Adressenleitungen angeordnet sind.
VPA 75 E 2085
709825/0533
Fig. 2 eine schematische Darstellung der bekannten Decoderschaltung
"bei der die Decodertransistoren parallel zu den Depoderausgangsleitungen
angeordnet sind,
Fig.3 die erfindungsgemäße Decoderschaltung,
Fig.4 einen Impulsplan für die erfindungsgemäße Decoderschaltung
nach Figur 3, bei dem Spannungen über der Zeit aufgetragen sind,
Fig. 5 eine schematische Darstellung der erfindungsgemäßen Decoderschaltung
auf dem Speicherbaustein,
Fig. 6 eine schematische Darstellung von Decoderschaltungen nach
Fig.1,
Fig.7 eine schematische Darstellung der Decoderschaltungen gemäß
Fig.7 eine schematische Darstellung der Decoderschaltungen gemäß
Figur 2,
Fig.8 eine schematische Darstellung der Decoderschaltungen gemäß Figur 5.
Fig.8 eine schematische Darstellung der Decoderschaltungen gemäß Figur 5.
Figur 1 zeigt in schematischer Weise die Anordnung einer bekannten
Decoderschaltung auf einem Speicherbaustein. Bei dieser bekannten Deooderschaltung sind die Decodertransistoren DT parallel zu Adressenleitungen
A angeordnet. Die gesteuerten Strecken der Decodertransistoren DT liegen zwischen Decoderausgangsleitungen D und
einer Leitung für die Betriebsspannung VSS. Die Steuereingänge der
Decodertransistoren DT sind jeweils mit Adressenleitungen A verbunden. Bei diesem Beispiel sind die Adressenleitungen in Metall
ausgeführt, während die Decoderausgangsleitungen und die Leitung für die Betriebsspannung VSS in den Halbleiterbaustein hineindiffundiert
sind. Aus der Figur 1 ist ersichtlich, daß das Decoderraster R, das für die Integrierung der Decodertransistoren DT einer
Decoderschaltung auf dem Speicherbaustein notwendig ist, verhältnismäßig
groß ist. Dies kann auch aus der Figur 6 entnommen werden, bei der zwei Decoderschaltungen DG nebeneinander angeordnet sind
und über jeweils eine Decoderausgangsleitung Di bzw. Di+1 mit einem Ausgangsverstärker AV verbunden sind. Den Ausgangsverstärker
AV wird ein Auswahltakt signal WA zugeführt. Auch hier ist das Decoderraster
R verhältnismäßig groß, während die Höhe H der gesamten Decoderschaltung mit Ausgangsverstärker AV verhältnismäßig klein ist.
Der Grund für die geringe Höhe liegt darin, daß die Decodertransi-
VPA 75 E 2085
709825/0533
stören DT parallel zu den Adressenleitungen liegen, und wegen
des großen Decoderrasters R die Ausgangsverstärker AV nebeneinander angeordnet werden können.
In Figur 3 ist die Anordnung einer weiteren bekannten Decodefschaltung
auf einem Speicherbaustein gezeigt. Hier liegen die Decodertransistoren DT parallel zu den Decoderausgangsleitungen Di bzw.
Di+1. Die Adressenleitungen A sind senkrecht zu den Decoderausgangsleitungen
D angeordnet. Jetzt sind die Decoderausgangsleitungen D aus Metall ausgeführt, während die Adressenleitungen aus Silizium
bestehen. Bei dieser Ausführung der Decoderschaltung liegen zwischen jeweils zwei Adressenleitungen eine Leitung für die Betriebsspannung
VSS, die in das Halbleitersubstrat hineindiffundiert ist.
Da die Decodertransistoren DT nun parallel zu den Decoderausgangsleitungen
D liegen, ist das Decoderraster R verhältnismäßig klein, jedoch wird die Höhe H der Decoderschaltung auf dem Speicherbaustein
verhältnismäßig groß. Dies läßt sich besser aus der Figur 7 ersehen. Hier sind wiederum zwei Decoderschaltungen DG nebeneinander
angeordnet. Jetzt sind aber die Ausgangsverstärker AV versetzt zueinander angeordnet, da in diesem Falle das Decoderraster R zu klein
ist. Die Folge ist, daß die Höhe H der Gesamtschaltung, bestehend aus Decoderschaltung DG und Ausgangsverstärker AV groß wird.
Aus Figur 3 ergibt sich die Decoderschaltung gemäß der Erfindung.
Für den Fall, daß von der Decoderschaltung η Adressensignale ausgewertet werden müssen, wobei η eine beliebige ganze Zahl ist,
sind n-1 Decodertransistoren parallel zueinander angeordnet. Das heißt, sie liegen mit ihren gesteuerten Strecken parallel zueinander,
und die einen Anschlüsse der gesteuerten Strecken sind mit einer ersten Verbindungsleitung L1, die anderen Anschlüsse der
gesteuerten Strecke mit einer zweiten Verbindungsleitung L2 miteinander verbunden. Den Steuereingängen dieser n-1 Decodertransistoren
DT1 bis DTn werden im Ausführungsbeispiel die Adressensignale A1 bis An in negierter oder nichtnegierter Form zugeführt. Im Ausführungsbeispiel
sind nur zwei dieser Decodertransistoren gezeigt,
VPA 75 E 2085
709825/0533
nämlich die Decodertransistoren DT1 und DTn und diesen Decodertransistoren
wird das Adressensignal A1 und das Adressensignal An zugeführt.
Es ist nun ein weiterer Decodertransistor DTW vorgesehen, dessen gesteuerte Strecke zwischen der ersten Verbindungsleitung L1
und einer Leitung für die Betriebsspannung VSS angeordnet ist. Dem Steuereingang dieses weiteren Decodertransistors DTW wird
das Adressensignal AO in negierter Form AD zugeführt.
Zwischen der Verbindungsleitung L2 und der Leitung für die Betriebsspannung
VSS ist ein zusätzlicher Decodertransistor DTZ angeordnet, dessen Steuereingang das Adressensignal AO in nichtnegierter
Form zugeführt wird. Die Verbindungsleitung L1 bzw. L2 bilden Decoderausgangsleitungen Di bzw. Di+T. Diese Decoderausgangsleitungen
können ohne Zwischenschaltung eines Ausgangsverstärkers mit den Bit/Wortleitungen Xi bzw. Xi+1 verbunden sein. Im
Ausführungsbeispiel der Figur 5 ist jedoch ein Ausgangsverstärker AV1 bzw. AV2 zwischen die Decoderausgangsleitung D und die Leitung
X geschaltet.
Der Aufbau des Ausgangsverstärkers AV entspricht in etwa dem Aufbau, der in unserer Patentanmeldung P 24 4j5 490.0 erläutert
ist. Er besteht aus einem Vorladetransistor VT1, einem Abtrenntransistor
AT, einem zweiten Vorladetransistor VT2 und einer Ausgangsstufe aus einem Schalttransistor SCH und einem Koppelkondensator
C. Den Vorladetransistoren VT1 und VT2 wird das Taktsignal S zugeführt, bevor der Speicherbaustein ausgewählt
werden soll. Dadurch werden die Vorladetransistoren VT1 und VT2 leitend gesteuert und die Decoderausgangsleitung D bzw. der
Punkt E auf ein bestimmtes Potential aufgeladen. Während dieser Zeit ist der Abtrenntransistor AT gesperrt. Dazu wird seinem
Steuereingang eine Spannung VDD - UT zugeführt. VDD ist dabei
eine weitere Betriebsspannung, UT die Schwellspannung des Abtrenntransistors.
An die Ausgangsstufe, d.h. an den Schalttransistor SCH wird das Auswahltaktsignal WA angelegt. Die genaue Wirkungs-
VPA 75 E 2085
709825/0533
weise des Ausgangsverstärkers AV ergibt sich aus der oben genannten
Patentanmeldung. Es wird darum nicht ausführlicher darauf eingegangen.
Anhand des Impulsplanes der Figur 4 wird nun die Wirkung der Decoderschaltung beschrieben. Dabei wird davon ausgegangen, daß
die MOS-Transistoren durch hohes Potential in den leitenden Zustand gebracht werden.
Zunächst liegt das Signal S an, d.h. es hat hohes Potential und damit sind die Vorladetransistoren VT1 und VT2 leitend gesteuert.
Die Decoderausgangsleitungen Di und Di+1 und die Punkte Ei und Ei+1 können sich somit auf hohes Potential aufladen. Während dieser
Zeit liegen keine Adressensignale an den Decodertransistoren DT an. Das Auswahltaktsignal WA ist ebenfalls nicht angeschaltet.
Dann herrscht auf den Leitungen Xi und Xi+1 die zu den Bit/Wortleitungen
führen, niederes Potential.
Es sei nun angenommen, daß das Adressensignal AO und die Adressensignale
AT, Ά"η anliegen. Dann wird der zusätzliche Decodertransistor
DTZ leitend gesteuert, während die anderen Decodertransistoren DT1, DTn und DTW gesperrt bleiben. Die Folge ist, daß sich
die Decoderausgangsleitung Di+1 auf die Betriebsspannung VSS entladen kann (VSS ist niedriges Potential), während die Decoderausgangsleitung
Di auf hohem Potential bleibt. Da das Signal S vorher abgeschaltet worden ist, sind die Vorladetransistoren VT1
und VT2 des Ausgangsverstärkers AV in den gesperrten Zustand übergegangen.
Aufgrund des Potentials auf der Leitung Di+1 wird nun der Abtrenntransistor
AT des Ausgangsverstärkers AV2 leitend gesteuert und somit kann sich der Punkt Ei+1 auf niederes Potential entladen.
Dagegen bleibt das Potential am Punkt Ei auf seinem bisherigen Wert. Somit herrscht am Steuereingang des Schalttransistors SCH
des Ausgangsverstärkers AV1 höheres Potential, während am Steuereingang des Schalttransistors SCH des Ausgangsverstärkers AV2
niederes Potential anliegt. Wird nun das Auswahlsignal WA angeschaltet, dann kann der Schalttransistor SCH des Ausgangsverstär-
VPA 75 E 2085
709825/0533
kers AV1 in den leitenden Zustand übergehen und somit erscheint
auf der Leitung Xi hohes Potential. Durch die Rückkopplung über den Kondensator C wird dieser Durchschaltvorgang beschleunigt.
Somit ist die Leitung Xi ausgewählt.
Da der Punkt Ei+1 auf niederem Potential liegt, kann der Schalttransistor
SCH des Ausgangsverstärkers AV2 nicht in den leitenden Zustand übergeführt werden und das Potential auf der Leitung
Xi+1 bleibt auf einem niederen Wert.
In Figur 4 zeigen die gestrichelten Linien den Fall an, bei dem
die Ausgangsleitung X nicht ausgewählt ist, während die durchgezogenen Linien den Fall anzeigen, bei dem die Leitung X ausgewählt
wird.
Im Ausführungsbeispiel ist der Fall beschrieben, bei dem an die Decodertransistoren DTW und DTZ das Adressensignal AO in nichtnegierter
und negierter Form angelegt wird. Es ist selbstverständlich auch möglich, statt dessen ein anderes Adressensignalpaar
anzulegen.
Wie Figur 3 zeigt, werden durch die Decoderschaltung jeweils zwei
Wort- bzw. Bitleitungen X bedient. Es werden also dieselben Decodertransistoren zur Auswahl entweder der einen oder der anderen
Wort- oder Bitleitung Xi, Xi+1 herangezogen. Aus diesem Grunde ist die Anzahl der Decodertransistoren pro Adressenleitung erheblich
geringer.
Aus Figur 5 ergibt sich, wie die Decoderschaltung auf einem
Halbleiterbaustein angeordnet werden kann. Es ist zu sehen, daß die n-1 Decodertransistoren parallel zu den Adressenleitungen
angeordnet werden. Jetzt sind die Adressenleitungen in Metall ausgeführt. Der zusätzliche und der weitere Decodertransistor
liegen dagegen mit den gesteuerten Strecken in den Decoderausgangsleitungen Di und Di+1 und sind somit senkrecht zu den Adressenleitungen
angeordnet. Die Decoderausgangsleitungen Di und
VPA 75 E 2085
709825/0533
Di+1 sind in das Halbleitersubstrat hineindiffundiert. Es ist nur eine Leitung für die Betriebsspannung VSS vorgesehen, die
am unteren Rand der Decoderschaltung angeordnet werden kann. Diese kann ebenfalls in Metall ausgeführt werden. Da für die Bedienung
von zwei Decoderausgangsleitungen Di und Di+1 jeweils dieselben ii-1 Decodertransistoren herangezogen werden, wird das
Decoderraster R im Verhältnis zur Figur 1 erheblich geringer. Da außerdem die n-1 Decodertransistoren DT parallel zu den Adressenleitungen
liegen, ist auch die Höhe H verhältnismäßig klein, d.h. sehr viel kleiner als bei der Decoderschaltung der Figur
Diese Verhältnisse sind noch besser in Figur 8 dargestellt. Die Decoderschaltung für zwei Decoderausgangsleitungen Di und Di+1.
ist mit DDG bezeichnet. Es ist zu sehen, daß das Decoderraster R sehr klein ist und daß außerdem die Höhe H, die von der Decoderschaltung
DDG und den Ausgangsverstärkern AV gebildet wird, verhältnismäßig klein ist. In diesem Falle müssen die Ausgangsverstärker
ebenfalls versetzt zueinander angeordnet werden. Durch die erfindungsgemäße Ausführung der Decoderschaltung ist also
der Platzbedarf für die Decoderschaltung auf dem Speicherbaustein erheblich geringer geworden.
Beispielsweise ist das Decoderraster der Decoderschaltung der Figur1 R = 30 /um,die Höhe H = 445 /um und die Decodierflache
pro ausgewählter Leitung FD = R*H = 13 350 /um .
Für die bekannte Decodierschaltung gemäß Figur 3 ist das Decodierraster
R = 19 /um» die Höhe H = 615 /um und es ergibt sich
ff'
eine Decodierf lache pro ausgewählter Leitung FD = R*H = 11 685 /Um ,
Für die erfindungsgemäße Decodierschaltung lassen sich folgende
Werte errechnen: Decodierraster R « 19 /um, Höhe H = 540 /um und
Decodierf la ehe pro ausgewählter Leitung FD = R· H = 10 260 /um2.
4 Patentansprüche
8 Figuren
8 Figuren
VPA 75 E 2085
709825/0533
Claims (4)
- Patentansprüche(Iy Decoderschaltung für einen Speicherbaustein mit aus MOS-Transistoren aufgebauten zwischen Wort- und Bitleitungen angeordneten Speicherzellen, bei der den Steuereingängen von Decodertransistoren zur Auswahl einer der Wortleitungen oder Bitleitungen η Adressensignale in negierter oder nichtnegierter Form zugeführt werden und ein Decoderausgangssignal an einer die einen Anschlüsse der gesteuerten Strecken der Decodertransistoren verbindenden Decoderausgangsleitung abgegeben wird, dadurch gekennzeichnet, daß n-1 Decodertransistoren (DT) mit ihren gesteuerten Strecken parallel angeordnet sind, daß ein weiterer Decodertransistor (DTW) vorgesehen ist, dessen Steuereingang ein Adressensignal in negierter Form (AO") zugeführt wird und dessen gesteuerte Strecke zwischen einer die einen Enden der gesteuerten Strecke der n-1 Decodertransistoren (DT) verbindenden Verbindungsleitung (L1) und einer Betriebsspannung (VSS) angeordnet ist, daß ein zusätzlicher Decodertransistor (DTZ) vorgesehen ist, dessen Steuereingang das Adressensignal in nichtnegierter Form (AO) zugeführt wird und dessen gesteuerte Strecke zwischen der Betriebsspannung (VSS) und einer zweiten, die anderen Enden der gesteuerten Strecken der Decodertransistoren (DT) verbindenden Verbindungsleitung (L2) angeschlossen ist, und daß sowohl die erste als auch die zweite Verbindungsleitung eine Decoderausgangsleitung (D) zur Auswahl jeweils einer Wort/Bitleitung bildet.
- 2. Decoderschaltung nach Anspruch 1, dadurch gekennzeichnet, daß an jede Verbindungsleitung (L1, L2) jeweils ein Ausgangsverstärker (AV1, AV2) angeschlossen ist.VPA 75 E 2085703825/0533-44-
- 3. Anordnung der Decoder schaltung nach Anspruch 1 oder Anspruch zur Integrierung auf einem Halbleiterbaustein, dadurch gekennz e i chnet, daß die n-1 Decodertransistoren (DT) parallel zu den Adressenleitungen (A) angeordnet sind, daß der weitere Decodertransistor (DTW) und der zusätzliche Decodertransistor (DTZ) senkrecht zu den Adressenleitungen(A) liegen, und daß die Leitung für die Betriebsspannung (VSS) außerhalb der Adressenleitungen (A) angeordnet ist und parallel zu den Adressenleitungen geführt ist.
- 4. Anordnung nach Anspruch 3» dadurch gekennzeichnet, daß die Adressenleitungen (A) und die Leitung für die Versorgungsspannung (VSS) auf dem Halbleiterbaustein in Metall ausgeführt ist.VPA 75 E 2085709825/0533
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE2557165A DE2557165C3 (de) | 1975-12-18 | 1975-12-18 | Decoderschaltung und ihre Anordnung zur Integrierung auf einem Halbleiterbaustein |
| US05/749,010 US4099162A (en) | 1975-12-18 | 1976-12-09 | Decoder circuit |
| FR7637279A FR2335910A1 (fr) | 1975-12-18 | 1976-12-10 | Circuit decodeur |
| JP51149668A JPS5927999B2 (ja) | 1975-12-18 | 1976-12-13 | デコ−ダ回路 |
| IT30466/76A IT1065546B (it) | 1975-12-18 | 1976-12-16 | Circuito decodificatore per un componente memorizzatore con celle di memorizzazione costituite da transistori mos |
| GB53219/76A GB1576108A (en) | 1975-12-18 | 1976-12-20 | Data store address decoder circuits |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE2557165A DE2557165C3 (de) | 1975-12-18 | 1975-12-18 | Decoderschaltung und ihre Anordnung zur Integrierung auf einem Halbleiterbaustein |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| DE2557165A1 true DE2557165A1 (de) | 1977-06-23 |
| DE2557165B2 DE2557165B2 (de) | 1978-05-03 |
| DE2557165C3 DE2557165C3 (de) | 1979-01-18 |
Family
ID=5964800
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE2557165A Expired DE2557165C3 (de) | 1975-12-18 | 1975-12-18 | Decoderschaltung und ihre Anordnung zur Integrierung auf einem Halbleiterbaustein |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4099162A (de) |
| JP (1) | JPS5927999B2 (de) |
| DE (1) | DE2557165C3 (de) |
| FR (1) | FR2335910A1 (de) |
| GB (1) | GB1576108A (de) |
| IT (1) | IT1065546B (de) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5826112B2 (ja) * | 1977-11-16 | 1983-05-31 | 三菱電機株式会社 | デコ−ダ回路 |
| JPS5833633B2 (ja) * | 1978-08-25 | 1983-07-21 | シャープ株式会社 | Ｍｏｓトランジスタ・デコ−ダ |
| US4200917A (en) * | 1979-03-12 | 1980-04-29 | Motorola, Inc. | Quiet column decoder |
| JPS5619584A (en) * | 1979-07-24 | 1981-02-24 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Semiconductor memory |
| US4292547A (en) * | 1979-07-27 | 1981-09-29 | Motorola, Inc. | IGFET Decode circuit using series-coupled transistors |
| JPS5683891A (en) * | 1979-12-13 | 1981-07-08 | Fujitsu Ltd | Semiconductor storage device |
| US4287576A (en) * | 1980-03-26 | 1981-09-01 | International Business Machines Corporation | Sense amplifying system for memories with small cells |
| JPS5774886A (en) * | 1980-10-29 | 1982-05-11 | Toshiba Corp | Semiconductor integrated circuit device |
| JPS583185A (ja) * | 1981-06-30 | 1983-01-08 | Fujitsu Ltd | デコ−ダ回路 |
| US4514829A (en) * | 1982-12-30 | 1985-04-30 | International Business Machines Corporation | Word line decoder and driver circuits for high density semiconductor memory |
| US4611131A (en) * | 1983-08-31 | 1986-09-09 | Texas Instruments Incorporated | Low power decoder-driver circuit |
| JPH0642536B2 (ja) * | 1985-08-16 | 1994-06-01 | 富士通株式会社 | 半導体記憶装置 |
| DE69023456T2 (de) * | 1989-10-30 | 1996-06-20 | Ibm | Bitdekodierungsschema für Speichermatrizen. |
| US5022010A (en) * | 1989-10-30 | 1991-06-04 | International Business Machines Corporation | Word decoder for a memory array |
| US6184928B1 (en) | 1997-04-30 | 2001-02-06 | Eastman Kodak Company | Method and apparatus for split shift register addressing |
| JP2007232977A (ja) * | 2006-02-28 | 2007-09-13 | Toshiba Corp | デコーダ回路およびこのデコーダ回路を用いる液晶駆動装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3962686A (en) * | 1972-05-16 | 1976-06-08 | Nippon Electric Company Limited | Memory circuit |
| US4021787A (en) * | 1972-09-18 | 1977-05-03 | Siemens Aktiengesellschaft | Information storage circuit employing MNOS transistors |
| GB1523752A (en) * | 1974-08-28 | 1978-09-06 | Siemens Ag | Dynamic semiconductor data stores |
| US4034243A (en) * | 1975-12-19 | 1977-07-05 | International Business Machines Corporation | Logic array structure for depletion mode-FET load circuit technologies |
-
1975
- 1975-12-18 DE DE2557165A patent/DE2557165C3/de not_active Expired
-
1976
- 1976-12-09 US US05/749,010 patent/US4099162A/en not_active Expired - Lifetime
- 1976-12-10 FR FR7637279A patent/FR2335910A1/fr active Granted
- 1976-12-13 JP JP51149668A patent/JPS5927999B2/ja not_active Expired
- 1976-12-16 IT IT30466/76A patent/IT1065546B/it active
- 1976-12-20 GB GB53219/76A patent/GB1576108A/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| GB1576108A (en) | 1980-10-01 |
| JPS5276846A (en) | 1977-06-28 |
| IT1065546B (it) | 1985-02-25 |
| FR2335910A1 (fr) | 1977-07-15 |
| JPS5927999B2 (ja) | 1984-07-10 |
| FR2335910B3 (de) | 1979-08-17 |
| US4099162A (en) | 1978-07-04 |
| DE2557165C3 (de) | 1979-01-18 |
| DE2557165B2 (de) | 1978-05-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| DE3888220T2 (de) | Datenausgabeschaltung. | |
| DE3627681C2 (de) | ||
| DE2544974C3 (de) | Schaltkreis zur Realisierung logischer Funktionen | |
| DE2557165A1 (de) | Decoderschaltung | |
| DE3019833A1 (de) | Fluessigkristallanzeigesystem | |
| DE3716518A1 (de) | Halbleiterspeichervorrichtung | |
| DE2252371A1 (de) | Schwellwert-verknuepfungsglied | |
| DE3623516C2 (de) | Ausgangspufferschaltung | |
| DE2647892A1 (de) | Eingabepufferschaltung | |
| DE2643020A1 (de) | Schmitt-trigger | |
| DE3205247C2 (de) | ||
| EP0130587B1 (de) | Eingangssignalpegelwandler für eine MOS-Digitalschaltung | |
| DE4138102C2 (de) | Halbleiterspeichereinrichtung und Verfahren zum Betreiben einer Halbleiterspeichereinrichtung | |
| DE2646653C3 (de) | ||
| DE2802595A1 (de) | Schaltungsanordnung mit feldeffekttransistoren zur spannungspegelumsetzung | |
| DE3104880A1 (de) | "speicher fuer wahlfreien zugriff" | |
| DE3511688C2 (de) | ||
| DE2234310A1 (de) | Logischer schaltkreis mit mindestens einer taktleitung | |
| DE69718378T2 (de) | Analoge FIFO-Speicher | |
| DE2144455A1 (de) | Pufferschaltung | |
| DE3105147A1 (de) | Integrierte digitale halbleiterschaltung | |
| EP0297276B1 (de) | Generatorschaltung | |
| DE3823738A1 (de) | Logikschaltung | |
| DE19755130C1 (de) | Pufferschaltung | |
| DE2618760A1 (de) | Halbleiter-speichervorrichtung |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C3 | Grant after two publication steps (3rd publication) | ||
| 8339 | Ceased/non-payment of the annual fee |