DE2840578C2

DE2840578C2 - Abtastverstärker

Info

Publication number: DE2840578C2
Application number: DE2840578A
Authority: DE
Inventors: Benjamin Clifford Tempe Ariz. Peterson
Original assignee: Motorola Inc
Current assignee: Motorola Solutions Inc
Priority date: 1977-09-19
Filing date: 1978-09-18
Publication date: 1984-05-10
Also published as: GB2004715A; FR2403622B1; FR2403622A1; US4123799A; DE2840578A1; GB2004715B; JPS5451736A; MY8300192A; HK40982A; CA1110765A

Description

Die Erfindung betrifft einen Abtastverstärker nach dem Oberbegriff des Patentanspruches 1. Ein derartiger Abtastverstärker ist insbesondere bei einem Speicher mit wahlfreiem Zugriff verwendbar.

Es ist bekannt, Abtastverstärker sowohl für IGFET-Speicherschaltungen (IGFET = Feldeffekttransistor mit isoliertem Gate, im folgenden auch kurz »FET-Einrichtung« genannt) mit statischem als auch für entsprechende Schaltungen mit dynamischem wahlfreiem Zugriff zu verwenden. Beispielsweise wird eine Anwendung eines Verriegclungs-Abtastverstärkers mit einem statischen IGFET-Speicher mit wahlfreiem Zugriff von Schlageter et al unter dem Titel »Two 4K Static 5-V RAMs« in IEEE Journal of Solid-State Circuits. Band SC-11, Nr. 5. Okt. 1976, Seite 602, beschrieben. Eine Anwendung eines Veriegelungs-Abtastverstärkers mit einem dynamischen IGFET-Speicher mit wahlfreiem Zugriff wird von Ahlquist et al unter dem Titel »A 16, 384-Bit Dynamic RAM«, in IEEE journal of Solid-State Circuits, BandSC-11, Nr. 5, Okt. 1976, Seite

570, veröffentlicht Es ist üblich, die Bitleitungen, welche /on einer Speicherzelle zu dem Abtastverstärker führen, mit den Schaltungsknoten einer kreuzgekoppelten schaltungsstufe zu verbinden, welche in dem Abtastverstärker angeordnet ist, um diesen in einem geeigneten Zustand zu verriegeln. Einer der Nachteile hiervon besteht darin, daß die den Schaltungsknoten zugeordnete Kapazität in der kreuzgekoppelten Schaltungsstufe die Tendenz mit sidi bringt die Geschwindigkeit zu vermindern, mit der die Bitleitungsspannung durch eine Speicherzelle geschaltet werden kann, bevor der Abtastveistärker verriegeit wird Außerdem kann die Abtastverstärker-Verriegelungsschaltung nicht aktiviert werden, bis die Spannungen an den Schaltungsknoten der kreuzgekoppelten Schaltungsstufe auseinandergezogen sind. Dies führt insgesamt dazu, daß die Aktivierung des Abtastverstärkers für eine verhältnismäßig große Zeit nach der Auswahl der Speicherzelle verzögert wird.

Aus der DE-OS 26 13 543 ist ein Speicher aus Feldeffekttransistoren bekannt, bei dem Bitleitungen von den Schaltungsknoten eines Flip-Flops entkoppf-ii sind und direkt an den einzelnen Speicherzellen liegen. Ähnliches gilt auch für eine in der DE-OS 24 18 969 beschriebene Regnerier- und Bewerterschaltung, da dort die Flip-Flop-Schaltungsknoten von den Bitleitungen entkoppelt sind, wobei aber eine Speicherzelle direkt an die eine Bitleitung angeschlossen ist Diese Entkopplung zwischen den Schaltungsknoten einer kreuzgekoppelten Rip-Flop-Schaltung und den Bitleitungen ist außerdem z.B. aus DE-OS 22 62 171, DE-OS 22 64 985 und DE-OS 23 61823 bekannt

Weiterhin ist in der DE-OS 26 34 089 ein Abtastverstärker der eingangs genannten Art beschrieben, bei dem eine erste und eine zweite FET-Einrichtung mit einer kreuzgekoppelten Schaltungsstufe verbunden sind, um so über eine Bitleitung Datensignale dieser Schaltungsstufe zuzuführen.

Der Erfindung liegt die Aufgabe zugrunde, einen Abtastverstärker mit einer kreuzgekoppelten Schaitungsstufe zu schaffen, bei dem die Schaltungsknoten der Schaltungsstufe auch von der FET-Speicherschaltung entkoppelt sind, um so einen schnellen und sicheren Betrieb bei hoher Ausgangsspannung zu erreichen.

Diese Aufgabe wird bei einem Abtastverstärker nach dem Oberbegriff des Patentanspruches 1 erfindungsgemäß durch die in dessen kennzeichnendem Teil enthaltenen Merkmale gelöst.

Durch die Entkopplung zwischen den Schaltungsknoten der kreuzgekoppelten Schaltungsstufe und der Speicherschaltung zusätzlich zu der Entkopplung zwischen diesen Schaltungsknoten und den kapazitiv nicht belasteten Bitleitungen wird ein sicherer Betrieb bei hoher Schreib- und Lese-Geschwindigkeit gewährleistet Weiterhin wird durch die Verwendung von Verarmungs-FET-Einrichtungen erreicht, daß größere Ausgangsspannungsauslenkungen erzielbar sind. Auch ist der binäre Zustand einer ausgewählten Speicherzelle der Speicherschaltung kurzzeitig verstärkbar und verriegelbar.

Weiterhin ist auch die Herstellung des erfindungsgemäOen Abtastverstärkers in Form einer monolithischen integrierten Schaltung begünstigt, welche es ermöglicht, die gespeicherten Daten abzutasten und einer externen Anordnung mii eirer hohen Geschwindigkeit über einen weiten Bereich von Umgebungstemperaturen zuzuführen.

Die Verarmungs-FET-Einrichtungen dienen sowohl als Lasteinrichtungen für den Abtastverstärker als auch als Kopplungseinrichtungen zwischen dem Abtastverstärker und den Bitleitungen. Außerdem entkoppeln die Verarmungs-FET-Einrichtungen die Schaltungsknoten des Abtastverstärkers gegenüber den Bitleitungen.

Die Erfindung wird nachfolgend beispielsweise anhand der Zeichnung beschrieben; in dieser zeigt

Fig. 1 ein Ausführungsbeispiel des erfindungsgemäßen Abtastverstärkers,

ίο Fig.2 ein Schaltschema einer einzelnen Speicherzelle,

F i g. 3 ein Schaltschema, welches die Last- und Vorladungsschaltung für die Bitleitungen der Speicherschaltung darstellt

Fig.4 ein Schaltschema eines einfachen Inverters, welcher einen FET als Last verwendet

F i g. 5 einen Schnitt durch eine integrierte Schaltung, welche den Inverter gemäß F i g. 4 verwendet und
Fig.6 ein Zeitdiagramm, welches die Arbeitsweise des Abtastverstärkers veranschaulicht.

In der F i g. 1 ist eine Schaltungsanordnung dargestellt die als Speicherschaltung eine Vitizahl von Speicherzellen 2 aufweist welche in weiteren Einzelheiten in der F i g. 2 dargestellt sind. Weiterhin sind ein Paar von Bitleitungen 6 und 8 sowie ein Abtastverstärker 10 vorgesehen. Jede der Speicherzellen 2 ist mit den Bitleitungen 6, 8 über ein Paar von FET-Einrichtungen 12, 14 verbunden (siehe die untere Speicherzelle 2). Das Gate der FET-Einrichtungen 12 und 14 ist jeweils mit einer Wortleitung 16 verbunden. Die Spannung für die Wortleitung 16 wird durch einen Wortleitungs-Dekodierblock 18 gesteuert In herkömmlicher Weise wählt der Wortleitungs-Dekodierblock 18 eine bestimmte Wortleitung 16 aus, und zwar in üblicher Weise abhängig von einer (nicht dargestellten) Adressier-Dekodier-Schaltung. Die gestrichelten Linien auf der Wortleitung 16 zeigen an, daß mehr als eine Spalte von Speicherzellen 2 in der Speicherschaltung vorhanden sein kann. Jede Spalte von Speicherzellen 2 würde ein separates Paar von Bitleitungen 6, 8 haben. Weiterhin kann die Speich» rschaltung derart angeordnet sein, daß entweder jedes Paar von Bitleitungen 6,8 einem separaten Abtastverstärker zugeordnet ist oder auch in der Weise, daß verschiedene Paare von Bitleitungen einen gemeinsamen Abtastverstärker haben. Im letzt&enannUn Falle kann eine (nicht dargestellte) Dekodierschaltung verwendet werden, um eines von mehreren Paaren von Bitieitungen auszuwählen, welches in üblicher Weise mit dem gemeinsamen Abtastverstärker verbunden werdensoll.

Die Bitieitungen 6 und 8 sind mit einer Bitleitungs-Vorladungs-Schaltung 20 verbunden, die in der F i ^. 3 im einzelnen dargestellt ist. Die Bitleitungen 6 und 8 sind auch mit FET-Schreibeinrichtungen 22 und 24 verbunden, welche jewei's dann, wenn sie aktiviert sinC, zum Einschreiben von Daten in eine ausgev/ählte Speicherzelle 2 dienen. Die Gate-Anschlüsse der Schreibeinrichtungen 22 und 24 sind mit der Schreibleitung 26 verbunden, welche dann, .venn sie auf einem hohen Spannungspegel ist, die Schreibeinrichtungen 22 und 24 aktiviert Während eines Schreibzyklus werden die Daten, die einzuschreiben sind, ebenso wie ihr Komplement Klemmen 28 bzw. 30 zugeführt. Die Bitleitung 6 wird auch mit dem Gate-Anschluß einer Verarmungs-FET-Einrich-

b5 tung 32 verbunden, und die Bitleitung 8 wird mit dem Gate-Anschluß einer Verarmungs-FET-Einrichtung 34 verbunden. Die FET-Einrichtungen 32 und 34 verbinden die Bitleitungen 6 und 8 mit Schaltungsknoten 36 und 38

einer kreuzgekoppelten Schaltungsstufe 40. Der Schaltungsknoten 36 ist mit Drain einer FET-Einrichtung 42 und mit Gate einer FET-Einrichtung 44 verbunden. In ähnlicher Weise ist der Schaltungsknoten 38 mit Drain der FET-Einrichtung 44 und mit Gate der FET-Einrichtung 42 verbunden. Der Source-Anschluß der FET-Einrichtung 42 ist mit Source der FET-Einrichtung 44 am Schaltungsknoten 46 verbunden. Eine FET-Einrichtung 48, welche zwischen dem Schaltungsknoten 46 und Masse angeordnet ist, dient dazu, die kreuzgekoppelte Schaltungsstufe 40 zu aktivieren, und sie wird durch die Taktspannung ?T gesteuert, welche einer Klemme 50 zugeführt wird. Weiterhin sind mit den Schaltungsknoten 36 und 38 der kreuzgekoppelten Schaltungsstufe 40 FET-Einrichtungen 52, 54 und 56 verbunden, welche eine gleiche Spannungs-Vorladungs-Schaltung für den Abtastverstärker 10 haben. Die Gate-Anschlüsse der FET-Einrichtungen 52, 54 und 56 sind alle mit dem Schaitungsknoien 58 verbünden, dessen Spannung durch eine Taktspannung Φ1 gesteuert wird. Die Drain-Anschlüsse der FET-Einrichtungen 32, 34, 52 und 54 liegen alle an einer positiven Versorgungsspannung Vcc über eine Leitung 60. Die Schaltungsknoten 36 und 38 der kreuzgekoppelten Schaltungsstufe 40 dienen für die wahren und die komplementären Ausgangssignale des Abtastverstärkers 10, und sie führen die aus der Speicherzelle 2 abgetasteten Daten derjenigen Schaltung zu, welche gegenüber der Speicherschaltung extern angeordnet ist

Gemäß Fig.2 weist die Speicherzelle 2 Anreicherungs-FET-Einrichtungen 62 und 64 und Verarmungs-FET-Einrichtungen 66 und 68 auf. Die Drain-Anschlüsse der FET-Einrichtungen 66 und 68 sind mit der positiven Spannungsversorgung Vcc über die Leitung 60 verbunden. Die Gate- und die Source-Anschlüsse der FET-Einrichtung 66 sind mit einer Leitung 70 verbunden, und die Gate- sowie die Sourcc-Änschiüsse der FET-Einrichtung 68 sind mit einer Leitung 72 verbunden. Die Leitung 70 ist mit Drain der FET-Einrichtung 62 und mit Gate der FET-Einrichtung 64 verbunden, und die Leitung 72 ist mit Drain der FET-Einrichtung 64 und mit Gate der FET-Einrichtung 62 verbunden, so daß auf diese Weise ein bistabiles Speicherelement gebildet wird. Die Source-Anschlüsse der FET-Einrichtungen 62 und 64 sind mit Masse verbunden. Die Leitungen 70 und 72 sind mit den FET-Einrichtungen 12 und 14 gemäß F i g. 1 verbunden.

Die Fig.3 zeigt eine Bitleitungs-Last- und -Vorladungs-Schaltung 20, die in der F i g. 1 allgemein dargestellt ist. FET-Einrichtungen 74 und 74 sind Lasteinrichtungen für die Bitleitungen 6 bzw. 8. Die Gate- und Drain-Anschlüsse der FET-Einrichtung 74 sind mit der positiven Spannungsversorgung Vcc über die Leitung 60 verbunden. In ähnlicher Weise sind die Gate- und die Drain-Anschlüsse der FET-Einrichtung 76 mit der positiven Versorgungsspannung Vcc über die Leitung 60 verbunden. Weiterhin sind mit dem Paar von Bitleitungen 6 und 8 FET-Einrichtungen 78, 80 und 82 verbunden, welche zusammen eine Bitleitungs-Vorladungsund -Ausgleichsschaltung bilden. Die Gate-Anschlüsse der FET-Einrichtungen 78,80 und 82 sind alle mit einem Schaltungsknoten 84 verbunden, dessen Spannung durch eine Taktspannung PC gesteuert wird. Die Drain-Anschlüsse der Vorladungs-FET-Einrichtung 78 und 80 sind mit der positiven Spannungsversorgung Vcc über die Leitung 60 verbunden. Der Source-Anschluß der FEr-Einrichtung 78 ist über den Schaltungsknoten 86 an die Bitleitung 6 angeschlossen. Der Source-Anschluß der Vorladungs-FET-Einrichtung 80 ist mit der Bitleitung 8 an einem Schaltungsknoten 88 verbunden. Die zum Kurzschließen dienende FET-Einrichtung 82 ist zwischen den Schaltungsknoten 86 und 88 angeordnet und gleicht die Spannungen auf den Bitleitungen 6 und 8 aus, wenn sie durch die Taktspannung PC aktiviert wird. Bevor die Arbeitsweise des erfindungsgemäßen Abtastverstärkers gemäß Fig. 1 beschrieben wird, sollen die Eigenschaften der Anreicherungs- und der Verar mungs-FET-Einrichtungen zunächst im Hinblick auf ein besseres Verständnis der Erfindung diskutiert werden. Die F i g. 4 ist ein Schaltschema einer einfachen bekannten Inverterschaltung und enthält eine Anreicherungs-N-Kanal-Schalteinrichtung 90 sowie eine Verarmungs-

is N-Kanal-Einrichtung 92, welche als Last für die Inverterschaltung dient. Der in der F i g. 4 neben der Einrichtung 92 dargestellte Stern, der auch in der F i g. 1 sowie in der F i g. 2 eingezeichnet ist, soll die Verarmungs-Einrichtung bezeichnen; Eine Eingangsspannung kann an eine Klemme 94 angelegt werden, um die Anreicherungseinrichtung 90 zwischen einem leitenden und einem nichtleitenden Zustand umzuschalten. Wenn die Spannung an der Klemme 94 auf Massepotential liegt, ist die Einrichtung 90 gesperrt Unter diesen Umständen ist die Spannung an einem Ausgangsknoten 96 gleich der positiven Versorgungsspannung an einer Klemme 98, und zwar aufgrund des leitenden Kanals zwischen Source und Drain der Verarmungs-Einrichtung 92. Wenn andererseits die an die Klemme 94 angelegte Ein gangsspannung größer ist als die Schwellenspannung, welche zum Einschalten der Anr<Mcherungs-Einrichtung 90 dient, dann wird die Einrichtung 90 in einen Durchlaßzustand umgeschaltet, und die Spannung an der Ausgangsklemme % wird an Masse über den Kanal zwi- sehen Source urd Drain der Einrichtung 94 kurzgeschlossen, da dieser Kanal eine geringe Impedanz aufweist

In der Fig.5 sind die baulischen Unterschiede zwischen bekannten Anreicherungs- und Verarmungs- FET-Einrichtungen veranschaulicht. In einem P-HaIbleitersubstrat 100 sind N-Bereiche 102,104 und 106 vorgesehen, welche aus der Oberfläche in das P-Substrat 100 eindiffundiert sind. Ein Bereich 108 ist ein N-Kanal, welcher zwischen den Bereichen 102 und 104 ausgebil det wurde, indem negative Ionen aus der Oberfläche des P-Substrats 100 implantiert wurden. Eine Isolierschicht 110 ist auf der Oberfläche des P-Substrats 100 vorgesehen. Die Eingangsklemme 94 ist mit einem leitenden Bereich 112 verbunden, der als Gate für eine Anreiche rungs-Einrichtung dient. Wenn eine positive Spannung, die größer ist als die Einschalt-Schwellenspannung, der Eingangsklemme 94 zugeführt wird, wird ein Kanal aus N-Ionen zwischen den Bereichen 106 und 104 unmittelbar unter der Isolierschicht 110 gebildet Massepotential liegt an einer Klemme 114, welche mit einem leitenden Bereich 116 verbunden ist der seinerseits den Bereich 106 berührt, nämlich Source der Anreicherungs-Einrichtung. In ähnlicher Weise ist die Ausgangsklemme 96 mit einem leitenden Bereich 118 verbunden, der seinerseits

ω den Bereich 104 berührt Der Bereich 104 dient sowohl als Drain der Anreicherungs-Einrichtung als auch als Source der Verarmungs-Einrichtung. Die Ausgangsklemme 96 berührt auch einen leitenden Bereich 120, der als Gate für eine Verarmungs-Einrichtung verwen det wird. Eine positive Versorgungsspannung an der Klemme 98 wird einem leitenden Bereich 122 zugeführt der seinerseits den Bereich 102 berührt, nämlich Drain der Verarmungs-Einrichtung. Es ist zu bemerken, daß

die Verarmungs- Einrichtung, welche zwischen den Be- zutasten, ist die Taktspannung ΦI auf einem hohen Pe- ]

reichen 102 und 104 ausgebildet ist, normalerweise auf- gel, während ihr Komplement Wi auf einem tiefen Pe- , ·

grund des implantierten Kanalbereichs 108 im leitenden gel ist Wenn die Taktspannung Φ1 auf einem hohen Vj

Zustand ist. Weiterhin ist zu bemerken, daß die zwi- Pegel ist. laden die Abtastverstärker-Vorladungs-Ein- ■

sehen den Bereichen 104 und 106 gebildete Anreiche- s richtungen 52 und 54 die Schaltungsknoten 36 und 38 η

rungs-Einrichtung normalerweise gesperrt ist. der kreuzgekoppelten Schaltungsstufe 40 auf eine Zwi- ;

Damit die Anreicherungs-Einrichtung in den Durch- schenspannung von etwa +2,0VoIt, wie es aus der U

laDzustand versetzt werden kann, muß die Spannung am F i g. 6 ersichtlich ist. Der hohe Pegel der Taktspannung

Gate 94 in bezug auf den Source-Bereich 106 positiv Φ1 versetzt auch die Ausgleichseinrichtung 56 in einen

sein. Andererseits kann eine Verarmungs-Einrichtung io Durchlaßzustand, so daß dadurch die Spannungen an

nur dann gesperrt werden, wenn das Gate auf einer den Schaltungsknoten 36 und 38 ausgeglichen werden,

negativen Spannung in bezug auf den Source-Bereich Der tiefe Pegel, welcher der Klemme 50 durch die Takt-

104 liegt. Die Begriffe Source und Drain, wie sie in der spannung 3m zugeführt wird, versetzt die FET-Einrich-

vorliegenden Beschreibung verwendet werden, dienen tung 48 in den Sperrzustand. Deshalb wird den Source-

zwar zur Bezugnahme auf die beigefügten Schaltungen, 15 Anschlüssen der FET-Einrichtungen 42 und 44 in der

es ist jedoch zu bemerken, daß eine FET-Einrichtung ein kreuzgekoppelten Schaltungsstufe 40 kein Strom zuge-

bilateraler Transistor ist und daß Source und Drain aus- führt. Während der Vorladung und des Abgleichs des

tauschbar sind, ohne die Arbeitsweise der Einrichtung Abtastverstärkers 10 sind die Verarmungs-Einrichtun-

zu beeinträchtigen. Für eine genauere Beschreibung der gen 32 und 34 durchlässig. Die Voriadungs-Einrichtun-

FET-Einrichtungen wird auf das Buch »Integrated Elec- 20 gen 52 und 54 sind jedoch viel größer als die Lasteinrich-

tronics« von Millman und Halkias, McGraw-Hill Book tungen 32 und 34. Wenn sie daher durch die Taktspan-

Company, 1972, hingewiesen. nung Φ1 aktiviert werden, dominieren die FET-Einrich- Die Arbeitsweise der bevorzugten Ausführungsform tungen 52 und 54 über die FET-Einrichtungen 32 und 34

der Erfindung wird nachfolgend in weiteren Einzelhei- bei der Einstellung der Spannungen an den Schaltungs-

ten unter Hinweis auf das Zeitdiagramm der F i g. 6 be- 25 knoten 36 und 38. Unmittelbar vor dem Aktivieren der

schrieben. Bevor eine Speicherzelle zur Abtastung aus- kreuzgekoppelten Schaltungsstufe 40 sind die Spannun-

gewählt wird, wird die in der F i g. 3 dargestellte Vorla- gen an den Source-Anschlüssen der FET-Einrichtungen

dungs-Schaltung aktiviert Wie aus der F i g. 6 ersieht- 32 und 34 gleich. Die Gate-Spannung der FET-Einrich-

lieh ist, ist die Spannung PQ welche an den Schaltungs- tung 34 liegt jedoch etwas tiefer als die Gate-Spannung

kno'en 84 in der Fig. 3 angelegt wird, zunächst auf 30 der FET-Einrichtung32, weil die Speicherzelle 2 begon-

einem hohen Pegel, so daß die FET-Einrichtungen 78 nen hat, die Spannung auf der Bitleitung 8 abzuführen.

und 84 gemäß F i g. 3 durchlässig werden. Die Spannun- Obwohl die FET-Einrichtungen 32 und 34 beide durch-

gen auf den Bitleitungen 6 und 8 werden dann auf einen lässig sind, ist der Kanal zwischen Drain und Source der

Spannungspegel aufgeladen, der um eine Schwellen- FET-Einrichtung 34 mit einer etwas höheren Impedanz

spannung unter dem Taktspannungssignal PCliegtoder 35 ausgestattet als der Kanal zwischen Drain und Source

auf etwa 23 Volt, wie es aus der F i g. 6 ersichtlich ist der FET-Einrichtung 32.

Wenn die Spannung rc auf einem hohen Pcgci ist, wird VVenn gemäß der !Darstellung in der F i g. 5 eine k!ci-

die FET-Einrichtung 82 auch durchlässig und gleicht die ne Differenzspannung an den Bitleitungen 6,8 vornan-

auf den Bitleitungen 6 und 8 vorhandenen Spannungen den ist, kann die kreuzgekoppelte Schaltungsstufe 40

aus. 40 aktiviert werden, indem die Taktspannung Φ1 tief ge·

Nachfolgend wird nochmals auf die F i g. 3 eingegan- legt wird. Zu dieser Zeit sind die Vorladungs- und Aus-

gen. Sobald die Bitleitungen 6,8 durch die FET-Einrich· gleichseinrichtungen 52, 54 und 56 alle abgeschaltet,

tungen 78 und 80 vorab aufgeladen und durch die FET- während gleichzeitig die FET-Einrichtung 48 einge-

Einrichtung 82 abgeglichen sind, wird die Taktspannung schaltet ist und es ermöglicht, daß ein Strom durch die PC tief gelegt Eine Speicherzelle 2 ist dann ausgewählt, 45 FET-Einrichtungen 42 und 44 der kreuzgekoppelten

wie es durch den positiven Übergang der Spannung WL Schaltungsstufe 40 fließt Sobald die Aktivierung ausge-

in der Fig.6 dargestellt ist Wenn beispielsweise die führt ist, beginnen die FET-Einrichtungen 42 und 44,

Speicherzelle 2 gemäß Fig. 1 adressiert ist, dann wird einen Strom durch die Lasteinrichtungen 32 und 34 zu

die Spannung auf der Leitung 16 auf einen hohen Pegei ziehen. Da die Lasteinrichtung 34 eine höhere Impedanz

gebracht, wodurch die FET-Einrichtungen 12 und 14 in 50 hat als die Lasteinrichtung 32, fällt an den Drain- und

den Durchlaßzustand versetzt werden. Wenn die Spei- S aurce-Anschlüssen der Einrichtung 34 eine größere

cherzelle 2 durch eine in der Fig.2 veranschaulichte Spannung ab als an den entsprechenden Anschlüssen

Schaltung dargestellt ist, dann wird angenommen, daß der Einrichtung 32. Die Spannung am Schaltungsknoten

der Status der Speicherzelle 2 derart gewählt ist, daß die 38 wird dann geringer als die Spannung am Schaltungs-

FET-Einrichtung 64 im Durchlaßzustand ist während 55 knoten 36. Wenn die Spannung am Schaltungsknoten 38

die FET-Einrichtung 62 gesperrt ist Da die FET-Ein- sich dem Massepotential nähert, wird die Einrichtung 42

richtung 64 im Durchlaßzustand ist, wird die Vorla- einen immer schwächeren Strom führen, bis die regene-

dungsspannung auf der Bitleitung 8 über die Schaltungs- rative Wirkung der kreuzgekoppelten Schaltungsstufe

stufe 40 auf Massepotential entladen. Andererseits wird 40 dazu führt, daß die FET-Einrichtung 42 vollständig

die Verannungs-Lasteinrichtung 66 gemäß F i g. 2 die 60 gesperrt wird, während die FET-Einrichtung 44 weiter-

Bitleitung 6 über die FET-Einrichtung 12 langsam laden hin durchlässig bleibt Die Spannung am Schaltungskno-

und die Spannung auf der Bitleitung 6 leicht anheben. ten 38 wird auf Massepotential gebracht und zwar durch

Gemäß F i g. 6 wird dann, wenn die Speicherzelle 2 aus- den Pfad geringer Impedanz, welcher durch die FET-

gewählt ist eine kleine Differenzspannung zwischen Einrichtungen 44 und 48 führt, während die Spannung

den Bitleitungen SB (Leitung 6) und so (Leitung 8) her- 65 am Schaitungsknoten 36 auf das Potential der positiven

vorgerufen. Versorgungsspannung auf der Leitung 60 durch die

Bevor der Abtastverstärker 10 aktiviert wird um die Lasteinrichtung 32 erhöht wird,

auf den Bitleitungen 6,8 vorhandenen Datensignale ab- Weiterhin wird die Verriegelung der kreuzgekoppel-

ίο

ten Schaltiingsstufe durch die ansteigende Spannung am Aus der F i g. 2 ist ersichtlich, daß der auf der Leitung

Schaltungsknoten 38 und die abfallende Spannung am 70 vorhandene h<.*he Pegel die FET-Einrichtung 64 der Schaltungüknoten 36 demonstriert, welche auf die abfal- Speicherzelle 2 dazu bringt, daß sie durchlässig wird lende Flanke der Taktspannung Φ 1 folgt. Da der logi- während die niedrige Spannung auf der Leitung 72 die sehe Status der Speicherzelle in dem Abtastverstärker 5 FET-Einrichtung 62 sperrt. Nach der Einstellung auf den verriegelt ist, kann nunmehr die Wortleitungs-Span- gewünschten stabilen Zustand kann die Spannung auf nung, welche die Speicherzelle auswählt, abgeschaltet der Schreibleitung 26 nochmals tief gelegt werden, um werden, ohne c'le Spannungen an den Schaltungsknoten die Einrichtungen 22 und 24 abzuschalten. Die Wortlei-36 und 38 zu beeinflussen. Um den nächsten Abtastzy- tung 16 kann nunmehr tief gelegt werden, um den nächklus vorzubereiten, wird die Taktspannung PC gemäß 10 sten Speicherzyklus vorzubereiten.
F i g. 3 erneut auf einen hohen Pegel gebracht, wodurch Es wird also ein Abtastverstärker geschaffen, mit dem

die Bitleitungen 6 und 8 erneut vorab aufgeladen und es möglich ist, Daten in eine Vielzahl von Speicherzellen ausgeglichen werden. Die Taktspannung Φ\ gemäß einzuschreiben und die gespeicherten Daten in den Fi g. 1 wird erneut auf einen hohen Pegel gebracht, um Speicherzellen schnell abzutasten und an eine externe die kreuzgekoppelte Schaltungsstufe 40 auszugleichen 15 Schaltung zu übertragen. Die Verminderung der Last- und vorab aufzuladen, während die FET-Einrichtung 48 kapazität auf den Bitleitungen zusammen mit der hohen erneut in den gesperrten Zustand versetzt wird. Empfindlichkeit und der verbesserten Treibereigea-

Da die Gate-Anschlüsse der Verarmungseinrichtun- schaft des Abtastverstärkers führen zu einer Schaltung, gen, welche an die Bitleitungen 6.8 angeschlossen sind. die in einem gewünschten Geschwindigkeitsbereich ^:. eine sehr hohe Eingangsimpedanz und eine sehr geringe 20 über einem außerordentlich großen Temperaturbereich

Kapazität aufweisen, hat der Abtastverstärker 10 prak- zufriedenstellend arbeitet.

tisch keine kapazitive Aufladungswirkung auf die Bitlei-

tungen 6, 8. Nach entsprechender Auswahl kann somit Hierzu 2 Blatt Zeichnungen

eine Speicherzelle eine Differenzspannung zwischen

den Bitleitungen 6,8 rascher erzeugen. Sobald die Differenzspannung zwischen den Bitleitungen 6,8 aufgebaut ist, kann der Abtastverstärker 10 sehr schnell verriegelt werden, weil die Verarmungs- Einrichtungen bereits in ; den Durchlaßzustand vorgespannt sind. Die Differenzspannung auf den Bitleitungen 6,8 bewirkt einfach, daß \; eine der Lasteinrichtungen stärker durchlässig ist als die

•^ andere. Auf diese Webe kann die kreuzgekoppelte

Schaltungsstufe innerhalb der Verriegelung in der Wei-

_;i| se aktiviert werden, daß sie die Abtastfunktion ausführi,

'% obwohl die Schaltungsknoten der kreuzgekoppelten

Ii Schaltungsstufe anfänglich dieselbe Spannung haben.

L₁ Weiterhin liefert das Ausgangssignal des Abtastverstärkers 10 eine wesentlich bessere Treibermöglichkeit an ·- eine externe Schaltung, weil die Verarmungs-Lastein-

';;· richtungen es der hohen Ausgangsspannung ermögli-

chen, auf den Pegel der positiven Versorgungsspannung

s? erhöht zu werden, so daß dadurch eine größere Aus-

gangsspannungsauslenkung hervorgerufen wird. Die

■i Anreicherungs-Lasteinrichtungen, welche in bekannten

;■'; Abtastverstärkern verwendet werden, vermindern die

\Λ Größe der Ausgangsspannung um den Wert der Gate-

V; Source-Schwelleneinschaltspannung. Schließlich wirkt

ü\ sich die differentielle Arbeitsweise des Abtastverstär-

p kers günstig auf Temperatur- und Parameterverände-

Ij, rungen im Betriebsverhalten des Abtastverstärkers aus.

4 Um Daten in die Speicherzelle 2 einzuschreiben, wird

fl die Wortleitung 16 erneut auf einen hohen Pegel gebracht, wodurch die FET-Einrichtungen 12 und 14 die

:,i Leitungen 70 und 72 der Speicherzelle 2 mit den Bitlei-

Lj tungen 6, 8 verbinden. Die Schreibleitung 26 wird auch

% auf einen hohen Pegel gebracht, wodurch die Schreib-

■;. einrichtung 22 und die Schreibeinrichtung 24 aktiviert

; werden. Wenn es erwünscht ist, eine logische»!« in die

fe; Speicherzelle 2 einzuschreiben, dann wird ein hoher

'"■} Spannungspegel der Klemme 28 zugeführt, während an

'■.■j die Klemme 30 ein niedriger Spannungspegel angelegt

}| wird. Die Einrichtung 22 verbindet die hohe Spannung

K mit der Bitleitung 6, und die Einrichtung 24 verbindet

y eine niedrige Spannung mit der Bitleitung 8. Die FET-

& Einrichtung 12 verbindet die hohe Spannung mit der ,5

§ Leitung 70 der Speicherzeile 2, während <lie FET-Ein-

1 richtung 14 die niedrige Spannung mit der Leitung 72

k verbindet.

Claims

Patentansprüche:

1. Abtastverstärke!· mit einer kreuzgekoppelten Schaltungsstufe (40) zur differentiellen Aufnahme von Datensignalen von einer FET-Speicherschaltung (:2), mit Vorladungs-FET-Schaltungselementen (52,54·, 56) zur steuerbaren Vorladung der kreuzgekoppelten Schaltungsstufe (40), dadurch gekennzeichnet, daß eine erste und eine zweite Verarmungs-FET-Einrichtung (32, 34) vorgesehen sind, von denen jede parallel zu einem der Vorladungs-FET-Schaltungselemente (52,54) angeordnet ist, diiß den Steuerelektroden der ersten und der zweiten Verarmungs-FET-Einrichtung (32, 34) die Datensignale zugeführt werden, um diese Datensignale zu der kreuzgekoppelten Schaltungsstufe (40) zu übertragen und um eine Lastimpedanz für die kreuzgekoppelte Schaltungsstufe (40) zu bilden, wodurch die kreuzgekoppelte Schaltungsstufe (40) in einem von zwei Zustünden verriegelt wird, und daß die Vorladungs-FET- Schaltungselemente (52,54,56) geometrisch größer sind als die erste und zweite Verarmungs-FET-Einrichtung (32,34).

2. Abtastverstärkei: nach Anspruch 1, dadurch gekennzeichnet, daß die erste Verarmungs-FET-Einrichtung (32) zwischen einer Spannungsquelle (60) und dnem ersten Schaltungsknoten (36) der kreuzgekoppelten Schaltungsstufe (40) angeordnet ist, daß die zweite Verarmungs-FET-Einrichtung (34) zwischen der Spannungsquelle (60) und einem zweiten Schaltungsknoten (38) der kreuzgekoppelten Schalitungsstufe (40) angeordnet ist, und daß die erste und die zweite Verarmungs-FET-Einrichtung (32,34) eine erste und eine zwe^.e niedrige Impedanz für den ersten bzw. den zweiten Schaltungsknoten (36, 38) der kreuzgekoppelten Schaltungsstufe (40) bilden, so daß eine Spannungsdifferenz zwischen den Datensignalen eine entsprechende Impedanzdifferenz zwischen der ersten und der zweiten niedri- gen Impedanz hervorruft

3. Abtastverstärker nach Anspruch 2, dadurch gekennzeichnet, daß mit der kreuzgekoppelten Schaltungsstufe (40) eine weitere Schaltungsstufe (48) verbunden ist, welche dazu dient, eine im wesentlichen gleiche Spannung an jeden der Schaltungsknoten (36, 38) der kreuzgekoppelten Schaltungsstufe (40) anzuliegen, bevor diese in einem der zwei Zustände verriegelt wird, und daß die im wesentlichen gleiche Spannung praktisch zwischen denjenigen Spannun- so gen liegt, die zwischen dem ersten und dem zweiten Schiiltungsknoten (36, 38) der kreuzgekoppelten Schaltungsstufe (40) aufgebaut werden, nachdem die kreuzgekoppelte Schaltungsstufe (40) in einen der zwei; Zustände gebracht und dort verriegelt ist

4. Abtastverstärker nach Anspruch 3, dadurch gekennzeichnet, daß die Vorladungs-FET-Schaltungselemente zum Aufbau von im wesentlichen gleichen Spannungen eine erste, eine zweite und eine dritte Anreicherungs-FET-Einrichtung (52, 54, 56) sind, daß die erste Anreicherungs-FET-Einrichtung (52) zwiüchen der Spannungsquelle (60) und dem ersten Schaltungsknoten (36) der kreuzgekoppelten Schaltungsstufe (40) angeordnet ist, daß die zweite Anreicheirungs-FET-Einrichtung (54) zwischen der Span- nungsquelle (60) und dem zweiten Schaltungsknoten (38) der kreuzgekoppelten Schaltungsstufe (40) angeordnet ist, daß die dritte Anreicherungs-FET-Ein richtung (56) zwischen dem ersten und dem zweiten Schaltungsknoten (36, 38) der kreuzgekoppelten Schaltungsstufe (40) angeordnet ist und auf eine Taktspannung anspricht, um die im wesentlichen gleiche Spannung an die zwei Schaltungsknoten (36, 38) zu führen, und daß die erste and die zweite Anreicherungs-FET-Einrichtung (52, 54) auf die Taktspanmuig ansprechen, um den ersten und den zweiten Schaltungsknoten (36₃ 38) der kreuzgekt, ppelten Schaltungsstufe (40) auf die Zwischenspannung zu bringen, bevor die kreuzgekoppelte Schaltungsstufe (40) in einem der zwei Zustände verriegelt ist

5. Abtastverstärker nach Anspruch 2, dadurch gekennzeichnet, daß eine Anreicherungs-FET-Einrichtung (48) zwischen der kreuzgekoppelten Schaltungsstufe (40) und der Spannungsquelle (60) angeordnet ist und auf eine Taktspannung anspricht, wodurch ein Strom der kreuzgekoppelten Schaltungsstufe (40) zugeführt wird, um diese in einem der beiden Zustände zu verriegeln.

6. Abtastverstärker nach einem der Ansprüche 1 bis 5, gekennzeichnet durch Bitleitungen (6, 8), weiche an die Speicherschaltung (2) angeschlossen sind, um binäre Daten in die Speicherschaltung (2) einzuschreiben und um die binären Daten, die in der Speicherschaltung (2) gespeichert sind, abzutasten, weiterhin durch eiöe Wortleitungs-Aaressierschaltung (18), welche mit der Speicherschaltung (2) verbunden ist, um eine bestimmte Speicherzelle abzutasten, wodurch die Wortleitungs-Adressiereinrichtung (18) die bestimmte Speicherzelle mit den Bitleitungen (6, 8) verbindet, und durch eine Abtastschaltung (10), welche mit den Bitleitungen (6,8) verbunden ist, um die in der bestimmten Speicherzelle, welche durch die Wortleitungs-Adressierschaltung (18) ausgewählt wurde, gespeicherten Daten abzutasten.

7. Abtastverstärker nach Anspruch 6. dadurch gekennzeichnet, daß die erste und die zweite Verarmungs-FET-Einrichtung (32,3f> auf diejenigen binären Daten ansprechen, welche auf den Bitleitungen (6,8) vorhanden sind, um eine selektive differentielle Lastimpedanz zur Verriegelung der kreuzgekoppelten Schaltungsstufe (40) in einem der zwei Zustände zu liefern.