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DE2431079A1 - Dynamischer halbleiterspeicher mit zwei-tranistor-speicherelementen - Google Patents

Dynamischer halbleiterspeicher mit zwei-tranistor-speicherelementen

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Publication number
DE2431079A1
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DE
Germany
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semiconductor memory
bit lines
field effect
read
semiconductor
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Application number
DE2431079A
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English (en)
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DE2431079B2 (de
DE2431079C3 (de
Inventor
Horst Dipl Ing Barsuhn
Joerg Dipl Ing Gschwendtner
Werner Otto Dipl Ing Haug
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
IBM Deutschland GmbH
Original Assignee
IBM Deutschland GmbH
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Publication date
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Priority to IT23304/75A priority patent/IT1038100B/it
Priority to JP5978375A priority patent/JPS5428252B2/ja
Priority to GB21857/75A priority patent/GB1502334A/en
Priority to CH657875A priority patent/CH581885A5/xx
Priority to FR7516563A priority patent/FR2276659A1/fr
Publication of DE2431079A1 publication Critical patent/DE2431079A1/de
Publication of DE2431079B2 publication Critical patent/DE2431079B2/de
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Description

Böblingen, den 22. Juni 1974 moe-fe
Anmelderin: . IBM Deutschland GmbH
7000 Stuttgart 80 Pascalstraße 100
Amtliches Aktenzeichen: Neuanmeldung
Aktenzeichen der Anmelderin: GE 974 013
Dynamischer Halbleiterspeicher mit Zwei-Transistor-Speicher-
e lementen
Die Erfindung betrifft einen dynamischen Halbleiterspeicher mit über Feldeffekt-Transistoren zugänglichen Speicherkondensatoren.
Bei der Entwicklung von Speichern für z.B. elektronische Datenverarbeitungsanlagen ist man seit jeher bestrebt, die Kosten pro Speicherstelle (Kosten pro Bit) zu verringern. Bei integrierten Halbleiterspeichern geht man aus diesem Grund den Weg, möglichst viele Speicherstellen auf einem Halbleiterplättchen unterzubringen, d.h. eine möglichst hohe Packungsdichte zu erhalten. In gleicher Richtung wirken aber auch Bestrebungen, pro Speicherstelle möglichst wenig Bauelemente vorsehen zu müssen. Gegenüber üblichen und meist rfach dem Flip-Flop-Prinzip aufgebauten statischen Speichern kommen sogenannte dynamische Speicher in der Regel mit erheblich weniger Bauelementen pro Speicherzelle aus. Zwar erfordern derartige dynamische Speicherzellen zur Aufrechterhaltung ihres jeweiligen Speicherzustandes besondere Maßnahmen zur Regenerierung bzw. Auffrischung der Speicherinformation, wobei die entsprechenden elektrischen Einrichtungen jedoch nicht für jede einzelne Speicherzelle gesondert vorgesehen werden müssen. Die vorliegende Erfindung befaßt sich mit derartigen dynamischen Speichern.
Aus der US-Patentschrift 3 387 286 ist ein dynamischer Halbleiterspeicher bekannt, dessen Speicherzellen mit einem Minimum an Bauelementen aufgebaut sind. Es handelt sich hierbei um sogenannte
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Ein-Transistor-Speicherzellen, bei denen als Speicherelement lediglich ein Speicherkondensator vorgesehen ist, der über einen Schreib/Lese-Feldeffekt-Transistor vom Isolierschichttyp zugänglich ist. Das prinzipielle elektrische Schaltbild einer solchen Ein-Transistor-Speicherzelle ist in Fig. IA dargestellt. Je nach dem Speieherzustand ist der Speicherkondensator C_ aufgeladen oder weitgehend entladen. Zum Einschreiben, Auslesen bzw. Regenerieren der Speicherinformation wird der Schreib/Lese-FET über das Potential der Wortleitung WL leitend gemacht, so daß sich z.B. beim Auslesen der Speicherinformation ein Ladungsausgleich zwischen der Speicherkapazität Cg und der Kapazität Cß der Bitleitung BL einstellt. Das sich jeweils entsprechend dem Speicherinhalt auf der Bitleitung einstellende Potential wird dann über den Leseverstärker 1 festgestellt. Da ein solcher Lesevorgang nicht zerstörungsfrei ist, muß im Anschluß daran die Speieherinformation sogleich wieder eingeschrieben werden.
Verbesserungsbedürftig bei solchen Ein-Transistor-Speicherzellen ist jedoch das mit dem Auslesen der Speicherinformation zusammenhängende elektrische Verhalten. Es ist beispielsweise ersichtlich, daß bei einer Messung der Bitleitungsspannung gegen ein festes Bezugspotential, z.B. gegen Massepotential in Fig. IA, unvermeidlich auftretende Störsignale nicht kompensiert werden.
Zur Vermeidung dieses Nachteils ist es aus der DT-OS 2 148 896 bekannt, die Anordnung von Ein-Transistor-Speicherzellen in der in Fig. IB dargestellten Weise vorzunehmen. Dort ist mit jedem der beiden Eingänge des Leseverstärkers 11 eine Bitleitung B bzw. Bß verbunden. Beide Bitleitungen führen jeweils zu Speicherfeldern A bzw. B aus Ein-Transistor-Speicherzellen. Die Speicherzellen des Speieherfeldes A sind dabei über die Wortleitungen WA1***WAN zu9änglich. Entsprechendes gilt für die Speicherzellen des Speieherfeldes B. Eine weitgehende Kompensation der genannten Störeinflüsse wird bei der genannten Anordnung dadurch erreicht, daß zum Erhalt eines Differenzsignales am Eingang des Leseverstärkers 11 gleichzeitig mit der Auswahl einer Speicherzelle in einem
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Speicherfeld ein mit der jeweils anderen Bitleitung verbundenes sogenanntes Blindspeicherelement CR adressiert wird, das in seinem Aufbau einem regulären Speicherelement gleicht. Z.B. wird gleichzeitig mit einer der Wortleitungen für das A-FeId die dem Blindspeicherelement an der zum B-Feld führenden Bitleitung zugeordnete Wortleitung WAR ausgewählt. Es ist festzustellen, daß vor jedem Auslesevorgang die Bitleitungen und die damit verbundenen Blindspeicherelemente, d.h. die Kondensatoren C_,, auf ein festes Beit
zugspotential aufgeladen werden. Mithin enthalten die Blindspeicherelernente im Gegensatz zu den eigentlichen Speicherelementen einen jeweils festen Ladungsbetrag. Eine mit der beschriebenen Anordnung vergleichbare Speicheranordnung ist ferner aus der US Patentschrift 3 771 147 bekannt geworden.
Die Aufgabe der vorliegenden Erfindung besteht darin, einen Halbleiterspeicher anzugeben, der mit einem den genannten Ein-Transistor-Speicherelementen vergleichbaren Aufwand hinsichtlich seines insbesondere mit dem Auslesen der Speieherinformation verbundenen elektrischen Verhaltens noch weiter verbessert ist. Insbesondere soll eine noch weitergehende Ausschaltung von Störeinflüssen erzielt werden. Zwar wird durch die gleichzeitige Adressierung einer Speicherzelle zusammen mit einer Blindspeicherzelle eine weitgehende Symmetrie und damit unterdrückung von Störsignalen erreicht, es verbleiben jedoch noch ünsymmetrien, die daher rühren, daß mit der Adressierung unterschiedlicher Speicherzellen jeweils dieselbe Blindspeicherzelle adressiert wird. Zudem ergeben sich je nach ausgelesenem Speicherinhalt infolge der festen Voraufladung der Blindspeicherzelle betragsmäßig unterschiedliche Differenzspannungen. Demgegenüber ist es erwünscht, als Lesespannungen betragsmäßig möglichst gleiche und lediglich in ihrem Vorzeichen unterschiedliche Differenzspannungen zu erhalten.
Zur Lösung dieser Aufgaben sieht die Erfindung einen Halbleiterspeicher der im Patentanspruch 1 gekennzeichneten Art vor. Weitere vorteilhafte Ausgestaltungen der Erfindung sind in den ünter-
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ansprüchen gekennzeichnet.
Die Erfindung wird im folgenden anhand von Ausführungsbeispielen unter Zuhilfenahme der Zeichnungen näher erläutert. Es zeigen:
Fign. IA, IB Schaltungsanordnungen bekannter Halbleiterspei
cher mit Ein-Transistor-Speicherzellen;
Fign. 2A-2C das Schaltbild der erfindungsgemäßen Zwei-Tran
sistor-Speicherzelle (Fig. 2A) sowie eine besonders vorteilhafte Lese/Regenerierschaltung (Fig. 2B) samt dem zugehörigen lüAtdiagramm (Fig. 2C) ;
Fig. 3 in teilweise schematischer Darstellung die An
ordnung mehrerer erfindungsgemäßer Zwei-Transistor-Speicherzellen zu einem Matrixspeicher;
Fig. 4 eine ausschnittsweise Draufsicht auf einen in in
tegrierter Form ausgebildeten Halbleiterspeicher nach der Erfindung und
Fig. 5 eine Querschnittsdarstellung entlang der Linie
5-5 in Fig. 4.
Die Erfindung basiert auf der Erkenntnis, daß bei den hinsichtlich ihrer möglichen Packungsdichte sehr vorteilhaften Ein-Transistor-Speicherzellen nach dem Stande der Technik (vgl. Fign. IA und IB) die erforderliche Halbleiterfläche fast ausschließlich durch den Flächenbedarf der Speicherkondensatoren C- bestimmt ist. Der für die Schreib/Lese-Feldeffekt-Transistoren erforderliche Flächenaufwand kann demgegenüber nahezu vernachlässigt werden. Ausgehend von diesem Sachverhalt wird gemäß der Erfindung die in ihrem elektrischen Schaltbild in Fig. 2Agezeigte Zwei-Transistor-Speicherzelle vorgeschlagen, deren Flächenaufwand mit den vorgenannten Ein-Transistor-Speicherzellen praktisch gleich ist. Dies wird im wesentlichen dadurch erreicht, daß die beiden nach
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Fig. 2/ivorgesehenen Speicherkondensatoren C, verglichen mit den Speicherkondensatoren Cg der Ein-Transistor-Speicherzellen (vgl. Fign. IA, IB), nur jeweils den halben Kapazitätswert aufweisen und demzufolge auch nur die halbe Fläche benötigen. Dennoch ergeben sich, wie noch zu zeigen sein wird, aufgrund der neuen Anordnung der Schaltelemente der erfindungsgemäßen Speicherzelle erheblich verbesserte elektrische Eigenschaften bezüglich des Leseverhaltens einer solchen Zelle.
Im einzelnen ist in Fig. 2,4die elektrische Schaltung einer erfindungsgemäßen Speicherzelle dargestellt, die am Kreuzungspunkt einer zugehörigen Wortleitung WL und eines zugehörigen Bitleitungspaares BO und Bl angeordnet ist. Es ist ersichtlich, daß die vorgeschlagene Zwei-Transistor-Speicherzelle symmetrisch aufgebaut ist. Von jeder der beiden Bitleitungf»n BO und Bl führt jeweils eine schaltbare Verbindung über die Schreib/Lese-Feldeffekt-Transistoren 20 bzw. 21 zu jeweils einem der beiden Speicherkondensatoren C. Mit ihrer anderen Elektrode sind diese Speicherkondensatoren C am Verbindungspunkt 22 an ein festes Bezugspotential, z.B. Massepotential, angeschlossen. Durch ein entsprechendes Adressierungssignal auf der Wortleitung WL können die beiden Schreib/Lese-Feldeffekt-Transistoren 20 und 21 ein- und ausgeschaltet werden, über die Bitleitungen BO und Bl kann demnach die durch die jeweilige Aufladung der Speicherkondensatoren C repräsentierte Speicherinformation eingeschrieben, ausgelesen bzw. regeneriert werden. Zu diesem Zweck ist mit jedem Bitleitungspaar BO/Bl eine Einrichtung 23 verbunden, die im folgenden als Lese/Regenerier-Schaltung bezeichnet werden soll. Diese Lese/ Regenerier-Schaltung kann in bekannter Weise durch eine bistabile Kippschaltung gebildet sein, die vorzugsweise über Taktsignale eingeschaltet wird. Dadurch, daß eine solche als Lese/Regenerier-Schaltung verwendete Kippschaltung getaktet wird, kann sich bei einem Lesevorgang zunächst die Differenz-Spannung der jeweils adressierten Speicherzelle auf den beiden Bitleitungen ungestört ausbilden und die Kippschaltung voreinstellen, worauf
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zum TaktZeitpunkt der voreingestellte Binärzustand fest verriegelt, d.h. gespeichert wird. Eine im Rahmen der Erfindung besonders vorteilhafte Ausführungsform einer Lese/Regenerier-Schaltung dieser Art ist in Fig. 2B mit dem zugehörigen Impulsdiagramm in Fig. 2C dargestellt und wird später näher erläutert.
Ein wesentlicher Gesichtspunkt der erfingungsgemäßen Zwei-Transistor-Speicherzelle besteht darin, daß der jeweilige Speicherinhalt durch entgegengesetzte Aufladung der beiden Speicherkondensatoren C repräsentiert wird. Demzufolge stellen sich auf den Speicherkondensatoren C je nach Speicherzustand entgegengesetzte Potentiale ein. Beispielsweise ist eine binäre "O" dadurch repräsentiert, daß die Spannung über dem linken Speicherkondensator den unteren Spannungspegel V„ und die Spannung über dem rechten Speicherkondensator den oberen Spannungspegel V. aufweist bzw. umgekehrtt bei einer binären "1". Im Gegensatz zu einer der vorgenannten Ein-Transistor-Speicherzellen ist die Information in der Speicherzelle nach Fig. 2A somit zweifach gespeichert.
Beim Schreiben der Zwei-Transistor-Speicherzelle soll der untere Spannungswert VQ bzw. der obere Spannungswert V. über den beiden Speicherkondensatoren C entstehen. Zum besseren Verständnis diene ein Zahlenbeispiel:V0 =: OV, V1= 4V. Man legt somit über einen in Fig. 2A nicht dargestellten Treiber mit zwei komplementären Ausgängen an die Bitleitung BO die Spannung OV und an die Bitleitung Bl die Spannung 4V an, falls beispielsweise eine binäre "0" eingeschrieben werden soll. Durch einen (positiven) Impuls auf der zugehörigen Wortleitung WL werden die beiden Schreib/Lese-Feldeffekt-Transistoren 20 und 21 der Speicherzelle eingeschaltet und die Bitleitungspotentiale werden auf die Speicherkondensatoren C übertragen.
Bevor auf die Betriebsweise der erfindungsgemäßen Speicherzelle anhand einer Beschreibung eines Regenerier/Lesezyklus eingegangen wird, soll die im Rahmen der Erfindung besonders vorteilhafte und vorzugsweise verwendete Ausführungsform der Lese/Regenerier-
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Schaltung 2 3 in Fig. 2B beschrieben werden. Die Lese/Regenerier-Schaltung 2 3 umfaßt dabei die beiden funktionell zu trennenden Schaltungsteile, was durch die Einrahmung mit unterbrochenen Linien angedeutet ist. Der untere Schaltungsteil stellt den eigentlichen Leseverstärker für das auf den Bitleitungen BO und Bl auftretende kleine Differenzsignal VD dar. Bei diesem Leseverstärker handelt es sich um ein getaktetes Flip-Flop mit den Flip-Flop-Transistoren 24 und 25 sowie dem in die gemeinsame Source-Leitung eingeschalteten FET 26. über einen am Steuereingang TF des FET 26 angelegten Taktimpuls wird der FET 26 leitend gesteuert, so daß die Flip-Flop-Transistoren 24 und 25 an die Betriebsspannung, hier Massepotential, angeschlossen werden. Bei diesem Leseverstärker handelt es sich um ein Flip-Flop, das infolge des Fehlens von Lastwiderständen sehr schnell zu schalten in der Lage ist. Der obere Schaltungsteil der Lese/Regenerier-Schaltung 2 3 stellt die eigentliche Regenerier-Schaltung dar und besteht aus den Feldeffekt-Transistoren 27, 2 8 und 29. Die Gate-Elektroden der FET 27, 2 8 und 29 sind miteinander an den gemeinsamen Steuereingang TR angeschlossen. Es ist festzustellen, daß die Steuersignale an den Anschlüssen TF und TR zu keinem Zeitpunkt gemeinsam den oberen Spannungspegel aufweisen, vgl. Fig. 2C. Daraus wird bereits deutlich, daß die FET-Widerstände 27 und 28 nicht etwa als Lastelemente der Flip-Flop-Transistoren 24 und 25 wirken. Zusätzlich zur hohen Schaltgeschwindigkeit des Leseverstärkers tritt daher keine Dauerverlustleistung bei diesem Flip-Flop auf.
Ein vollständiger Lesezyklus besteht - wie in dem Zeitdiagramm der Fig. 2C dargestellt - aus den vier Zeitabschnitten Tl bis T4. Zuerst werde die Zwei-Transistor-Speicherzelle und dann die Bitleitungen BO und Bi regeneriert. Die Regeneration der Zelle erfolgt über die getaktete, fest verriegelte Kippschaltung, d.h. es wird der untere Spannungspegel OV und der obere Spannungspegel 4V der Flipflopknotenpunkte (Kreuzkopplungsknoten) bei eingeschalteten Schreib/Lese-Transistoren 20, 21 der Speicherzelle auf die Speicherkondensatoren C übertragen.
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Im zweiten Zeitabschnitt T2 werden die Bitleitungskapazitäten Cß durch die FET-Widerstände 2 7 und 28 im Regenerierschaltungsteil auf die Spannung VBQ und V aufgeladen, die beide möglichst gleich sein sollten, um keine störende Differenzspannung beim Auslesen zu erhalten und die vorzugsweise möglichst groß sein sollten. Am Ende der Aufladung ist z.B. VDr~ VD1 ~ 5V. Die Flipflop-Schaltung ist dabei nicht verriegelt, da kein Taktsignal an TF angelegt ist. Ferner sind die Schreib/Lese-Transistoren 20, 21 der Speicherzelle abgeschaltet.
Mit dem Anlegen eines Adressierungssignals an die Wortleitung WL beginnt im dritten Zeitabschnitt T3 der eigentliche Lesevorgang. Das positive Taktsignal TF für die in der Lese/Regenerier-Schaltung 23 verwendete Kippschaltung ist noch nicht angelegt. Es kann sich die Differenzspannung V der jeweils adressierten Speicherzelle auf den beiden Bitleitungen ungestört ausbilden und die Kippschaltung aus den Transistoren 24, 25 voreinstellen. Zum Taktzeitpunkt für den vierten und letzten Zeitabschnitt T4 wird der voreingestellte Binärzustand in der Lese/Regenerier-Schaltung 2 3 fest verriegelt, d.h. gespeichert. Die kleine Differenzspannung V0 wird durch das Schalten des Flipflops kräftig verstärkt, so daß ein unterer Spannungspegel von etwa OV entsteht und ein hoher oberer Spannungspegel von etwa 4 V an den Kreuzkopplungsknoten erhalten bleibt. Der durch das Schalten des Flipflops "verstärkte" Speicherinhalt - dargestellt durch den unteren und oberen Spannungspegel auf den Bitleitungen BO bzw. Bl der Zwei-Transistor-Speicher zelleMcann jetzt eine nicht gezeigte Daten-Ausgangsstufe treiben. Der Auslesevorgang ist beendet.
Ein Speicherfeld mit Zwei-Transistor-Speicherzellen benötigt keine Blindspeicherelemente (vgl. Fig. IB), die im komplizierter Weise angesteuert werden müssen. Das Schreiben, Lesen und Regenerieren einer solchen Speicheranordnung ist somit sehr einfach zu realisieren, wie z.B. aus dem in Fig. 2C gezeigten Ablauf eines Lesezyklus hervorgeht.
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Von entscheidender Bedeutung für die Beurteilung der Zwei-Transistor-Speicherzelle ist das bei einem Auslesevorgang an der Lese/ Regenerier-Schaltung 2 3 erhältliche Differenzsignal V . Eine wichtige Forderung bezüglich der Größe dieser Differenzspannung V ist, daß sie größer ist als der Undefinierte Spannungsbereich der Lese/Regenerier-Schaltung, den man - bedingt durch innere Unsymmetrien - mit etwa 300 mV annehmen kann. Es muß berücksichtigt werden, daß jede der beiden Bitleitungen mit einer Kapazität Cß behaftet ist, so daß sich bei einem Auslesevorgang ein Ladungsausgleich zwischen der Speicherkapazität C und der Bitleitungskapazität C_ einstellt. Die Spannung der Bitleitungen unmittelbar vor dem Auftreten des Wortleitungsimpulses sei Vß_0, was durch den Index "-0" zum Ausdruck kommen soll. Die Bitleitungspotentiale Vß0 und Vßl am Ende des zweiten Regenerations-Zeitabschnitts sind also VD ~.
ο—υ
Für die Zwei-Transistor-Speicherzelle von Fig. 2A ergibt sich die an der Lese/Regenerier-Schaltung 2 3 erhältliche Differenzspannung VD zu
N=CTcT (vi -V
Dabei sollen V1 bzw. VQ die Spannung über den beiden Speicherkondensatoren C kurz vor der Adressierung der Wortleitung bedeuten. Als vorteilhaft ist es anzusehen, daß die Differenzspannung V nicht direkt von der Regenerationsspannung V abhängt, wie dies bei der eingangs genannten Ein-Transistor-Zelle der Fall ist. Wie im folgenden gezeigt wird, hängt allerdings V. von VD Λ ab. Der Einfachheit halber soll V* OV angenommen werden, was bedeutet, daß sich auf einem der beiden Speicherkondensatoren C keine Ladung befindet, während der jeweils andere Speicherkondensator geladen ist und eine Spannung V. aufweist.
Bei der Regeneration der Speicherzelle - also im ersten Zeitabschnitt Tl ist bedingt durch das Auslesen der Speicherzelle und die Verriegelung der Kippschaltung der obere Spannungspegel V
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gegenüber VR_O um einen gewissen Betrag z.B. um IV abgesunken. Im zweiten Zeitabschnitt T2 wird während des Erholens der Bitleitungen von OV bzw. von V -IV auf VD n der obere Spannungspegel in
B-O B~°
der Speicherzelle von V1 sVn n -IV um einen weiteren Betrag - bedingt durch den Leckstrom des Speicherkondensators C - z.B. um IV in 3ms absinken. Die Zeit 3ms ist eine typische Auffrischzeit eines dynamischen Speichers. Kurz vor der Adressierung der Wortleitung ViL beträgt also der obere Spannungspegel V1 nur noch
Vl = VB-0 -
Damit ergibt sich für die aus der Speicherzelle erhältliche Dif ferenzspannung
% 1Vo "ÄV)
Mit den weiteren Annahmen:
C = 0,125 pF
CB = 1 pF
Vo = 5V
Δν = 1V+1V=2V
V0 = OV
ergibt sich als Differenzspannung der erfindungsgemäßen Zwei-Transistor-Speicherzelle VD~ 33OmV. Ein wichtiger Gesichtspunkt im Rahmen der Erfindung ist, daß diese Differenzspannung, unabhängig davon ob eine "0" oder eine "1" gespeichert war, betrag£smäßig gleich und lediglich mit entgegengesetztem Vorzeichen an der Lese/Regenerier-Schaltung 23 auftritt. Im Gegensatz dazu treten bei einer Ein-Transistor-Speicherzelle mit gleichzeitiger Auswahl eines Blindspeicherelementes je nach Speicherinhalt stark unterschiedliche Differenzspannungen auf. Unter denselben für das obige Beispiel getroffenen Annahmen ergibt sich bei einer Ein-Transistor-Speicherzelle im Falle einer gespeicherten "0" z.B. eine Dif-
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ferenzspannung von -50OmV und bei einer gespeicherten "l" eine Differenzspannung von lOOmV. Dabei ist berücksichtigt, daß die Speicherkapazität C„ in diesem Fall doppelt so groß wie die Speicherkapazität C ist, d.h. O,25pF. Es kann demnach festgestellt werden, daß bei der erfindungsgemäßen Zwei-Transistor-Speicherzelle erheblich verbesserte Betriebseigenschaften vorliegen.
In Fig. 3 ist schematisch die Anordnung mehrerer Zwei-Transistor-Speicherzellen zu einem Speicherfeld angedeutet. Das Speicherfeld A enthält in M Spalten und N Zeilen matrixförmig angeordnete Speicherzellen, von denen stellvertretend für das gesamte Speicherfeld die vier Speicherzellen an den Eckpunkten des Speieherfeldes gezeigt sind. Die codierte Bitleitungs-Adresse Y wird im Bitleitungs-Decoder 30 decodiert. Entsprechend wird die codierte Wortleitungsadresse X im Wortleitungs-Decoder 40 decodiert. An jedes Bitleitungspaar sind Lese/Regenerier-Schaltungen 33 angeschlossen, die der Lese/Regenerier-Schaltung 2 3 in Fig. entsprechen. Bezüglich der Einzelheiten des Betriebs einer derartigen Matrixspeieheranordnung kann auf den eingangs genannten Stand der Technik verwiesen werden.
Mit besonderen Vorteilen lassen sich die erfindungsgemäßen Zwei-Transistor-Speicherzellen in integrierter Technik zu einer Einheit zusammenfassen. Dabei werden eine große Anzahl derartiger Speicherzellen mit den zugehörigen Auswahlschaltungen zusammen auf einem Halbleiterplättchen aufgebaut. In den Figuren 4 und ist in einer Draufsicht bzw. im Schnitt ein Ausschnitt aus einer vorteilhaften Realisierungsform in integrierter Technik dargestellt. In dem gemeinsamen Halbleiterkörper 50, z.B. aus P-Silizium sind die Bitleitungen BO und Bl als Dotierungsstreifen von gegenüber dem Halbleiterkörper 50 entgegengesetzter Leitfähigkeit angeordnet. Die Bitleitungen verlaufen dabei im wesentlichen parallel
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zueinander und stellen gleichzeitig die Drain-Zonen der zugehörigen Schreib/Lese-Feldeffekt-Transistoren einer Speicherzellenhälfte dar. Die zugehörigen Source-Zonen der Schreib/Lese-Feldeffekt-Transistoren sind im Halbleiterkörper 50 als rechteckige Dotierungsgebiete 51 dargestellt. Die Source- und Drain-Zonen sind gegenüber dem Halbleiterkörper entgegengesetzt, z.B. N-dotiert. Der Halbleiterkörper 50 ist von einer ersten relativ dünnen Isolierschicht 52 bedeckt, die vorzugsweise als SiO^/Si N.-Doppelschicht ausgeführt ist. Diese Isolierschicht 52 stellt einmal das Gate Dielektrikum der Schreib/Lese-Feldeffekt-Transistoren und zum anderen das Dielektrikum der Speicherkondensatoren C dar. über der Isolierschicht 52 ist mit Ausnahme der Gate-Bereiche 5 3 eine erste leitfähige Schicht 54 angeordnet. Diese Schicht 5 4 besteht vorzugsweise aus dotiertem Halbleitermaterial, z.B. polykristallinem Silizium mit einem Flächenwiderstand von kleiner Ik^/n. Elektrisch ist die Schicht 54 mit dem Substratpotential verbunden und stellt in den Bereichen über den Source-Zonen 51 die eine Speicherkondensator-Elektrode dar. Weiterhin dient die Schicht 54 als Abschirmschicht zur Verhinderung unerwünschter Inversionen der Halbleiteroberfläche. Das Substrat 50 und die Polysilizium-Schicht 54 werden vorzugsweise fest auf ein negatives Potential z.B. -3V gelegt. In der elektrischen Beschreibung wurde allderdings der Einfachheit halber das Potential OV (Massepotential) angenommen. Von der Gate-Metallisierung 55 ist die leitfähige Schicht 54 durch eine isolierende Zwischenschicht 56, vorzugsweise aus Siliziumdioxyd, isoliert. Die Gate-Metallisierung 55 stellt gleichzeitig die Wortleitung für alle Speicherzellen einer Zeile dar. Sie verläuft vorzugsweise orthogonal zu den als Dotierungsstreifen im Halbleiterkörper angeordneten Bitleitungen BO, Bl usw. Die den Halbleiterkörper 50 bedeckende erste Isolierschicht (Doppelschicht) 52 ist typisch etwa 500 δ dick. Die darüberliegende leitfähige Halbleiterschicht 54 weist eine Dicke von größenordnungsmäßig 1500 R auf. Die zweite isolierende Zwischenschicht 56 wird vorzugsweise durch Reoxydation mit einer Dicke von mehr als 3000 S gebildet. Für die Dotierung können bekannte Diffusions- und/ oder Ionenimplantationsverfahren angewendet werden.
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Die Speicherkondensatoren C werden gebildet durch die relativ großflächigen Source-Zonen 51 und die darüber liegenden Bereiche der leitfähigen Schicht 54 mit der Isolierschicht 52 als Dielektrikum, und der Sperrschicht-Kapazität zwischen der Diffusions-Zone 51 und dem auf festem Potential liegenden Substrat 50. Es soll schließlich noch bemerkt werden, daß die Darstellung in den Figuren 4 und 5 keineswegs maßstabsgetreu ist; insbesondere sind die für die Ausbildung der Speicherkondensatoren C gegenüber den Schreib/Lese-Feldeffekt-Transistoren erforderlichen Flächenbereiche in Wirklichkeit erheblich größer. Es ist ersichtlich, daß die zu einer Speicherzelle gehörenden Elemente, nämlich je ein Schreib/Lese-Transistor mit einem Speicherkondensator elektrisch symmetrisch zueinander und eng benachbart angeordnet sind. Damit ergibt sich der außerordentliche Vorteil, daß die als Störfaktoren zu beurteilenden Potentialschwankungen des Halbleiterkörpers 50 sowie der leitfähigen Schicht 54 lediglich Gleichtaktsignale bewirken, die die letztlich entscheidende Differenzspannung beim Lesevorgang nicht beeinflussen. Das gleiche gilt bezüglich der unvermeidlichen Kopplungen der Wortleitung auf die Bitleitungen bzw. bezüglich etwaiger Maskenverschiebungen bei der Herstellung der Schreib/ Lese-Transistoren. Störungen wirken sich stets infolge des elektrisch symmetrischen Aufbaus der Speicherzelle auf beide Bitlei^ tungspotentiale in absolut gleicher Weise aus und heben sich damit schließlich auf. Weiterhin ist hervorzuheben, daß bei einer Anordnung gemäß Fig. 4 keine Kontaktlöcher sowie zur Wortleitung zusätzlich vorzusehenden Leiterzüge benötigt werden. Damit ist eine extreme Packungs di chte erzielbar.
Zusammenfassend kann festgestellt werden, daß die beschriebene Zwei-Transistor-Speicherzelle nach der Erfindung eine mit den bekannten Ein-Transistor-Speicherzellen vergleichbare außerordentlich hohe Packungsdichte bei demgegenüber schnellerer Zugriffszeit (höhere Differenzspannung) und vor allem weiter verbesserter Störeinflußunterdrückung infolge ihrer absoluten elektrischen Symmetrie bietet. Dabei erlaubt sie schließlich eine elegante Integration zu einer umfangreichen Speicheranordnung. Dadurch, daß
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man kein Blindspeicherlement benötigt, spart man im übrigen nicht nur Platz, sondern es kann vor allem die Steuerung des Schreibens, Lesens und Regenerierens stark vereinfacht werden.
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Claims (17)

  1. PATENTANSPRÜCHE
    Dynamischer Halbleiterspeicher mit über Feldeffekt-Transistoren zugänglichen Speicherkondensatoren, dadurch gekennzeichnet, daß für jede Speicherzelle ausgehend von einem gemeinsamen, vorzugsweise auf Massepotential liegenden, Verbindungspunkt (22 in Fig 2) je die Reihenschaltung eines Speicherkondensators (C) und der gesteuerten Strecke eines Schreib/Lese-Feldeffekt-Transistors (20 bzw. 21) zu einer der beiden Bitleitungen (BO bzw. Bl) vorgesehen ist und daß die Steuerelektroden der beiden Feldeffekt-Transistoren miteinander verbunden sind und die Wortleitung (WL) darstellen.
  2. 2. Halbleiterspeicher nach Anspruch 1, dadurch gekennzeichnet, daß die in einer Speicherzelle gespeicherte Information jeweils durch das Vorhandensein einer Ladung in dem einen und das Fehlen von Ladung in dem anderen Speicherkondensator (C) repräsentiert ist.
  3. 3. Halbleiterspeicher nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die beiden Speicherkondensatoren (C) einer Speicherzelle annähernd denselben Kapazitätswert aufweisen.
  4. 4. Halbleiterspeicher nach Anspruch 3, dadurch gekennzeichnet, daß die Gesamtkapazität der beiden Speicherkondensatoren (C) einer Speicherzelle etwa gleich groß ist wie die Speicherkapazität (Cc in Fig. 1) einer an sich bekannten Ein-Transistor-Speicherzelle.
  5. 5. Halbleiterspeicher nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß mit den jeweils beiden Bitleitungen der in einer Matrixdimension angeordneten Speicherzellen Einrichtungen zum Schreiben, Lesen und Regenerieren der Speicherinformation gekoppelt sind.
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  6. 6. Halbleiterspeicher nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die beim Auslesen der Speicherinformation einer adressierten Speicherzelle zwischen den beiden Bitleitungen auftretenden Differenzspannung (V_) einer Verriegelungsschaltung (2 3, 33) zugeführt wird.
  7. 7. Halbleiterspeicher nach Anspruch 6, dadurch gekennzeichnet, daß als Verriegelungsschaltung eine, vorzugsweise getaktete Kippschaltung verwendet ist.
  8. 8. Halbleiterspeicher insbesondere nach Anspruch 7, dadurch gekennzeichnet, daß die mit den Bitleitungen verbundene getaktete Verriegelungsschaltung (2 3, 33) zwei zu einem Flip-Flop geschaltete Transistoren (24, 25) enthält, wobei für die Flip-Flop-Transistoren im eingeschalteten Zustand keine Gleichstrom führenden Lastzweige bzw. Lastelemente vorgesehen sind.
  9. 9. Halbleiterspeicher insbesondere nach Anspruch 5, dadurch gekennzeichnet, daß die mit den Bitleitungen verbundene Einrichtung zum Schreiben, Lesen und Regenerieren der Speicherinformation zwei jeweils mit ihrer Drain-Source-Strecke zwischen die jeweilige Bitleitung (BO, Bl) und eine Spannungsquelle (+V) eingefügte Feldeffekt-Transistoren (27, 28) sowie einen mit seiner Drain-Source-Strecke zwischen die Bitleitungen eingeschalteten dritten Feldeffekt-Transistor (29) enthält, und daß die Steuerelektroden aller drei Feldeffekt-Transistoren (27, 28, 29) gemeinsam an einen Taktanschluß (TR) für ein den RegenerierZeitraum bestimmendes Steuersignal angeschlossen sind.
  10. 10. Halbleiterspeicher nach den Ansprüchen 8 und 9, gekennzeichnet durch derart ausgebildete Steuersignale an den Taktanschlüssen (TR, TF) der Verriegelungsschaltung und der Regenerierschaltung, daß nicht beide Schaltungen gleichzeitig eingeschaltet sind.
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  11. 11. Halbleiterspeicher mindestens nach Anspruch 1, dadurch gekennzeichnet, daß die pro Speicherzelle vorgesehenen beiden Schreib/Lese-Feldeffekt-Transistoren mit den Speicherkondensatoren in dem gemeinsamen Halbleiterkörper möglichst benachbart angeordnet sind.
  12. 12. Halbleiterspeicher nach Anspruch Il, dadurch gekennzeichnet, daß die Speicherkondensatoren (C) strukturmäßig mit der Source- oder Drainzone der Schreib/Lese-Feldeffekt-Transistoren verbunden sind.
  13. 13. Halbleiterspeicher nach einem der vorhergehenden Ansprüche, gekennzeichnet durch Isolierschicht-Feldeffekt-Transistoren als Schreib/Lese-Transistoren, bei denen jeweils beabstandete Source- und Drainzonen im Halbleiterkörper vorgesehen sind und der Halbleiterkörper von seiner Oberfläche aus mit folgenden Schichten bedeckt ist:
    -mit einer ersten relativ dünnen Isolierschicht (52), vorzugsweise einer SiC^/SiJS^-Doppelschicht, die als Gate- und Speicherkondensator-Dielektrikum dient;
    - einer mit Ausnahme der Gate-Bereiche (53) darüber angeordneten ersten leitfähigen Schicht (54), vorzugsweise aus Halbleitermaterial wie polykristallinem Silizium;
    - einer lediglich die erste leitfähige Schicht (54) bedeckenden zweiten relativ dicken Isolierschicht
    (56), vorzugsweise aus SiO2 und
    - einer insbesondere die Gate-Bereiche (53) überdeckenden zweiten leitfähigen Schicht (55) als Gate-Elektrode.
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  14. 14. Halbleiterspeicher nach Anspruch 13, dadurch gekennzeichnet, daß die erste leitfähige Schicht (54) potentialmäßig mit dem Halbleiterkörper (50) verbunden ist.
  15. 15. Halbleiterspeicher nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Bitleitungen (BO, Bl) als Dotierungsstreifen im Halbleiterkörper (50) angeordnet sind.
  16. 16. Halbleiterspeicher nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Wortleitungen (WL) als vorzugsweise orthogonal zu den Bitleitungen verlaufende Metallisierungsstreifen (55) ausgebildet sind.
  17. 17. Halbleiterspeicher nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Bitleitungen (BO, Bl) gleichzeitig die Drain-Zonen und die Wortleitungen (WL) die Gate-Metallisierungen (55) der Schreib/Lese-Feldeffekt-Transistoren sind.
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