DE2650479C2 - Speicheranordnung mit Ladungsspeicherzellen - Google Patents

Description

Die Erfindung betrifft eine Speicheranordnung mit über Wort- und Bitleitungen auswählbare elektrische Ladungsspeicher enthaltenden Speicherzellen, bei der die einer Bitleitung zugeordneten Speicherzellen auf einen ersten und zweiten Bitleitungsabschnitt aufgeteilt sind, in deren Verbindung ein Lese/Regenerierverstärker vorgesehen ist, und bei der mit den B'tleitungsabschnitten gekoppelte Ladeeinrichtungen zur Einstellung beider Bitleitungsabschnitte vor einem Speicherzugriff auf einen möglichst gleichen Anfangspotentialwert vorgesehen sind. Eine derartige Anordnung ist in der Druckschrift IBM TDB Februar 1974, Seiten 2792/2793 beschrieben.

Mit einem kapazitiven Speicherelement ausgestattete sog. Ein-Transistor-Speicherzellen sind beispielsweise in der US-Patentschrift 33 87 286 behandelt. Wegen ihres geringen Flächenbedarfs und ihrer relativ einfachen strukturellen Ausbildung eignen sie sich in besonderer Weise für integrierte Halbleiterspeicher. Bei der Auslegung eines darauf basierenden Speichersystems bzw. einer kompletten Speicheranordnung liegt jedoch ein erhebliches Problem in der Schwierigkeit, die Speicherinformationen abzufühlen. Wegen der im Rahmen eines Lesevorgangs zu verzeichnenden erheblichen Abschwächung der Speicherinformation, bedingt durch den Ladungsausgleich zwischen der eigentlichen Speicherzellenkapazität und der demgegenüber großen Kapazität der Bit- bzw. Abfühlleitung, sieht man sich wegen der aus Kostengründen angestrebten Erhöhung der Packungsdichte schwierigen Problemen hinsichtlich des Schaltungsentwurfs ausgesetzt. Solange man nicht sehr empfindliche Leseverstärker zur Verfügung hat, muß die Kapazität der Speicherelemente relativ groß vorgesehen werden, wodurch die von einer Speicherzelle beanspruchte Fläche ebenfalls größer wird. Eine Alternative dazu wäre, die Anzahl der Speicherplätze pro Abfühlleitung und/oder Leseverstärker zu begrenzen. Das erfordert aber nicht nur mehr Leseverstärker, sondern macht auch die topologische Auslegung eines hochdichten Speicher-Halbleiterplättchens (Chip) ziemlich schwierig. Ein bereits beschrittener Lösungsweg, um das Verhältnis der Speicher- zur Bitleitungskapazität zu

bo verbessern, sah die Aufspaltung der Speicheranordnung mit einem zentral angeordneten Differenz-Leseverstärker vor, der seinerseits eine mit kreuzgekoppelten Feldeffekttransistoren ausgestattete regenerative Verriegelungsschaltung enthielt. Die verschiedenen für solche Verstärker bisher vorgeschlagenen Schaltungen lassen sich im wesentlichen in zwei Gruppen einteilen, die beide sowohl in statischen als auch dynamischen Konfigurationen eingesetzt werden können. Beim ersten Typ

werden die Speicher-Bitleitungen anfänglich auf einen relativ hohen Potentialwert aufgeladen. An die eine Bitleitung wird dann der je nach Speicherzustand geladene oder ungeladene Speicherkondensator angekoppelt, während an die andere Bitleitung ein von einer Referenz-Speicherzelle geliefertes Bezugspotential angelegt ist, so daß ein differentielles Eingangssignal geschaffen wird. Der kreuzgekoppelte regenerative Verriegelungsschaltkreis wird dann eingeschaltet, so daß beim Übergang ein Erdadungsvorgang eingeleitet wird. Der hinsichtlich seiner Gate-Elektrode an die den höheren Potentialwert führende Bitleitung angeschlossene Feldeffekttransistor wird leitend, wenn seine Source potentialmäßig nach unten gezogen wird, so daß die Bitleitung

Falle des nach dem Ladungsübertragungsprinzip ausgestalteten Leseverstärkers wird ein besonderes Schaltungsproblem deutlich. Zur Erreichung optimaler Leistungsfähigkeit des jeweiligen Speichersystems sollte sowohl das in der Vorlaufladephase eingestellte Potential als auch das der Speicherladung zugehörige Potential so nahe wie möglich an dem maximalen Potentialwert der höchsten auf dem jeweiligen Haibleiterplättchen vorgesehenen Betriebsspannung liegen. Das läßt sich normalerweise nur erreichen, indem direkt vom Lese/ Regenerierverstärker zu den beider unmittelbar damit zusammenhängenden Bitleitungen der Zugriff erfolgt, um einen korrekten Schreibvorgang von Speicherdaten in beide Hälften einer derartigen aufgespaltenen Spei-

mit dem niedrigeren Potential (noch weiter) entladen 15 cherfeldes einzuschreiben. Zur Lösung dieses Problems

wird. Die auf höherem Potential liegende Bitleitung behält ihren ursprünglichen Potentialwert bei. Diese Art von Leseverstärker bzw. Lesevorgang ist beispielsweise in der US-Patentschrift 36 78 473 beschrieben.

hat man bisher die Speicheranordnung so ausgelegt, daß man sowohl die Auswahlschaltkreise (Dekodierer) für die Bitleitungen als auch die Leseverstärker in der Mitte der Speicheranordnung angeordnet hat. Schwierig bei Der zweite Typ von Lese/Regenerierverstärker be- 20 dieser Lösung ist jedoch die Vorsehung von Datenwewirkt anfänglich eine Auf-bzw. Entladung der Bitleitun- gen zwischen den Bit-Dekodierern und den normalergen auf Massepotential, und nachdem dann ein Spei- weise an den Außenkanten der Haibleiterplättchen ancherkondensator mit einer der Bitleitungen verbunden geordneten Dateneingabe/Ausgabeanschlüssen. Eine worden ist, wird der Verstärker aktiviert und lädt die weitere Lösung dieses Problems wäre natürlich die Be-Bitleitungen auf, bis einer der kreuzgekoppelten FET 25 reitstellung von zwei Gruppen von Bit-Dekodierern, jeseinen Schwellenspannungswert überschreitet, so daß weils eine für jede Bitleitung, was jedoch mit zusätzlidie Abfühl-Verriegelungsschaltung »gesetzt« wird, vgl. chen Flächenaufwand verbunden wäre. Beide Lösungen z. B. US-Patentschrift 38 38 404. In dieser Literaturstelle können daher unter dem Gesichtspunkt der angesirebist schließlich noch eine Weiterbildung beschrieben, ten maximalen Packungsdichte einer solchen Speichernach der die Bitleitungen teilweise auf einen mittleren 30 anordnung auf einem Hauptleiterplättchen nicht voll Spannungswert aufgeladen werden, um die zum Errei- befriedigen. Obwohl bei Verwendung eines Leseverchen der Schwellenspannung erforderliche Zeit abzu- siärkers, der mit einer Voraufladung der Bitleitungen kürzen. Trotz weiten Einsatzes dieser Leseverstärker auf geringere Potentialwerte arbeitet, ein Einschreiben unterliegen sie jedoch alle noch den genannten Be

cher- zur Bitleitungskapazität. Die darüber hinaus zu berücksichtigenden Abweichungen in den Schwellenspannungswerten der Bauelemente schlagen sich dabei ebenfalls nachteilig nieder.

von Speicherdaten über nur eine einzige Bitleitung

schränkungen hinsichtlich des Verhältnisses der Spei- 35 möglich ist, ist damit jedoch ein beträchtlicher Verlust

an Leistungsfähigkeit sowie eine Zunahme hinsichtlich
der Komplexität der zum Betrieb erforderlichen Steuerimpulse verbunden.

In der US-PS 37 74 176 ist auch bereits eine Speicher-Weitere Verbesserungen bei derartigen FET Lese- 40 anordnung der eingangs genannten Art beschrieben verstärkern finden sich in der US-Patentschrift worden, bei der lediglich mit einem der jeweils beiden 37 64 906, m der sog. Ladungsübertragungstechniken Bitleitungsabschnitte eine Schreibeinrichtung verbunbehandelt sind, mit deren Hilfe unabhängig von Bauele- den ist, damit die Dateneingabe an den Außenkanten mentparametern und ungeachtet der jeweiligen Bitlei- erfolgen kanu. Nachteilig dabei ist jedoch das mit einer tungskapazität die im Speicherkondensator gespeicher- 45 solchen Anordnung einhergehende Problem einer relaten Potentialwerte direkt an die jeweiligen Abfühl- tiv langsamen Umschreibzeit.

Schaltungsknoten geleitet werden können. Obwohl die- Es ist deshalb Aufgabe der Erfindung, eine Speicher-

se Technik empfindlicher bezüglich der Eingangsspan- anordnung der eingangs genannten Art so weiter zu nungen ist, ist sie langsamer im Vergleich zu einem dy- verbessern, daß ihr Betrieb über eine einzige an einer namischen Vemegelungskreis, weil die über einen im 50 Außenseite des Speicherfeldes vorgesehene Auswahl-Sättigungsbereich an seiner Ausschaltgrenze betriebe- schaltung sowie über eine einzelne Bitleitung möglich

nen FET stattfindende Aufladung der großen Bitleitungskapazität beträchtliche Zeit benötigt. Weitere Verbesserungen bei derartigen nach dem Ladungsübertragungsprinzip arbeitenden Leseverstärkern finden sich in der US-Patentschrift 37 60 381 sowie im IBM Technical Disclosure Bulletin, November 1974, Seiten 1797/1798. In beiden Literaturstellen ist die Verwendung eines solchen Ladungsübertragungsschaltkreises

ist, wobei zuvor dennoch ein möglichst hohes Potential
im genannten Sinne einstellbar ist. Gemäß einem weiteren Aspekt soll damit die Verwendung von nach dem
Ladungsübertragungsprinzip betriebenen Vorverstärkerstufen zusammen mit kreuzgekoppelten Verriegelungsschaltkreisen als Lese/Regenerierverstärker verträglich sein. Die wesentlichen Merkmale zur Lösung
dieser Aufgabe sind im Patentanspruch gekennzeichnet.

als Vorverstarkerstufe fur einen Lese-Vernegelungs- 60 Zusammengefaßt ist danach eine Bitauswahlschaltung schaltkreis behandelt. vorgesehen, die im Verlauf eines Schreibvorgangs sehbenfalls im Zusammenhang mit derartigen Ein- lekt.iv eine bestimmte Ladungsmenge auf eine vorher Transistor-opeicherzellen stellt sich das Problem der auf^ladene Bitleitung koppelt, wonach eine etwa gleich s,chaltungsmaßigen Ausgestaltung der zum Einschrei- große Ladungsmenge über ein Paar zugehöriger Bitleiben der Speicherinformation notwendigen Hilfsschalt- 65 tungen abgezogen wird, um zum Einschreiben von Speikreise. Bei Verwendung der oben beschriebenen Lese- cherdaten in jede der beiden Speicherfeldhälften den verstarker, bei denen die Bitleitungen anfänglich auf zugehörigen Schaltzustand des kreuzgekoppelten Vereinen hohen Potentialwert aufgeladen werHen, sowie im riegelungsschaltkreises festzulegen

Die Erfindung wird im folgenden anhand von Ausführungsbeispielen unter Zuhilfenahme der Zeichnungen näher erläutert.

Es zeigt

F i g. 1 ein Schaltbild eines Leseverstärkers vom Typ einer kreuzgekoppelten Verriegelungsschaltung nach dem Stande der Technik;

F i g. 2 ein Schaltbild eines einseitigen Vorverstärkers vom Ladungsübertragungstyp zur Datenabfühlung in einer Speicheranordnung mit Ladungsspeichern ebenfalls nach dem Stande der Technik;

Fig.3 ein teilweise schematisches Schaltbild einer Speicheranordnung mit Ladungsspeicherung, die einen Lese-Verriegelungskreis vom Ladungsübertragungstyp enthält und zur Erläuterung der beim Einschreiben von Daten nach der vorliegenden Erfindung angewandten Prinzipien dient;

F i g. 4 ein Schaltbild eines bevorzugten Ausführungsbeispiels der Erfindung, das die Verwendung der Dekodier- und Schreib-Vorspannungskreise nach der Erfindungerläutert und

Fig.5 ein Zeitdiagramm, aus dem die typischen Impulsverläufe zum Betrieb des Leseverstärkers von F i g. 3 hervorgehen.

Obwohl für die folgenden Beispiele N-Kanal Feldeffekttransistoren vom Anreicherungstyp zur Erläuterung benutzt werden, ist festzustellen, daß die gleichen Ergebnisse auch mit P-Kanal Feldeffekttransistoren bzw. anderen vergleichbaren Bauelementen crzicibar sind. Vor der Beschreibung eines bevorzugten Ausführungsbeispiels der Erfindung soll zum besseren Verständnis der Erfindung kurz auf die in den F i g. 1 und 2 gezeigten Schaltungen eingegangen werden.

In F i g. 1 ist ein Schaltbild dargestellt, das einen Ausschnitt aus einer integrierten Speicheranordnung zeigt, in der ein aus dem Stand der Technik bekannter Leseverstärker vom Typ eines kreuzgekoppelten Differentialverstärkers in einer aufgespaltenen Anordnung von Ein-FET-Kondensatorspeicherzellen verwendet ist. Obwohl von jeder Speicherzellenhälfte nur eine einzige adressierbare Speicherzelle gezeigt ist, ist dennoch klar, daß normalerweise eine Vielzahl von Speicherzellen in einer matrixförmigen Anordnung, d. h, angeordnet in Reihen und Spalten, in jeder Hälfte vorgesehen werden kann. In dem gezeigten Beispiel sind die Speicherzellen einer Spalte jeweils mit Wort-Auswahlleitungen und die Speicherzellen einer Reihe jeweils mit einem Paar von Bit-Auswahl- bzw. Zugangsleitungen versehen, wobei für jede Reihe oder Zeile ein einzelner Leseverstärker bzw. ein Lese-Verriegelungsschaltkreis zur Verfügung steht. Jede Hälfte des Speicherfeldes enthält eine Vielzahl von Ladungsspeicherzellen, die jeweils aus einem Tor-FET T5 oder T6 zum selektiven Ankoppeln einer Speicherkapazität CS auf eine Bit/Leseleitung B/L bestehen. Die Ankopplung erfolgt wenn über einen nicht gezeigten Wort-Dekodierer eine der Wortleitungen RW/L oder LW/L mit einem Adreßsignal beaufschlagt wird. Mit jeder Wortleitung hängt eine Vielzahl von Bitleitungen zusammen, die jeweils mit einer anderen Leseschaltung gekoppelt sind. Mit jeder derartigen Bitleitung B/L hängen weitere nicht dargestellte Speicherzellen zusammen, die über andere Wortadreßleitungen zugänglich sind. Die Bitleitung B/L weist eine inhärente oder parasitäre Kapazität CB/L -auf, die im Vergleich zur Speicherkapazität CS sehr groß ist Jede Bitleitung ist weiterhin mit einer Einrichtung zur Bereitstellung eines Bezugspegels verbunden, in dem gezeigten Fall mit einer Bezugskapazität CD, die nach dem Stand der Technik auch als Bezugsspeicherzelle bezeichnet wird bzw. ausgestattet ist. Jede solche Kapazität CD ist mit einer ein Auswahlsignal RHS bzw. LHS zum Schreiben im rechten bzw. linken Feld führenden Signalleitung verbunden. Diese Signalleitungen werden in Abhängigkeit vom Adresseneingang der Wortleitungen des Speicherfeldes aktiviert. Wird eine Speicherzelle in der linken Hälfte ausgewählt, ist die LWS-Leitung aktiviert bzw. bei Auswahl einer Speicherzelle in der rechten Hälfte die Ä/YS-Leitung. Mit jedem Bitleitungsabschnitt ist ein Lese-Verriegelungskreis 40 verbunden, der die kreuzgekoppelten FET T\ und T2 enthält, deren Drain-Elektroden mit den für die Voraufladung maßgeblichen Bauelementen Γ3 und TA und deren Source-Elektroden mit dem gemeinsamen Schaltungsknoten LN verbunden sind. Die Gates der Transistoren TZ und TA sind mit einem Anschluß für ein Voraufladesignal PC verbunden; ihre Drain-Elektroden sind mit einer positiven Betriebsspannung V gekoppelt, die die höchste verfügbare Spannung auf dem Halbleiterplättchen darstellen soll. Der Lese-Schaltkreis 40 wird sowohl beim Schreiben als auch beim Abfühlen der Speicherinformation benutzt, um auf den Bitleitungen die zum Betrieb der Speicheranordnung erforderlichen exakten Poten-

tiale einzustellen. Vor dem Speicherzugriffszyklus wird die PC-Leitung auf einen hohen Spannungspegel gebracht, um die Transistoren TZ und Γ4 einzuschalten, damit sich die Bitleitungen B/L auf einen Potentialwcrt von L V, worunter das Potential V abzüglich des Werts einer Schwellenspannung verstanden wird, oder im Fall einer Bootstrap-Schaltung auf die volle Spannung V aufladen können. Während dieser Zeit sind die Wortleitungen spannungsmäßig auf einem niedrigen Pegel, so daß die Tor-FET Γ5 und 76 für die jeweilige Speicherladung gesperrt bleiben. Der Schaltungsknoten LN befindet sich auf einem hohen Spannungspegeiweri, so daß die Verriegelungsfunktion nocht nicht stattfinden kann. Schließlich befinden sich die Auswahlleitungen für die linke bzw. die rechte Speicherfeldhälfte LHS bzw.

RHS auf ihrem hohen Pegelwcrt. Nach Abschluß der Bitleitungsaufladung fällt das PC-Signal ab, wodurch TZ und TA gesperrt und damit die Verbindung zu den Bitleitungen unterbrochen werden. Nimmt man einmal an, daß der Ladungszustand des mit dem Transistor T6

verbundenen Speicherkondensators CS abgefühlt werden soll, wird über einen nicht dargestellten Wort-Dekodierer das Potential der rechten Wortleitung RW/L angehoben und dadurch eine Verbindung zur zugehörigen Bitleitung hergestellt. Gleichzeitig wird das Aus-

wahlsigna! RHS für die linke Speicherfeldhälfte abgesenkt wodurch auf die linke Bitleitung ein Bezugssignal von etwa der Hälfte der für die Binärzustände »0« und »1« geltenden Werte gebracht wird. War der Speicherkondensator CSvoll geladen, tritt aufder rechten Bitlei-

tungikeme Potentialverschiebung auf, so daß beim Absenken des Potentials am Schaltungsknoten LN auf Massepotential Ti eher als T2 leitend wird. So kann sich die linke Bitleitung auf Massepotential entladen, während die rechte Bitleitung auf ihrem in der Voraufladephase erreichten Potentialwert bleibt Die so zustandegekommende Differenzspannung am Ausgang der Lese-Verriegelungsschaltung wird gegebenenfalls über weitere Folgeschaltungen noch verstärkt bevor sie die sen integrierten Baustein verläßt Während so relativ

leicht einsehbar ist, daß jede Bitleitung individuell zur Bestimmung des jeweiligen Zustandes der Speicherzelle abgefühlt werden kann, sind die Verhältnisse, unter denen Daten in eine Speicherzelle eingeschrieben werden.

demgegenüber ziemlich verschieden. Es soll angenommen werden, daß bei einem Ausgangszusland, bei dem der mit Γ5 verbundene Speicherkondensator CS in der linken Hälfte auf den hohen Spannungspegel aufgeladen ist und der Speicherkondensator in den Zustand ohne Ladung bzw. mit niedrigem Spannungspegel umgeschrieben werden soll. Ferner soll angenommen werden, daß nur die rechte Bitleitung von einer Bit-Treiberschaltung zugänglich ist. Für diesen Fall ist zunächst festzustellen, daß sich beide Bitleitungen auf dem hohen Potentialpegel Köder LV befinden, und daß bei der Auswahl der linken Wortleitung infolge des zugehörigen Auswahlsignals auf der LWS-Leitung ebenfalls ein Ladungsanteil aus der rechten Bitleitung ausgekoppelt wird, wodurch das Potential auf der rechten Seite des Lese-Schaltkreises abgesenkt wird. Obwohl es relativ einfach ist, die rechte Bitleitung über ein externes Bauelement zu entladen und dafür das hohe Potential auf dem linken Bitleitungsabschnitt zu belassen, ist es keineswegs so einfach, auf dem rechten Bitleitungsabschnitt ein hohes Potential aufrechtzuerhalten, um den Lese-Verriegelungskreis so einzustellen, daß die linke Bitleitung Massepotentia! annimmt. Die zu diesem Problem bisher eingeschlagenen Lösungswege sahen vor, daß der Zugriff zu beiden Bitleitungen in direkter Weise erfolgte, d. h., daß die gewünschte Bitleitung stets entladen wurde, um auf beiden Seiten des Speicherfeldes die jeweiligen Binärzustände in den Speicher einzuschreiben. Der in Fig. 1 gezeigte Leseverstärker ist schließlich verbesserungsbedürftig hinsichtlich seiner Spannungsempfindlichkeit, die aus dem unterschiedlichen Verhältnis der Speicherkapazität zur Bitleitungskapazität herrührt sowie wegen des Einflusses etwaiger unterschiedlicher Schwellenspannutigen der kreuzgekoppelten Transistoren Tl und Tl.

In Fig. 2 findet sich das Schaltbild des bereits erwähnten Lesevorverstärkers nach dem Ladungsübertragungsprinzip, wozu sich eine nähere Darstellung in der US-Patentschrift 37 64 906 findet. Soweit einzelnen Bauelementen eine zu Fig. 1 vergleichbare Funktion zukommt, finden sich dafür dieselben Bezugszeichen.

Eine Ein-FET/Kondensator-Speicherzelle umfaßt wieder einen vom Wortle'tungspotential gesteuerten FET Γ6, über den die Speicherkapazität CSzugänglich ist. Die Drain-Elektrode von TS ist mit der Bitleitung B/L verbunden, die den parasitären Kapazitätswert CB/L aufweist. Statt die Bitleitung direkt mit dem Abfühlknoten entsprechend der Schaltung nach Fig. 1 zu verbinden, ist sie dort mit der Source-Elektrode eines Ladungsübertragungselementes Tl gekoppelt, dessen Gate-Elektrode auf einem Bezugsnotential VR und dessen Drain-Elektrode mit dem Abfühlknoten verbunden ist Die Voraufladung der Bitleitung wird durch den Transistor T4 herbeigeführt, dessen Gate-Elektrode mit dem zugehörigen Signal PC und dessen Drain-Elektrode mit dem höchsten verfügbaren Betriebsspannungspotential V gekoppelt ist Dieser auf dem Ladungsübertragungsprinzip beruhende Vorverstärker arbeitet folgendermaßen. Vor der Einleitung eines Abfühlvorganges nimmt das PC-Signal den oberen Pegelwert ein und bewirkt dadurch, daß der Abfühlknoten und die damit zusammenhängende Kapazität CN auf das Potential Voder LVaufgeladen wird. Das Bezugspotential VR ist so ausgewählt, daß es gleich oder kleiner ist als das genannte Aufladepotential am Abfühlknoten. Damit ergeben sich für das Ladungsübertragungseiement Tl solche Vprspannungsbedingungen, daß es leitfähig zu werden und die parsitäre Bitleitungskapazilät CB/L aufzuladen beginnt. Nähert sich das Bitleitungspotential dem Wert LVR, wird der durch Tl fließende Strom zu Null werden. An diesem Punkt wird das Voraufladesignal PC in seinen unteren Spannungswert umgeschaltet und sperrt so den Transistor T4. Wird nun über das Wortleitungspolcntial der Transistor Γ6 eingeschaltet, wird wenig oder ;;ar kein Strom von der Billeitung fließen, wenn im Speicherkondensator vorher eine positive Aufladung vorlag. Befindet sich jedoch der Speicherknoten auf Massepotential, fließt von der Bitleitung soviel Ladung ab, daß sich die Potentiale der Speicher- und Bitleitungskapazität CS und CB/L ausgleichen. Diese geringe Potentialänderung auf der Bitleitung steht normalerweise nur für die Abfühlung in einem konventionellen Leseschaltkreis der in Fig. 1 gezeigten Art zur Verfügung. Wegen der in der Voraufladephase an den Ladungsübertragungs-FET Tl angelegten Potential wird jedoch Tl erneut eingeschaltet und liefert wieder Ladung an die Bitleitung, wodurch deren Potential erneut auf L VR angehoben wird, bei welchem Potential Tl dann erneut gesperrt wird. Ist das Verhältnis der Kapazität CN ab Abfühlknoten zur Bitleitungskapazität CB/L klein, ergibt sich am Abfühlknoten aufgrund der Ladungsübertragungsfunktion eine beträchtliche Potentialänderung. Bei einem entsprechenden Kapazitätsverhältnis von 1/10 wird die Spannungsänderung am Abfühlknoten lOmal größer als die auf der Bitleitung sein. Die geschilderte Abfühltechnik mittels Ladungsübertragung eliminiert auf diese Weise effektiv die Signalabschwächung, die normalerweise in konventionellen direktbetriebenen Leseschaltkreisen vom Verriegelungstyp infolge der Bitleitungskapazität zu verzeichnen ist. Entsprechend der oben erwähnten US-Patentschrift 37 60 381 kann ein mit dem Ladungs-Übertragungsprinzip arbeitender Vorverstärker in einer aufgespaltenen Speicheranordnung eingesetzt werden, in der zentral angeordnet ein in Differentialschaltung an die Abfühlknoten angeschalteter Lese-Verriegelungskreis angekoppelt ist. Es ist jedoch festzustellen, daß wegen der anfänglichen Aufladung von den Abfühlknoten das Ladungsübertragungsbauclcmcnt T? wie eine letztlich in Sperrichtung an die Bitleitung angeschaltete Diode wirkt. Das Anlegen von Potentialen über den Wert LVR hinaus an die Bitleitung wird daher keinen Einfluß auf den Abfühlknoten haben, und es wird in einer aufgespaltenen Speicheranordnung notwendig sein, einen direkten Zugriff zu den linken und rechten Bitleitungen zum Einschreiben der Binärinformationen in die Speicherzellen vorzusehen.

so Fig.3 zeigt nun teilweise im Blockschaltbild das Schaltbild eines Speichersystems gemäß der Erfindung, anhand dessen der Einsatz des mit den Bitleitungen verbundenen auf beiden Seiten wirkenden Schreib-Vorspannungsschaltkreises zur Ladungsentfernung erläu- tert wird. Der Einfachheit halber ist lediglich eine Speicherkapazität CS für jede Speicherhälfte dargestellt Die zugehörigen Tor-Transistoren TS und Γ6, die von Adressiersignalen auf der linken bzw. rechten Wortleitung LW/L undd RW/L gesteuert werden, sind dabei jeweils mit den linken bzw. rechten Bitleitungen LB/L und RB/L verbunden. Die Bitleitungen sind wiederum mit den Eingängen des Lese-Differentialverstärkers 42 verbunden, der mit den Dioden D1 und D 2 an seinen Eingangsknotenpunkten dargestellt ist Diese Darstel lung des Leseverstärkers 42 beruht dabei auf der oben gegebenen Beschreibung des Eingangsverhaltens eines Vorverstärkerschaltkreises vom Ladungsübertragungsprinzip. Ebenfalls dargestellt ist die mit den Bitleitungen

verbundene parasitäre Bitleitungskapazität CB/L sowie die mit den Auswahlleitungen für die linke bzw. rechte Speicherhälfte verbundenen Kapazitäten CD. Am äußeren rechten Ende der rechten Bitleitung ist mit dem Block 44 ein Bit-Dekodierer sowie eine Daten-Eingabe/ Ausgabe-Schaltung angedeutet. Zum Einschreiben des Zustandes geringer Ladung in die mit 75 verbundene Speicherzelle ist es bei derartigen Leseverstärkern entsprechend den oben gegebenen Ausführungen nötig, auf dem rechten Bitleitungsabschnitt RB/L ein Eingangssignal mit hohem Spannungspegel und gleichzeitig ein Eingangssignal mit demgegenüber geringeren Spannungspegel auf dem linken Bitleitungsabschnitt LB/L vorzusehen. Unter normalen Betriebsbedingungen wird in konventionellen Speicheranordnungen gleichzeitig mit der Auswahl z. B. einer Zelle auf der linken Seite der Speicheranordnung eine sogenannte Referenz-Speicherzelle auf der rechten Seite angesteuert, die dazu benutzt wird, eine Ladung zur Erzeugung eines Signals auf der rechten Bitleitung abzuziehen, das etwa halb so groß ist, wie das von einem völlig entladenen Speicherkondensator verursachte Potential. Unter der Annahme, daß der Zugriff zu einer voll aufgeladenen Speicherkapazität in der rechten Speicherhälfte erfolgt, wird ersichtlich, daß das durch die Voraufladung erzeugte Potential auf der linken Bitleitung LB/L nicht gestört wird, wenn die linke Wortleitung LW/L aktiviert wird. Es wird jedoch die Ladung Q/l auf der rechten Bitleitung beseitigt, wenn das Auswahlsignal LWS für die linke Speicherseite auftritt. Um den für einen solchen Fall zutreffenden differentiellen Spannungsunterschied auf den Bitleitungen einzustellen, ist eine Schreib-Vorspannungsschaltung vorgesehen. Diese umfaßt einen zugehörigen Kondensator CWB sowie ein entsprechendes Vorspannungssigna! WB, das bei jedem Speicherzyklus einen gleichen Ladungsanteil aus jeder Bitleitung abführt, wenn die Wortleitungen aktiviert werden. Unmittelbar vor einem solchen beidseitigen Entladevorgang der Bitleitungen während eines Schreibzyklus wird unter den angenommenen Bedingungen eine positive kompensierende Ladung größer als die Summe evtl. negativer Veränderungen auf dem rechten Bitleitungsabschnitt über den Bit-Dekodierer bzw. die Daten-Eingabe/Ausgabe 44 zugeführt, was im folgenden noch näher zu erläutern sein wird. Durch die zugeführte positive Ladung werden etwaige negative Spannungsverschiebungen auf dem rechten Bitleitungsabschnitt ausgeglichen, während die mit dem linken Bitleitungsabschnitt verbundene Schreib-Vorspannungsschaltung di&ie Bitleitung soweit entladen hat. daß die Lese-Verriegelungäschaltung in einen Zustand gesetzt wird, bei dem die linke Bitleitung auf Massepotential liegt und die rechte Bitleitung auf ihrem Vorladungspotential gehalten wird.

In F i g. 4 ist ein Schaltbild eines bevorzugten Ausführungsbeispiels der Erfindung dargestellt Wiederum ist von einer Vielzahl Speicherzellen nur eine einzige Speicherkapazität CS mit dem zugehörigen Tor-Transistor 76 gezeigt Die Leseschaltung enthält die kreuzgekoppelten FET 71 und TZ, deren Source-Elektroden mit dem mit LCHN bezeichneten Schaltungsknoten (über den eine Spannungsabsenkung durchführbar ist) verbunden. Die Drain-Elektroden von 7*1 bzw. 72 sind mit den Abfühlknoten N1 bzw. N 2 verbunden. Weiter sind zum Aufladen der Abfühlknoten Ni und N 2 auf den höchsten verfügbaren Potentialwert VH vor einem Lesezyklus die FET T3 und TA vorgesehen, die von Nachladeimpulsen am Anschluß DHR eingeschaltet werden.

Die Ladungsübertragungs-FET Tl und TS koppeln die Abfühlknoten Λ/2 und /Vl mit der rechten bzw. linken Bitleitung RB/L bzw. LB/L.
Um zu gewährleisten, daß das an die Gate-Elektroden der Ladungsübertragungs-FET 77 und TS anzulegende Bezugspotential weitgehend unabhängig von Schwankungen in der Betriebsspannungsversorgung auf einem bestimmten Spannungspegel bleibt, sind die weiteren Transistoren 79 und Γ10 zusammen mit den

ίο jeweiligen Vorspannungskondensatoren CB vorgesehen, die zwischen den Gate-Elektroden der Ladungsübertragungs-FET und dem Anschluß für die Substratspannung Vsub liegen. Die Gate-Elektroden von 79 spannung Vsub liegen. Die Gate-Elektroden von 79 und Γ10 sind mit einem Eingang für ein Setzsignal CS verbunden, über das periodisch ein angepaßter hoher Spannungswert VHA an die Vorspannkondensatoren CB während der nicht für das Lesen verwandten Anteile des Speicherzyklus gelegt wird. Zwischen den Abfühlknoten /Vl und N 2 ist ein Ausgleichelement T" 11 eingeschaltet, das seinerseits von einem Ausgleichssignal BAL während des anfänglichen Vorladeabschnittes des Speicherzyklus gesteuert wird. Weiterhin sind mit den Abfühlknoten N1 und N2 ein Paar von Drain-Booster-Kondensatoren CDB verbunden, die von einem zugehörigen mit DB bezeichneten Signal beaufschlagt werden. Der Zweck dieses Dß-Signals besteht darin, eine gleichmäßige positive Potentialverschiebung der Abfühlknoten nach dem Anliegen der abzufühlenden Datensignale an den Bitleitungen zu bewirken, um ein Verbleiben der Ladungsübertragungs-FET 77 und 78 im Sättigungszustand zu gewährleisten, wodurch der Verriegeiungskreis noch stärker fixiert wird, bevor der eingeschaltete FET der beiden kreuzgekoppelten FET mit der (großen) Bitieitungskapaziiäi verbunden wird. Weiterhin is; rnü jeder Bitleitung eine Referenzzelle (dummy cell) verbunden, die aus der mit CD bezeichneten Kapazität besteht und mit den vom DH/J-Nachladesignal gesteuerten Lade-FET 712 und 713 sowie den selektiv auf das dekodierte rechte sowie linke Auswahlsignal NRHS und NLHS ansprechenden zur Potentialabsenkung vorgesehenen FET 714 und 715 gekoppelt ist. Die Referenz-Kondensatoren CD werden auf einen Potentialwert von LVHA aufgeladen, das von 716 und 717 be-

reitgestellt wird, deren Gate-Elektroden an der Spannung VHA und deren Drain-Elektroden mit an der höchsten Spannung VH liegen. Ferner sind mit jeder Bitleitung die mit CWB bezeichneten Kondensatoren für die Schreib-Vorspannung verbunden, die über 718

bzw. 719 mit den Nachlade-Steuerimpulsen DHR auf die Spannung LVHA aufgeladen werden. Diese letztgenannten Kondensatoren werden gleichzeitig durch den Entlade-FET 720 über das zugehörige mit Φ 5 bezeichnete Signal entladen. Die Wortleitung W/L ist mit dem

Gate des zugehörigen Tor-Transistors 76 verbunden und wird von einem Wort-Dekodierer 46 in Abhängigkeit von den extern gelieferten Wortadreßsignalen WSAR angesteuert Am rechten Ende des rechten Bitleitungsabschnitts RB/L ist ein gemeinsamer Tortransi-

stör 721 für die Eingabe/Ausgabeübertragung vorgesehen, welcher Transistor mit seiner Steuerstrecke zwischen den Eingabe/Ausgabeknoten N 3 und der Bitleitung liegt Die Gate-Elektrode von 721 wird vom dekodierten Lese/Schreibsignal R+ W angesteuert Zwi-

sehen dem Gate von T21 und der Bitleitung RB/L ist ferner eine Koppelkapazität CBD eingeschaltet. Bei dem beschriebenen Speichersystem liefert jeweils einer von 16 Dekodierern ein solches Lese/Schreib-Signal an

einen von 16 derartigen Übertragungstransistoren 721, die alle zusammen mit dem für die Daten-Eingabe/Ausgabe maßgeblichen Schaltungsknoten Λ/3 verbunden sind. Während eines Schreibvorgangs wird der Schaltungsknoten jV3 über 722 auf einen Nachladeimpuls R hin voraufgeladen. Für den Fall, daß einem hohen Eingangspegel am Datenanschluß 50 entsprechende Speicherinformation einzuschreiben ist, wird der Knoten N 3 selektiv über Γ23 entladen, wobei Γ23 von einem dekodierten Schreibimpuls IVT?' gesteuert wird. Dieser Schreibimpuls wird von dem mit dem Eingangsanschluß 50 in Verbindung stehenden Schaltungsblock 48 geliefert, der für die Datensignale die jeweils invertierte und nicht invertierte Darstellungsform erzeugt. Der mit 50 bezeichnete Datenanschluß stellt die externe Verbindung zur integrierten Schaltung sowohl für die Dateneingabe als auch für die Datenausgabe her. Während eines Abfühl- oder Lesevorgangs richtet sich das Potential am Knoten N 3 nach dem Potential auf dem rechten Bitleitungsabschnitt RB/L, wobei dieses Signal über einen getakteten Inverter 52 direkt auf den Datenanschluß 50 geleitet wird. Der Bit-Dekodierer ist konventionell ausgeführt und umfaßt ein NOR-Glied aus dem Ladetransistor Γ24 sowie den weiteren Transistoren 725-1 bis Γ25-4. Der Ausgang des NOR-Gliedes ist über einen FET 726 mit dem Transistor 727 für den Lese/Schreibimpuls gekoppelt. Um zu verhindern, daß in einem unselektierten Dekodierzweig unter bestimmten Umständen die entsprechende mit R+ H·" bezeichnete Leitung auf weniger als Massepotential entladen wird, ist ein entsprechender Vorspannungsschaltkreis mit den Transistoren 728, 729 und Γ30 vorgesehen. Γ28 und 729 bilden einen Spannungsteiler, so daß das an das Gate von Γ30 angelegte Potential etwa auf einem Spannungswert von einer Schwellenspannung über Massepotential liegt. Die Drain-Elektrode von 730 ist mit der Betriebsspannungsquelle VH gekoppelt, worüber unselektierte Lese/Schreib-Leitungen wieder aufgeladen werden, wenn ihr Potential auf weniger als das Gate-Potential von Γ30 abzüglich des Wertes einer Schwellenspannung abgesunken ist.

Unter Bezugnahme auf die F i g. 4 und 5 soll nun die Arbeitsweise des Leseverstärker näher beschrieben werden. F i g. 5 zeigt ein typisches Zeitdiagramm für das Auftreten der zum Betrieb der Schaltung nach Fig.4 gebrauchten Spannungsimpulse. Während eines Speicherzyklus müssen vom Leseverstärker zwei wesentliche Funktionen geleistet werden. Die erste Aufgabe besteht in Aufladung der Bitleitungen, um den Leseverstärker für ein auf den Bitleitungen auftretendes Signal, sei es ein Lesesignal oder ein Schreibsigna!, vorzubereiten. Die zweite Aufgabe besteht dann in dem tatsächlichen Abfühlen und Zurückschreiben der Daten. In jedem Fall tritt beim Abfühlen eine regenerative Verstärkung einer sehr Ideinen Potentialdifferenz zwischen den Bitleitungen auf, wobei die ursprünglich das niedrigere Potential aufweisende Bitleitung möglichst auf Null Volt und die andere auf ihren nacfi der vorangehenden Aufladung eingestellten Spannungswert LVHA gebracht bzw. gehalten wird.

Der Ausgleichsvorgang für die Bitleitung beginnt in der Phase 10 {Φ10) eines vorhergehenden Speicherzyklus mit dem Auftritt des Ausgleichsignals BAL, welches auf den Spannungswert VH geht und den Transistor Γ11 einschaltet Zu diesem Zeitpunkt sind die mit DB, LCHN, DHR, RHS bzw. LHS sowie das Schreib-Vorspannungssignal am Knoten WB auf Massepotential, während das Signal GS den Spannungswert VH aufweist. Je nach dem Vorzustand des Verriegelungsschaltkreises im vorhergehenden Speicherzyklus befindet sich eine der Bitleitungen auf dem Spannungswert LVHA und die andere auf Massepotential. Infolge der an den Gate-Elektroden von 77 und 78 über die Ladung der Kondensatoren CBaufrechterhaltenen Spannung VHA sind 77 und 78 im Leitzustand vorgespannt. Mit Beginn der Phase 10 wird T11 leitend und verbindet beide Bitleitungsabschnitte miteinander. Dabei wird die in der

ίο aufgeladenen Bitleitung verfügbare Ladung zum teilweisen Aufladen der entladenen Bitleitung ausgenützt, um Leistung zu sparen. In erster Linie soll jedoch 711 die früher aufgeladene Bitleitung soweit entladen werden, daß beim erneuten Voraufladen die Bitleitung si-

!5 eher bis zum Wert einer Schvvcüenspannung auf VHA aufgeladen wird. Dieses Merkmal ist hinsichtlich der Verstärkungsaspekte der Vorverstärkerstufe nach dem Ladungsübertragungsprinzip von Bedeutung. Unmittelbar nach dem Beginn der Phase 10 steigt das Potential am Knoten DHR auf VH an, und schaltet die Transistoren TX Γ4, Π2. Γ13, 7Ί8 und T19 ein. Über die Transistoren 73, TA, Tl und 7~8 beginnen beide Bitleitungen, sich auf LVHA (d.h. auf VHA abzüglich des Wertes einer Schwellenspannung) aufzuladen. Der Schaltungsknoten LCHN ist zu diesem Zeitpunkt potentialmäßig schwebend (floating) und beginnt ebenfalls, sich auf L VH aufzuladen. In gleicher Weise beginnen die Schaltungsknoten LHS und RHS, von denen einer vom vorhergehenden Speicherzugriffsvorgang auf Massepotential war, sich auf LVHA aufzuladen. In der Betriebsphase 11 wird das Einstellpotential für den Verriegelungskreis GS zu ausreichend höher als VHA gemacht, daß sich mit Sicherheit die Vorspannung auf dem Kondensator CB zu VHA einstellen kann. In der Betriebsphase 12 werden die Impulsspannungen DHR und LCHN an den gleichbezeichneten Anschlüssen so weit über VH hinaus angehoben, daß Γ3 und 74 leitfähig bleiben, wobei Drain und Source auf VH Potential liegen. Die Knoten N 1 und N 2 laden sich somit auf VH auf. Die linke Bitleitung LB/L nimmt das Potential VHA abzüglich eine Schwellenspannung von 78 an und die rechte Bitleitung RB/L entsprechend VHA abzüglich der Schwellenspannung von 77. Unter bestimmten Umständen können die Schweilenspannungen von 77 und 78 tatsächlich zu einer ungleichen Bitleitungs-Aufladung führen. Es ist weiterhin festzustellen, daß 711 sperrt, sobald die Knotenpunkte N 1 und N2 potentialmäßig über den Wert L VHA ansteigen. In dieser zwölften Betriebsphase gehen die Spannungen an den Knoten GS und BAL wieder auf VHA bzw. Massepotential zurück, wodurch 79. 710 und 7! J sicher ausschauen. Während derselben anfänglichen Aufladezeit wird der Nachladeimpuls R an die Gate-Elektroden von 722 und 724 angelegt, um den Schaltungsknoten N 3 bzw. den Ausgang des NOR-Gliedes aufzuladen. Nach Abschluß dieser Phase 12 kann der (dynamische) Speicher so lange in diesem Zustand ohne Zugriff bleiben, wie durch die zur Auffrischung der Daten notwendige Zeit bestimmt ist Auf ein entsprechendes Chip-Auswahlsignal wird dann eine Reihe von Takt- und Steuersignalen erzeugt die einen eigentlichen Speicherzyklus einleiten.

Bevor nun detailliert Lese- und Schreiboperationen beschrieben werden, erscheint es zweckmäßig, zunächst die durch die verschiedenen kapazitiven Kopplungen zu den Bitleitungen zustandekommenden Effekte zu berücksichtigen. Es soll zunächst angenommen werden, daß die Differenz der in einem Speicherkondensator CS entsprechend den beiden Speicherzuständen SDeicher-

bare Ladung Q ist Die mit den linken und rechten Auswahlleitungen verbundenen Referenz-Kapazitäten CD können die Ladung Q/2 speichern. In gleicher Weise können die Kondensatoren CWB für die Schreibvorspannung, die mit beiden Bitleitungen in Verbindung stehen und auf beiden Seiten gleichermaßen eine Ladung abziehen sollen, beispielsweise die Ladung Q/2 speichern. Wie bereits erläutert wird die Kapazität CBD benötigt, um etwaige negative Spannungsübergänge auf der rechten Bitleitung RB/L auszugleichen und sollte demnach mindestens einen Kapazitätswert haben, der gleich dem der Speicherkapazität CS sowie der Kapazität ClVB ist, d. h. mindestens 1,5 Q. Der Ladungskopplungseffekt über die Kapazität CBD wird nur während eines Schreibvorgangs benötigt und hat nur wenig Einfluß während eines Lese- oder Abfühlvorganges.

Nimmt man nun an, daß ein Lesevorgang eingeleitet werden soll, würde ein von außen zugeführter Chip-Auswahlimpuls den jeweiligen Speicherabschnitt bestimmen und eine Reihe von Takt- und Steuerimpulsen einleiten. In der Anfangsphase, z. B. der Phase Null, würden externe Speicheradreßsignale zugeführt und im Zeitraum zwischen den Betriebsphasen 3 und 5 an die Wort- und Bit-Dekodierer als S/4/?-Eingänge gelangen. Tritt auf den mit BSAR bezeichneten Leitungen des Bit-Dekodierers kein Adreßsignal auf, bleibt der vorher aufgeladene Ausgangsknotenpunkt des NOR-Gliedes im Bit-Dekodierer im aufgeladenen Zustand. In der Phase 4 geht der DHR Impuls auf Massepotential zurück, und schaltet die im Ruhezustand leitenden Transistoren Γ3 und Γ4 aus. Der Abfühlschaltkreis ist nun für eine Abfühloperation bereit, wobei die Schaltungsknoten N 1 und N 2 auf VH aufgeladen sind und potentialmäßig schwebend gelassen werden. Die beiden Bitleitungen werden über Tl und TS auf LVHA gehalten; dabei sind Tl und 7"8 gerade auf ihren Einschaltpunkt vorgespannt, da ihre Gate-Elektroden auf VHA und ihre Drain-Elektroden auf VH und damit gleich oder größer als VHA vorgespannt sind. Die eigentliche Leseoperation besteht in der regenerativen Verstärkung eines anfänglich geringen Potentialunterschiedes zwischen den beiden Bit/Leseleitungen derart, daß das niedrigere Potential weiter vermindert wird auf Massepotential, während das höhere Potential auf LVHA belassen wird. Während eines Abfühlvorganges verhält sich insoweit jede Bitleitung gleichermaßen, ob sie nun ausgewählt ist oder nicht. Es weiden jedoch nur die Bitleitungen mit entsprechend anliegenden Eingangsadressen am Chip zur Lieferung der Ausgangssignale ausgenutzt. Die übrigen Bitleitungen werden gelesen und ihr Speicherzustand wieder eingeschrieben. Damit ist eine wirkungsvolle Wiederauffrischung der gespeicherten Daten über die zugehörigen Bitleitungen möglich, wenn der entsprechende Tortransistor T2\ nicht über den Bit-Dekodierer ak'iviert ist. Wie bereits erwähnt ist in der Phase 4 der Leseverstärker für den eigentlichen Lesevorgang vorbereitet. Während der Phase 5 werden die Schreibvorspannungsleitung WB, die Auswahlleitung für die jeweilige Speicherhälfte RHS oder LHS und eine Wortleitung W/L aktiviert. Es soll nun eine Leseoperation angenommen werden, bei der der Zustand geringer (bzw. keiner) Ladung vom rechten Bitleitungsabschnitt der Speicheranordnung aus der Speicherkapazität CSausgelesen werden soll. In diesem Fall verliert die linke Bitleitung den Ladungsbetrag ζ) (nämlich Q/2 über IVS und Q/2 über LHS), während die rechte Bitleitung einen Ladungsabfluß von 1,5 ζ) aufweist (nämlich Q über die Speicherzelle und Q/2 über WB). Aufgrund dieser Ladungsabflüsse tendieren die Bitleitungspotentiale zum Absinken, da jedoch Tl und TS in Leitungsrichtung vorgespannt sind, beginnen sie zu leiten, so daß die Ladungen tatsächlich von den beiden Abfühlknoten Ni und N 2 abgezogen werden, da sich die Bitleitungspotentiale auf LVHA einstellen wollen. Nimmt man an, daß die vom linken Bitleitungsabschnitt abgezogene Ladung voll durch eine entsprechende vom Abfühlknoten N1 abgezogene Ladung ersetzt ist, sinkt das Potential am Knoten Ni um einen Faktor ab, der durch das Verhältnis der Speicherzellenkapazität zur Gesamtkapazität am Knoten Nl bestimmt ist, es wird aber immer noch höher sein als das Potential auf der Bitleitung. Auf der rechten Speicherseite, von der 1,5 Q über die Bitleitung abgezogen wurde, wird die Spannung am Knoten N 2 ebenfalls aber um einen größeren Betrag als am Knoten Ni absinken. Dieser anfängliche Potentialunterschied ist ausreichend, um die Verriegelungsschaltung aus den kreuzgekoppelten Transistoren Π und 7"2 in einen seiner beiden unterschiedlichen Zustände zu setzen. Während der Phase 6 wird das Drain-Überhöhungssignal DB von Null auf VH angehoben, wodurch die Potentiale an beiden Knoten N i und /V 2 so weit erhöht werden, daß die anfäng-

Hch auf geringerem Potential liegende Bitleitung wieder voll aufgeladen wird. Wenn das Potential am Knoten Λ/2 anzusteigen beginnt, kann 710 noch leitend sein und versuchen, den Ladungsverlust auf der rechten Bitleitung auszugleichen. Aber während der vollen Potentialanhebung über den Dß-lmpuls werden beide Transistoren Tl und TS erneut ausgeschaltet, so daß die durch die Ladungsübertragungsverstärkung erzielte Differenzspannung auf den Bitleitungen an den Knotenpunkten Ni und N2 bestehen bleibt. In der Zeit der siebten Phase wird das Potential am Knoten LCHN langsam auf Massepotential heruntergezogen, wodurch derjenige der beiden kreuzgekoppelten FET, der mit dem Abfühlknoten vom höheren Potential verbunden ist eingeschaltet und damit der Verriegelungskreis gesetzt wird. Im vorliegenden Fall ist das der mit seiner Gate-Elektrode mit dem Knoten N i verbundene Transistor T2. Zur Zeit der Phase 8 ist der Knoten LCHN vollständig auf Massepotential entladen, wodurch die Ladung des Abfühlknotens Λ/2 abgezogen ist, so daß Tl einschaltet und die damit verbundene (rechte) Bitleitung ebenfalls voll auf Massepotential entlädt. Zur gleichen Zeit bleibt der Knoten N i potentia'mäßig unverändert und die linke Bitleitung weist noch ihr Voraufladungspotential von LVHA auf. Für den Fall, daß die

so beschriebene Bitleitung abgefühlt werden sollte, wird über den R+ W'-Impuls der Übertragungs-FET T2i leitend. Eine etwaige Kopplung des ansteigenden R+ W-Impulses über den Kondensator CBD hai auf den Setzvorgang der Verriegelungsschaltung keinen Einfluß, da das während der Betriebsphase 7 erfolgt. Zu diesem Zeitpunkt sind die Bitleitungen bereits wieder aufgeladen und Tl wirkt als gesperrte Diode. Überdies hat der Verriegelungskreis bereits den verriegelten Zustand eingenommen. Wird von der rechten Bitleitung RB/L der dem oberen Potentialwert entsprechende Speicherzustand abgefühlt, bleibt der ursprünglich aufgeladene Eingabe/Ausgabe-Schaltungsknoten N3 im geladenen Zustand bzw. wird in ähnlicher Weise entladen, wenn die rechte Bitleitung über Tl und 7"2 auf

.65 Massepotential heruntergezogen wird. Das Potential des Schaltungsknotens N3 wird dann über einen getakteten Inverter 52 an den Datenanschluß 50 für die externe Auswertung weitergeleitet. Würde von der rechten

Bitleitungshälfte der Zustand hoher Ladung abgefühlt, würde die rechte Bitleitung nur einen Ladungsabfluß von 0,5 Q aufweisen und das Potential des Abfühlknotens Λ'2 würde schließlich auf einem höheren Potentialwert als für Nl enden, weil die linke Bitleitung den Ladungsbetrag Q verloren hiben würde.

Während eines Schreib Vorgangs ist es notwendig, ein von dem rechten Bitleitungsabschnitt zum Leseverstärker hinüberreichendes Eingangssignal vorzusehen, so daß beim Setzen der Verriegelungsschaltung während der Phase 7 durch die Verriegelungsschaltung die der jeweiligen Speicherinformation zugehörigen Potentiale auf den Bitleitungen eingestellt werden. Wird an den Datenanschluß 50 ein dem oberen Spannungspegel entsprechendes logisches Eingangssignal während der ersten Taktzeiten eines Speicherzyklus angelegt, liefert der mit 48 bezeichnete Schaltkreis, in dem eine Aufspaltung des Signais in seinen invertierten sowie in den nicht invertierten Wert vorgenommen wird, ein mit WR' bezeichnetes Signal an die Gate-Elektrode des Transistors Γ23, so daß darüber während der Phase 4 der Knoten Λ/3 entladen zu werden beginnt. Soll umgekehrt ein Eingangssignal vom unteren Spannungspegel gespeichert werden, tritt das W7?'-Signal nicht auf und der Eingabe/Ausgabe-Schaltungsknoten Ni wird nicht entladen. Als weiterer Unterschied zwischen einem Lesevorgang gegenüber einem Schreibvorgang wird beim Einschreiben der Auftritt des mit R + W bezeichneten impulses in die Phase 4 vorverlegt. Da die Wortleitung W/L sowie die übrigen mit den Bitleitungen zusammenwirkenden kapazitiven Kopplungen nicht vor der Zeit der Phase 5 aktiviert werden, wird während der Phase 4 in einem Schreibzyklus beim Ansteigen des R+ W-Impulses von Massepotential auf VH sowie für den angenommenen Fall, daß kein dem hohen Spannungspegel entsprechender Zustand eingeschrieben werden soll (d. h. der Knoten N3 bleibt geladen), das Potential auf dem rechten Bitleitungsabschnitt RB/L durch Zuführung eines Ladungsbetrages von 1,5 Q über den Kondensator CBD angehoben. Wenn während der Phase 5 eine der zur linken oder rechten Speicherhälfte gehörenden Wortleitungen selektiert ist, wird ein Ladungsanteil von 1,5 Q (rechte Bitleitung selektiert, keine Ladung auf CS), 0,5 Q (Ladung Q gespeichert auf CS und rechte Wortleitung selektiert), oder Q (linke Wortleitung selektiert) und der rechten Bitleitung abgezogen. Da die linke Bitleitung keine zusätzliche Ladung bekommen hat, wird von ihr lediglich Ladung abgezogen, so daß ihr Potential abnimmt, je nach dem, ob 0,5 Q, Q oder 1,5 Q abgezogen wurde. Da das resultierende Potential auf dem rechten Bitleitungsabschnitt entweder auf seinem durch die Voraufiadung erzielten Wert bleibt oder zunimmt, wird vom Abfühlknoten Λ/2 keine Ladung durch Tl zum rechten Bitleitungsabschnitt übertragen. Im Ergebnis wird nur vom Abfühlknoten N1 Ladung an die linke Bitleitung geleitet, wodurch deren Potential absinkt und der Verriegelungsschaltkreis so eingestellt werden kann, daß die linke Bitleitung entladen und die rechte Bitleitung auf ihrem hohen Potentialwert belassen wird.

Bei einem Schreibvorgang, mit dem der Schaltungsknoten N 3 entladen wird, d. h. auf dem rechten Bitleitungsabschnitt der Zustand geringer Ladung und auf dem linken Bitleitungsabschnitt der Zustand hoher Ladung eingeprägt werden soll, werden sowohi der rechte Bitleitungsabschnitt als auch der Abfühlknoten N2 über Tl, 7"2I und Γ23 nach Masse entladen. T23 ist vorzugsweise so groß ausgelegt, daß er diese Knoten einschließlich eines etwaigen Potentialanstiegs verursacht durch den Kondensator CBD sicher entladen kann. Wie beim Lesevorgang wird der Verriegelungskreis endgültig gesetzt, wenn der zugehörige Schaltungsktioten LCHN nach Masse entladen wird.

Dieser Verstärkungsvorgang ist in der Phase 9 abgeschlossen, wenn nämlich eine der Bitleitungen auf Massepotential und die andere noch auf ihrem Voraufladepotential von etwa LVHA liegt. Zur Zeit dieser Phase 9 kehrt das Potential der ausgewählten Wortleitung wieder auf Massepotential zurück und die ausgewählte Speicherkapazität CS wird von der jeweiligen Bitleitung abgetrennt. Dabei ist die Speicherkapazität entweder geladen oder entladen, was von dem jeweiligen Potential auf der Bitleitung abhängt. Zu diesem Zeitpunkt ist der Schreib- und Auffrischvorgang der Speicherzelle abgeschlossen, so daß die für den nächsten Zyklus benötigte und oben beschriebene Vorbereitung der Leseschaltung einsetzen kann.

Es ist schließlich festzustellen, daß die Dekodierschaltung mit dem Kondensator CBU und dem Tortransistor Γ21 in einem direkt angesteuerten dynamischen kreuzgekoppelten Verriegelungskreis der in F i g. I gezeigten Art verwendet werden kann, wo die Bitleitungen in jedem Fall auf VH bzw. das höchste ,in der jeweiligen integrierten Schaltung vorkommende Potential voraufgeladen werden. Da der Betrieb des Bit-Dekodierers im Auswahlzustand die Zufuhr zusätzlicher Ladung zum rechten Bitleitungsabschnitt bedeutet, verursacht diese Ladung einen Potentialanstieg auf der rechten Biilleitung auf einen Wert oberhalb von VH, so daß ein dynamischer Verriegelungsschaltkreis ausschließlich über die rechte Bitleitung gesetzt werden könnte, ohne daß ein direkter Zugriff bzw. eine Entladung auf der linken Bitleitung nötig wäre.

Für die Herstellung der in den beschriebenen Beispielen benutzten Feldeffekttransistoren kann beispielsweise nach der in der US-Patentschrift 38 11 076 angegebenen Weise vorgegangen werden. Es ist weiter festzustellen, daß verschiedene Abweichungen hinsichtlich einiger Schaltungsmaßnahmen den Rahmen der Erfindung nicht überschreiten, z. B. die Benutzung der Spannung VH am Gate der Ladungsübertragungstransisloren Tl und TS, in welchem Fall die Bitleitungen auf einen Spannungswert von LVH, d.h. etwa eine Schwellenspannung unterhalb VH aufgeladen werden wurden. Liegt zwischen den Abfühlknoten N1 und /V 2 und den Bitleitungen bereits ein ausreichender Potentialunterschied vor, kann auf das Vorsehen eines Drain-Überhöhungssignales DBgegebenenfalls verzichtet oder dieses geringer ausgelegt werden. Ebenso sind je nach den Umständen Änderungen hinsichtlich der zeitlichen Aufeinanderfolge sowie der Vorsehung der verschiedenen Steuersignale möglich.

Hierzu 3 Blatt Zeichnungen

Claims (9)

Patentansprüche:

1. Speicheranordnung mit über Wort- und Bitleitungen auswähibare elektrische Ladungsspeicher enthaltenden Speicherzellen, bei der die einer Bitleitung zugeordneten Speicherzellen auf einen ersten und einen zweiten Bitleitungsabschnitt aufgeteilt sind, in deren Verbindung ein Lese/Regenerierverstärker vorgesehen ist, und bei der mit den Bitleitungsabschnitten gekoppelte Ladeeinrichtungen zur Einstellung beider Bitleitungsabschnitte vor einem Speicherzugriff auf einen möglichst gleichen Anfangspotentialwert vorgesehen sind, dadurch gekennzeichnet, daß lediglich mit dem ersten Bitleitungsabschnitt eine Schreibeinrichtung verbunden ist, die ein kapazitives Element (CBD) ent hält, das beim Auftreten eines Auswahlsignals zu sammen mit einem Datensignal vom einen Binärzu stand eine Potentialanhebung auf den ersten Bitlei tungsabschnitt koppelt und den Verstärker zur Ab gabe eines dem anderen Binärzustand entsprechenden Signals an eine dem zweiten Bitleitungsabschnitt zugeordnete Speicherzelle einstellt.

2. Speicheranordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Schreibeinrichtung einen Feldeffekttransistor (T2i) umfaßt, dessen gesteuerte Strecke zwischen dem ersten Bitleitungsabschnitt (RB/L) und dem Schaltungsknoten (N 3) für das einzuschreibende Signal liegt, und dessen Gate-Elektrode mit der Bit-Adreßleitung (R+ W) verbunden ist.

3. Speicheranordnung nach Anspruch 2, dadurch gekennzeichnet, daß der Feldeffekttransistor (T2\) bei einem Lesevorgang das Übertragungselement zwischen dem Leseverstärker und der zugehörigen Ausgangsschaltung darstellt.

4. Speicheranordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß zwischen den Eingängen des Lese/Regenerierverstärkers und den ersten und zweiten Bitleitungsabschnitt eine Ladungsübertragungsverstärkerstufe (TT, TS) eingeschaltet ist, dall eine zumindest während eines Zeitabschnitts des Schreibvorgangs in an sich bekannter Weise mit dem ersten Bitleitungsabschnitt gekoppelte Dekodierschaltung auf diesem Bitleitungsabschnitt einen Potential- bzw. Ladungszustand entsprechend dem einen Binärzustand einstellt, und daß in diesem Zeitabschnitt zumindest mit dem zweiten Bitleitungsabschnitt eine Schreibvorspannungseinrichtung zur bedingungsunabhängigen Einschaltung mindestens der zugehörigen Ladungsübertragungsverstärkerstufe gekoppelt ist.

5. Speicheranordnung nach Anspruch 4, dadurch gekennzeichnet, daß die Schreibvorspannungseinrichtung aus einem mit dem zweiten Bitleitungsabschnitt gekoppelten Kondensator (CWB)besteht.

6. Speicheranordnung nach Anspruch 4 oder 5, dadurch gekennzeichnet, daß die Schreibvorspannungseinrichtung von dem zweiten Bitleitungsabschnitt einen Ladungsanteil abzieht, der das Potential des zweiten Bitleitungsabschnittes entsprechend absenkt.

7. Speicheranordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß eine zweite Schreibvorspannungseinrichtung vorgesehen ist, die mit dem ersten Bitleitungsabschnitt gekoppelt ist.

8. Speicheranordnung mindestens nach Anspruch 1, dadurch gekennzeichnet, daß das an den ersten Citleitungsabschnitt angeschlossene kapazitive Element (CBD) eine Ladungsspeicherkapazität aufweist, die mindestens zum Ausgleich der etwa vom ersten Bitleitungsabschnitt abgezogenen Ladung ausreicht

9. Speicheranordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß der in der Schreibvorspannungseinrichtung enthal tene Kondensator (CWB) etwa die halbe Ladungsspeicherkapazität eines Speicherkondensators (CS) aufweist