DE2650479A1 - Speicheranordnung mit ladungsspeicherzellen - Google Patents

Description

Aktenzeichen der Anmelderin: BU 975 010

Speicheranordnung mit Ladungsspeicherzellen

Die Erfindung betrifft eine Speicheranordnung mit über Wort- und Bitleitungen auswählbare elektrische Ladungsspeicher enthaltenden Speicherzellen, bei der die einer Bitleitung zugeordneten Speicherzellen auf einen ersten und zweiten Bitleitungsabschnitt aufgeteilt sind, in deren Verbindung ein Lese/Regenerierverstärker vorgesehen ist. ...__.'......

Derartige mit einem kapazitiven Speicherelement ausgestattete sog. Ein-Transistor-Speicherzellen sind beispielsweise in der US-Patentschrift 3 387 286 behandelt. Wegen ihres geringen Flächenbedarfs und ihrer relativ einfachen strukturellen Ausbildung eignen sie sich in besonderer Weise für integrierte Halbleiterspeicher. Bei der Auslegung eines darauf basierenden Speichersystems bzw. einer kompletten Speicheranordnung liegt jedoch ein erhebliches Problem in der Schwierigkeit, die Speicherinformationen abzufühlen. Wegen der im Rahmen eines Lesevorgangs zu verzeichnenden erheblichen Abschwächung der Speicherinformation, bedingt durch den Ladungsausgleich zwischen der eigentlichen Speicherzellenkapazität und der demgegenüber großen Kapazität der Bit- bzw. Äbfühlleitung, sieht man sich wegen der aus Kostengründen angestrebten Erhöhung der Packungsdichte schwierigen Problemen hinsichtlich des Schaltungsentwurfs ausgesetzt. Solange man nicht sehr empfindliche Leseverstärker zur Verfügung hat, muß die Kapazität der Speicherelemente relativ groß vorgesehen werden, wodurch die von einer Speicherzelle beanspruchte

Fläche ebenfalls größer wird. Eine Alternative dazu wäre, die Anzahl der Speicherplätze pro Abfühlleitung und/oder Leseverstärker zu begrenzen. Das erfordert aber nicht nur mehr Leseverstärker, sondern macht auch die topologische Auslegung eines hochdichten Speicher-Halbleiterplättchens (Chip) ziemlich schwierig. Ein bereits beschrittener Lösungsweg, um das Verhältnis der Speicher- zur Bitleitungskapazität zu verbessern, sah die Aufspaltung der Speicheranordnung mit einem zentral angeordneten Differenz-Leseverstärker vor, der seinerseits eine mit kreuzgekoppelten Feldeffekttransistoren ausgestattete regenerative Verriegelungsschaltung enthielt. Die verschiedenen für solche Verstärker bisher vorgeschlagenen Schaltungen lassen sich im wesentlichen in zwei Gruppen einteilen, die beide sowohl in statischen als auch dynamischen Konfigurationen eingesetzt werden können. Beim ersten Typ werden die Speicher-Bitleitungen anfänglich auf einen relativ hohen Potentialwert aufgeladen. An die eine Bitleitung wird dann der je nach Speieherzustand geladene oder ungeladene Speicherkondensator angekoppelt, während an die andere Bitleitung ein von einer Referenz-Speicherzelle geliefertes Bezugspotential angelegt ist, so daß ein differentielles Eingangssignal geschaffen wird. Der kreuzgekoppelte regenerative Verriegelungsschaltkreis wird dann eingeschaltet, so daß beim übergang ein Entladungsvorgang eingeleitet wird. Der hinsichtlich seiner Gate-Elektrode an die den höheren Potentialwert führende Bitleitung angeschlossene Feldeffekttransistor wird leitend, wenn seine Source potentialmäßig nach unten gezogen wird, so daß die Bitleitung mit dem niedrigeren Potential (noch weiter) entladen wird. Die auf höherem Potential liegende Bitleitung behält ihren ursprünglichen Potentialwert bei. Diese Art von Leseverstärker bzw. Lesevorgang ist beispielsweise in der US-Patentschrift 3 678 473 beschrieben.

Der zweite Typ von Lese/Regenerierverstärker bewirkt anfänglich eine Auf- bzw. Entladung der Bitleitungen auf Massepotential,

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NACHGEREtCHT

und nachdem dann ein Speicherkondensator mit einer der Bitleitungen verbunden worden ist, wird der Verstärker aktiviert und lädt die Bitleitungen auf, bis einer der kreuzgekoppelten FET seinen Schwellenspannungswert überschreitet, so daß die Abfühl-Verriegelungsschaltung "gesetzt" wird, vgl. z. B. US-Patentschrift 3 838 404. In dieser Literaturstelle ist schließlich noch eine Weiterbildung beschrieben, nach der die Bitleitungen teilweise auf einen mittleren Spannungswert aufgeladen werden, um die zum Erreichen der Schwellenspannung erforderliche Zeit abzukürzen. Trotz weiten Einsatzes dieser Leseverstärker unterliegen sie jedoch alle noch den genannten Beschränkungen hinsichtlich des Verhältnisses der Speicher- zur Bitleitungskapazität. Die darüber hinaus zu berücksichtigenden Abweichungen in den Schwellenspannungswerten der Bauelemente schlagen sich dabei ebenfalls nachteilig nieder.

Weitere Verbesserungen bei derartigeii FET Leseverstärkern finden sich in der US-Patentschrift 3 764 906, in der sog. Ladungsübertragungstechniken behandelt sind, mit deren Hilfe unabhängig von Bauelementparametern und ungeachtet der jeweiligen Bitleitungskapazität die im Speicherkondensator gespeicherten Potentialwerte direkt an die jeweiligen Abfühl-Schaltungsknoten geleitet werden können. Obwohl diese Technik empfindlicher bezüglich der Eingangsspannungen ist, ist sie langsamer im Vergleich zu einem dynamischen Verriegelungskreis, weil die über einen im Sättigungsbereich an seiner Ausschaltgrenze betriebenen FET stattfindende Aufladung der großen Bitleitungskapazität beträchtliche Zeit benötigt. Weitere Verbesserungen bei derartigen nach dem LadungsÜbertragungsprinzip arbeitenden Leseverstärkern finden sich in der US-Patentschrift 3 760 381 sowie im IBM Technical Disclosure Bulletin, November 19 74, Seiten 1797/1798. In beiden Literaturstellen ist die Verwendung eines solchen Ladungsübertragungsschaltkreises als Vorverstärkerstufe für einen Lese-Verriegelungsschaltkreis behandelt.

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Ebenfalls im Zusammenhang mit derartigen Ein-Transistor-Speicherzellen stellt sich das Problem der schaltungsmässigen Ausgestaltung der zum Einschreiben der Speicherinformation notwendigen Hilfsschaltkreise. Bei Verwendung der oben beschriebenen Leseverstärker, bei denen die Bitleitungen anfänglich auf einen hohen Potentialwert aufgeladen werden, sowie im Falle des nach dem Ladungsübertragungsprinzip ausgestalteten Leseverstärkers wird ein besonderes Schaltungsproblem deutlich. Zur Erreichung optimaler Leistungsfähigkeit des jeweiligen Speichersystem sollte sowohl das in der Voraufladephase eingestellte Potential als auch das der Speicherladung zugehörige Potential so nahe wie möglich an dem maximalen Potentialwert der höchsten auf dem jeweiligen Halbleiterplättchen vorgesehenen Betriebsspannung liegen. Das läßt sichnormalerweise nur erreichen, indem direkt vom Lese/ Regenerierverstärker zu den beiden unmittelbar damit zusammenhängenden Bitleitungen der Zugriff erfolgt, um einen korrekten Schreibvorgang von Speicherdaten in beide Hälften eines derartigen aufgespaltenen Speicherfeldes einzuschreiben. Zur Lösung dieses Problems hat man bisher die Speicheranordnung so ausgelegt, daß man sowohl die Auswahlschaltkreise (Dekodierer) für die Bitleitungen als auch die Leseverstärker in der Mitte der Speicheranordnung angeordnet hat. Schwierig bei dieser Lösung ist jedoch die Vorsehung von Datenwegen zwischen den Bit-Dekodierern und den normalerweise an den Außenkanten der Halbleiterplättchen angeordneter Dateneingabe/Ausgabeanschlüssen. Eine weitere Lösung dieses Problems wäre natürlich die Bereitstellung von zwei Gruppen von Bit-Dekodierern, jeweils eine für jede Bitleitung, was jedoch mit zusätzlichem Flächenaufwand verbunden wäre. Beide Lösungen können daher unter dem Gesichtspunkt der angestrebten maximalen Packungsdichte einer solchen Speicheranordnung auf einem Hauptleiterplättchen nicht voll befriedigen. Obwohl bei Verwendung eines .Leseverstärkers, der mit einer Voraufladung der Bitleitungen auf geringere Potentialwerte arbeitet, ein Einschreiben von Speicherdaten über nur eine einzige Bitleitung möglich ist, 1st damit jedoch ein beträchtlicher Verlust an Leistungsfähigkeit sowie eine Zu-

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nähme hinsichtlich der Komplexität der zum Betrieb erforderlichen Steuerimpulse verbunden.

Es ist deshalb Aufgabe der Erfindung, eine Speicheranordnung der eingangs genannten Art so weiter zu verbessern, daß ihr Betrieb über eine einzige an einer Außenseite des Speicherfeldes vorgesehene Auswahlschaltung sowie über eine einzelne Bitleitung möglich ist, wobei zuvor dennoch ein möglichst hohes Potential im genannten Sinne einstellbar ist. Gemäß einem weiteren Aspekt soll damit die Verwendung von nach dem Ladungsübertragungsprinzip betriebenen Vorverstärkerstufen zusammen mit kreuzgekoppelten Verriegelungsschaltkreisen als Lese/Regenerierverstärker verträglich sein. Die wesentlichen Merlanale zur Lösung dieser Aufgabe sind in den Patentansprüchen enthalten. Zusammengefaßt ist danach eine Bitauswahlsschaltung vorgesehen, die im Verlauf eines SchreibVorgangs selektiv eine bestimmte Ladungsmenge auf eine vorher aufgeladene Bitleitung koppelt, wonach eine etwa gleich große Ladungsmenge über ein Paar zugehöriger Bitleitungen abgezogen wird, um zum Einschreiben von Speicherdaten in jede der beiden Speicherfeldhälften den zugehörigen Schaltzustand des kreuzgekoppelten Verriegelungsschaltkreises festzulegen.

Die Erfindung wird im folgenden anhand von Ausführungsbeispielen unter Zuhilfenahme der Zeichnungen näher erläutert.

Es zeigen:
Fig. 1

Fig. 2

ein Schaltbild eines Leseverstärkers vom Typ einer kreuzgekoppelten Verriegelungsschaltung nach dem Stande der Technik;

ein Schaltbild eines einseitigen Vorverstärkers vom Ladungsübertragungstyp zur Datenabfühlung in einer Speicheranordnung mit Ladungsspeichern ebenfalls nach dem Stande der Technik?

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Fij. 3 ein teilweise schematisches Schaltbild einer

Speicheranordnung mit Ladungsspeicherung, die einen Lese-Verriegelungskreis vom Ladungslibertragungstyp enthält und zur Erläuterung der bei'u Einschreiben von Daten nach der vorliegenden Erfindung angewandten Prinzipien dient;

Fig. 4 ein Schaltbild eines bevorzugten AusführunjS-

beispiels der Erfindung, das die Verwendung der Dekodier- und Schreib-Vorspannungskreise nach der Erfindung erläutert und

Fig. 5 ein äeitdiagramm, aus dem die typischen Impulsverläufe zum Betrieb des Leseverstärkers von Fig. 3 hervorgehen.

Obwohl für die folgenden Beispiele N-Kanal Feldeffekttransistoren vom Anreicherungstyp zur Erläuterung benutzt werden, ist festzustellen, daß die gleichen Ergebnisse auch mit P-Kanal Feldeffekttransistoren bzw. anderen vergleichbaren Bauelementen erzielbar sind. Vor der Beschreibung eines bevorzugten Ausführungsbeispiels der Erfindung soll zum besseren Verständnis der Erfindung kurz auf die in den Figuren 1 und 2 gezeigten Schaltungen eingegangen werden.

In Fig. 1 ist ein Schaltbild dargestellt, das einen Ausschnitt aus einer integrierten Speicheranordnung zeigt, in der ein aus dem Stand der Technik bekannter Leseverstärker vom Typ eines kreuzgekoppelten Differentialverstärkers in einer aufgespaltenen Anordnung von Ein-FET-Kondensatorspeicherzellen verwendet ist. Obwohl von jeder Speicherzellenhälfte nur eine einzige adressierbare Speicherzelle gezeigt ist, ist dennoch klar, daß normalerweise eine Vielzahl von Speicherzellen in einer matrixförmigen Anordnung, d. h. angeordnet in Reihen und Spalten, in jeder

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Hälfte vor-jesehen werden kann. In clam gezeigten Beispiel sxrü äie Speicherzellen einer Spalte jeweils >ait .Jort-Auswalilleituagea und die Speicherzellen einer Reihe jeweils rät einem Paar von Bit-Auswahl- bzw. Zugangs leitungen versenan, vrobei für jede Reihe oder Zeile ein einzelner Leseverstärker bzw. ein Lese-Verriegelungsschaltkreis zur Verfügung steht. Jede Hälfte des ι Speicherfeldes enthält eine Vielzahl von Ladungsspeicherzellen, die jeweils aus einewi Tor-FS Γ T 5 oder T β zum. selektiven Ankoppeln \ einer Speicherkapazität CS auf eine J3it/Leseleitung B/L umfassen, ; wenn über einen nicht gezeigten viort-Dekodierer eine der Wort- ■ leitungen KN/L oder LW/L mit einem Adreßsignal beaufschlagt wird.' Mit jeder Wortleitung hängt eine Vielzahl von Bitleitungen zusammen, die jeweils lait einer anderen Leseschaltung gekoppelt sind. Mit jeder derartigen 3itleitung B/L hängen weitere nicht dargestellte Speicherzellen zusammen, die über andere Wortadreßleitungen zugänglich sind. Die Bitleitung B/L weist eine inhärente oder parasitäre Kapazität CB/L auf, die im Vergleich zur Speicherkapazität CS sehr groß ist. Jede Bitleitung ist weiterhin mit einer Einrichtung zur Bereitstellung eines Bezugspegels verbunden, in dem gezeigten Fall mit einer Bezugskapazität CD, die nach dera Stand der Technik auch als 3ezugsspeicherzelle bezeichnet wird bzw. ausgestattet ist. Jede solche Kapazität CD ist mit einer ein Auswahlsignal i-ülS bzw. LHS zum Schreiben im rechten bzw. linken Feld führandan Sijüalleitung verbunden. Diese Signalleitungen werden in Abhängigkeit vom. Ädresseneingang der viortleitungen des Speicherfeldes aktiviert, ivird eine Speicherzelle in der linken Hälfte ausgewählt, ist die LritS-Leitung aktiviert bzw. bei Auswahl einer Speicherzelle in der rechten Hälfte die RHS-Leitung. Mit jedem Bitleitungsabschnitt ist ein Lese-Verriegelungskreis 40 verbunden, der die kreuzgekoppelten FET T1 und T2 enthält, deren Drain-Elektroden mit den für die Voraufladung maßgeblichen Bauelementen T3 und T4 und deren Source-Elektroden mit dem gemeinsamen Schaltungsknoten LN verbunden sind. Die Gates der Transistoren T3 und T4 sind mit einem

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j Anschluß für ein Voraufladesignal PC verbunden; ihre Drain-Elektroden sind axt einer positiven Betriebsspannung V gekoppelt, die die liöchste verfügbare Spannung auf dew Halbleiterplättchen dari stellen soll. Der Lese-Schaltkreis 40 wird sowohl beim Schreiben

I als auch beim Abfühlen der Speicherinfonaation benutzt, um auf

den Bitleitungen die zum Betrieb der Speicheranordnung erforderlichen exakten Potentiale einzustellen. Vor dem Speicherzugriffszyklus wird die PC-Leitung auf einen hohen Spannungspegel gebracht, um die Transistoren T3 und T4 einzuschalten, damit sich die Bitleitungen B/L auf einen Potentialwert von LV, worunter das Potential V abzüglich des Werts einer Schwellenspannung verstanden wird, oder im Fall einer Bootstrap-Schaltung auf die volle Spannung V aufladen können. Während dieser Zeit sind die Wortleitungen spannungsmäßig auf einem niedrigen Pegel, so daß die Tor-FET T5 und T6 für die jeweilige Speicherladung gesperrt bleiben. Der Schaltungsknoten LSf befindet sich auf einem hohen Spannungspegelwert, so daß die Verriegelungsfunktion noch nicht stattfinden kann. Schließlich befinden sich die Auswahlleitungen für die linke bzw. die rechte Speicherfeldhälfte LHS bzw. RHS auf ihrem hohen Pegelwert. Nach Abschluß der Bitleitungsaufladung fällt das PC-Signal ab, wodurch T3 und T4 gesperrt und damit die Verbindung zu den Bitleitungen unterbrochen werden. Nimmt man einmal an, daß der Ladungszustand des mit dem Transistor T6 verbundenen Speicherkondensators CS abgefühlt werden soll, wird über einen nicht dargestellten Wort-Dekodierer das Potential der rechten Wortleitung RW/L angehoben und dadurch eine Verbindung zur

zugehörigen Bitleitung hergestellt. Gleichzeitig wird das Auswahlsignal RHS für die linke Speicherfeldhälfte abgesenkt, wodurch auf die linke Bitleitung ein Bezugssignal von etwa der Hälfte der

; für die Binärzustände "O" und "1" geltenden Werte gebracht wird.

War der Speicherkondensator CS voll geladen, tritt auf der rech-

j ten Bitleitung keine Potentialverschiebung auf, so daß beim Absenken des Potentials am Schaltungsknoten LN auf Massepotential TI eher als T2 leitend wird. So kann sich die linke Bitleitung auf

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Massepotential entladen, während die rechte Bitleitung auf ihrem in der Voraufladephase erreichten Potentialwert bleibt. Die so zustandegekommene Differenzspannung am Ausgang der Lese-Verriegelungsschaltung wird gegebenenfalls über weitere Folgeschaltungen noch verstärkt, bevor sie diesen integrierten Baustein verläßt. Während so relativ leicht einsehbar ist, daß jede Bitleitung individuell zur Bestimmung des jeweiligen Zustandes der Speicherzelle abgefühlt werden kann, sind die Verhältnisse, unter denen Daten in eine Speicherzelle eingeschrieben werden, demgegenüber ziemlich verschieden. Es soll angenommen werden, daß bei einem Ausgangszustand, bei dem der mit T 5 verbundene Speicherkondensator CS in der linken Hälfte auf den hohen Spannungspegel aufgeladen ist und der Speicherkondensator in den Zustand ohne Ladung bzw. mit niedrigem Spannungspegel umgeschrieben werden soll. Ferner soll angenommen werden, daß nur die rechte Bitleitung von einer Bit-Treiberschaltung zugänglich ist. Für diesen Fall ist zunächst festzustellen, daß sich beide Bitleitungen auf dem hohen Potentialpegel V oder LV befinden, und daß bei der Auswahl der linken Wortleitung infolge des zugehörigen Auswahlsignals auf der LHS Leitung ebenfalls ein Ladungsanteil aus der rechten Bitleitung ausgekoppelt wird, wodurch das Potential auf der rechten Seite des Lese-Schaltkreises abgesenkt wird. Obwohl es relativ einfach ist, die rechte Bitleitung über ein externes Bauelement zu entladen und dafür das hohe Potential auf dem linken Bitleitungsabschnitt zu belassen, ist es keineswegs so einfach, auf dem, rechten Bitleitungsabschnitt ein hohes Potential aufrechtzuerhalten, um den Lese-Verriegelungskreis so einzustellen, daß die linke Bitleitung Massepotential annimmt, Die zu diesem Problem bisher eingeschlagenen Lösungswege sahen vor, daß der Zugriff zu beiden Bitleitungen in direkter Weise erfolgte, d. h., daß die gewünschte Bitleitung stets entladen wurde, um auf beiden Seiten des Speicherfeldes die jeweiligen Binärzustände in den Speicher einzuschreiben. Der in Fig. 1 gezeigte Leseverstärker ist schließlich verbesserungsbedürftig

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hinsichtlich seiner Spannungsempfindlichkeit, die aus dem unterschiedlichen Verhältnis der Speicherkapazität zur Bitleitungskapazität herrührt sowie wegen des Einflusses etwaiger unterschiedlicher Schwellenspannungen der kreuzgekoppelten Transistoren T1 und T2.

In Fig. 2 findet sich das Schaltbild des bereits erwähnten Lesevorverstärkers nach dem Ladungsübertragungsprinzip, wozu sich eine nähere Darstellung in der US-Patentschrift 3 764 906 findet. Soweit einzelnen Bauelementen eine zu Fig. 1 vergleichbare Funktion zukommt, finden sich dafür dieselben Bezugszeichen.

Eine Ein-FET/Kondensator-Speieherzelle umfaßt wieder einen vom Wortleitungspotential gesteuerten FET T6, über den die Speicherkapazität CS zugänglich ist. Die Drain-Elektrode von T6 ist mit der Bitleitung B/L verbunden, die den parasitären Kapazitätswert CB/L aufweist. Statt die Bitleitung direkt mit dem Abfühlknoten entsprechend der Schaltung nach Fig. 1 zu verbinden, ist sie dort mit der Source-Elektrode eines Ladungsübertragungselementes T7 gekoppelt, dessen Gate-Elektrode auf einem Bezugspotential VR und dessen Drain-Elektrode mit dem Abfühlknoten verbunden ist. Die Voraufladung der Bitleitung wird durch den Transistor T4 herbeigeführt, dessen Gate-Elektrode mit dem zugehörigen Signal PC und dessen Drain-Elektrode mit dem höchsten verfügbaren Betriebsspannungspotential V gekoppelt ist. Dieser auf dem Ladungsübertragungsprinzip beruhende Vorverstärker arbeitet folgendermaßen. Vor der Einleitung eines Abfühlvorganges nimmt das PC-Signal den oberen Pegelwert ein und bewirkt dadurch, daß der Abfühlknoten und die damit zusammenhängende Kapazität CN auf das Potential V oder LV aufgeladen wird. Das Bezugspotential VR ist so ausgewählt, daß es gleich oder kleiner ist als das genannte Aufladepotential am Abfühlknoten. Damit ergeben sich für das Ladungsübertragungselement T7 solche Vorspannungsbedingungen, daß es leitfähig zu werden und die parasitäre Bitleitungskapazität CB/L aufzuladen beginnt. Nähert sich das BIt-

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leitungspotential dem Wert LVR, wird der durch T7 fließende Strom zu iiull werden. An diesem Punkt wird das Voraufladesignal PC in seinen unteren Spannungswert umgeschaltet und sperrt so den Transistor T4. Wird nun über das Wortleitungspotential der Transistor T6 eingeschaltet, wird wenig oder gar kein Strom von der Bitleitung fließen, wenn im Speicherkondensator vorher eine positive Aufladung vorlag. Befindet sich jedoch der Speicherknoten auf Massepotential, fließt von der Bitleitung soviel Ladung ab, daß sich die Potentiale der Speicher- und Bitleitungskapazität CS und CB/L ausgleichen. Diese geringe Potentialänderung auf der Bitleitung steht normalerweise nur für die Abfühlung in einem konventionellen Leseschaltkreis der in Fig. gezeigten Art zur Verfügung. Wegen der in der Voraufladephase an den Ladungsübertragungs-FET T7 angelegten Potentiale wird jedoch T7 erneut eingeschaltet und liefert wieder Ladung an die Bitleitung, wodurch deren Potential erneut auf LVR angehoben wird, bei welchem Potential T7 dann erneut gesperrt wird. Ist das Verhältnis der Kapazität CN am Abfühlknoten zur Bitleitungskapazität CB/L klein, ergibt sich am Abfühlknoten aufgrund der Ladungsübertragungsfunktion eine beträchtliche Potentialänderung, Bei einem entsprechenden Kapazitätsverhältnis von 1/10 wird die Spannungsänderung am Abfühlknoten 10mal größer als die auf der Bitleitung sein. Die geschilderte Abfühltechnik mittels Ladungsübertragung eliminiert auf diese Weise effektiv die Signalabschwächung, die normalerweise in konventionellen direktbetriebenen Leseschaltkreisen vom Verriegelungstyp infolge der Bitleitungskapazität zu verzeichnen ist. Entsprechend der oben erwähnten US-Patentschrift 3 760 331 kann ein mit dem Ladungsübertragungsprinzip arbeitender Vorverstärker in einer aufgespaltenen Speicheranordnung eingesetzt werden, in der zentral angeordnet ein in Differentialschaltung an die Abfühlknoten angeschalteter Lese-Verriegelungskreis angekoppelt ist. Es ist jedoch festzustellen, daß wegen der anfänglichen Aufladung von den Abfühlknoten das Ladungsübertragungsbauelement T7 wie eine

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letztlich in Sperrichtung an die Bitleitung angeschaltete Diode wirkt. Das Anlegen von Potentialen über den Wert LVR hinaus an die Bitleitung wird daher keinen Einfluß auf den Abfühlknoten haben, und es wird in einer aufgespaltenen Speicheranordnung notwendig sein, einen direkten Zugriff zu den linken und rechten Bitleitungen zum Einschreiben der Binärinformationen in die Speicherzellen vorzusehen.

Fig. 3 zeigt nun teilweise im Blockschaltbild das Schaltbild eines Speichersystems gemäß der Erfindung, anhand dessen der Einsatz des mit den Bitleitungen verbundenen auf beiden Seiten wirkenden Schreib-Vorspannungsschaltkreises zur Ladungsentfernung erläutert wird. Der Einfachheit halber ist lediglich eine Speicherkapazität CS für jede Speicherhälfte dargestellt. Die zugehörigen Tor-Transistoren T5 und T6, die von Adressiersignalen auf der linken bzw. rechten Wortleitung LW/L und KStf/L gesteuert werden, sind dabei jeweils mit den linken bzw. rechten Bitleitungen L3/L und RB/L verbunden. Die Bitleitungen sind wiederum mit den Eingängen des Lese-DifferentialVerstärkers 42 verbunden, der mit den Dioden D1 und D2 an seinen Eingangsknotenpunkten dargestellt ist. Diese Darstellung des Leseverstärkers 42 beruht dabei auf der oben gegebenen Beschreibung des EingangsVerhaltens eines Vorverstärkerschaltkreises vom Ladungsübertragungsprinzip. Ebenfalls dargestellt ist die mit den Bitleitungen verbundene parasitäre Bitleitungskapazität CB/L sowie die mit den Auswahlleitungen für die linke bzw. rechte Speicherhälfte verbundenen Kapazitäten CD. Am äußeren rechten Ende der rechten Bitleitung ist mit dem Block 44 ein Bit-Dekodierer sowie eine Daten-Eingabe/ Ausgabe-Schaltung angedeutet. Zum Einschreiben des Zustandes geringer Ladung in die mit T5 verbundene Speicherzelle ist es bei derartigen Leseverstärkern entsprechend den oben gegebenen Ausführungen nötig, auf dem rechten Bitleitungsabschnitt RB/L ein Eingangssignal mit hohem Spannungspegel und gleichzeitig ein Eingangssignal mit demgegenüber geringeren Spannungspegel auf

dem linken Bitleitungsabschnitt LB/L vorzusehen. Unter normalen BU 975 010

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Betriebsbedingungen wird in konventionellen Speicheranordnungen gleichzeitig mit der Auswahl z. B. einer Zelle auf der linken Seite der Speicheranordnung eine sogenannte Referenz-Speicherzelle auf der rechten Seite angesteuert, die dazu benutzt wird, eine Ladung zur Erzeugung eines Signals auf der rechten Bitleitung abzuziehen, das etwa halb so groß ist, wie das von einem völlig entladenen Speicherkondensator verursachte Potential. Unter der Annahme, daß der Zugriff zu einer voll aufgeladenen Speicherkapazität in der rechten Speicherhälfte erfolgt, wird ersichtlich, daß das durch die Voraufladung erzeugte Potential auf der linken Bitleitung LB/L nicht gestört wird, wenn die linke Wortleitung LW/L aktiviert wird. Es wird jedoch die Ladung Q/2 auf der rechten Bitleitung beseitigt, wenn das Auswahlsignal LHS für die linke Speicherseite auftritt. Um den für einen solchen Fall zutreffenden differentiellen Spannungsunterschied auf den Bitleitungen einzustellen, ist eine Schreib-Vorspannungsschaltung vorgesehen. Diese umfaßt einen zugehörigen Kondensator CWB sowie ein entsprechendes Vorspannungssignal WB, das bei jedem Speicherzyklus einen gleichen Ladungsanteil aus jeder Bitleitung abführt, wenn die Wortleitungen aktiviert werden. Unmittelbar vor einen solchen beidseitigen Entladevorgang der Bitleitungen während eines Schreibzyklus wird unter den angenommenen Bedingungen eine positive kompensierende Ladung größer als die Summe evtl. negativer Veränderungen auf dem rechten Bitleitungsabschnitt über den Bit-Dekodierer bzw. die Daten-Eingabe/Ausgabe 44 zugeführt, was im folgenden noch näher zu erläutern sein wird. Durch die zugeführte positive Ladurig werden etwaige negative SpannungsverSchiebungen auf dem rechten Bitleitungsabschnitt ausgeglichen, während die mit dem linken Bitleitungsabschnitt verbundene Schreib-Vorspannungsschaltung diese Bitleitung soweit entladen hat, daß die Lese-Verriegelungsschaltung in einen Zustand gesetzt wird, bei dem die linke Bitleitung auf Massepotential liegt und die rechte Bitleitung auf ihrem Vorladungspotential gehalten wird.

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In Pig. 4 ist ein Schaltbild eines bevorzugten Ausführungsbeispiels der Erfindung dargestellt. Wiederum ist von einer Vielzahl Speicherzellen nur eine einzige Speicherkapazität CS mit dem zugehörigen Tor-Transistor T6 gezeigt. Die Leseschaltung enthält die kreuzgekoppelten FET T1 und T2, deren Source-Elektroden mit dem mit LCHW bezeichneten Schaltungsknoten (über den eine Spannungsabsenkung durchführbar ist) verbunden. Die Drain-Elektroden von T1 bzw. T2 sind mit den Abfühlknoten Wl bzw. N2 verbunden. Weiter sind zum Aufladen der Abfühlknoten N1 und Ii2 auf den höchsten verfügbaren Potentialwert VH vor einem Lesezyklus die FET T3 und T4 vorgesehen, die von rTachladeimpulsen am Anschluß DHR eingeschaltet werden. Die Ladungsübertragungs-FET T7 und T3 koppeln die Abfühlknoten N2 und N1 mit der rechten bzw. linken Bitleitung RB/L bzw. LB/L.

Um zu gewährleisten, daß das an die Gate-Elektroden der Ladungsübertragungs-FET T7 und T8 anzulegende Bezugspotential weitgehend unabhängig von Schwankungen in der Betriebsspannungsversorgung auf einem bestimmten Spannungspegel bleibt, sind die weiteren Transistoren T9 und TlO zusammen mit den jeweiligen Vorspannungskondensatoren CB vorgesehen, die zwischen den Gate-Elektroden der Ladungsübertragungs-FET und dem Anschluß für die Substratspannung Vsub liegen. Die Gate-Elektroden von T9 und T10 sind mit einem Eingang für ein Setzsignal GS verbunden, über das periodisch ein angepaßter hoher Spannungswert VHA an die Vorspannkondensatoren CB während der nicht für das Lesen verwandten Anteile des Speicherzyklus gelegt wird. Zwischen den Abfühlknoten N1 und N2 ist ein Ausgleichelement T11 eingeschaltet, das seinerseits von einem Ausgleichssignal BAL während des anfänglichen Vorladeabschnittes des Speicherzyklus gesteuert wird. Weiterhin sind mit den Abfühlknoten N1 und N2 ein Paar von Drain-Booster-Kondensatoren CDB verbunden, die von einem zugehörigen mit DB bezeichneten Signal beaufschlagt werden. Der Zweck dieses DB-Signals besteht darin, eine gleichmäßige positive Potentialver-

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Schiebung der Abfühlknoten nach dem Anliegen der abzufühlenden Datensignale an den Bitleitungen zu bewirken, ura ein Verbleiben der Ladungsübertragungs-FET T7 und Ϊ3 im Sättigungszustand zu gewährleisten, wodurch der Verriegelungskreis noch stärker fixiert wird, bevor der eingeschaltete FET der beiden kreuagekoppelten FET mit der (großen) Bitleitungskapazität verbunden wird. Weiterhin ist mit jeder Bitleitung eine Referenzzelle (dummy cell) verbunden, die aus der mit CD bezeichneten Kapazität besteht und mit den vom DHR Hachladesigrial gesteuerten Lade-FET T12 und T13 sowie den selektiv auf das dekodierte rechte sowie linke Auswahlsignal tfRHS und rILHS ansprechenden zur Potentialabsenkung vorgesehenen FET T14 und T15 gekoppelt ist. Die Referenz-Kondensatoren CD werden auf einen Potentialwert von LVHA aufgeladen, das von T16 und T17 bereitgestellt wird, deren Gate-Elektroden an der Spannung VHA und deren Drain-Elektroden mit an der höchsten Spannung VH liegen. Ferner sind mit jeder Bitleitung die mit CWB bezeichneten Kondensatoren für die Schreib-Vorspannung verbunden, die über T18 bzw. T19 mit den Nachlade-Steuerimpulsen DHR auf die Spannung LVHA aufgeladen werden. Diese letztgenannten Kondensatoren v/erden gleichzeitig durch den Entlade-FET T2O über das zugehörige mit 05 bezeichnete Signal entladen. Die Wortleitung W/L ist mit dem Gate des zugehörigen Tor-Transistors T6 verbunden und wird von einem Wort-Dekodierer 46 in Abhängigkeit von den extern gelieferten Wortadreßsignalen WSAR angesteuert. Am rechten Ende des rechten Bitleitungsabschnitts RB/L ist ein gemeinsamer Tortransistor T21 für die Eingabe/Ausgabeübertragung vorgesehen, welcher Transistor mit seiner Steuerstrecke zwischen den Eingabe/Ausgabeknoten N3 und der Bitleitung liegt. Die Gate-Elektrode von T21 wird vom dekodierten Lese/Schreibsignal R+W¹ angesteuert. Zwischen dem Gate von T21 und der Bitleitung RB/L ist ferner eine Koppelkapazität CBD eingeschaltet. Bei dem beschriebenen Speichersystem liefert jeweils einer von 16 Dekodierern ein solches Lese/Schreib-Signal an einen von 16 derartigen übertragungstransistoren T21, die alle zusammen mit dem für die Daten-Eingabe/Ausgabe maßgeblichen

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Schaltungsknoten H3 verbunden sind. Während eines Schreibvorgangs wird der Schaltungsknoten N3 über T22 auf einen Nachladeimpuls R hin voraufgeladen. Für den Fall, daß einem hohen Eingangspegel am Datenanschluß 50 entsprechende Speicharinformation einzuschreiben ist, wird der Knoten H3 selektiv über T23 entladen, wobei T23 von einem dekodierten Schreibimpuls WR¹ gesteuert wird. Dieser Schreibimpuls wird von dem mit dem Eingangsanschluß 50 in Verbindung stehenden Schaltungsblock 48 geliefert, der für die Datensignale die jeweils invertierte und nicht invertierte .Darstellungsform erzeugt. Der mit 50 bezeichnete Datenanschluß stellt die externe Verbindung zur integrierten Schaltung sowohl für die Dateneingabe als auch für die Datenausgabe her. Während eines Abfühl- oder Lesevorgangs richtet sich das Potential am Knoten $3 nach dem Potential auf dem rechten Bitleitungsabschnitt RB/L, wobei dieses Signal über einen getakteten Inverter 52 direkt auf den Datenanschluß 50 geleitet wird. Der Bit-Dekodierer ist konventionell ausgeführt und umfaßt ein NOR-Glied aus dem Ladetransistor T24 sowie den weiteren Transistoren T25-1 bis T25-4. Der Ausgang des NOR-Gliedes ist über einen FET T26 mit dem Transistor T27 für den Lese/Schreibimpuls gekoppelt. Um zu verhindern, daß in einem unselektierten Dekoderzweig unter bestimmten Umständen die entsprechende mit R+W¹ bezeichnete Leitung auf weniger als Jlassepotential entladen wird, ist ein entsprechender Vorspannungsschaltkreis mit den Transistoren T28, T29 und T30 vorgesehen. T28 und T29 bilden einen Spannungsteiler, so daß das an das Gate von T30 angelegte Potential etwa auf einem Spannungswert von einer Schwellenspannung über Massepotential liegt. Die Drain-Elektrode von T30 ist mit der Betriebsspannungsquelle VH gekoppelt, worüber unselektierte Lese/Schreib-Leitungen wieder aufgeladen werden, wenn ihr Potential auf weniger als das Gate-Potential von T30 abzüglich des Wertes einer Schwellenspannung abgesunken ist.

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Unter Bezugnahme auf die Figuren 4 und 5 soll nun die Arbeitsweise des Leseverstärkers näher beschrieben werden. Fig. 5 zeigt ein typisches Zeitdiagramm für das Auftreten der zum Betrieb der Schaltung nach Fig. 4 gebrauchten Spannungsimpulse. Während eines Speicherzykluses müssen vom Leseverstärker swei wesentliche Funktionen geleistet werden. Die erste Aufgabe besteht in Aufladung der Bitleitungen, um den Leseverstärker für ein auf den Bitleitungen auftretendes Signal, sei es ein Lesesignal oder ein Schreibsignal, vorzubereiten. Die zweite Aufgabe besteht dann in dem tatsächlichen Abfühlen und Zurückschreiben der Daten. In jedem Fall tritt beim Abfühlen eine regenerative Verstärkung einer sehr kleinen Potentialdifferenz zwischen den Bitleitungen auf, wobei die ursprünglich das niedrigere Potential aufweisende Bitleitung möglichst auf Null Volt und die andere auf ihren nach der vorangehenden Aufladung eingestellten Spannungswert LVHA gebracht bzw. gehalten wird.

Der Ausgleichsvorgang für die Bitleitung beginnt in der Phase 10 (010) eines vorhergehenden Speicherzykluses mit dem Auftritt des Ausgleichsignals BAL, welches auf den Spannungswert VH geht und den Transistor T11 einschaltet. Zu diesem Zeitpunkt sind die mit DB, LCHN, DHR, RHS bzw. LHS sowie das Schreib-Vorspannungssignal am Knoten WB auf Massepotential, während das Signal GS den Spannungswert VH aufweist. Je nach dem Vorzustand des Verriegelungsschaltkreises im vorhergehenden Speicherzyklus befindet sich eine der Bitleitungen auf dem Spannungswert LVHA und die andere auf Massepotential. Infolge der an den Gate-Elektroden von T7 und T3 über die Ladung der Kondensatoren CB aufrechterhaltenen Spannung VHA sind T7 und T8 im Leitzustand vorgespannt. Mit Beginn der Phase 10 wird T11 leitend und verbindet beide Bitleitungsabschnitte miteinander. Dabei wird die in der aufgeladenen Bitleitung verfügbare Ladung zum teilweisen Aufladen der entladenen Bitleitung ausgenützt, um Leistung zu sparen. In erster Linie soll jedoch T11 die früher aufgeladene Bitlei-

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tung soweit entladen werden, daß beim erneuten Voraufladen die Bitleitung sicher bis zum Wert einer Schwellenspannung auf VHA aufgeladen wird. Dieses Merkmal ist hinsichtlich der Verstärkungsaspekte der Vorverstärkerstufe nach dem Ladungsübertragungsprinzip von Bedeutung. Unmittelbar nach dem Beginn der Phase 10 steigt das Potential am Knoten DHR auf VH an, und schaltet die Transistoren T3, T4, T12, T13, T18 und T19 ein. über die Transistoren T3, T4, T7 und T8 beginnen beide Bitleitungen, sich auf LVHA (d. h. auf VHA abzüglich des Wertes einer Schwellenspannung) aufzuladen. Der Schaltungsknoten LCHN ist zu diesem Zeitpunkt potentialmäßig schwebend (floating) und beginnt ebenfalls, sich auf LVH aufzuladen. In gleicher Weise beginnen die Schaltungsknoten LHS und RHS, von denen einer vom vorhergehenden Speicherzugriff svorgang auf Massepotential war, sich auf LVHA aufzuladen. In der Betriebsphase 11 wird das Einstellpotential für den Verriegelungskreis GS zu ausreichend höher als VHA gemacht, daß sich mit Sicherheit die Vorspannung auf dem Kondensator CB zu VHA einstellen kann. In der Betriebsphase 12 werden die Impulsspannungen DHR und LCHN an den gleichbezeichneten Anschlüssen so weit über VH hinaus angehoben, daß T3 und T4 leitfähig bleiben, wobei Drain und Source auf VH Potential liegen. Die Knoten N1 und N2 laden sich somit auf VH auf. Die linke Bitleitung LB/L nimmt das Potential VHA abzüglich eine Schwellenspannung von T8 an und die rechte Bitleitung RB/L entsprechend VHA abzüglich der Schwellenspannung von T7. Unter bestimmten Umständen können die Schwellenspannungen von T7 und T8 tatsächlich zu einer ungleichen Bitlei tungs -Auf ladung führen. Es ist weiterhin festzustellen, daß T11 sperrt, sobald die Knotenpunkte N1 und N2 potentialmäßig über den Wert LVHA ansteigen. In dieser zwölften Betriebsphase gehen die Spannungen an den Knoten GS und BAL wieder auf VHA bzw. Massepotential zurück, wodurch T9, T1O und T11 sicher ausschalten. Während derselben anfänglichen Aufladezeit wird der Nachladeimpuls R an die Gate-Elektroden von T22 und T24 angelegt, um den Schaltungsknoten N3 bzw. den Ausgang des NOR-Gliedes auf-

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zuladen. Nach Abschluß dieser Phase 12 kann der (dynamische) Speicher so lange in diesem Zustand ohne Zugriff bleiben, wie durch die zur Auffrischung der Daten notwendige Zeit bestiiarat ist. Auf ein entsprechendes Chip-Auswahlsignal wird dann eine Reihe von Takt- und Steuersignalen erzeugt, die einen eigentlichen Speicherzyklus einleiten.

Bevor nun detailliert Lese- und Schreiboperationen beschrieben werden, erscheint es zweckmäßig, zunächst die durch die verschiedenen kapazitiven Kopplungen zu den Bitleitungen zustandekommenden Effekte zu berücksichtigen. Es soll zunächst angenommen werden, daß die Differenz der in einem Speicherkondensator CS entsprechend den beiden Speieherzuständen speicherbare Ladung Q ist. Die mit den linken und rechten Auswahlleitungen verbundenen Referenz-Kapazitäten CD können die Ladung Q/2 speichern. In gleicher Weise können die Kondensatoren CWB für die Schreibvorspannung, die mit beiden Bitleitungen in Verbindung stehen und auf beiden Seiten gleichermaßen eine Ladung abziehen sollen, beispielsweise die Ladung Q/2 speichern. Wie bereits erläutert wird die Kapazität CBD benötigt, um etwaige negative Spannungsübergänge auf der rechten Bitleitung RB/L auszugleichen und sollte demnach mindestens- einen Kapazitätswert haben, der gleich dem der Speicherkapazität CS sowie der Kapazität CWB ist, d. h. mindestens 1,5 Q. Der Ladungskopplungseffekt über die Kapazität CBD wird nur während eines Schreibvorgangs benötigt und hat nur wenig Einfluß während eines Lese- oder Abfühlvorganges.

Nimmt man nun an, daß ein Lesevorgang eingeleitet werden soll, würde ein von außen zugeführter Chip-Auswahlimpuls den jeweiligen Speicherabschnitt bestimmen und eine Reihe von Takt- und Steuerimpulsen einleiten. In der Anfangsphase, z. B. der Phase Null, würden externe Speicheradreßsignale zugeführt und im Zeitraum zv/ischen den Betriebsphasen 3 und 5 an die Wort- und Bit-Dekodierer als SAR-Eingänge gelangen. Tritt auf den mit 3SAR bezeichneten Leitungen des Bit-Dekodierers kein Adreßsignal auf.

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bleibt der vorher aufgeladene Ausgangsknotenpunkt des NOR-Gliedes im Bit-Dekodierer im aufgeladenen Zustand. In der Phase 4 geht der DHR Impuls auf Massepotential zurück, und schaltet die im Ruhezustand leitenden Transistoren T3 und T4 aus. Der Abfühlschaltkreis ist nun für eine Abfühloperation bereit, wobei die Schaltungsknoten N1 und N2 auf VH aufgeladen sind und potentialmäßig schwebend gelassen werden. Die beiden Bitleitungen werden über T7 und T8 auf LVHA gehalten; dabei sind T7 und T8 gerade auf ihren Einschaltpunkt vorgespannt, da ihre Gate-Elektroden auf VHA und ihre Drain-Elektroden auf VH und damit gleich oder größer als VHA vorgespannt sind. Die eigentliche Leseoperation besteht in der regenerativen Verstärkung eines anfänglich geringen Potentialunterschiedes zwischen den beiden Bit/Leseleitungen derart, daß das niedrigere Potential weiter vermindert wird auf Massepotential, während das höhere Potential auf LVHA belassen wird. Während eines AbfühlVorganges verhält sich insoweit jede Bitleitung gleichermaßen, ob sie nun ausgewählt ist oder nicht. Es werden jedoch nur die Bitleitungen mit entsprechend anliegenden Eingangsadressen am Chip zur Lieferung der Ausgangssignale ausgenutzt. Die übrigen Bitleitungen werden gelesen und ihr Speicherzustand wieder eingeschrieben. Damit ist eine wirkungsvolle Wiederauffrischung der gespeicherten Daten über die zugehörigen Bitleitungen möglich, wenn der entsprechende Tortransistor T21 nicht über den Bit-Dekodierer aktiviert ist. Wie bereits erwähnt ist in der Phase 4 der Leseverstärker für den eigentlichen Lesevorgang vorbereitet. Während der Phase 5 werden die Schreibvorspannungsleitung WB, die Auswahlleitung für die jeweilige Speicherhälfte RHS oder LHS und eine Wortleitung W/L aktiviert. Es soll nun eine Leseoperation angenommen werden, bei der der Zustand geringer (bzw. keiner) Ladung vom rechten Bitleitungsabschnitt der Speicheranordnung aus der Speicherkapazität CS ausgelesen werden soll. In diesem Fall verliert-die linke Bitleitung den Ladungsbetrag Q (nämlich Q/2 über WB und Q/2 über LHS), während die rechte Bitleitung einen Ladungsabfluß

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von 1,5 Q aufweist (nämlich Q über die Speicherzelle und Q/2 über WB). Aufgrund dieser Ladungsabflüsse tendieren die Bitleitungspotentiale zum Absinken, da jedoch T7 und T8 in Leitungsrichtung vorgespannt sind, beginnen sie zu leiten, so daß die Ladungen tatsächlich von den beiden Abfühlknoten N1 und N2 abgezogen werden, da sich die Bitleitungspotentiale auf EVHA einstellen wollen. Nimmt man an, daß die vom linken Bitleitungsabschnitt abgezogene Ladung voll durch eine entsprechende vom Abfühlknoten N1 abgezogene Ladung ersetzt ist, sinkt das Potential am Knoten ϊί 1 um einen Faktor ab, der durch das Verhältnis der Speicherzellenkapazität zur Gesamtkapazität am Knoten N1 bestimmt ist, es wird aber immer noch höher sein als das Potential auf der Bitleitung. Auf der rechten Speicherseite, von der 1,5 Q über die Bitleitung abgezogen wurde, wird die Spannung am Knoten N2 ebenfalls aber um einen größeren Betrag als am Knoten N1 absinken. Dieser anfängliche Potentialunterschied ist ausreichend, um die Verriegelungsschaltung aus den kreuzgekoppelten Transistoren T1 und T2 in einen seiner beiden unterschiedlichen Zustände zu setzen. Während der Phase 6 wird das Drain-tlberhöhungssignal DB von Null auf VH angehoben, wodurch die Potentiale an beiden Knoten N1 und N2 so weit erhöht werden, daß die anfänglich auf geringerem Potential liegende Bitleitung wieder voll aufgeladen wird. Wenn das Potential am Knoten N2 anzusteigen beginnt, kann T10 noch leitend sein und versuchen, den Ladungsverlust auf der rechten Bitleitung auszugleichen. Aber während der vollen Potentialanhebung über den DB-Impuls werden beide Transistoren T7 und T8 erneut ausgestaltet, so daß die durch die Ladungsübertragungsverstärkung erzielte Differenzspannung auf den Bitleitungen an den Knotenpunkten N1 und N2 bestehen bleibt. In der Zeit der siebten Phase wird das Potential am Knoten LCHN lang sam auf Massepotential heruntergezogen, wodurch derjenige der beiden kreuzgekoppelten FET*«,·, der mit dem Abfühlknoten vom höheren Potential verbunden ist eingeschaltet und damit der Verriegelungskreie gesetzt wird. Im vorliegenden Fall ist da« der mit

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seiner Gate-Elektrode mit dem Knoten N1 verbundene Transistor T2. Zur Zeit der Phase 3 ist der Knoten LCHEJ vollständig auf Massepotential entladen, wodurch die Ladung des Abfühlknotens ü2 abgezogen ist, so daß T7 einschaltet und die damit verbundene (rechte) Bitleitung ebenfalls voll auf Massepotential entlädt. Zur gleichen Zeit bleibt der Knoten N1 potentialmäßig unverändert und die linke Bitleitung weist noch ihr Voraufladungspotential von LVHA auf. Für den Fall, daß die beschriebene Bitleitung abgefühlt werden sollte, wird über den R+W¹-Impuls der übertragungs-FET T21 leitend. Eine etwaige Kopplung des ansteigenden R+W¹-Impulses über den Kondensator CBD hat auf den Setzvorgang der Verriegelungsschaltung keinen Einfluß, da das während der Betriebsphase 7 erfolgt. Zu diesem Zeitpunkt sind die Bitleitungen bereits wieder aufgeladen und T7 wirkt als gesperrte Diode, überdies hat der Verriegelungskreis bereits den verriegelten Zustand eingenommen. Wird von der rechten Bitleitung RB/L der dem oberen Potentialwert entsprechende Speieherzustand abgefühlt, bleibt der ursprünglich aufgeladene Eingabe/Ausgabe-Schaltungsknoten N3 im geladenen Zustand bzw. wird in ähnlicher Weise entladen, wenn die rechte Bitleitung über T7 und T2 auf Massepotential heruntergezogen wird. Das Potential des Schaltungsknotens N3 wird dann über einen getakteten Inverter 52 an den Datenanschluß 50 für die externe Auswertung weitergeleitet. Würde von der rechten Bitieitungshälfte der Zustand hoher Ladung abgefühlt, würde die rechte Bitleitung nur einen Ladungsabfluß von 0,5 Q aufweisen und das Potential des Abfühlknotens N2 würde schließlich auf einem höheren Potentialwert als für Nt enden, weil die linke Bitleitung den Ladungsbetrag Q verloren haben würde.

Während eines Schreibvorgangs ist es notwendig, ein von dem rechten Bitleitungsabschnitt zum Leseverstärker hinüberreichendes Eingangssignal vorzusehen, so daß beim Setzen der Verriegelungsschaltung während der Phase 7 durch die Verriegelungsschaltung die der jeweiligen Speicherinformation zugehörigen Potentiale

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auf den ßitleitungen eingestellt werden. Wird an den Datenanschluß 50 ein dem oberen Spannungspegel entsprechendes logisches Eingangssignal während der ersten Taktzeiten eines SpeicherzykIuses angelegt, liefert der mit 43 bezeichnete Schaltkreis, in dem eine Aufspaltung des Signals in seinen invertierten sowie in den nicht invertierten Wert vorgenommen wird, ein mit WR¹ bezeichnetes Signal an die Gate-Elektrode des Transistors T23, so daß darüber während der .Phase 4 der Knoten H 3 entladen zu werden beginnt. Soll umgekehrt ein Eingangssignal vom unteren Spannungspegel gespeichert werden, tritt das WR¹-Signal nicht auf und der Eingabe/Ausgabe-Schaltungsknoten Ii3 wird nicht entladen. Als weiterer unterschied zwischen einem Lesevorgang gegenüber einem Schreibvorgang wird beim Einschreiben der Auftritt des mit R+W bezeichneten Impulses in die Phase 4 vorverlegt. Da die Wortleitung W/L sowie die übrigen mit den Bitleitungen zusammenwirkenden kapazitiven Kopplungen nicht vor der Zeit der Phase 5 aktiviert werden, wird während der Phase 4 in einem Schreibzyklus beim Ansteigen des R+W^r -Impulses von Massepotential auf VH sowie für den angenommenen Fall, daß kein dem hohen Spannungspegel entsprechender Zustand eingeschrieben werden soll (d. h. der Knoten N3 bleibt geladen), das Potential auf dem rechten Bitleitungsabschnitt RB/L durch Zuführung eines Ladungsbetrages von 1,5 Q über den Kondensator CBD angehoben. Wenn während der Phase 5 eine der zur linken oder rechten Speicherhälfte gehörenden Wortleitungen selektiert ist, wird ein Ladungsanteil von T,5 Q (rechte Bitleitung selektiert, keine Ladung auf CS), 0/5 Q (Ladung Q gespeichert auf CS und rechte Wortleitung selektiert), oder Q (linke Wortleitung selektiert) und der rechten Bitleitung abgezogen. Da die linke Bitleitung keine zusätzliche Ladung bekommen hat, wird von ihr lediglich Ladung abgezogen, so daß ihr Potential abnimmt, je nach dem, ob 0,5 Q, Q oder 1,5 Q abgezogen wurde. Da das resultierende Potential auf dem rechten Bitleitungsabschnitt entweder auf seinem durch die Vorauf ladung erzielten Wert bleibt oder zunimmt, wird vom Abfühl-

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knoten N2 keine Ladung durch T7 zum rechten Bitleitungsabschnitt übertragen. Im Ergebnis wird nur vom Abfühlknoten N1 Ladung an die linke Bitleitung geleitet, wodurch deren Potential absinkt und der Verriegelungsschaltkreis so eingestellt werden kann, daß die linke Bitleitung entladen und die rechte Bitleitung auf ihrem hohen Potentialwert belassen wird.

Bei einem Schreibvorgang, mit dem der Schaltungsknoten N3 entladen wird, d. h. auf dem rechten Bitleitungsabschnitt der Zustand geringer Ladung und auf dem linken Bitleitungsabschnitt der Zustand hoher Ladung eingeprägt werden soll, werden sowohl der rechte Bitleitungsabschnitt als auch der Abfühlknoten N2 über T7, T21 und T23 nach Masse entladen. T23 ist vorzugsweise so groß ausgelegt, daß er diese Knoten einschließlich eines etwaigen Potentialanstiegs verursacht durch den Kondensator CBD sicher entladen kann. Wie beim Lesevorgang wird der Verriegelungskreis endgültig gesetzt, wenn der zugehörige Schaltungsknoten LCHN nach Masse entladen wird.

Dieser Verstärkungsvorgang ist in der Phase 9 abgeschlossen, wenn nämlich eine der Bitleitungen auf Massepotential und die andere noch auf ihrem Vorauf1adepotential von etwa LVHA liegt. Zur Zeit dieser Phase 9 kehrt das Potential der ausgewählten Wortleitung wieder auf Massepotential zurück und die ausgewählte Speicherkapazität CS wird von der jeweiligen Bitleitung abgetrennt. Dabei ist die Speicherkapazität entweder geladen oder entladen, was von dem jeweiligen Potential auf der Bitleitung abhängt. Zu diesem Zeitpunkt ist der Schreib- und Auffrischvorgang der Speicherzelle abgeschlossen, so daß die für den nächsten Zyklus benötigte und oben beschriebene Vorbereitung der Leseschaltung einsetzen kann.

Es ist schließlich festzustellen, daß die Dekodierschaltung mit dem Kondensator CBD und dem Tortransistor T21 in einem

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direkt angesteuerten dynamischen kreuzgekoppelten Verriegelungskreis der in Fig. 1 gezeigten Art verwendet werden kann, wo die Bitleitungen in jedem Fall auf VH bzw. das höchste in der jeweiligen integrierten Schaltung vorkommende Potential voraufgeladen werden. Da der Betrieb des Bit-Dekodierers im Auswahlzustand die Zufuhr zusätzlicher Ladung zum rechten Bitleitungsabschnitt bedeutet, verursacht diese Ladung einen Potentialanstieg auf der rechten Bitleitung auf einen Wert oberhalb von VH, so daß ein dynamischer Verriegelungsschaltkreis ausschließlich über die rechte Bitleitung gesetzt werden könnte, ohne daß ein direkter Zugriff bzw. eine Entladung auf der linken Bitleitung nötig wäre.

Für die Herstellung der in den beschriebenen Beispielen benutzten Feldeffekttransistoren kann beispielsweise nach der in der US-Patentschrift 3 811 076 angegebenen Weise vorgegangen werden. Es ist weiter festzustellen, daß verschiedene Abweichungen hinsichtlich einiger Schaltungsmaßnahmen den Rahmen der Erfindung nicht überschreiten, z. B. die Benutzung der Spannung VH am Gate der Ladungsübertragungstransistoren T7 und T8, in welchem Fall die Bitleitungen auf einen Spannungswert von LVH, d. h. etwa eine Schwellenspannung unterhalb VH aufgeladen werden würden* Liegt zwischen den Abfühlknoten N1 und N2 und den Bitleitungen bereits ein ausreichender Potentialunterschied vor, kann auf das Vorsehen eines Drain-überhöhungssignales DB gegebenenfalls verzichtet oder dieses geringer ausgelegt werden. Ebenso sind je nach den Umständen Änderungen hinsichtlich der zeitlichen Aufeinanderfolge sowie der Vorsehung der verschiedenen Steuersignale möglich.

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Claims (1)

1. P A T E a I Ä ti S P R ii C H E

   Speicheranordnung mit. über Wort- und Bitleitungen auswählbare elektrische Ladungsspeicher enthaltenden Speicherzellen, bei der die einer Bitleitung zugeordneten Speicherzellen auf einen ersten und einen zweiten Bitleitungsabschnitt aufgeteilt sind/ in deren Verbindung ein Lese/ Reyenerierverstärker vorgesehen ist, dadurch gekennzeichnet, daß mit den Bitleitungsabschnitten gekoppelte Ladeeinrichtungen (T3, TS, T1O; T4, T7, T9) zur Sinstellung baider Bitleitungsabschnitte auf im wesentlichen den durch die in der Gesaiatschaltung verfügbare größte Betriebsspannung bestimmten Potentialwert (+VH) vorgesehen sind, daß lediglich mit dem ersten Bitleitungsabschnitt eine Schreibeinrichtung verbunden ist, die ein kapazitives Element (CBD) enthält, das beim Auftreten eines Auswahlsignals zusammen mit einem Datensignal vom einen Binärzustand eine Potentialanhebung auf den ersten Bitleitungsabschnitt koppelt und den Verstärker zur Abgabe eines dem anderen Binärzustand entsprechenden Signals an eine dem zweiten Bitleitungsabschnitt zugeordnete Speicherzelle einstellt.

   Speicheranordnung nach Anspruch 1, dadurch gekennzeichnet, daß der Verstärker kreuzgekoppelte Feldeffekttransistoren enthält.

   Speicheranordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Bitleitungsabschnitte auf einen Potentialwert etwa eine Schwellenspannung kleiner als das Betriebsspannungspotential eingestellt werden.

   Speicheranordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Speicherzellen aus einem Feldeffekttransistor und einem Speicherkondensator bestehen.

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   ORIGINAL INSPECTED

   J 5. Speicheranordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Schreibeinrichtung einen Feldeffekttransistor (T21) umfaßt, dessen gesteuerte Strecke zwischen dem ersten Bitleitungsabschnitt (HB/L) und dem Schaltungsknoten (LJ3) für das einzuschreibende Signal liegt, und dessen late-ßlektrode mit der Bit-Adreßlei tung (R+ /7') verb unden ist.

   Speichereinrichtung nach Anspruch 5, dadurch gekennzeichnet, daß der Feldeffekttransistor (T21) einen zwischen seine Gate-Iilektrode und seine rüit dem ersten Bitleitungsabschnitt verbundene Elektrode eingeschalteten Kondensator (CBD) aufweist, und daß die auf diesem Kondensator gespeicherte Ladung beim. Auftreten eines Auswahlsignals an der Gate-Elektrode zusammen mit einera Datensignal auf den . ersten Bitleitungsabschnitt übertragen wird.

   j 7. Speicheranordnung nach Anspruch 5 oder 6, dadurch gekennzeichnet, daß der Feldeffekttransistor (T21) bei eine..! LGsevorgang das übertragungselement zwischen dem Leseverstärker und der zugehörigen Ausgangsschaltung darstellt.

   3. Speicheranordnung xnsbesor.ci.ere nach Anspruch 1, dadurch gekennzeichnet, daß zwischen den 3ingängeii d.es Lese/ Eegenerierverstärkers und den ersten und zweiten ,iitleitungsabschnitt eine Ladurigsübertragungsverstärkerstufe (T7, To) eingeschaltet ist, daß eine zumindest während. eines Zeitabschnitts des Schreibvorgangs -alt dem ersten Bitleitungsabschnitt gekoppelte üekodiersclialtung auf diesem Bitleitungsabschnitt einen Potential- bzw. Ladungszustand entsprechend dem einen Binärzustand einstellt, und daß in diesem Zeitabschnitt zumindest rait aera zweiten Bitleitungsabschnitt eine Schreibvorspannungseinrichtung zur bedingungsunabhclngigen Einschaltung mindestens der zugehörigen Ladungsübertragung^verstärkerstufe gekoppelt ist, derart, daß für die mit dem zweiten Bitleitungs-

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   BAD ORIGINAL

   ι abschnitt verbundene(η) Speicherzeile(η) der dem anderen

   Binärzustand entsprechende Potential- bzw. Ladungszustand ι vorliegt.

   9. Speicheranordnung nach Anspruch 8, dadurch gekennzeichnet,

   ¹ daß die Schreibvorspannungseinrichtung aus einem mit dem : zweiten Bitleitungsabschnitt gekoppelten Kondensator (CWB) j besteht.

   10. Speicheranordnung nach Anspruch 3 oder 9, dadurch gekennzeichnet, daß die Schreibvorspannungseinrichtung von dein zweiten Bitleitungsabschnitt einen Ladungsanteil abzieht,

   ' der das Potential des zweiten Bitleitungsabschnittes ent- ^; sprechend absenkt.

   11. Speicheranordnung nach eineia der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß eine zweite Schreibvorspan-

   i nungseinrichtung vorgesehen ist, die mit dem ersten Bit-. leitungsabschnitt gekoppelt ist.

   ! 12. Speicheranordnung mindestens nach Anspruch 1, dadurch gekennzeichnet, daß das an den ersten Bitleitungsabschnitt

   ; angeschlossene kapazitive Element (CBD) eine Ladungsspeicherkapazität aufweist, die mindestens zum Ausgleich der

   ' etwa vom ersten Bitleitungsabschnitt abgezogenen Ladung ! ausreicht.

   ! 13. Speicheranordnung nach einem der vorhergehenden Ansprüche, ^: dadurch gekennzeichnet, daß der in der Schreibvorspannungseinrichtung enthaltene Kondensator (CWB) etwa die halbe Ladungsspeicherkapazität eines Speicherkondensators (CS) aufweist.

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