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DE2548564A1 - Halbleiterspeicher mit wahlfreiem zugriff - Google Patents

Halbleiterspeicher mit wahlfreiem zugriff

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Publication number
DE2548564A1
DE2548564A1 DE19752548564 DE2548564A DE2548564A1 DE 2548564 A1 DE2548564 A1 DE 2548564A1 DE 19752548564 DE19752548564 DE 19752548564 DE 2548564 A DE2548564 A DE 2548564A DE 2548564 A1 DE2548564 A1 DE 2548564A1
Authority
DE
Germany
Prior art keywords
transistor
output
line
signal
memory according
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE19752548564
Other languages
English (en)
Inventor
Michael Geilhufe
Rustan Mehta
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of DE2548564A1 publication Critical patent/DE2548564A1/de
Pending legal-status Critical Current

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Description

PATENTANWÄLTE ZENZ & HELBER · D 4300 F=SSEN 1 · AV PUHRS^EIN 1 · TEL.: (0201) 4126 Seite - 4t - I
Intel Corporation ^
3065 Bowers Avenue, Santa Clara, Kalifornien, V.St.A. f
Halbleiterspeicher rait wahlfreiem Zugriff
Die Erfindung betrifft einen Halbleiterspeicher mit wahlfreiem Zugriff.
Es ist bekannt, Speicher mit wahlfreiem Zugriff (RAMs), Festwertspeicher (ROMs) und programmierbare Festwertspeicher (PROMs) unter Verwendung der MOS Technologie auf einem Siliziumsubstrat herzustellen. Für diese Herstellungsmethode ist charakteristisch, daß Produktionsausbeuten von der Dichte der Bauelemente im wesentlichen unberührt sind. Daher ist es erwünscht, möglichst viele Speicherzellen auf einer bestimmten zur Verfügung stehenden Substratfläche aufzubauen, um die Kosten proSpeicherbit zu senken.
Es gibt sowohl statische als auch dynamische Zellen bei MOS Halbleiterspeichern mit wahlfreiem Zugriff. Die statischen Zellen weisen generell bistabile Bauelemente, z.B. Flip-Flops auf, die ohne äußeren Einfluß in jedem ihrer beiden stabilen Zustände beharren. Solche Schaltungen benötigen eine Anzahl von Bauelementen, z.B. einige Feldeffekttransistoren pro Flip-Flop. Die dynamischen Speicherzellen beruhen dagegen in typischer Ausführung auf kapazitiver Speicherung; sie bedürfen jedoch zur Erhaltung des Speicherzustandes der zyklischen Regenerierung. Zur kapazitiven Speicherung wurden nach dem
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Stande der Technik die Gate-Elektroden von Feldeffekttransistoren, die Übergangskapazität usw. verwendet. Derartige dynamische Zellen sind beispielsweise aus den US-Patentschriften 3 593 037 und 3 706 079 bekannt.
Zur Erzielung hoher Packungsdichten bedient sich die vorliegende Erfindung Speicherzellen mit nur einem einzigen aktiven Bauelement. Dieses Bauelement ist ein Feldeffekttransistor, der zum Abfragen oder Ansteuern des kapazitiven Speichers dient. Derartige Einzelelementzellen mit Feldeffekttransistoren sind beispielsweise aus der US-PS 3 387 286 bekannt. Eine andere sogenannte "ein Bauelement pro Bit" kapazitive Speicheranordnung mit Feldeffekttransistoren ist in der US-PS 3 699 537 beschrieben. Als Stand der Technik wird ferner auf die US-PS'η 3 533 089 und 3 514 765 hingewiesen. Die Erfindung macht von dem Prinzip des einen aktiven Bauelements pro Zelle beim neuartigen Aufbau eines Speichersystems Gebrauch.
Bei dem erfindungsgemäßen dynamischen Speicher mit wahlfreiem Zugriff wird bei jeder Speicherzelle ein einziger Feldeffekttransxstor und ein kapazitives Speicherelement mit einem MOS Bauelement verwendet, dessen Source- und Drain-Elektroden miteinander verbunden sind. Bei der bevorzugten n-Kanal-Ausführung ist die Gate-Elektrode des kapazitiven Speicherelements an ein positives Potential angelegt. Der erfindungsgemäße Speicher weist vorzugsweise eine 64 χ 64 Matrix mit 64 Abtastverstärkernfauf, die in einer Spalte angeordnet sind und jede der Zeilenleiter etwa halbieren. Eine einzige Eingangs/Ausgangs-Sammelleitung ist entlang einer Seite der Matrix angeordnet. Die Eingangs/Ausgangs-Sammelleitung ist mit den auf den gegenüberliegenden Seiten der Matrix angeordneten Zellen über die Abtastverstärker verbunden. Zwei Hilfszellen, von denen jede eine konstante Kapazität aufweist, sind mit jedem der Zeilenleiter auf entgegengesetzten Seiten der Abtastverstärker verbunden. Die Hilfszelle auf der nicht-gewählten Hälfte
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des angewählten Zeilenleiters liest während des Lese- und Regeneriervorgangs ein Signal auf dem Zeilenleiter, das etwa zwischen einer "0" und einer "1" liegt.
Verschiedene Entkopplungsschaltungen dienen zur Schwächung der Effekte der der Eingangs/Ausgangs-Sammelleitung zugeordneten hohen Kapazität, wobei eine den Ausgangsverstärker mit der Eingangs/Ausgangs-Sammelleitung verbindende Rückkopplungsschaltung verwendet wird. Zur Erzielung einer kurzen Zugriffszeit dienen eine Entkopplungsschaltung zur Entkopplung der Kapazität in den Dekodierern und eine Bootstrapschaltung, die das Potential an der Gate-Elektrode eines Ausgangstransistors anhebt, jedoch von der Kapazität der Last am Ausgangstransistor im wesentlichen unabhängig ist.
Durch das Speichersystem werden mehrere Zeitgabe- bzw. Taktsignale erzeugt, einschließlich einiger Signale, die zur Begrenzung des Energieverbrauchs dienen. Einige dieser Signale werden relativ zueinander verzögert. Diese Verzögerung wird teilweise dadurch erreicht, daß das Ausgangssignal eines Generators zur Auslösung eines anderen Generators nach dem Schema einer "Kettenreaktion" verwendet wird, wodurch eine sehr genau aufeinander abgestimmte Zeitgebung erreicht wird. Diese Kettenreaktion wird eingeleitet, wenn der Speicher ein Chip-Erregersignal erhält. Auf diese Weise wird eine automatische Kompensation für den Prozessparametern zugeordnete Verzögerungen erreicht.
Im folgenden wird die Erfindung anhand eines in der Zeichnung dargestellten Ausführungsbeispiels näher erläutert. In der Zeichnung zeigen:
Fig. 1 ein Blockschaltbild des erfindungsgemäßen Speichersystems mit einer Speichermatrix und der für das Lesen, Schreiben, und Regenerieren in der Speichermatrix bzw. -anordnung verwendeten peripheren Schaltung;
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Fig. 2 eine Teilschaltung der Speichermatrix gemäß Fig. 1 mit einer einzigen Zeile der Matrix und einem Abtastverstärker, der die rechten und linken Abschnitte des Zeilenleiters verbindet;
Fig. 3 ein Schaltbild des bei dem erfindungsgemäßen Speicher verwendeten Adressenpuffers und der Verrxegelungseinreichtung (latch);
Fig. 4 ein Schaltbild eines Dekodierers und eines B-Generators für den erfindungsgemäßen Speicher;
Fig. 5 ein Schaltbild der Schaltung zur Rückkopplung des Datenausgangs und zur Entkopplung, die in Verbindung mit einer Eingangs/Ausgangs-Sammelleitung bei dem erfindungsgemäßen Speicher verwendet wird;
Fig. 6 ein Schaltbild des Ausgangsverstärkers und der Verriegelung, die in Fig. 5 in Blockform dargestellt sind;
Fig. 7 ein Schaltbild der die Schreibfunktion erfüllenden Schaltung;
Fig. 8 ein Schaltbild des bei dem Speicher nach Fig. 1 verwendeten CED-Generators;
Fig. 9 ein Schaltbild des bei dem Speicher gemäß Fig. 1 verwendeten ^-Generators;
Fig.10 ein Schaltbild des beim Speicher gemäß Fig. 1 verwendeten C-Generators; und
Fig.11 eine Signalkurvenschar zur Erläuterung der Operation des Speichers gemäß Fig. 1.
Der beschriebene Speicher mit wahlfreiem Zugriff ist in der bevorzugten Ausführungsform als 4096 Bit-Speicher in einer χ 64 Matrix ausgebildet. Die Größe des Speichers sowie andere Details, z. B. die speziellen Spannungen, sind im Rahmen der Erfindung ohne entscheidende Bedeutung; sie werden jedoch zur besseren Erläuterung des erfindungsgemäßen Speichersystems angegeben. Bei dem bevorzugten Ausführungsbeispiel ist der Gesamtspeicher, einschließlich der Speicher zellen und der peripheren Schaltungen auf einem einzigen Siliziumsubstrat angeordnet und unter Verwendung der bekannten MOS Technologie hergestellt. Die als Teil des
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Speichers verwendeten Transistoren sind Feldeffekttransistoren; bei dem beschriebenen Ausführungsbeispiel handelt es sich um η-Kanal Feldeffektransistoren mit polykristallinen Siliziumgates. Der beschriebene Speicher, der TTL-(Transistor-Transistor-Logik-) kompatibel ist, hat eine Zugriffszeit von etwa 250 Nanosekunden. Die Betriebsleistungsaufnahme der Speichermatrix beträgt angenähert 400 mW, und der Speicher erfordert in der Bereitschaftsstellung eine Leistung von etwa 2 mW.
Im folgenden wird zunächst auf Fig. 1 eingegangen. Die dort gezeigte Speicheranordnung bzw. -matrix weist Zellen 10a und Zellen 10b auf, die auf verschiedenen Seiten einer Spalte von Abtastverstärkern 11 angeordnet sind. Die Zellen 10a umfassen 64 Zeilen und 32 Spalten, und auch die Zellen 10b sind in 64 Zeilen und 32 Spalten angeordnet. Der Speicher weist ferner eine einzige Eingangs/Ausgangs-Sammelleitung 30 auf, die sowohl mit den Zellen 10b als auch mit den Zellen 10a in Verbindung stehen; die Zellen 10a sind mit der Eingangs/Ausgangs-Sammelleitung 30 über die Abtastverstärker 11 verbunden. Bei dem Speicher wird eine 12 Bit-Adresse verwendet. 6 Bits, die mit AQ bis A5 bezeichnet sind, werden von den Spaltenadressenpuffern und Dekodierern 12 zur Auswahl eines Spaltenleiters in der Matrix verwendet. Die Adressenbits Ag bis A^ werden an die Zeilen-Adressenpuffer und Dekodierer 13 zur Auswahl einer Zeile der Matrix angelegt. Die spezielle Schaltung der Spalten-Adressenpuffer und Dekodierer wird in Verbindung mit den Fig. 3 und 4 erläutert.
Die Binärdaten werden vom Speicher über die Leitung 53 und den Daten-Eingabepuffer 37 aufgenommen. Bei dem beschriebenen Ausführungsbeispiel ist eine einzige Daten-Eingabeleitung 53 und eine einzige Daten-Ausgabeleitung 125 vorgesehen. Daher ist der beschriebene Speicher zum Zwecke des Ein- und Auslesens von Daten als 4096 χ 1 Speicher aufgebaut. Unter anderem nimmt der Speicher ein Lese-Schreib-
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Signal (R/W) auf, das an einen Lese-Schreib-Puffer 38 angelegt wird. Außerdem erhält der Speicher ein Chip-Auswahlsignal (CS.) das an einen Puffer 41 angelegt wird. Eine Datenausgangsverstärkungs- und Verriegelungseinrichtung 145 erhält Daten von der Eingangs/Ausgangs-Sammelleitung 30 und gibt die Ausgangsdaten auf die Leitung 125 ab. Diese Verstärkungs- und Verriegelungseinrichtung wird im einzelnen in Verbindung mit Fig. 6 beschrieben. Eine (positive) Rückkopplung zur Eingangs/ Ausgangs-Sammelleitung 30 wird durch einen Verstärker 147 gebildet, der über eine Leitung 126 ein Signal vom Ausgangsverstärker 145 aufnimmt. Diese Rückkopplung wird neben der zur Entkopplung der Eingangs/Ausgangs-Sammelleitung 30 vom Ausgangsverstärker verwendeten Schaltung in Verbindung mit Fig. 5 näher erläutert.
Von dem Speichersystem werden mehrere Zeitgabe- bzw. Taktsignale und im Speichersystem selbst verwendete Spannungen erzeugt. Zu diesen Signalen gehört ein vom Generator 14 (Fig. 8) erzeugtes CED-Signal, ein vom Generator 22 (Fig. 9) erzeugtes ^-Signal, ein vom Generator 24 (Fig. 10) erzeugtes C-Signal und ein Ausblendsignal (output strobe signal O.S.), das von einem Generator erzeugt wird. Die Verläufe dieser Zeitgabesignale werden weiter unten in Verbindung mit Fig. 11 erläutert.
Um die Erläuterung des Speichersystems zu vereinfachen, wird im folgenden eine Liste/von Signalen angegeben. Die Gruppe I stellt diejenigen Signale und Spannungen bzw. Spannungsquellen dar, welche an den Speicher angelegt werden (das Daten-Ausgangssignal ist ebenfalls in Gruppe I aufgeführt), während die Gruppe II diejenigen Signale darstellt, welche intern vom Speicher erzeugt und verwendet werden.
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2 b A 8 b 6 4
Gruppe I
1. CE (Chip-Erreger)
2. A0 bis A1^. (Adressen)
3. CS. (Chip-Auswahl)
4. R/W (Lese/Schreib)
5. Dateneingang
6. Oatenausgang
7. Vss (Erde)
8. Vcc (+5 Volt)
9. VDD (+12 Volt)
10. VßB (Substratvorspannung)
Gruppe II
1. "CE (ein verzögertes, falsches CE-Signal)
2. CEW (Komplement von CE)
3. CED (ein "CE-Signal, das von einem Adressenpufferausgang verzögert ist)
4. B (ein "Leistungssparer" für den Spaltendekodierer)
5. $*w (Abtastverstärker-Abfragung)
6. C (ein Zeitgabesignal für den dem Zeilendekodierer zugeordneten "Leistungssparer")
7. CUS. (Ausgangsabfragung - output strobe)
8. Vc (von VDD abgeleitete positive Betriebsspannung)
In Fig. 2 ist eine Zeilenleitung der Matrix dargestellt. Diese Leitung weist einen rechten Zeilenleiter 15 und einen linken Zeilenleiter 16 auf. Beide Zeilenleiter sind mit dem Abtastverstärker 17 verbunden. Der Abtastverstärker 17 gehört zu der in Fig. 1 dargestellten Abtastverstärkergruppe 11. Auch die in Fig. 2 dargestellten Abtastverstärker 18 und 19 sind in der Abtastverstärkerspalte gemäß Fig. 1 angeordnet. Bei dem beschriebenen Ausführungsbeispiel gibt es 64 Abtastverstärker, die jeweils sowohl mit einem rechten Zeilenleiter als auch
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mit einem linken Zeilenleiter verbunden sind. Der rechte Zeilenleiter 15 ist über einen Zeilenwähltransistor 33 mit der Eingangs/Ausgangs-Sammelleitung 30 verbunden. Die Eingangs/Ausgangs-Sammelleitung 30 ist über den Abtastverstärker 17 mit dem linken Zeilenleiter 16 verbunden. Die Abtastverstärkerleitung 20 ist über einen Transistor 21 mit V00 und über einen Transistor 23 mit V-, verbunden Die Gate-Elektrode des Transistors 21 liegt an der ^-Quelle; die Gate-Elektrode des Transistors 23 ist mit dem "CE-Signal beaufschlagt.
Bei dem beschriebenen Ausführungsbeispiel sind 32 Zellen mit dem linken Zeilenleiter 16 und 32 Zellen mit dem rechten Zeilenleiter 15 gekoppelt. In Fig. 2 sind nur wenige dieser Zellen, nämlich die Zellen 26 gezeigt. Eine dieser Zellen, nämlich die Zelle 25, die mit einer Spalten-Wähl- bzw. Steuerleitung 27 verbunden ist, ist genauer gezeigt. Ebenso wie bei bekannten Speicheranordnungen sind auch hier alle anderen Zellen mit einer Spalten-Wählleitung verbunden. Eine Hilfszelle ist an jedem der rechten und linken Zeilenleiter angeordnet. Bei der Darstellung in Fig. 2 ist die linke Hilfszelle 28 mit dem linken Zeilenleiter 16 und die rechte Hilfszelle 29 mit dem rechten Zeilenleiter 15 verbunden. Die beidseitigen Zeilenleiter 15 und 16 sind über sogenannte Anhebetransistoren 35 bzw. 36 mit dem Potential
V_ _verbunden. Diese Anhebetransistoren laden die Zeilenccom _____
leiter während desjenigen Zeitabschnitts auf, bei den CE positiv ist.
Jede Speicherzelle der Matrix besteht aus einem einzigen Zellenelement, d*h. eine Zelle enthält nur ein aktives Bauelement. Jede Zelle weist ein Ausblend- oder Wählelement, z.B. in Form eines Transistors 51 (Zelle 25 in Fig. 2) und ein kapazitives Speicherelement, z.B. den Kondensator 52 auf. Der Transistor 51 liegt zwischen einem Zeilenleiter (Leiter 16) und einem Anschluß des Kondensators 52. Die Gate-Elektrode des Ausblend- oder Wähltransistors ist mit
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einer SpaIten-Wählleitung, z.B. Spalten-Wählleitung 27 verbunden. Bei dem beschriebenen Ausführungsbeispiel ist die Kapazität 52 durch ein MOS-Bauelement gebildet, dessen Source- und Drainanschlüsse zusammengeschaltet sind und dessen Gate am Potential V _ liegt. Derartige Kapazitäten sind bekannt und können unter Verwendung herkömmlicher Technologien aufgebaut werden. Eine Binärinformation wird in der Matrix dadurch gespeichert, daß in den einzelnen Zellenkapazitäten entweder elektrische Ladungen gespeichert sind oder nicht.
Jede Hilfszelle weist zwei in Reihe liegende Transistoren, z.B. die Transistoren 45 und 46 der linken Hilfszelle 28 auf. Diese Transistoren liegen zwischen dem zugehörigen Zeilenleiter und Vss· Die Gate-Elektrode des Transistors 45 liegt an der Quelle eines Rechtswählsignals, und die Gate-Elektrode des Transistors 46 ist mit der Quelle des "CE-SignaIs verbunden. Entsprechend weist die rechte Hilfszelle Transistoren 47 und 48 auf, die in Reihe zwischen dem rechten Zeilenleiter 15 und V33 liegen. Die Gate-Elektrode des Transistors 47 ist jedoch mit der Quelle eines Wähl-Links-Signals verbunden. Jede Hilfszelle hat eine im wesentlichen konstante Streukapazität, die in erster Linie durch die Verbindungsleitung zwischen den beiden Zellentransistoren gebildet wird. Diese Kapazität ist als CD dargestellt.
Während der Lese- und Regenerationszyklen unter Beteiligung einer an den rechten Zeilenleiter 15 angeschalteten Speicherzelle wird ein Signal erzeugt, das an den Transistor 45 der Hilfszelle 28 angelegt wird. Dieses Signal heißt "Wähl-Rechts", wodurch zum Ausdruck gebracht wird, daß die rechte Seite der Matrix angesteuert bzw. gewählt ist. In ähnlicher Weise wird bei Ansteuerung der linken Seite der Matrix an die Hilfszelle 29 bzw. die Gate-Elektrode des Transistors 47 ein Signal angelegt, das "Wähl-Links" heißt, wodurch zum Ausdruck gebracht wird, daß eine Zelle auf der linken Seite der Matrix angesteuert ist. Die Wähl-
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Rechts- und Wähl-Links-Signale werden unter Verwendung bekannter logischer Schaltungen in den Dekodierern erzeugt.
Der Abtastverstärker 17 ist primär als Flip-Flop-Schaltung aufgebaut und hat einen ersten Zweig (Transistoren 39 und 43) und einen zweiten Zweig (Transistoren 40 und 42). Beide Zweige des Abtastverstärkers 17 liegen zwischen und (über den Transistor 21) VSc· Das Gate des Transistors 43 ist mit dem rechten Zeilenleiter 15 und dem Verbindungspunkt zwischen den Transistoren 40 und 42 verbunden. In ähnlicher Weise ist das Gate des Transistors 42 mit dem linken Zeilenleiter 16 und dem Verbindungspunkt der Transistoren 39 und 43 verbunden. Die Gate-Elektroden der Transistoren 39 und 40 liegen gemeinsam an der Quelle des tf -Signals. Jeder der anderen Verstärker der Abtastverstärkergruppe 11 (Fig. 1) kann in derselben Weise wie der Abtastverstärker 17 aufgebaut und mit den rechten und linken Zeilenleitern verbunden sein.
Fließt Strom in dem Abtastverstärker 17, so liegen die Leiter 15 und 16 auf unterschiedlichen Potentialen, da über die Gate-Elektroden der Transistoren 42 und 43 eine Rückkopplung erfolgt. Das Flip-Flop des Verstärkers befindet sich also in einem seiner zwei stabilen Zustände. Wenn ein positives Potential (Binär "1") auf der Leitung 15 ansteht, ist ein niedriges Potential (eine Binär "0") auf der Leitung 16. Bei einer "I1' auf der Leitung 16 ist eine "O11 auf der Leitung 15. Daher werden die Signale von der Leitung 15 zur Leitung 16 durch den Abtastverstärker 17 invertiert· Wie oben erwähnt, gibt es nur eine einzige Eingangs/Ausgangs-Sammelleitung 30, und der linke Zeilenleiter
16 ist mit dieser Sammelleitung über den Abtastverstärker
17 verbunden. Wenn daher eine "1" während eines Schreibzyklus auf der Leitung 30 ansteht und die zum Speichern dieser 11I" angewählte bzw. angesteuerte Zelle auf der linken Seite der Matrix ist, so wird die "1" als eine "0" in
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der gewählten Zelle gespeichert. Die "1" auf der Sammelleitung 30, die über den Transistor 33 zur Leitung 15 gekoppelt wird, erscheint wegen der Umkehrung im Abtastverstärker 17 als "0" auf der Leitung 16. Wenn dieses gespeicherte Signal aus derselben Zelle auf der linken Seite der Speichermatrix ausgelesen werden soll, so erscheint eine "0" auf der Leitung 16, die nach der Übertragung der Eingangs/Ausgangs-Sammelleitung 30 wieder als 11I" auftritt, da im Abtastverstärker 17 eine Inversion erfolgt. Daher wird eine 11I" auf der linken Seite der Matrix als "0" und eine "0M auf der linken Seite der Matrix als eine "1" gespeichert. Andererseits wird auf der rechten Seite der Matrix eine Ml" auch als "1", d.h. als Ladung, und eine 11OM auch als "0° (Fehlen einer Ladung) gespeichert.
Es sei unter Bezugnahme auf Fig. 2 angenommen, daß eine Ladung in der Kapazität 52 der Zelle 25 gespeichert ist, daß die Zelle 25 gewählt bzw. angesteuert ist und daß die in dieser Zelle gespeicherte Information zur Eingangs/ Ausgangs-Sammelleitung 30 übertragen werden soll. Vor Beginn des Lesevorgangs sind die Leiter 15 und 16 über die Transistoren 35 und 36 und die Leitung 20 über den Transistor 23 auf V-. aufgeladen. Dabei ist "CE positiv und die Transistoren 46 und 48 der Hilfszellen 28 und 29 sind leitend, so daß die als CD bezeichnete Kapazität mit V55 verbunden wird und entladen bleibt. Während des Lesezyklus (nach Rückkehr "CE-Signals auf Nullpotential) ermöglicht der B-Generator 115 (Fig. 4) die Wahl bzw. Ansteuerung der adressierten Spalte durch den Spaltendekodierer. Nimmt man an, daß die Spalte 27 in Fig. 2 angesteuert ist, so wird der Transistor 51 durchgesteuert. Gleichzeitig mit dem Anlegen einer positiven Spannung an die Leitung 27 wird ein Signal an den Transistor 47 der rechten Hilfszelle 29 angelegt, da die linke Seite der Matrix gewählt ist. Die Hilfszelle liest stets ein Signal auf einem Zwischenpegel zwischen den Pegeln von w0M und "1" auf ihrer Zeilenleitung, da bei Beginn der Leseoperation
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ihre Kapazität CD stets entladen ist. Wenn das positive Signal an die Spaltenleitung 27 und die Wähl-Links-Leitung angelegt wird, gelangt Ladung aus der Kapazität 52 auf den Leiter 16, wodurch dessen Potential ansteigt, während Ladung vom Leiter 15 zur Kapazität CD der rechten Hilfszelle 29 gelangt. Nach der zur Ladungsübertragung erforderlichen Zeit wird ein positives Signal an die 9W-Leitung angelegt, das den Abtastverstärker 17 erregt. Da sich die Leitung 15 auf einem niedrigeren Potential als die Leitung 16 befindet, läßt die Rückkopplung über die Transistoren 42 und 43 Strom durch den die Transistoren 40 und 42 enthaltenden Zweig des Flip-Flops fließen. Daraufhin treibt der Abtastverstärker 17 die Leitung 15 auf ein niedrigeres Potential und die Leitung 16 auf ein höheres Potential. Nach der Stabilisierung des Abtastverstärkers wird der der angesteuerten Zeile zugeordnete Transistor, z.B. der Transistor 33, vom C-Generator 24 (Fig. 1) aufgesteuert, und der Transistor 33 überträgt ein Signal von der Leitung 15 zur Eingangs/Ausgangs-Sammelleitung 30.
Der Abtastverstärker 17 ist insbesondere aufgrund der Zeitgabe bei der Aktivierung der Lasttransistoren 39 und 40 und der Anlegung des Vgs Potentials an den Verbindungspunkt der Source-Elektroden der Transistoren 42 und 43 über den Transistor 21 wirksam. Da die Leitungen 15 und (und damit die Source-Elektroden der Transistoren 39 und 40) auf Vc vorgespannt sind, wechseln die Lasttransistoren erst dann in den leitenden Zustand über, wenn das 9^-Signal auf einen Pegel oberhalb von V- ansteigt. Andererseits wird der Verbindungspunkt 32 sofort auf Vgs gelegt, wenn 9W positiv wird. Die Verzögerung aktiviert die Lasttransistoren 39 und 40 und führt zu einer viel höheren Verstärkung in dem Abtastverstärker 17, und zwar in erster Linie wegen des diesen Lasten zugeordneten höheren Anfangswiderstandes·
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2 b A 8 b 6
Im folgenden wird kurz auf Fig. 11 eingegangen. Das Ausgangssignal des B-Generators ist auf der Linie 185 aufgetragen. Auf der Linie 186 ist der Kurvenverlauf für das 9w~Signal gezeigt, dessen Vorderflanke derjenigen des B-Generator-Ausgangssignals um eine Zeit t. nachläuft. Die Zeit t^ ist genügend lang, um die Ladungsübertragung zwischen der angesteuerten Zelle und dem Zeilenleiter zu ermöglichen. Auf der Linie 187 ist das Ausgangssignal des C-Generators dargestellt. Die Vorderflanke des C-Generator-Ausgangssignals ist gegenüber derjenigen des "+»-Signals um eine Zeit t2 verschoben. Die Zeit t2 ist genügend langbemessen, um dem Abtastverstärker die Möglichkeit der Stabilisierung in dem einen oder dem anderen Zustand zu geben.
Wenn eine 11O" in der Kapazität 52 bei der Anordnung gemäß Fig. 2 während der Leseoperation gespeichert gewesen wäre, wäre eine größere Ladungsmenge von der Leitung 16 zur Kapazität 52 übertragen worden, als von der Leitung 15 zur Kapazität CD der Hilfszelle 29. Dabei wäre das Flip-Flop des Abtastverstärkers 17 so eingestellt worden, daß ein Strom durch die Transistoren 39 und 43 fließt. In diesem Falle befände sich auf der Leitung 15 ein Potential von VDD, das unterhalb des Schwellenwerts des Transistors 40 liegt, und eine "1" würde auf der Eingangs/Ausgangs-Sammelleitung 30 gelesen werden. Wenn eine mit dem Leiter 15 gekoppelte Zelle gewählt wird, wird gleichzeitig auch der Transistor 45 der Hilfszelle 28 angesteuert, und der Abtastver stärker 17 wird in den einen oder anderen Zustand gesetzt. Wiederum kann die Information auf der Eingangs/ Ausgangs-Sammelleitung 30 gelesen werden, wobei jedoch eine in einer Zelle auf der rechten Seite der Matrix gespeicherte "1" auch als "1" aus der Zelle gelesen wird.
Bei dem bevorzugten Ausführungsbeispiel ist das Verhältnis der Kapazität CD der Hilfszelle zur Speicherzellen-
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kapazität (Kapazität 52) angenähert 0,5 für die nicht aufgeladene Zelle. Ein Teil der dem kapazitiven Speicher 52 zugeordneten Kapazität geht auf die Übergangskapazität zurück, und diese Kapazität ist eine Funktion der Vorspannung. Wenn daher die Kapazität 52 ungeladen ist, ist ihre Kapazität größer als in dem Falle, daß eine 11I" in der Zelle gespeichert wird. Da die Hilfszelle stets eine "0" auf die Zeilenleitung gibt, unterstützt sie diegewählte Speicherzelle für den Fall, daß die Speicherzelle eine 11I" auf den Zeilenleiter gibt. Die Tatsache, daß die effektive Kapazität der Speicherzelle bei Speicherung einer 11O" in der Speicherzelle größer ist, verstärkt die Einflüsse der Hilfszellenkapazität bei einer eingespeicherten "0". Zu den Vorteilen der Benutzung der Hilfszelle gehört, daß eine gewisse gemeinsame Rauschrejektion erzielt wird, da ein Wähl- bzw. Ansteuersignal gleichzeitig sowohl an die rechten als auch an die linken Zeilenleiter gelegt wird.
Nach dem Lesen einer Information aus der Speicherzelle zur Zeilenleitung verstärkt das Flip-Flop des Abtastverstärkers 17 die aus der Speicherzelle ausgelesene "1" oder "0" und bewirkt dadurch eine Regenerierung der "1" oder 11O" in der Kapazität 52. Wenn während des Lesevorgangs beispielsweise der Leiter 15 aufgrund der Ladungsübertragung aus einer Speicherzelle auf ein positiveres Potential gehoben wird, wenn das Flip-Flop des Verstärkers 17 angestoßen wird, so wird der Leiter 15 auf V_D gebracht. Die dem Sperren bzw. Ausschalten des Abtastverstärkers, des Zeilen-Wahl transistors 33 und der Steuerleitung 27 zugeordneten Folgen und Zeitverzögerungen sind für die Regenerierung, insbesondere die Regenerierung einer Null von wesentlicher Bedeutung. Zunächst wird der Zeilen-Wahltransistor 33 in der durch die Rückflanke des C-Signals auf der Linie 187 der Fig. 11 dargestellten Weise gesperrt· Dadurch wird die Zeilenleitung gegenüber der der Eingangs/Ausgangs-Sammelleitung 30 zugeordneten hohen Kapazität entkoppelt.
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Danach wird das 9w~Signal auf O zurückgestellt. Der Leitungswiderstand der Lasttransistoren 39, 40 des Flip-Flops ist viel größer als derjenige der Transistoren 42 oder 43 oder des Transistors 21. Wenn daher 9.. von den Gate-Elektroden der Lasttransistoren abgenommen wird, so sperren diese Transistoren (da sie als Source-Folger wirken) sehr rasch. Es sei zu Erläuterungszwecken angenommen, daß dies geschieht, wenn die Leitung 16 auf niedrigem Potential und die Leitung 15 auf einem hohen Potential ist. Das Entfernen von 9„ treibt die Leitung 16 auf V35, da die Transistoren 43 und nicht so rasch sperren. Es ist zu beachten, daß sich die Leitung vor der Entfernung oder Sperrung von 9 wegen des Spannungsteilungseffekts der Transistoren 39, 21 und 43 so lange auf einem höheren Pegel als V33 befindet, bis die Leitung auf V53 oder ein niedrigeres Potential herabgezogen wird, so daß solange eine echte "0" nicht zur angesteuerten Zelle zurückgeführt werden kann.
Nach der Sperrung des ^-Signals wird das Spalten-Wählbzw. Steuersignal vom B-Generator - Linie 180 in Fig. 11 auf Nullpotential gesetzt. Beispielsweise wird die Leitung 27 (Fig. 2) auf Nullpotential gesetzt, wodurch der Leitungszustand des Transistors 51 der Zelle 25 unterbrochen wird. Die kapazitive Kopplung von der Gate- zur Source-Elektrode des Transistors 51 treibt den kapazitiven Speicher 52 auf ein niedrigeres Potential als Vcc. Durch geeignete Zeitfolge des B-Generatorsignals, des Λτ -Signals und des C-Generatorsignals wird zunächst der rechte oder linke Zeilenleiter, der sich auf niedrigem Potential befindet, auf V„s gebracht, und schließlich wird die Speicherkapazität der Zelle durch kapazitive Kopplung auf ein Potential unterhalb von V"ss gebracht. In Fig. 11 sind die Rückflanken der B-, *?w- und C-Signale entsprechend den gestrichelten Linien und 191 zeitlich versetzt dargestellt. Aus der vorstehenden Beschreibung ist zu sehen, daß während des Lesevorgangs auch eine Regenerierung der gespeicherten Information stattfindet. Die Regenerierung erfolgt auch ohne einen Lesevorgang dadurch,
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- IS -ν
daß keiner der Zeilen-Wahltransistoren, z.B. Transistor 33 in Fig. 2, gewählt bzw. angesteuert wird. In diesem Falle kann eine gesamte Spalte der Speichermatrix gleichzeitig regeneriert werden.
Schreibsiqnal- und Dateneinqabepuffer
Der in Fig. 7 dargestellte Schreibpuffer 38 erzeugt ein Schreibsignal, das an die Drain-Elektrode eines Transistors 201 angekoppelt wird. Die Source-Elektrode des Transistors 201 ist mit der Gate-Elektrode eines Transistors 200 verbunden. Der Transistor 200 verbindet einen Dateneingabe-Inversionspuffer 37 mit der Eingangs/Ausgangs-Sammelleitung 30, wenn ein positives Signal vom Puffer 38 erzeugt wird. Bei dem beschriebenen Ausführungsbeispiel wird ein Schreibsignal auf der Leitung 202 nur dann erzeugt, wenn ein Chip-Wahlsignal vorhanden ist und wenn das R/W-Signal im L-Zustand ist. Sind diese Bedingungen erfüllt, so wird ein positives Signal auf Leitung 202 erzeugt, und Information kann vom Puffer 37 auf die Eingangs/Ausgangs-Sammelleitung geschrieben werden. Wenn das Chip nicht gewählt ist und sich die R/W-Leitung im L-Zustand befindet, erfolgt ein Regenerxerungsvorgang. Wenn das R/W-Signal positiv oder im Η-Zustand ist, ist der Speicher zum Lesen zugriffsbereit, sofern wieder ein Chip-Wählsignal erscheint. Wenn das R/W-Signal im Η-Zustand ist, jedoch kein Chip-Wahlsignal vorhanden ist, so läuft eine Regenerierung ab. Bei dem beschriebenen Ausführungsbeispiel erfolgt ein Lesezyklus, wenn bei vorhandenem Chip-Wahlsignal und positiv werdendem CE-Signal das R/W-Signal positiv oder im H-Zustand ist. Wenn andererseits bei positiv werdendem CE-Signal das Potential des R/W-Signals sinkt, so beginnt ein Schreibzyklus, wiederum unter der Voraussetzung, daß ein Chip-Wählsignal vorhanden ist. Wenn das R/W-Signal bei positivem CE-Signal abfällt, so findet ein modifizierter Lese-Schreib-Zyklus statt.
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Wenn Information in eine gewählte Zelle eingeschrieben werden soll, so wird die Information vom Dateneingabepuffer zunächst invertiert, bevor sie über den Transistor 200 an die Eingangs/Ausgangs-Sammelleitung 30 angelegt wird. Wenn daher eine "1" auf die Leitung 53 gegeben wird, so wird eine "0" in die angesteuerte Zelle eingelesen. Die auf der Leitung 30 erscheinende "1" wird, wenn man erneut auf Fig. 2 zurückgeht und annimmt, daßdie Zelle 25 angesteuert ist, in die Zelle 25 über die Leitung 15, den Abtastverstärker 17 und schließlich den Transistor 51 geschrieben. Das Signal auf der Leitung 30 ist gegenüber jeder im Abtastverstärker 17, der Leitung 15 oder der Leitung 16 während eines Schreibzyklus existierenden Bedingung vorrangig. Die aktivierte Hilfszelle (auf der der angewählten Zelle gegenüberliegenden Seite der Matrix) wird erregt; auch hier beherrscht der Zustand der Eingangs/Ausgangs-Sammelleitung die Hilfszelle, so daß die Kapazität der Hilfszelle den Schreibvorgang nicht sperrt. Die Kapazität der Source-Gate-Diode des Transistors 200 übt eine bootstrap-Wirkung auf die Gate-Elektrode des Transistors 200 aus. Der Transistor 201 ermöglicht einen Potentialanstieg an der Gate-Elektrode des Transistors 200 auf einen Wert oberhalb von VDD· Der Dateneingabe-Inversionspuffer 37 und der R/W-Puffer 38 können in bekannter Weise aufgebaut sein.
Adressenpuffer und Verriegelung
In Fig. 3 ist ein Schaltbild des TTL-kompatiblen Adressenpuffers mit Verriegelung dargestellt. Die Schaltung weist eine Eingangsleitung 63 zur Aufnahme eines Adressenbits und Ausgangsleitungen 64 (mit A bezeichnet) und 65 (mit A bezeichnet) auf. Jedes Bit der Adresse, d.h. jedes der 12 Bits der Adresse des beschriebenen Ausführungsbeispiels wird an die in Fig. 3 dargestellte Puffer- und Verriegelungseinrichtung angelegt.
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DerPuffer weist einen bistabilen Multivibrator oder ein Flip-Flop auf, in dessen einem Zweig Transistoren 75 und 83 und in dessen anderen Zweig Transistoren 76 und 84 angeordnet sind. Beide Zweige liegen zwischen VDD (Leitung 57) und einem Anschluß eines Transistors 79. Der andere Anschluß oder der Source-Anschluß des Transistors 79 liegt an der Erdleitung 56 (V55). Die Lasttransistoren 75 und 76 des Flip-Flops sind mit ihren Gateanschlüssen an eine mit PB bezeichnete Spannungsquelle angelegt. Das dort anstehende Potential wird von der V"DD Quelle abgeleitet und spannt die Gate-Elektrodei/der Transistoren und 76 auf VDD abzüglich der Schwellenspannung eines Ausblendtransistors während derjenigen Zeit vor, in der "CE positiv ist. Leitungen 91 und 92 des Flip-Flops sind über einen Egalisierungstransistor 73 so miteinander verbunden, daß bei positivem OE das Potential auf diesen Leitungen egalisiert ist. Die Leitung 91 ist mit den Gate-Elektroden der Transistoren 84, 86, 70 und 67 und mit dem Drainanschluß des Transistors 80 verbunden. In ähnlicher Weise ist die Leitung 92 mit den Gate-Elektroden der Transistoren 83, 85, 68 und 69 und dem Drainanschluß des Transistors 81 verbunden. Die Eingangsleitung 63 der Schaltung ist über Transistoren 85 und 80 mit der Leitung 91 verbunden. Eine Bezugsspannung für die Leitung 92 wird von den Transistoren 81 und 86 (und auch dem Transistor 67) entwickelt.
Die Transistoren 67 und 68 wirken als Gegentaktverstärker für die Treiberleitung 64 und beziehen ihre Energie über den Transistor 78 aus VQD. In ähnlicher Weise treiben die Transistoren 69 und 70 die Leitung 65 und nehmen ihre Energie wiederum über den Transistor 78 aus VDD· Die Transistoren 87 und 88 drücken das Potential auf den Leitungen 64 bzw. 65, wenn "CE positiv oder im H-Zustand ist, und sorgen dafür, daß auf diesen Leitungen keine Restladungen erhalten bleiben. Die Transistoren 78, 79, 80 und 81 sind mit ihren Gate-Elektroden an CE angeschaltet
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und dienen zum Sperren des Stromflusses während der Zeit, in der "CE im Η-Zustand ist.
Im Betrieb sollte die Adresse (am Puffer) anstehen, bevor CE positiv wird, und sie sollte an der Eingangsleitung 63 genügend lang stehen bleiben, damit das Flip-Flop stabilisiert werden kann. Bei positivem "CE werden die Ausgangsleitungen 64 und 65 auf V35 festgehalten. PB, d.h. die Gate-Elektroden der Transistoren 75 und 76 werden positiv vorgespannt, und die Leitung 91 und 92 werden über den Transistor 73 miteinander verbunden. Das Flip-Flop ist natürlich bei anstehendem "CE gesperrt, da der Strompfad zu Vss vom Transistor 79 unterbrochen ist. Da die Adresse bereits anliegt, bevor CE positiv wird (d.h. bevor Strom durch das Flip-Flop fließt), ist das Flip-Flop, wie nachfolgend beschrieben werden wird, "vorgesetzt".
Es sei angenommen, daß der Eingang auf der Leitung 63 zunächst auf dem L-Pegel ist, wenn CE positiv wird. Dann fließt Strom über die Transistoren 75, 80 und 85, der bewirkt, daß das Potential auf der Leitung 91 auf V33 absinkt. Dadurch wird das Flip-Flop derart gesetzt, daß die Transistoren 75 und 83 stärker leitend sind als die Transistoren 76 und 84; dies ist teilweise in der Rückkopplung zur Leitung 92 begründet. Da die Leitung 91 im L-Zustand ist, leitet der Transistor 67 nicht, während der Transistor 68 leitend ist und die Leitung 64 auf einem Potential nahe V33 hält. Wenn umgekehrt der Transistor 69 leitend ist, wird die Leitung 65 positiv, d.h. sie kommt auf das Potential der Leitung 92 abzüglich der Schwellenspannung des Transistors 69; sie wird jedoch nicht positver als der positive Pegel des Chip-Erregersignals, abzüglich der Schwellenspannung des Transistors 78.
Wenn bei positivem CE ein "H"-Signal an die Leitung 63 gelegt würde, so würde das Flip-Flop derart gesetzt, daß die
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Transistoren 76 und 84 stärker als die Transistoren 75 und 83 leitend sind. Ein Stromweg wird in diesem Falle von VDD über die Transistoren 76, 81 und 86 gelegt, wodurch die Leitung 92 auf niedriges Potential (L-Pegel) kommt. Dies bewirkt, daß die Leitung 65 wegen des leitenden Zustande des Transistors 70 auf ein Potential von etwa V33 kommt und daß das Signal auf Leitung 64 wegen des leitenden Zustands des Transistors 67 positiv wird. Die Transistoren 68 und 69 sind dagegen nicht leitend, da 92 auf dem L-Pegel ist. Nachdem die Adresse von der Leitung 63 abgenommen ist, bleibt der Adressenpuffer solange "verriegelt", d.h. in dem Zustand festgehalten, bei dem das Flip-Flop gesetzt ist, wie CE positiv bleibt. Es ist außerdem zu beachten, daß die Verbindung der Gate-Elektroden der Lasttransistoren 76 und 75 bei positiv werdendem CE kapazitiv an dieses Signal angekoppelt ist, wodurch die Gate-Elektroden der Transistoren 75 und 76 stärker positiv werden. Um geeigneten Betrieb des Puffers zu gewährleisten, wird Symmetrie zwischen den spiegelbildlich angeordneten Transistoren in Bezug auf deren Widerstand im Leitungszustand aufrechterhalten, mit der Ausnahme, daß der Transistor 85 einen niedrigeren Widerstand im leitenden Zustand als der Transistor 86 hat. Die in Fig. 3 dargestellte Puffer- und Verriegelungsschaltung kann auch zur Aufnahme anderer Signale (als Adressensignale ), z.B. zur Aufnahme des Chip-Wählsignals verwendet werden.
Dekodierer
In Fig. 4 ist ein Dekodierer des beschriebenen Speichers zusammen mit dem "B" Generator gezeigt. Das Dekodierprinzip des in Fig. 4 dargestellten Dekodierers ist das gleiche wie das eines dynamischen NOR-Verknüpfungsgliedes; der Dekodierer weist eine Vielzahl paralleler Transistoren 96...101 auf, welche die Adresse entweder einer Spalte oder einer
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Zeile des Speichers aufnehmen. Bei dem beschriebenen Ausführungsbeispiel werden sechs Adressenbits zur Wahl bzw. Ansteuerung einer Zeile und sechs Adressenbits zur Wahl bzw. Ansteuerung einer Spalte in der 64 χ 64 Matrix verwendet. Während der Dekodierer gemäß Fig. 4 mit allen drei Signalen, d.h. AQ, A1, A„, A3, A4 und A5 beaufschlagt ist, werden die Umkehr signale, d.h. Ä~T usw. in herkömmlicher Weise verwendet, um eine Zeile oder Spalte in der Matrix anzuwählen bzw. anzusteuern.
Die Dekodiertransistören 96 bis 101 liegen zwischen einer Verbindung 104 und V55. Die Verbindungsleitung 104 ist über einen Transistor 102 mit V_D verbunden und wird auf VDD abzüglich einer Schwellenspannung vorgespannt, wenn ~CE positiv ist. Der Ausgang des Dekodierers (Leitung 121) wird von dem "B"-Generator 115 über den Ausgangstransistor 110 beaufschlagt. Der B-Generator dient als Strombegrenzer. Die Gate-Elektrode des Ausgangstransistors 110 ist mit einer Verbindungsleitung 105 verbunden; ebenso ein bootstrap-Kondensator 108. Der andere Anschluß des Kondensators 108 ist mit der Drain-Elektrode eines Absenktransistors 109 verbunden. Der Sourceanschluß des Transistors 109 liegt an vss·
Ein Entkopplungstransistor 107, der zum Koppeln und Entkoppeln der Verbindungsleitungen 104 und 105 dient, ist Gate-seitig mit einem Transistoren 112 und 113 enthaltenden Spannungsteiler verbunden. Diese Transistoren sind zwischen VQD und der Erdleitung 56 in Reihe geschaltet. Der Vorbelastungswiderstand 112 sorgt dafür, daß die Gate-Elektrode des Entkopplungstransistors 107 auf einem Potential unterhalb von VQD bleibt.
Im folgenden wird zunächst die Betriebsweise des Dekodierers gemäß Fig. 4 während der Periode erläutert, bei der CE positiv ist. In dieser Periode ist der B-Generator wirksam ausgeschaltet, so daß der Drain-Elektrode des Ausgangs-
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2 b A B b B
transistors 110 keine Energie zugeführt wird, ebenso den Drain-Elektroden der anderen Ausgangstransistoren anderer Dekodierer. In dieser Periode ist auch der Vorbelastungstransistor 112 gesperrt, so daß die Gate-Elektrode des Transistors 107 über den Transistor 113 mit VDD verbunden ist. Die Verbindungsleitung 104 ist bei Anstehen von "CE über den Transistor 102 vorgespannt, ebenso äquivalente Verbindungsleitungen in den übrigen Dekodierern· Auch die Verbindungsleitung 105 wird vorgespannt, da sie über den Transistor 107 mit der Verbindungsleitung 104 gekoppelt ist. Es ist zu beachten, daß mehrere Verbindungsleitungen ähnlich den Verbindungsleitungen 104 und 105 vorhanden sind, da es auch mehrere Dekodierer gibt. Alle Verbindungsleitungen sind zu dieser Zeit vorgespannt. Außerdem gibt es eine nicht unbeträchtliche Uberlappungskapazxtät, die die Gate-Elektroden der Entkopplungstransistoren 107 verkoppelt, und wenn das Potential an den Verbindungsleitungen ansteigt, wird es zur Gate-Elektrode des Transistors
107 geleitet und bewirkt einen Potentialanstieg an dessen Gate-Elektrode. Dieser Effekt trägt zur Vorspannung bzw. -aufladung der Verbindungsleitung 105 bei, da eine bessere Kopplung über den Transistor 107 erreicht wird.
Wenn der Dekodierer bei positiv werdendem CE angewählt wurde, bleibt die Verbindungsleitung 104 ebenso wie die Gate-Elektrode des Transistors 110 (VerbindungsleitunglO5) positiv. In diesem Falle erscheint ein Ausgangssignal auf der Ausgangsleitung 121, das von der bootstrap-Kapazität
108 verstärkt wird. Wenn der Dekodierer/andererseits nicht angewählt worden ist, entladen sich die Verbindungsleitungen 105 und 104 über einen oder mehrere der Dekodiertransistoren 96 bis 101. Die zuvor erwähnte Überlappungskapazität (der nicht gewählten Dekodierer) bewirkt, daß das Potential auf der Gate- Elektrode des Entkopplungstransistors 107 abnimmt. Da jedoch der Transistor 107 in umgekehrter Weise (d.h. Verbindungsleitung 105 ist positiver als die Verbindungsleitung 104) gesteuert wird,
ist nur mit einer unbeträchtlichen Verzögerung bei der Entladung der Verbindungsleitung 105 zu rechnen.
Wenn CE anfänglich positiv wird, werden die Gate-Elektroden aller Ausgangstransistoren der Dekodierer, z.B. des Transistors 110, aufgeladen, so daß die Last am B-Generator sehr groß (niedriger Widerstand) ist. Das Potential an den Drain-Elektroden der Ausgangstransistoren bleibt solange niedrig (L-Pegel), bis die Last am B-Generator verringert wird. Diese Lastverringerung findet statt, wenn sich die Gate-Elektroden der Ausgangstransistoren der ungewählten Dekodierer entladen.
Der B-Generator 115 weist einen Transistor 116 auf, der zwischen der CE-Signalquelle und der Gate-Elektrode des Transistors 117 sowie einem Anschluß des Kondensators 119 liegt. Die Gate-Elektrode des Transistors 116 ist über die Leitung 57 mit VDD und der Drain-Elektrode des Transistors 117 verbunden. Der Ausgangsanschluß des B-Generators, d.h. die Source-Elektrode des Transistors 117 und der andere Anschluß des Kondensators 119 sind mit der Drain-Elektrode des Transistors 118 verbunden. Die Source-Elektrode des Transistors 118 ist mit Erde verbunden und die Gate-Elektrode des Transistors 118 nimmt das CEW Signal auf. Während der Zeit, in der die Dekodierung tatsächlich in den Dekodierern stattfindet, begrenzt der B-Generator den Strom zu den Ausgangstransistoren der Dekodierer. Bei positivem ^E (CEW ist das echte Komplement von CE) wird der Ausgang des B-Generators im wesentlichen auf V~o erhalten. Wenn CE positiv wird, wird der Ausgang des B-Generators mit den Ausgangstransistören der Dekodierer verbunden, und der Transistor 117 begrenzt den Stromfluß. Ohne den Strombegrenzungseffekt des Transistors 117 würde eine untragbare Strommenge gezogen. Wenn die Ausgangstransistoren der nicht angesteuerten Dekodierer gesperrt werden, sinkt die Last am B-Generator stark; z.B. alle bis auf
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einen der 64 Dekodierer bleiben mit dem B-Generator verbunden. Wenn CED auf Nullpotential zurückkehrt (wodurch angezeigt wird, daß die Adresse aufgenommen worden ist) sperrt der Transistor 109, wodurch das Potential auf der Ausgangsleitung 121 ansteigt. Dieser Potentialanstieg auf der Ausgangsleitung übt einen bootstrap Effekt auf die Gate-Elektrode des Transistors 117 über den Kondensator 119 aus, wodurch das Ausgangssignal des B-Generators ansteigt (vgl. Fig. 11, Kurven 184 und 185).
Der in Fig. 4 dargestellte B-Generator wird für die 64 Spaltendekodierer bei dem beschriebenen Ausführungsbei— spiel verwendet. Eine die gleiche Funktion wie der B-Generator erfüllende Schaltung wird als Treiberschaltung für den Ausgang der Zeilendekodierer verwendet. Dieses Signal, das vom "C"-Generator erzeugt wird, wird in Verbindung mit Fig. 10 diskutiert. Eirxwesentliches Merkmal des B-Generators 115 (und auch des C-Generators) besteht darin, daß der CE-Taktsignalquelle kein Gleichstrom entnommen wird. Dies ist eine wesentliche Verbesserung gegenüber bekannten Speicherausführungen, die die Taktsignalquellen mit Gleichstromlasten belasteten.
Nachdem CE positiv geworden ist, fällt CED auf Nullpotential zurück, d.h. CED ist gegenüber CE verzögert (vgl. Kurvenverlauf der Linie 184 in Fig. 11). Sobald CED auf Null sinkt, sperrt der Transistor 109 und läßt ein Potentialanstieg am Ausgang des Dekodierers zu. Über den Kondensator 108 unterliegt die Verbindung!eitung 105 einem bootstrap Vorgang, wodurch die Gate-Elektrode des Transistors 110 auf positiveres Potential gesteuert wird. Wenn das Potential auf der Verbindungsleitung 105 ansteigt, wird der Entkopplungstransistor 107 des gewählten bzw. angesteuerten Dekodierers gesperrt, so daß die Verbindungsleitungen 105 und 104 voneinander getrennt werden. Dadurch kann das Potential auf der Verbindungsleitung 104 schneller ansteigen, da die der Verbindung sleitung 104 zugeordnete Kapazität nicht mehr an der
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Verbindungsleitung 105 hängt. Es ist zu beachten, daß zu diesem Zeitpunkt die Gate-Elektrode des Transistors 107 über den Transistor 112 an V33 angelegt ist und dieser Transistor einen relativ hohen Widerstand hat. Der Transistor 112 hält die Gate-Elektrode des Kopplungstransistors auf einem gesteuerten Potential unterhalb von V"DD und ermöglicht dadurch eine raschere Entkopplung der Verbindungsleitungen 104 und 105.
Datenausqanqs- Rück-und Entkoppler
Wie oben erwähnt,hebt oder senkt die angewählte Zelle während eines Lesevorgangs das Potential auf der angewählten Zeilenleitung. Die in Fig. 5 dargestellte Schaltung koppelt diese Potentialzu- oder Abnahme auf der angewählten Zeilenleitung zu einem Ausgangsdifferenzverstärker 145 (der auch eine Verriegelungs- bzw. Haltefunktion hat) und entkoppelt bzw. trennt die Eingangs/Ausgangs-Sammelleitung von dem AusgangsverstäJcer während der Ausblendung. Die Zeilenleitung 15 ist gemäß Darstellung in Fig. 5 über einen Transistor 33 mit der Eingangs/Ausgangs-Sammelleitung 30 verbunden. Die Eingangs/ Ausgangs-Sammelleitung ist über einen Kopplungstransistor mit dem Ausgangsverstärker 145 verbunden. Sowohl die Sourceals auch die Drain-Elektrode des Kopplungstransistors 137 sind über Anhebetransistoren 133 und 134 an V-, angeschaltet. Die Gate-Elektroden dieser beiden Transistoren sind mit der CE-Signalquelle verbunden. Der Ausgangsverstärker 145 gibt ein positives Rückkopplungssignal auf die Leitung 126, das über einen Rückkopplungsverstärker 147 zur Eingangs/Ausgangs-Sammelleitung 30 zurückgeführt ist. Der Rückkopplungsverstarker 147 kann als gewöhnlicher Pufferverstärker ausgebildet sein und dient zum Anlegen des Rückkopplungssignals an die Sammelleitung 30. Die Eingangssignalquelle für den Rückkopplungsverstarker wird in Verbindung mit dem Ausgangsverstärker (Fig. 6) beschrieben. Der Ausgangsverstärker 145
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ist ein Differenzverstärker und vergleicht das Signal an der Verbindungsleitung 140 mit demjenigen an der Verbindungsleitung 130.
Die Gate-Elektrode des Kopplungstransistors 137 ist mit der Source-Elektrode des Anhebetransistors 135 verbunden. Die Drain-Elektrode des Transistors 135 liegt an VDD· Ein bootstrap-Kondensator 142 liegt zwischen der Zeilen-Wählsignalquelle und dem Gate des Kopplungstransistors 137. Das Gate des Kopplungstransistors 137 ist außerdem mit einem Absenktransistor 143 verbunden, dessen Gate mit der Leitung 128, d.h. der Ausgangs/Ausblendsignalleitung (output strobe signal line) gekoppelt ist.
Vor der Ansteuerung bzw. Wahl einer Zeile und während der Zeit, in der CE positiv ist, werden die Verbindungsleitung 140 und die Eingangs/Ausgangs-Sammelleitung 30 von den Anhebetransistoren 133 und 134 auf das Potential V_. aufgeladen. Auch das Gate des Transistors 137 wird von dem Anhebetransistor 135 auf ein positives Potential aufgeladen bzw. vorgespannt. Nachdem CE auf Nullpotential zurückkehrt und das Zeilen-Wahlsignal aufgenommen wird, wird der Transistor 33 (während des Lesezyklus) leitend, wobei entweder zusätzliche Ladung auf die Eingangs/Ausgangs-Sammelleitung 30 übertragen oder Ladung von der Eingangs/ Ausgangs-Sammelleitung 30 abgezogen wird. Das Zeilen-Wählsignal wird auch an den Kondensator 142 angelegt, und über diesen Kondensator hebt das Signal die Gate-Elektrode des Kopplungstransistors 137 an, wodurch ein Ladungsunterschied auf der Eingangs/Ausgangs-Sammelleitung 30 entweder auf die Verbindungsleitung 140 übertragen oder von der Verbindungsleitung 140 abgezogen wird.
Wenn das Ausgangs-Ausblendsignal ansteht, mißt der Ausgangsverstärker 145 die Zunahme oder Abnahme der Ladung an der Verbindungsleitung 140. Gleichzeitig ist der Transistor
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leitend und entlädt die Gate-Elektrode des Kopplungstransistors 137. Dadurch wird die Verbindungsleitung 140 von der Eingangs/Ausgangs-Sammelleitung 30 getrennt. Um ferner eine zuverlässige Entkopplung zu gewährleisten, koppelt der Rückkopplungsverstärker 147 das Ausgangssignal (positiv) zurück, wodurch die Sammelleitung 30 auf ein höheres oder ein niedrigeres Potential getrieben wird. In Fig. ist über der Linie 188 die Kurve des O.S. Signals gezeigt. Die Vorderflanke des O.S. Signals ist gegenüber der Vorderflanke des nCM-Signals (Zeilen-Wähl-Signal) um eine Zeit t3 verzögert. Die Zeitspanne von t~ reicht aus, um den Ladungstransport von der Bit-Abtastleitung (z.B. Zeilenleiter 15) zum Ausgangsverstärker (Verbindungsleitung 140) zu gewährleisten.
In Fig. 6 ist der Daten-Ausgangsverstärker 145, zu dem eine Verriegelungsschaltung gehört, schaltungsmäßig dargestellt. Das Potential auf der Verbindungsleitung 140, zum ^ ^ '
dem Eingang/ Verstärker, wird mit dem Potential auf der Verbindungsleitung 130 verglichen. Der Ausgangsverstärker weist eine Flip-Flop Schaltung mit Transistoren 149 und 154 in einem ersten Zweig und Transistoren 150 und 155 in einem zweiten Zweig auf. Beide Zweige des Flip-Flop liegen einerseits an VQD und andererseits über einen Stromspartransistor 157 an Vss· Die Gate-Elektrode des Stromspartransistors 157 ist an die Ausgangs-Ausblendleitung 128 angeschaltet, so daß ein Stromfluß im Flip-Flop nur während der Zeit stattfindet, in der das Ausblendsignal positiv ist. Zwischen den Punkten 130 und 140 findet über einen Egalisierungstransistor 152 bei positivem CE eine Kopplung statt. Die Gate-Elektroden der Lasttransistoren 149 und 150 des Flip-Flops sind mit der Source-Elektrode eines Anhebetransistors 159 verbunden. Dieser Transistor legt die Gate-Elektroden der Lasttransistoren bei positivem
"CE an V-, . Diese Gate-Elektroden werden von dem Konden-Ccom
sator 161 angehoben, wenn das Ausgangs-Ausblendsignal
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positiv wird. Die Verbindungsleitung 130 ist bei positivem CE über den Anhebetransistor 160 ebenfalls vorgespannt bzw. geladen.
Wie in Verbindung mit Fig. 5 erwähnt wurde, ist die Verbindungsleitung 140 vorgeladen bzw. vorgespannt, und nachdem eine der Zeilenleitungen in der Matrix an die Eingangs/Ausgangs-Sammelleitung angekoppelt worden ist, steigt oder sinkt das Potential auf der Verbindungsleitung 140 auf einen Wert oderhalb oder unterhalb des Potentials auf der Verbindungsleitung 130. Dadurch wird das Flip-Flop in einen seiner beiden stabilen Zustände gesetzt, sobald das Ausgangs-Ausblendsignal eingeht. Wenn beispielsweise Ladung zur Verbindungsleitung 140 übertragen wird, so kommt die Verbindungsleitung 140 auf ein höheres Potential als die Verbindungsleitung 130. Dadurch wird der Transistor 155 stärker leitend als der Transistor 154 und das Flip-Flop derart gesetzt, daß der die Transistoren 150 und 155 enthaltende Flip-Flop Zweig leitend wird. Das Flip-Flop wirkt auch als Verriegelungs-bzw. Halteschaltung, denn es bleibt solange gesetzt, wie das Ausblendsignal ansteht.
Das Ausgangssignal des Flip-Flops wird an zwei Transistorpaare angelegt, die als Gegentaktverstärker arbeiten. Das erste Paar umfaßt Transistoren 164 und 165 und das zweite Paar Transistoren 166 und 167. Beide Transistorpaare liegen zwischen VDD (über den Stromspartransistor 170) und V53. Die Gate-Elektroden der Transistoren 165 und 166 sind mit der Verbindungsleitung 130 und die Gate-Elektroden der Transistoren 164 und 167 mit der Verbindungsleitung 140 verbunden. Der Verbindungspunkt zwischen den Transistoren 166 und 167 ist mit der in Verbindung mit Fig. 5 erwähnten Rückkopplungsleitung 126 verbunden. Der Verbindungspunkt zwischen den Transistoren 164 und 165 dient zur Ansteuerung des Ausgangstransistors 17 2. Es ist ersichtlich, daß durch diese Verstärkerstufe nur dann Strom fließt, wenn
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das Ausgangs-Ausblendsignal ansteht, da der Transistor 170 nur bei positivem Ausgangs-Ausblendsignal leitend ist.
Die Drain-Elektrode des Ausgangstransistors 17 2 liegt an Vcc, und seine Source-Elektrode ist mit der Daten-Ausgangsleitung 125 verbunden. Die Source-Elektrode des Ausgangstransistors 17 2 ist mit der Drain-Elektrode eines Transistors 174 verbunden, der in Verbindung mit Transistoren 176, 177,
178 und 179, wie noch beschrieben werden wird, einen Dreizustandsausgang bildet.
Über den Transistor 174 ist die Leitung 125 mit Erde verbunden. Die Gate-Elektrode des Transistors 174 ist mit dem Verbindungspunkt zwischen der Serienschaltung der Transistoren 176 und 177 verbunden. Die Drain-Elektrode des Transistors 176 liegt an der Chip-Wählsignalquelle, während die Source-Elektrode des Transistors 177 mit der Erdleitung V33 verbunden ist. Die Transistoren 178 und 179 sind in gleicher Weise in Reihe geschaltet, wobei die Drain-Elektrode des Transistors 179 an VDD und die Source-Elektrode des Transistors 178 an der Erdleitung liegen. Die Gate-Elektroden der beiden Transistoren 177 und 178 sind an den Verbindungspunkt zwischen den Transistoren 164 und 165 angeschaltet. An diesem Punkt liegt auch die Gate-Elektrode des Ausgangstransistors 17 2. Die Gate-Elektrode des Transistors 176 ist an den Verbindungspunkt zwischen den Transistoren 178 und 179 angeschaltet, und die Gate-Elektrode des Transistors
179 ist an die "CE Signalquelle angeschaltet.
Wenn das Chip nicht gewählt ist, ist das O.S. Zeitgabesignal gesperrt, wodurch der Transistor 170 gesperrt gehalten und die Verbindungsleitungen 130 und 140 auf VCcom vorgespannt werden. Dies führt dazu, daß die Gate-Elektrode des Transistors 172 auf V55 sinkt, da der Transistor 165 leitend ist und den Leitungszustand des Transistors 17 2 verhindert. Das Potential der Drain-Elektrode des Transistors
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176 ist auf V33, da das Chiphicht gewählt ist, und auch die Gate-Elektrode des Transistors 174 befindet sich auf dem Potential von V53, wodurch der Transistor 174 gesperrt gehalten wird. Da sowohl der Transistor 17 2 als auch der Transistor 174 nicht leitend sind, ist die Impedanz auf der Leitung 125 hoch.
Wenn andererseits das Chip gewählt ist und das Ausgangsignal "Hoch" ist, sind bei Beginn! CE-Signals beide Transistoren 17 2 und 174 nicht leitend. Nachdem das Chip-Wahlsignal positiv geworden ist, wird, da Transistor 176 leitend ist, die Gate-Elektrode des Transistors 174 auf positives Potential gebracht, wodurch am Ausgang ein L-Signal entsteht. Wenn bei anstehendem 0.S.-Signal die Verbindungsleitung 140 positiv und das Potential auf der Verbindungsleitung 130 niedrig sein soll, so sind die Transistoren 170, 164, 167, 17 2, 178 und 177 leitend und die Transistoren 166, 165, und 174 nicht leitend. Da in diesem Falle der Transistor 17 leitend und der Transistor 174 gesperrt ist, kommt die Ausgangsleitung 125 in den Η-Zustand. Ist das Chip gewählt und wird ein L-Ausgangssignal gelesen, so wird entsprechend der obigen Beschreibung die Leitung 125 solange im L-Zustand gehalten, bis das 0.S.-Signal positiv wird. Wenn das O.S.Signal erzeugt wird, das Potential an der Verbindungsleitung 140 sinkt und das Potential an der Verbindungsleitung 130 steigt, sind die Transistoren 164, 167, 17 2, 178 und 177 nicht leitend und die Transistoren 170, 166, 165 und 179 leitend. Daher bleiben der Transistor 17 2 nicht leitend und der Transistor 174 leitend, wodurch die Ausgangsleitung 125 auf einem L-Potential gehalten wird.
CED Generator
In Fig. 8 ist der CED und CED Generator dargestellt (der Verlauf CED Signals ist in Fig. 11 auf der Linie 184 gezeigt) . Der CED Generator benutzt das CE-Signal und das
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2 b 4 8 b 6
"CE Signal (Kurven über den Linien 183 und 189 in Fig. 11) und das echte und komplementäre Ausgangssignal eines der Adressenpuffer zur Erzeugung der CED und CED Signale. Wie oben erwähnt, basiert das Ausgangssignal des CED Generators in erster Linie auf der CE Zeit, ist jedoch genügend zeitverzögert, um sicherzustellen, daß eine Adresse aufgenommen und von den Adressenpuffern verarbeitet ist.
Der CED Ausgang des Generators ist in Fig. 8 als Verbindungsleitung 209 und der CED Ausgang als Verbindungspunkt bzw. -leitung 210 dargestellt. Ein Rückkopplungstransistor 213 ist mit der Drain—Elektrode an die Verbindungsleitung 209, mit der Source-Elektrode an V33 und mit der Gate-Elektrode an die Verbindungsleitung 210 angeschaltet. Der Rückkopplungstransistor 214 ist mit seiner Gate-Elektrode an die Verbindungsleitung 209, mit der Source-Elektrode an die Verbindungsleitung 210 und mit der Drain-Elektrode an V53 angeschaltet. Ein Transistor 207 liegt zwischen der Verbindungsleitung 210 und V33, und ein Anhebetransistor 204 liegt zwischen der Verbindungsleitung 209 und VDD· Durch Transistoren 215 und 216, die in Parallelschaltung zwischen der Verbindungsleitung 209 und V33 liegen, wird die Dekodierverzögerung hergestellt. Die Gate-Elektroden der Transistoren 215 und 216 sind mit den Adressensignalen Afi bzw. Afi am Ausgang des Adressenpuffers (Leitung 64 und 65 in Fig. 3) beaufschlagt. Ein Transistor 212 liegt zwischen VßD und der Verbindungsleitung 210. Das Gate dieses Transistors ist über einen Transistor 211 mit der CE Signalquelle und über einen Kondensator 205 mit der Verbindungεleitung 210 gekoppelt. Das Gate des Transistors 211 liegt an
Während der Zeit, in der "CE positiv ist, ist der Transistor 204 leitend und hebt das Potential an der Verbindungsleitung 209 auf VDD an. Über den leitenden Transistor 207 wird die Verbindungsleitung 210 andererseits an V33 angekoppelt. Sobald CE positiv wird, wird der Kondensator 205 über den Transistor 211 aufgeladene Außerdem beginnt der Transistor
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5 Λ 8 5 6 4.
212 zu leiten; da jedoch auch der Transistor 214 leitend ist, bleibt der Verbindungspunkt 210 etwa auf V33. Nachdem die Adressenpuffer gültige Adressensignale aufgenommen und verarbeitet haben, beginnt entweder der Transistor 215 oder der Transistor 216 zu leiten. Dadurch wird die Verbindungslextung 209 nach V33 entladen. Die positive Rückkopplung über die Gate-Elektrode des Transistors 214 bewirkt, daß das Potential an der Verbindungslextung 210 ansteigt, da der Transistor 214 zu sperren beginnt. In ähnlicher Weise bewirkt die Rückkopplung von der Verbindungslextung 210 über die Gate-Elektrode des Transistors 213, daß der Transistor 213 leitend wird und die Verbindungsleitung 209 entlädt. Eine zusätzliche Rückkopplung findet durch den Kondensator 205 statt, mit dem Effekt, daß der Transistor 213 rascher aufsteuert, wodurch eine schärfere Vorderflanke des CED Signals erreicht wird. Es ist zu sehen, daß das CED Signal erst dann auftritt, wenn eine gültige Adresse aufgenommen und von den Adressenpuffern verarbeitet ist. Eine zusätzliche Verzögerung wird durch den CED Generator eingeführt; diese Verzögerung wird in erster Linie von den Transistoren 213 und 214 und den den Verbindungsleitungen 209 und 210 zugeordneten Kapazitäten bestimmt.
Im folgenden wird kurz auf Fig. 1 eingegangen. Das Ausgangssignal des CED Generators wird neben den Dekodierern 12 und
13 auch an den 9W Generator 22 angelegt. Das Ausgangsignal des Φ. Generators 22 wird an die Abtastverstärker 11 und auch an den C-Generator 24 angelegt. Das Ausgangssignal des C-Generators 24 wird nicht nur von den Reihen-Ansteuertransistoren, sondern auch von dem O.S. Generator 31 benutzt. Wie oben erwähnt, wird das Ausgangssignal des CED Generators
14 durch das Ausgangssignal von wenigstens einem der Adressenpuffer und außerdem durch die von der Schaltung des CED Generators 14 bestimmte Zeitdauer verzögert. Das Ausgangssignal des CED Generators wird zur Triggerung des φ.. Generators verwendet. Dies bedingt eine Verzögerung des Ausgangssignals des 9w Generators 22 gegenüber dem Ausgangssignal des CED
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Generators 14. In ähnlicher Weise wird auch das Ausgangssignal des Q. Generators 22 zur Triggerung oder Verzögerung des Ausgangssignals des C-Generators 24 verwendet. Schließlich wird auch das Ausgangssignal des C-Generators zur Triggerung des Ausgangssignals des O.S. Generators 31 benutzt. Daher werden die aufgrund der Prozeßparameter oder Schwankungen der Puffer hervorgerufenen Verzögerungen durch die eine "Kettenreaktion" bedingende Schaltungsverbindung der Generatoren automatisch kompensiert.
(pw Generator
in Fig. 9 ist das Schaltbild des 9W Generators dargestellt. Das Ausgangssignal des Φ-. Generators wird von dem CED Signal ausgelöst, das an die Gate-Elektrode eines Transistors 220 angelegt wird. Das Ausgangssignal 9„, das auf der Verbindungsleitung 222 erscheint, wird auch von der internen Schaltung des 9W Generators verzögert. Ein Rückkopplungstransistor 229 ist mit der Gate-Elektrode an eine Verbindungsleitung 225, mit der Source-Elektrode an V33 und dem Drainanschluß an eine Verbindungsleitung 224 angeschaltet.
Ein Rückkopplungstransistor 228 liegt zwischen der Verbindungsleitung 225 und V33 und ist mit seiner Gate-Elektrode an die Verbindungsleitung 224 angeschaltet. Ein Absenktransistor 218 sorgt dafür, daß die Verbindungsleitung 224 bei positivem "CE entladen wird. Ein Absenktransistor 219, der zwischen der Verbindungsleitung 222 und V33 liegt, sorgt dafür, daß die Ausgangsleitung 224 bei positivem CEW Signal mit V33 verbunden ist. Ein Anhebetransistor 226, der zwischen der Verbindungsleitung 225 und VQD liegt, bewirkt eine Voraufladung bzw. Vorspannung der Verbindungsleitung 225 auf VDD abzüglich einer Schwellenspannung während der Zeit, in der das OE Signal positiv ist. Eine bootstrap Schaltung mit den Transistoren 237 und 238 und dem Kondensator 234 dient zur Anhebung der Gate-Elektrode des Ausgangstransistors 240 über den Kondensator 235. Ein Transistor 237 liegt zwischen
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der CE Signalquelle und der Gate-Elektrode des Transistors 238. Seine Gate-Elektrode ist mit VDD verbunden. Der Transistor 238 ist mit seiner Drain-Elektrode an VDD, mit seiner Source-Elektrode an die Verbindungsleitung 224 und mit seiner Gate-Elektrode an einen Anschluß des Transistors 237 und an den Kondensator 234 angeschaltet. Der Ausgangstransistor 240 ist mit seiner Drain-Elektrode an VDD und mit seiner Source-Elektrode an die Ausgangsleitung 222 angeschaltet. Die Gate-Elektrode des Transistors 240 ist mit einem Anschluß des Transistors 239 und dem Kondensator 235 verbunden. Der Transistor 239 dient zur Ankopplung des CE Signals an das Gate des Transistors 240. Der Transistor 232 ist mit seiner Gate-Elektrode an die Verbindungsleitung 225 angeschaltet und ist demzufolge leitend, wenn CE positiv ist. Aufgrund des leitenden Zustandes des Transistors 232 während dieser Zeitspanne wird die Ausgangsleitung 222 an V33 angelegt.
Zur Erläuterung der Funktionsweise des 9 Generators wird kurz auf bekannte bootstrap Schaltungen eingegangen. In typischer Ausführung würde man zur Herbeiführung der bootstrap-Wirkung beim Transistor 240 in Fig. 9 einen Kondensator zwischen der Ausgangsleitung 222 und dem Gate des Transistors 240 vorsehen. Um das Potential der Gate-Elektrode des Transistors 240 zu heben, muß das Potential an der Last ansteigen, um eine bootstrap-Wirkung über den bootstrap Kondensator herbeizuführen. In vielen Fällen ist die Last am Generator stark kapazitiv, wodurch der Potentialanstieg an der Gate-Elektrode des Ausgangstransistors verzögert oder aufgrund der Ausgangskapazität verlangsamt wird. Anders als bei bekannten bootstrap Schaltungen wird die bootstrap-Wirkung über den Kondensator 235 durch eine bootstrap Schaltung mit den Transistoren 237, 238 und dem Kondensator 234 auf die Gate-Elektrode des Ausgangstransistors 240 ausgeübt.
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Bei Betrieb des ?w Generators wird die Verbindungsleitung
225 während der Zeitspanne, in der "CE positiv ist, auf VDD aufgeladen, und die Ausgangsleitung 222 wird auf V53 festgehalten. Nachdem "CE auf Nullpotential zurückkehrt und das CE Signal positivwird, werden die Kondensatoren 234 und 235 aufgeladen. Der Kondensator 234 wird über den Transistor 237 aufgeladen (es ist zu beachten, daß sich der Transistor 229 noch im leitenden Zustand befindet, da die Verbindungsleitung 225 zuvor über den Transistor
226 auf VDD aufgeladen worden ist). In ähnlicher Weise wird der Kondensator 235 über den Transistor 239 aufgeladen. Wenn CED positiv wird, beginnt sich der Verbindungspunkt bzw. die Verbindungsleitung 225 über den Transistor 220 zu entladen. Dadurch wird der Transistor 229 gesperrt, und das Potential auf der Verbindungsleitung 224 steigt an. Beim Potentialanstieg auf der Verbindungsleitung 224 wird das Potential auf dieser Verbindungsleitung 224 infolge bootstrap-Wirkung auf die Gate-Elektrode des Transistors 238 auf VDD angehoben. Dies bedingt eine bootstrap-Wirkung auf das Gate des Ausgangstransistors 240, wodurch der Ausgangsanschluß 224 auf das Potential VDD gebracht wird. Das positive Ausgangssignal Φττ erscheint am Ausgangsanschluß 222 also erst .,nachdem das CED Signal positiv geworden ist, und danach wird das Ausgangssignal über eine vorgegebene Zeitspanne verzögert, die eine Funktion der dem ΦΜ Generator eigenen Verzögerung ist.
C Generator
In Fig. 10 ist der C Generator dargestellt. Er weist einen Ausgangsanschluß 244 auf, der über einen Ausgangstransistor 245 mit VDD verbindbar ist. Der C Generator ist im wesentlichen gleich dem $w Generator aufgebaut, wird jedoch, wie zuvor erwähnt, von dem 9W Signal getriggert bzw. ausgelöst.
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Der Ausgangstransxstor 245 wird in gleicher Weise wie der Ausgangstransxstor 240 des 9W Generators (Fig. 9) einem bootstrap Vorgang unterworfen. Die bootstrap Schaltung weist Transistoren 246 und 247 und Kondensatoren 248 und 249 auf. Eine Verbindungsleitung 255 des C Generators entspricht der Verbindungsleitung 225 des τ Generators und ist über einen Transistor 252 mit V_s gekoppelt, dessen Gate mit der +W Signalquelle (Puffer 38, Fig.7) verbunden ist. Auch die Verbindungsleitung 255 ist über eine Reihenschaltung von Transistoren 253 und 254 mit V„„ gekoppelt. Der Transistor 253 ist mit der Gate-Elektrode an die CS. Signalquelle und der Transistor 254 mit der Gate-Elektrode an die ?„ Signalquelle, d.h. den Ausgangsanschluß 222 der Schaltung in Fig. 9 angeschaltet.
Das Ausgangssignal des C Generators koppelt den Zeilen-Wahl- bzw. Ansteuer-Transistor, z.B. den Transistor 33 in Fig. 2 mit der Eingangs/Ausgangs-Sammelleitung 30. Der Transistor 253 sorgt dafür, daß ein C Signal nur dann erzeugt wird, wenn ein Chip-Wahlsignal eingegangen ist. Der Transistor 252 sorgt dafür, daß ein C Signal vorhanden ist, wenn ein Schreibsignal ansteht, damit Information in die Zeilenleiter geschrieben werden kann. Im übrigen arbeitet der C Generator in der gleichen Weise wie der 9W Generator gemäß Fig. 9. Das Ausgangseignal des C Generators wird nur dann erzeugt, wenn zuvor ein P.. Signal erzeugt worden ist, und danach wird das C Signal um eine durch die Schaltung des C Generators bestimmte Zeitspanne verzögert.
Der in Fig. 1 dargestellte O.S. Generator 31 ist vorzugsweise identisch mit dem C Generator oder dem ψ^. Generator ausgebildet; er wird jedoch von dem Ausgangssignal des C Generators (Ausgangsanschluß 244 in Fig. 10) getriggert bzw. ausgelöst. Der O.S. Generator weist auch einen dem Transistor 253 in Fig. 10 entsprechenden Transistor auf, der dafür sorgt, daß ein Ausgangs-Ausblendsignal nur dann erzeugt wird, wenn ein Chip-Wahlsignal vorhanden ist.
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Claims (21)

  1. PATENTANWÄLTE ZENZ & HELBER · D 43OO ESSEN 1 · AM :RUHRSTE!N 1 TEL.: (O2O1) 4126 87
    Patentansprüche
    Speicher mit wahlfreiem Zugriff zu mit Zeilenleitungen und Spaltenleitungen verbundenen Speicherzellen, dadurch gekennzeichnet , daß die Zeilenleitungen jeweils rechte (15) und linke (16) Zeilenleitungsabschnitte aufweisen, daß eine der Zahl der Zeilenleitungen entsprechende Anzahl von Abtastverstärkern (17, 18, 19) in einer Spalte (11) derart angeordnet ist, daß jeder der Verstärker einen rechten Zeilenleitungsabschnitt (15) mit einem linken Zeilenleitungsabschnitt (16) verbindet, daß die Speicherzellen (25, 26) jeweils einen Feldeffekttransistor (51), dessen Gate an eine der Spaltenleitungen (27) und dessen Source- oder Drainanschluß an eine der Zeilenleitungen angeschaltet sind, und ein kapazitives Speicherelement (52) aufweisen, daß ferner mehrere Hilfszellen (28, 29) vorgesehen sind, von denen jeweils eine mit einem der rechten oder linken Zeilenleitungsabschnitte verbunden ist, und daß eine Eingangs/Ausgangs-Sammelleitung (30) an einem Ende der Zeilenleitungen angeordnet und mit diesem verbunden ist, wobei die Sammelleitung (30) mit einigen der Speicherzellen (z.B. 25) über die Abtastverstärker (17, 18, 19) koppelbar ist.
  2. 2. Speicher nach Anspruch 1, dadurch gekennzeichnet, daß jedes kapazitive Speicherelement ein MOS Bauelement (52) aufweist, dessen Source- und Drainanschlüsse zusammengeschaltet sind.
  3. 3. Speicher nach Anspruch 2, dadurch gekennzeichnet, daß jede der Hilfszellen (28, 29) ein kapazitives Element (CD) mit im wesentlichen konstanter Kapazität enthält.
    z/bu 609822/0885
  4. 4. Speicher nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß jeder der Abtastverstärker (17, 18, 19) eine bistabile Schaltung (42, 43, 39, 40) aufweist, die mit einem der rechten Zeilenleitungsabschnitte (15) und einem der linken Zeilenleitungsabschnitte (16) der Zeilenleitungen verbunden ist.
  5. 5. Speicher nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß wenigstens drei Generatoren (14, 22, 24, 31) zur Erzeugung der Zeitgabesignale (CED, Φ.., C, O.S.) für den Speicher vorgesehen sind.
  6. 6. Speicher nach Anspruch 5, dadurch gekennzeichnet, daß die wenigstens drei Generatoren (14, 22, 24) derart hintereinander angeordnet sind, daß das vom ersten Generator (14) erzeugte Zeitgabesignal (CED) die Erzeugung des zweiten Zeitgabesignals (9W) und das zweite Zeitgabesignal die Erzeugung des dritten Zeitgabesignals (C) im dritten Generator (24) auslöst.
  7. 7. Speicher nach Anspruch 6 mit mehreren, eine Adresse aufnehmenden Adressenpuffern, dadurch gekennzeichnet, daß der erste Generator (14) an wenigstens einen der Adressenpuffer (13) angeschaltet und derart ausgebildet ist, daß er ein Zeitgabesignal (CED) an seinem Ausgang entwickelt, wenn wenigstens einer der Puffer ein Adressensignal (A6..., A6) erfaßt.
  8. 8. Speicher nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß mit der Eingangs/Ausgangs-Sammelleitung (30) ein Ausgangsverstärker (145) verbunden ist, der ein auf der Sammelleitung (30) anstehendes Signal abtastet.
  9. 9. Speicher nach Anspruch 8, dadurch gekennzeichnet, daß eine Rückkopplungsschaltung (147) zwischen einem Ausgang (126) und der Eingangs/Ausgangs-Sammelleitung (30) angeordnet ist·
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    2 b A 8 5 6
  10. 10. Speicher nach Anspruch 9, dadurch gekennzeichnet, daß eine Entkopplungsschaltung (137, 128, 143) zum selektiven Entkoppeln der Eingangs/Ausgangs-Sammelleitung (30) von dem Ausgangsverstärker (145) vorgesehen ist.
  11. 11. Speicher nach Anspruch 4, dadurch gekennzeichnet, daß alle aktiven Elemente im Speicher durch η-Kanal Feldeffekttransistoren (39, 40, 42, 43) gebildet sind.
  12. 12. Speicher nach Anspruch 5, dadurch gekennzeichnet, daß die η-Kanal Feldeffekttransistoren mit polykristallinen Siliziumgates versehen sind.
  13. 13. Speicher nach Anspruch 6, dadurch gekennzeichnet, daß die wenigstens drei hintereinander angeordneten Generatoren (14, 22, 24) so ausgebildet sind, daß die Vorderflanke des dritten Zeitgabesignals (C) um eine Zeit (tp) gegenüber der Vorderflanke des zweiten Zeitgabesignals (ΦΜ) und dessen Vorderflanke um eine Zeit (t.) gegenüber der Vorderflanke des ersten Zeitgabesignals (CED) verzögert ist.
  14. 14. Speicher nach Anspruch 13, dadurch gekennzeichnet, daß die ersten und zweiten Zeitgabesignalgeneratoren (14, 22) jeweils einen Feldeffetttransistor zur Entladung eines voraufgeladenen Verbindungspunkts aufweisen.
  15. 15. Speicher nach einem der Ansprüche 1 bis 14, bei dem mehrere Dekodierer verwendet werden, dadurch gekennzeichnet, daß jeder der Dekodierer mehrere Feldeffekttransistoren (96 ... 101), die an eine gemeinsame Verbindungsleitung (104) angeschaltet und durch eine Adresse (AQ ... A^) ansteuerbar sind, einen Ausgangstransistor (110), der an eine Potentialquelle (VDD) ankoppelbar ist, einen Entkopplungstransistor (107) mit einem Gate und zwei Anschlüssen, von denen einer mit der gemeinsamen Verbindungsleitung (104) und der andere mit dem Gate des Ausgangstransistors (110)
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    verbunden sind, und eine mit dem Gate des Entkopplungstransistors (107) verbundene Spannungsteilerschaltung (112, 113) aufweist, die so ausgebildet ist, daß sie das Gate des Entkopplungstransistors auf einem Potential unterhalb des an einen Anschluß des Ausgangstransistors (110) angelegten Potentials (VDD) hält.
  16. 16. Speicher nach Anspruch 15, dadurch gekennzeichnet, daß die mit dem Gate des Entkopplungstransistors (107) verbundene Spannungsteilerschaltung aus einem Paar von Feldeffekttransistoren (112, 113) besteht.
  17. 17. Speicher nach Anspruch 16, dadurch gekennzeichnet, daß der andere Anschluß des Ausgangstransistors (110) mit dem Gate dieses Transistors über einen bootstrap Kondensator (108) verbunden ist.
  18. 18. Speicher nach Anspruch 4, dadurch gekennzeichnet, daß der Abtastverstärker (17) zwei Lastelemente (39, 40) und einen gemeinsamen Verbindungspunkt (32) aufweist, daß eine ein vorgegebenes Potential (V53) anlegende erste Zeitgabeeinrichtung (21) mit dem gemeinsamen Verbindungspunkt (32) des Abtastverstärkers (17) verbunden ist und daß eine zweite Zeitgabevorrichtung derart an die Lastelemente (39, 40) angeschaltet ist, daß die Lastelemente nach einer Zeitverzögerung gegenüber dem Anlegen des vorgegebenen Potentials (Vgg) an den gemeinsamen Verbindungspunkt (32) von einer relativ hohen Impedanz auf eine niedrigere Impedanz umsteuerbar sind.
  19. 19. Speicher nach Anspruch 18, dadurch gekennzeichnet, daß die Lastelemente durch einen ersten und einen zweiten MOS-Transistor (40, 39) gebildet sind.
  20. 20. Speicher nach Anspruch 19, dadurch gekennzeichnet, daß der erste MOS-Transistor (40) zwischen einer Spannungsquelle (VDD) und dem Verbindungspunkt des Abtastverstärkers (17)
    609822/0885
    zum rechten Zeilenleitungsabschnitt (15) und der zweite MOS-Transistor (39) zwischen der Spannungsquelle (VDD) und dem Verbindungspunkt des Abtastverstärkers zum linken Zeilenleitungsabschnitt (16) angeordnet sind und daß die Gate-Elektrode der beiden MOS-Transistoren (40, 39) mit einer Zeitgabesignalquelle (22) verbunden sind.
  21. 21. Speicher nach Anspruch 20, dadurch gekennzeichnet, daß der gemeinsame Verbindungspunkt (32) mit dem vorgegebenen Potential (V33) über einen dritten MOS-Transistor (21) gekoppelt ist, daß das Gate des dritten MOS-Transistors mit der Zeitgabesignalquelle (22) verbunden ist und daß zur Zeitverzögerung der Impedanzänderung der Lastelemente (40, 39) eine Voraufladungseinrichtung (35, 36) vorgesehen ist, die die rechten und linken Leitungsabschnitte (15, 16) vor Anlegen des von der Zeitgabesignalquelle (22) erzeugten Zeitgabesignals (?„) auflädt.
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    ti .
    Leerseite
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