DE2919166C2 - Speichervorrichtung - Google Patents

Description

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Speicherzellen vermindert wird. ein festes Potential verbunden, während die andere Be-

Demgegenüber hat die Erfindung die Aufgabe, eine legung sowohl mit einem Rücksetztransistor Qrzls auch

Speichervorrichtung der eingangs beschriebenen Art zu mii einem Schaiiirausisiui Q vcf uümJen 5t. Der zweite

schaffen, bei der die Kapazität der Bitleitung vermindert Anschluß des Transistors Q ist mit einer Bitleitung ver-

und damit eine größere Leseempfindlichkeit und ein 5 bunden und die Steuerelektrode des Transistors Q ist an

schnellerer Lesevorgang erreicht werden können. eine Referenz-Wortleitung AR angeschlossen. Der

Diese Aufgabe wird erfindungsgemäß dadurch gelöst, zweite Anschluß des Transistors Qr ist geerdet bzw. mit

daß sie mindestens ein weiteres Paar von Schaltern auf- Masse verbunden, während seine Steuerelektrode mit

weist, wobei die eine der weiteren Bitleitungen mit der einem Anschluß R verbunden ist

einen Eingangsklemme über den einen weiteren Schal- io Zur Bildung einer Speicherzelle, wie sie z. B. in den

ter und die andere der weiteren Bitleitungen mit der F i g. 3 und 4 wiedergegeben ist, wird in einem P-dotier-

anderen Eingangsklemme über den anderen der weite- ten Halbleitersubstrat 11 eine N-Diffusionsschicht 12 als

ren Schalter verbunden ist, und daß ein Paar der Schal- Senke eines Schalttransistors ausgebildet und über ei-

ter selektiv in Abhängigkeit von Adressinfonnation so nen Kontaktbereich 13 mit einer metallischen Verdrah-

betätigbar ist, daß ein Paar der Bitleitungen mit den 15 tungsschicht D, die als Bitleitung dient, verbunden. In

beiden Eingangsklemmen elektrisch verbunden ist, wäh- der Nähe der Diffusionsschicht 12 ist innerhalb einer

rend das andere Paar der Schalter nicht betätigt ist Isolationsschicht 14 eine Adressleitung A aus einer poly-

Auf diese erfindungsgemäße Weise wird die Anzahl kristallinen Siliziumschicht gebildet In der Nähe dieser

von Speicherzellen, die mit einer Bitleitung verbunden Wortleitung A ist innerhalb derselben Isolationsschicht

ist, verringert, so daß die Kapazität einer Bitleitung 20 14 die eine Elektrode 15 eines Kondtrvtatorelementes C

ebenfalls verringert ist, wodurch das Verhältnis der in für eine Speicherzelle ausgebildet wobei diese Elektro-

Bit ausgedrückten Speicherkapazität zur Bitleitungska- de aus einer polykristallinen Siliziumschicht besteht

pazität verbessert wird, ohne daß die einzelnen Spei- In einer allgemeinen Speichermatrix, wie sie in F i g. 5

cherzellen vergrößert oder die Anzahl von Bitlesespei- dargestellt ist sind Speicherzellen Af₁₁ bis Ma₃, wie sie

ehern erhöht werden muß. 25 beispielweise in F i g. 1 dargestellt sind, in vier Zeilen

Die Erfindung wird im folgenden anhand von Ausfüh- und drei Spalten angeordnet und Paare von Bitleitungen

rungsbeispielen unter Bezugnahme auf die Zeichnung A und D^, D₂ und Dj, sowie D₃ und D₃ sind für die

beschrieben; in dieser zeigt: jeweiligen Spalten vorgesehen. Die Speicherzellen in

Fi g. 1 das Schaltdiagramm einer Ein-Transistor- einer jeden Spalte sind mit der einen oder der anderen

Speicherzelle, 30 Bitleitung des jeweiligen Bitleitungspaares in Abhängig-

F i g. 2 das Schaltdiagramm einer Referenzzelle, keit davon verbunden, ob sich die Speicherzelle in einer

F i g. 3 eine Draufsicht auf die Struktur einer Halblei- ungeradzahligen oder einer geradzahligen Zeile befin-

teranordnung, bei der die Ein-Transistor-Speicherzelle det Die Speicherzellen sind mit den jeweiligen Wortlei-

aus F i g. 1 Verwendung findet tungen A1 bis A₄ verbunden, die den Zeilen entsprechen,

F i g. 4 eine Querschnittsansicht längs der Linie B-B in 35 in denen sich die betreffenden Speicherzellen befinden.

F i g. 3, Mit den Biiieiiungen A. D₂ und D₃ sind Referenzzeüen

Fig.5 ein schematiches Blockdiagramm, das eine Mr^, Mr₁₂ und Mr₁₃ verbunden,die gemeinsam an eine

Speicherzellenmatrix wiedergibt die aus Ein-Transi- Referenz-Wortleitung AR_t angeschlossen sind. Ande-

stor-Speiche-rzellen gemäß dem Stand der Technik be- rerseits sind mit den Bitleitungen Ä. D₁ und D₃ Refe-

steht, 40 renzzellen Mr₂\, Mr₂₂ und Mr₂₃ verbunden, die gemein-

f| Fig.6 ein Blockdiagramm einer ersten bevorzugten sam an eine Referenz-Wortleitung AR₂ angeschlossen

j| Ausführungsform der Halbleiter-Speicheninordnung sind. Der Ausgang eines Jf-Dekoders 18 liefert ein Aus-

?! gemäß der Erfindung, gangssignal an eine der Wortleitungen A\ bis A₄, wäh-

If F i g. 7 ein Blockdiagramm einer zweiten bevorzugten rend der Ausgang eines K-Dekoders 19 e^ne der Gatter-

|> Ausführungsform der Halbleiter-Speichervorrichtung 45 schaltungen Gi, G₂ oder G₃ öffnet, um irgendeines der

Il gemäß der Erfindung, und Bitleitungspaare A, Ä; D₂, D₂ oder D₃, D₃ an einen

.|: F i g. 8 ein Wellenformdiagramm für die Betriebszu- Außenverbindungsanschluß 21 anzuschließen. Zwi-

I" stände der Speichervorrichtung nach F i g. 7. sehen den Paaren von Zeichenleitungen Di, D-,; D₂, D₂

fi In F i g. 1 ist eine Speicherzelle vom Ein-Transistor- und D₃, D₃ ist jeweils ein Leseverstärker SAi, SA₂ und

g Typ wiedergegeben, bei der die eine Belegung eines 50 SA₃ angeschlossen.

% Kondensatorelementes C f'as zum Speichern einer logi- Wenn ein Ausgangssignal des X-Dekoders 18 an eine

ti sehen Information in Form eines Potentials dient, mit Wortleitung A angelegt wird, werden die elektrischen

i Ahlß Tbd i d i k d i

, g gg , ktrischen

| einem Anschluß Tverbunden ist an dem ein konstantes Ladungen, die in der Zeile von Speicherzellen, die mit

fs. Potential angelegt !St und bei der die andere Belegung dieser Wortleitung A verbunden sind, jeweils auf die

des Kondensatorelementes Cüber die Quellen-Senken- 55 Bitleitungen entladen, an die die betreffenden Speicher-

< Strecke eines MOS-Schalttransistors Q mit einer Bitlei- zellen angeschlossen sind, und hierdurch werden die Po-

£ tung D verbunden ist Das Auslesen und Einschreiben tentiale auf diesen Bitleitungen gemäß der in der ent-

f"; von logischer Information wird zwischen dem Konden- sprechenden Speicherzelle gespeicherten Information

ff satorelement C und der Bitleitung D durch den Transi- geändert Zusätzlich wird in Abhängigkeit von den de-

^ stör Q hindurch bewirkt Mit dem Gate= bzw. Steuer« eo kodierten Ergebnissen des A-Dekoders 18 ein Aus-

fi elektrodenanschluß des Transistors Q ist eine Wortlei- gangssignal vom Referenzdekoder 22 an ein* dir bei-

|0 tung:/! verbunden. den Referenz-Wortleitungen AÄ, und AA₂ geliefert.

|:' F i g. 2 zeigt eine Referenzzelle, die dazu dient, ein Dann erscheint das Ausgangssignal des Referenzdeko-

Referenzpotential an einen Bit-Lesevertärker anzule- ders 22 auf der Re'erenz-Wortleitung, die über eine

<i gen. Ein Kondensatoielement Crder Referenzzelle be- 05 Referenzzelle mit der einen Bitleitung in jedem Zei-

% sitzt eine kleinere Kapazität als das Kondensatorele- chenleitungspaar gekoppelt ist, während die andere Bii-

L ment C der Speicherzellü, und die eine Belegung des leitung Über die ausgewählte Speicherzelle mit der

;' Koridensatorelementes Cr ist mit einem Anschluß T für Wortleitung gekoppelt ist, auf der das Ausgangssignal

des X-Dekoders 18 erscheint. Auf diese Weise wird ein Referenzpotential von der Referenzzelle an die Bitleitung des Bitleitungspaares angelegt, an die das Auslesepotential nicht angelegt ist. Die Auslesepotentiale und die Referenzpotentiale werden an die Leseverstärker s SA\, SAj bzw. SAj angelegt. Diese Leseverstärker bestehen beispielsweise aus einer Flip-Flop-Schaltung oder einem Differenzverstärker, in dem das Auslesepotential mit dem Referenzpotential verglichen wird, um einen Zustand anzunehmen, der dem Ergebnis dieses Vergleiches entspricht, so daß das Potential der Bitleitung einen Zustand annimmt, der dem Ergebnis des Vergleiches entspricht, so daß das Potential der Bitleitung als das verstärkte Ausgangspotential verändert wird. Demgemäß kann die in der ausgelesenen Speicherzelle enthaltene Information, die bei dem Auslesevorgang zerstört worden ist, wieder in dieselbe Speicherzelle eingeschrieben werden, !n Antwort auf die an den Y-Dekoder 19 angelegte Adresse öffnet sich eine der Gatterschaltungen Gi, Gi oder Gt, um die ausgewählte Bit- leitung elektrisch mit dem Anschluß 21 zu verbinden, so daß ein Auslesevorgang von der Bitleitung zum Anschluß 21 oder ein Einschreibevorgang vom Anschluß 21 zur Bitleitung durchgeführt werden kann. Das Wiedereinschreiben in die Speicherzellen mit Hilfe der Le- severstärker SA) bis SAi wird als »Wiederauffrischen« bezeichnet.

In einem Speicher vom Ein-Transistor-Typ wird die logische Information in Form eines Potentials in einem Kondensator-Element C in einer Speicherzelle gespeichert, d. h. als eine in diesem Kondensator-Element C gespeicherte Ladung. Aufgrund von Leckströmen zum Substrat geht die im Kondensator-Element C gespeicherte Ladung im Laufe der Zeit verloren. Daher ist es erforderlich, jede Speicherzelle innerhalb eines vorgegebenen konstanten Zeitintervalls, beispielsweise alle 2 Millisekunden wieder aufzufrischen. Bei der in F i g. 5 dargestellten Speicherzellenanordnung müssen, da jeweils eine Zeile von Speicherzellen immer gleichzeitig aufgefrischt wird, alle Zeilen-Adressleitungen der Reihe nach angesteuert werden, um alle Speicherzellen aufzufrischen, und die Anzahl von Einzelzyklen, die wiederholt bzw. durchlaufen werden müssen, bis alle Speicherzellen aufgefrischt worden sind, ist gleich der Anzahl von Zeilen-Adressleitungen, d. h. Wortleitungen. Diese Gesamtheit von Einzelzyklen wird als Auffrisch-Zyklus bezeichnet. Bei der in Fig.5 wiedergegebenen Speicheranordnung umfaßt der Auffrisch-Zykius vier Einzelzyklen und normalerweise umfassen in einem 16-K-Bit-Speicher die Auff rischzyklen 128 Einzelzyklen.

Wenn die Kapazität eines Kondensator-Elementes C in einer Speicherzelle (die im folgenden der Einfachheit halber als Kapazität einer Speicherzelle bezeichnet wird) durch Cs dargestellt wird, während die gesamte parasitäre Kapazität einer Bitleitung D als solche bei einem Auslesevorgang durch Cd bezeichnet wird, dann ist der Netto-Eingangs-Signalwert, der von einem Leseverstärker bei einem Auslesevorgang erhalten bzw. empfangen wird, die Differenz zwischen dem Auslesepotential der Speicherzelle und dem Referenzpotential, und dieser Eingangs-Signalwert ist ungefähr proportional zum Verhältnis der Speicherzellenkapazität Cs zur Bitleitungs-Kapazität Cd, & h. zum Verhältnis CJQs.

Wenn dieses Eingangssignal größer wird, dann wird der Betrieb des Bit-Leseverstärkers zuverlässiger und der Verstärkungsvorgang läuft schneller ab. In letzter Zeit wurden Fortschritte in der Beschleunigung der Arbeits- bzw. Schaltvorgänge der Schaltkreise erzielt und der Anteil der Zugriffszeit, der durch den Betrieb des Bit-Leseverstärkers eingenommen wird, ist größer geworden. Demgemäß würde ein schnelleres Arbeiten des Bit-Leseverstärkers ein schnelleres Arbeiten der gesamten Schaltung zur Folge haben. Daher wird eine kleinere Bitleitungs-Kapazität Cd und eine größere Speicherzellen-Kapazität Cs angestrebt

Hinsichtlich der Leistungsaufnahme bzw. des Leistungsverbrauchs ist zu berücksichtigen, daß vor dem Auslesevorgang durch eine Bitleitung es erforderlich ist die Bitleitung auf ein vorgegebenes Potential aufzuladen, d. h. die Voraufladung durchzuführen. Wenn ein Bit-Leseverstärker arbeitet, um die Verstärkung eines auszulesenden Signals durchzuführen, dann wird unter den voraufgeladenen Bitleitungen eine Bitleitung. auf der ein niedrigeres Potential des auszulesenden Signals erscheint, zur Masse bzw. Erde entladen. Demgemäß wird dann, wenn die Bitieitungs-Kapazität Cd groß ist. auch die Leistungsaufnahme vergrößert. Die Bitleitungs-Kapazität Cd sollte also bevorzugter.veise möglichst klein sein.

Sowohl hinsichtlich der Erhöhung der Ausbeute als auch hinsichtlich der Vergrößerung der in Bit ausgedrückten Speicherkapazität ist zu berücksichtigen, daß zur Vergrößerung der Speicherzellen-Kaparität Cs die Fläche der Elektrode 15 des Kondensator-Elementes C in F i g. 3 vergrößert werden muß, wenn man nicht irgendweiche Herstcllungsparameter ändern will, was zur Folge hat, daß die Speicherzellenfläche und somit auch die Chip-Größe vergrößert wird; somit wirkt die Vergrößerung der Speicherzellen-Kapazität Cs einer Steigerung der Ausbeute und auch einer Vergrößerung der Speicherkapazität (unter Speicherkapazität ist hier nicht die Kapazität im elektrischen Sinn, sondern das Bit-Fassungsvermögen des Speichers zu verstehen) entgegen.

Wie man den F i g. 3 und 4 entnimmt, umfaßt die Bitleitungs-Kapazität Cd eine Kapazität, die zwischen der als Senke des Schalttransistors Q in einer Speicherzelle dienenden Diffusionsschicht 12 und dem Substrat U vorhanden ist, eine Kapazität, die zwischen der als Bitleitung D dienenden metallischen Verdrahtung und der als Wortleitung dienenden Schicht A aus polykristallinem Silizium ausgebildet ist, und einer Kapazität, die zwischen der als die eine Elektrode des Kondensator-Elementes C dienenden Schicht 15 aus polykristallinem Silizium und der Bitleitung D vorhanden ist; diese Kapazitäten bilden den überwiegenden Teil der Bitleitungs-Kapazität Cd. Insbesondere in dem Fall, in dem die Anzahl von Auffrischzyklen vergrößert wird, wird 'ei einem herkömmlichen Speicher, bei dem ein Paar von Bitleitungen mit einem Leseverstärker gekoppelt ist. wie dies in F i g. 5 dargestellt ist, in entsprechender Weise die Bitleitungs-Kapazität vergrößert da die Anzahl von Speicherzellen, die mit einer Bitleitung verbunden sind, vergrößert wird. Beispielsweise sind im Fall von 128 Auffrischzykien 64 Speicherzellen mit einer Bitleitung verbunden. Bei einem herkömmlichen Speicheraufbau wird, wenn die Bitleitungs-Kapazität Cd durch eine Verringerung der Anzahl der an jede Bitleitung gekoppelten Speicherzellen verringert wird, als Folge hiervon die Anzahl der Bitleitungen vergrößert Bei einer solchen Veränderung wird auch die Anzahl von Bit-Leseverstärkem vergrößert Da die Bit-Leseverstärker neben den Speicherzellen innerhalb eines Haibieiterchips eine große Fläche einnehmen, würde die Vergrößerung der Anzahl von Bit-Leseverstärkern eine Vergrößerung der Chip-Fläche zur Folge haben.

Wie oben beschrieben, ist bei den bisher bekannten Halbleiter-Speichern eine weitere Verbesserung sowohl hinsichtlich der Schaltkreisstabilität bzw. -zuverlässigkeit ats auch hoher Betriebsgeschwindigkeiten, hoher Ausbeuten und der Verwirklichung von geringer Leistungsaufnahme in unvermeidlicher Weise begrenzt

Ui folgenden wird nun eine bevorzugte Ausführungsform eines erfindungsgemäßen Speichers unter Bezugnahme auf Fig.6 beschrieben, in der Schaltungsteile, die in Fig.5 wiedergegebenen Scha't-ingsteilen entsprechen, mit denselben Bezugszeichen bezeichnet sind. An jeden der beiden Eingangsanschlüsse eines jeden Leseverstärkers SA \, SA₂ oder SAi ist eine Vielzahl von Bitleitungen über Schalttransistoren S(Sj, S',, Si, S'i; i - 1, 2, 3) angeschlossen. Beispielsweise sind an den einen Eingangsanschluß des Leseverstärkers SA\ die Bitleitungen D\ und D\ über die Schailtransistoren S\ bzw. S'· angeschlossen und sind nut dem änderen Hingangsanschluß die Bitleitungen D\ und D\ über die Schalttransistoren S\ bzw. S\ verbunden. Die Steuerelektroden der Transistoren S'\, S'j und 53 der betreffenden Schalttransistor-Paare, die mit dem einen Eingangsanschluß des jeweiligen Leseverstärkers verbunden sind, und die Steuerelektroden der Transistoren S'\, S'2 und S'3 der jeweiligen Schalttransistor-Paare, die mit dem jeweils anderen Eingangsanschluß verbunden sind, sind mit einer gemeinsamen Auswahlleitung SEi verbunden, und die Steuerelektroden der übrigen Schalttransistoren S], S2, S3, S], S2 und S3 sind mit der anderen gf neinsarnen Auswahlleitung SE2 verbunden. Eine Eingangsadresse an dem X- Dekoder 18 oder ein dekodiertes Signal von diesem Dekoder wird einem Referenz-Dekoder 22 und einer Auswahlleitungs-Steuerschaltung 23 zugeführt Dieser Referenz-Dekoder 22 und die Auswahlleitungs-Steuerschaltung 23 sprechen auf die ihnen vom Λ"-Dekoder 18 zugeführte dekodierte Information in der Weise an, daß sie den jeweils einen Eingangsanschluß der Leseverstärker mit Bit-Leitungen verbinden, die über Speicherzellen mit einer ausgewählten Wortleitung gekoppelt sind, und daß sie den jeweils anderen Eingangsanschluß der Leseverstärker mit Bit-Leitungen verbinden, die über Referenzzellen mit den ausgewählten Referenz-Wortleitungen gekoppelt sind. Beispielsweise wird in dem Fall, in dem die Wortleitung A\ durch den X-Dekoder 18 angewählt worden ist, die Referenz-Wortleitung ARy durch den Referenzdekoder 22 angewählt Demgemäß werden die in den Speicherzellen Mti, M12 und Mi3 enthaltenen Informationen auf den Bit-Leitungen D\, D\ bzw. D₃ ausgelesen, während an die Bit-Leitungen D\, D'2 und Ö3 die entsprechenden Referenzpotentiale angelegt werden, die in den Referenzzellen Λ//31, Mr32 bzw. A//33 gespeichert sind. Zu diesem Zeitpunkt werden in Antwort auf ein von der Auswahlleitungs-Steuerschaltung 23 auf der Auswahlleitung SEi abgegebenes Ausgangssignal die Schalttransistoren S'i, S'2, S'3, S'u S2 und S'₃ in den leitenden Zustand geschaltet Demgemäß werden die Informationspotentiale auf den Bit-Leitungen D\, D'2 und D'3 und die Referenzpotentiale auf den Bit-Leitungen D'\, D'2 und D'₃ jeweils in den Leseverstärkern SAuSA₂ und SA3 miteinander verglichen. Während die am äußeren Verbindungsanschluß 21 ausgelesenen Informationen, die von den Speicherzellen stammen, die an den einen Eingangsanschluß eines Leseverstärkers gelegt sind, eine Polarität besitzen, die der Polarität der Informationen entgegengesetzt ist, die von den Speicherzellen stammen, die an den anderen Eingangsanschluß desselben Leseverstärkers gelegt sind, haben bei einem ein Einschreiben in die Speicherzellen bewirkenden Vorgang die an die jeweiligen Speicherzellen angelegten Signale umgekehrte Polaritäten in Abhängigkeit von dem Eingangsanschluß des Leseverstärkers, mit dem die Speicherzellen verbunden sind, und somit kann die wiedergegebene Speicheranordnung genauso wie eine bekannte Speichervorrichtung behandelt werden.

Im Fall der in F i g. 6 dargestellten Speicherzellenmatrix bestehen die Auffrischzyklen aus vier Zyklen, doch ist die Anzahl der mit einer Bit-Leitung (D-, bzw. Dr, D'j bzw. Ö'i) verbundenen Speicherzellen gerade die Hälfte der Anzahl der Speicherzellen pro Bit-Leitung im Fall einer Speicherzellenmatrix von dem in F i g. 5 dargestellten Typ. Dabei ist die Zahl der Wiederauffrischzy- klen dieselbe. In entsprechender Weise kann in dem Fall, daß die Zahl von Auffrischzyklen so vergrößert wird, daß beispielsweise ein 64-K-Bit-Speicher 256 Zy lrli*n iimfaRt Hip Iiana7ität
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Faktor 2 bezüglich der bisher bekannten Speicheran-

Ordnungen verringert werden, da der Beitrag der Referenzzellen und der Schalttransistoren zur Bit-Leitungs-Kapazität vernachlässigbar ist.

Wie oben beschrieben, kann bei einer erfindungsgemäßen Halbleiter-Speicheranordnung die Bitleitungs- kapazität im Vergleich zu herkömmlichen Speicheranordnungen, bei denen zwei Bit-Leitungen mit jedem Bit-Leseverstärker verbunden sind, verringert werden. Daher ist es möglich, die Bitleitungs-Kapazität Cd zu verkleinern und somit das Verhältnis Cs/Cd der Speicher- zellen-Kapazität zur Bitleitungs-Kapazität zu verbessern, ohne daß die einzelnen Speicherzellen vergrößert oder die Anzahl von Bit-Leseverstärkern vergrößert wird. Zwar wurde die Erfindung bisher unter Anwendung auf einen Speicher vom Ein-Transistor-Typ beschrieben, doch können erfindungsgemäß dieselben Effekte und Vorteile bei anderen Halbleiterspeicher-Typen erzielt werden, solang dieser Halbleiterspeicher Bit-Leseverstärker wegen der verringerten Signalisierungs-Lei- stungsfähigkeit einer jeden Speicherzelle verwendet.

In jedem Fall können dieselben Effekte und Vorteile dadurch realisiert werden, daß man die Auswahlleitungs-Steuerschaltung 23 mit einem Adressen-Eingangssignal steuert so daß bei einem Auslesevorgang nur diejenigen Bit-Leitungen, an die ein Auslesepotential bzw. ein Referenzpotential von einer Speicherzelle und von einer Referenzzelle, die mit ausgewählten Wortleitungen verbunden sind, angelegt ist, mit dem Bit-Leseverstärker unter der Steuerung einer Auswahl leitung SE\ oder SE2 verbunden werden können.

Wie oben beschrieben, ist gemäß der Erfindung bei einem Speicher vom Ein-Transistor-Typ jede Bit-Leitung mit einem Bit-Leseverstärker Ober eine Quellen-Senken-Strecke eines Schalttransistors verbunden, wo- bei die Speicherzellen, die mit Bit-Leitungen verbunden sind, die mit demselben Bit-Leseverstärker verbunden sind, an verschiedene Wortleitungen angeschlossen sind, und bei einem Ausleseprozeß aus den Speicherzellen werden die Zeichen-Auswahlleitungen SEi und SE₂ zur Steuerung der Zustände der oben erwähnten Schalttransistoren durch ein von außen angelegtes Adressen-Eingangssignal so gesteuert, daß nur die Bit-Leitungen, an die ein Auslesepotential bzw. ein Referenzpotential angelegt ist, mit dem Bit-Leseverstärker verbunden werden können. Auf diese Weise kann ein Speicher vom Ein-Transistor-Typ realisiert werden, der eine kleine Bitleitungs-Kapazität ein großes Verhältnis der Speicherzellen-Kapazität zur Bitleitungs-Kapazität und eine

kleine Speicherzellenfläche besitzt, d. h. ein Speicher vom Ein-Transistor-Typ, der stabil bzw. zuverlässig im Betrieb und für hohe Schaltgeschwindigkeiten geeignet ist, der nur eine geringe Leistungsaufnahme besitzt und eine hohe Produktionsausbeute ermöglicht.

Die Zahl der mit demselben Eingangsanschluß des Bit-Leseverst?*kers über einen Schalttransistor verbundenen Bit-Le:tbngen ist nicht auf zwei begrenzt, sondern kann noch erhöht werden. Die Referenzzellen können zumindest mit einer der Bit-Leitungen verbunden sein, die mit dem einen Eingangsanschluß eines jeden Leseverstärkers verbunden sind, und ebenso mit wenigstens einer der Bit-Leitungen, die mit dem anderen Eingangsanschluß verbunden sind. Falls eine Referenzzelle mit jeder Bit-Leitung verbunden ist, wie dies in Fig.6 dargestellt ist, ist unabhängig davon, welche Speicherzelle angewählt wird, die Anzahl der zu diesem Zeitpunkt mit einem Leseverstärker verbundenen Zellen immer dieselbe und auf diese Weise kann ein Speicher erzielt werden, der in einer sehr stabilen Weise betrieben werden kann. Wenn diese Vorkehrungen getroffen werden, erhöht sich die Anzahl der Referenzzellen geringfügig, doch ist diese Erhöhung klein im Vergleich mit der Gesamtzahl der Speicherzellen und daher wird für den gesamten Speicher die Chip-Fläche nicht wesentlich vergrößert.

Im folgenden wird eine zweite bevorzugte Ausführungsform eines erfindungsgemäßen Speichers unter Bezugnahme auf die Fig. 7 und 8 beschrieben. Bei der wiedergegebenen Ausführungsform hat eine X-Adresse der Einfachheit halber einen Drei-Bit-Aufbau und besteht somit aus Ao, X\ und AV Darüber hinaus sind Schaltungsteile, die für die Beschreibung der Erfindung nicht erforderlich sind, weggelassen. Ein Leseverstärker-Schaltkreis SAi besteht aus kreuzgekoppelten MOS-Transistoren QA\ und QB\. In gleicher Weise ist ein Lcseverstärker-Schaitkreis SA2 aus MOS-Transistoren QAi und QBi aufgebaut. In der Leseverstärker-Schaltung SA\ ist mit der Steuerelektrode des MOS-Transistors QAi über die Queilen-Senken-Strecke eines MOS-Transistors S\ eine Bit-Leitung Di verbunden, die an die Speicherzellen M\ \ und M31 vom Ein-Transistor-Typ und an eine Referenzzelle Mn 1 gekoppelt ist Ebenso ist eine Bit-leitung D₁, die mit den Speicherzellen Λ/21 und Mti und einer Referenzzelle Mr^ verbunden ist, über die Quellen-Senken-Strecke eines MOS-Transistors 5| mit der Steuerelektrode des MOS-Transistors QB\ in der Leseverstärker-Schaltung SAi verbunden. In ähnlicher Weise ist eine Bit-Leitung D/, die mit den 5μβίΰηβΓζεΙΙβη Mn und M71 und einer Referenzzelle Mr» verbunden ist, sowie eine Bit-Leitung D',-. die mit den Speicherzellen Λ/βι und W₈₁ und einer Referenzzelle M/41 verbunden ist, jeweils mit den Steuerelektroden der MOS-Transistoren QB\ bzw. QA\ in der Leseverstärker-Schaltung SAi über die MOS-Transistoren 3"Ί bzw. S\ verbunden. An die Steuerelektroden der MOS-Transistoren Si und S~\ ist ein Auswahlsignal SEi angelegt, das dadurch erhalten wird, daß eine Adresse X₂ durch eine Pufferschaltung 123 geleitet wird, und an die Steuerelektroden der MOS-Transistoren S'_t und ST ist ein Auswahlsignal SEz angelegt, das dadurch erhalten wird, daß eine Adresse X\ durch eine Pufferschaltung 123' geleitet wird. Wortadressen-Ausgangssignale Aj bis A4 von einem A"-Dekoder 118 sind jeweils an die Wort-Anschlüsse der Speicherzellen Mu, Λί«, M₃\ und M*\ angelegt, während Adressensignale Xo und Xo jeweils durch Pufferschaltungen 122 und 122 geleitet sind und die Ausgangssignale ARi und A Ri als Referenz- Wortsignale an die Wort-Anschlüsse der Referenzzellen Mm bzw. Mr2i angelegt sind. In entsprechender Weise sind Wcrtadressen-Ausgangssignale As bis A« von einem X-Dekoder 118' jeweils an die Wort-An- Schlüsse der Speicherzellen /V/51, Μβι, M71 und Λ/β ι ange legt, während Adressensignale Xo und AO jeweils durch Pufferschaltungen 122' und 122' geleitet werden und die Ausgangssignale ARi und AR* als Referenz-Wortsignale an die Wort-Anschlüsse der Referenzzellen Mrji und ΜΓ41 angelegt sind. Die komplementären Ausgangssignale der Leseverstärker werden den komplementären Lese-Vielfachleitungen B\ und Bi dadurch zugeführt, daß selektiv jeweils ein Transistor der Transistorpaare (u. Qn), (Qn, <?m), (Qm, <?i₆), (Qm, Qm). die K-Auswahl- Gatter bilden, in Antwort auf dekodierte Ausgangssi gnale d\ bis (U der K-Dekoder 119 und 119' angesteuert wird, die die V-Adressen ΥΊ und Yi empfangen. Die Auslese-Ausgangssignale, die über die Auslese-Vielfachleitungen B\ und Bi übertragen werden, werden durch einen Haupt-Leseverstärker MSA verstärkt und nach außen als direkte und komplementäre Ausgangssignale D_tus und D_ius abgegeben.

Bei der in F i g. 7 dargestellten Speicherschaltung ändert sich dann, wenn die Adressenleitung Ai angewählt wird, das Signal SEi von einem »high«-Pegel zu einem »Iow«-Pegel, bevor eine Auswahlsignal-Spannung an die Adresscnleitung Ai angelegt wird, wie dies in F i g. 8 dargestellt ist, und hierdurch werden die MOS-Transistoren S'\ und "S⁷X abgeschaltet. Dagegen behält das Si- gnal S£i einen »highw-Pegel bei und somit werden die MOS-Transistoren Si und ST in einem eingeschalteten Zustand gehalten. Als Ergebnis hiervon sind die Zeichenleitungen D'i und D'i elektrisch von dem MOS-Leseverstärker SAi getrennt, während die Zeichenleitun- gen Di und ~D~\ mit dem MOS-Leseverstärker SAi verbunden sind. Wenn eine Signalspannung an die Wortleitung A| angelegt worden ist, wird, wenn die Speicherzelle Mn einen »high«-Pegel aufweist, ein hohes Differenz-Ausgangssignal an die Zeichenleitung Dt abgege- ben; wenn jedoch die Zelle einen »low«-Pegel aufweist, wird ein niederes Differenz-Ausgangssignal erzeugt. Zu diesem Zeitpunkt ist eine Referenz-Wortleitung AR₂ angewählt worden und hierdurch wird ein zwischen dem hohen Differenz-Ausgangssignal und dem niederen Differenz-Ausgangssignal liegendes Differenz-Ausgangssignal an die Zeichenleitung "D~\ abgegeben. Die Leseverstärker-Schaltung SAi arbeitet in Antwort auf eine Signaldifferenz zwischen den Zeichenleitungen Di und ^T. In dem Fall, in dem die MOS-Transistoren S'i und ST leitend werden, wird eine Ausleseoperation nach einer entsprechenden Adressieroperation durchgeführt

Die Erfindung schafft also eine Speicheranordnung,

die stabil bzw. zuverlässig im Betrieb ist und mit hohen

Geschwindigkeiten arbeiten kann. Die Speichervorrich-

tung umfaßt eine Vielzahl von Bitleitungspaaren, eine Vielzahl von Leseverstärkern, die jeweils zwei Eingangsanschlüsse besitzen, eine Vielzahl von Schalter-Paaren und eine Vielzahl von Speicherzellen und die Paare von Eingangsanschlüssen der Leseverstärker sind durch die Schalter-Paare mit den Bitleitungspaaren funktionell verbunden.

Hierzu 6 Blatt Zeichnungen

Claims (3)

1 2

chen-Leseverstärker« bezeichneten Differenzverstär-Patentansprflche: kers verstärkt und dann nach außen fibertragen wird.

t. Speichervorrichtung mit einem Paar von Bitlei- vom Ein-Transistor-Typ verwendet, bei denen die Speitungen (Di, D\\ mit einer Vielzahl von Wortleitun- 5 cherzeuen einen Transistor und einen Kondensator umgen (Ai -Aa), die die Bitleitungen kreuzen, mit einer fassen. Eine derartige Speicheranordnung wird dadurch Vielzahl von Speicherzellen (Mn—M43), die an aufgebaut daß man eine Speicherzelle an jedem Kreu-Kreuzungspunkten der Bitleitungen und Wortlei- zungspunkt einer Matrix anordnet, die von einer VIeI-tungen vorgesehen sind, mit einem Differentiallese- zahl von Wortleitungen und einer Vielzahl von Zeichenverstärker (SAi) mit zwei Eingangsklemmen, und 10 leitungen gebildet wird, von denen jede mit einem Lesemit einem Paar von Schaltern (St, Si), wobei eine verstärker verbunden ist Der Leseverstärker wird mit (Di) der Bitieitungen mit der einen Eingangsklemme einem aus einer Speicherzelle ausgelesenen Signal über über den einen (Si) der Schalter und die andere (D\) eine Zeichenleitung versorgt und verstärkt dieses Sider Bitleitungen mit der anderen Eingangsklemme .gnaL In den letzten Jahren wurde die Speicherkapazität über den anderen der Schalter (S\) verbunden ist, 15 solcher Speicher sehr stark vergrößert und die Anzahl dadurch gekennzeichnet, daß sie minde- von Speicherzellen, die mit einer Zeichenleitung verstens ein weiteres Paar von Bitleitungen (Di', Dt) bunden sind, wurde stark erhöht. Als Folge hiervon wur- und mindestens ein weiteres Paar von Schaltern (S_x', de auch zwangsläufig die elektrostatische Kapazität der Sx) aufweist, wobei die eine (Di) der weiteren Bit- Zeichenleitung vergrößert Daher wird sehr häufig der leitungen vrJl der einen Eingangsklemme über den 20 Pegel eines Eingangssignals an einen Lesverstärker vereinen (Si") weiteren Schalter und die andere (Dt) der ringe«, was Fehlfunktionen des Leseverstärkers zur weiteren Bitleitungen mit der anderen Eingangs- Folge hat Um diese Verringerung des Eingangssignalklemme über den anderen (Si') der weiteren Schal- spegels zu kompensieren, war es nötig, die Leseverstärter verbunden ist, und daß ein Paar der Schalter ker außerordentlich empfindlich auszubilden und/oder selektiv in Abhängigkeit von Adressinfonnation so 25 die elektronstatische Kapazität von Speicherzellen betätigbar ist, daß ein Paar der Bitleitungen mit den selbst zu vergrößern um den Auslesend aus einer beiden Eingangsklemmen elektrisch verbunden ist, angewählten Zelle auf einer Zeichenleitung zu erhöhen, während das andere Paar der Schalter nicht betätigt Als Folge hieraus ergibt sich der Nachteil, daß sich die ist Chipgröße gegebenenfalls vergrößert Zusätzlich hat

2. Speichervorrichtung nach Anspruch 1, dadurch 30 die Vergrößerung der elektrostatischen Kapazität die gekennzeichnet daß von jedem Paar von Bitleitun- von einer Zeichenleitung gebildet wird, die Ausbildung genfA, A;A'. A'in vig.6)iiweils eine Bitleitung eines Vergrößerungskreises zur Folge, der eine große (Di, D_x ¹) auf der einen Seite des Leseverstärkers Zettkonstante besitzt so daß die dem Stand der Technik (SAi) angeordnet ist während die jeweils andere entsprechenden Anordnungen auch den Nachteil besit-(Ai A') auf der gegenüberliegenden Seite des Lese- 35 zen, daß die Geschwindigkeit von Auslesevorgängen Verstärkers angeordnet ist stark verkleinert ist

3. Speichervorrichtung nach Anspruch 1, dadurch Darüber hinaus ist es vor dem jeweiligen Auslesevorgekennzeichnet daß von der Vielzahl von Bitlei- gang erforderlich, die Zeichen leitung auf ein vorgegebetungspaaren (D_x, A; A'. A in F i g. 7) die eine Half- nes Potential aufzuladen, d. h. die sogenannte Vorauflate (D_x, D_x) auf der einen Seite des Leseverstärkers 40 dung durchzuführen. Wenn ein Leseverstärker ein ausangeordnet ist während die andere Hälfte der Biilei- gelesenes Signa! verstärkt, dann wird von den voraufgetungspaare (D\, A') auf der gegenüberliegender; ladenen Zeichenleitungen eine, an die ein niedrigeres Seite des Leseverstärkers angeordnet ist Auslesesignal angelegt ist auf Massepotential entladen.

Demgemäß hat ein Anwachsen der Kapazität der Zei-

45 chenleitung die nachteilige Folge, daß die dynamische

Leistungsaufnahme wächst Eine Speichervorrichtung der eingangs genannten

Die Erfindung betrifft eine Speichervorrichtung mit Art ist aus der US-PS 35 14 765 bekannt Dabei ist je-

einem Paar von Bitleitungen, mit einer Vielzahl von doch jeweils eine Bitleitungshälfte fest mit einer Ein-

Wortleitungen, die die Bitleitungen kreuzen, mit einer 50 gangsklemme des Differentialleseverstärkers verbun-

Vielzahl von Speicherzellen, die an Kreuzungspunkten den. Da damit für jedes Bitleitungspaar ein Leseverstär-

der Bitleitungen und Wortleitungen vorgesehen sind, ker vorgesehen sein muß, ist es schwierig, den Kapazi-

mit einem Differentialleseverstärker mit zwei Eingangs- tätswert der Bitleitung zu vermindern, ohne daß die

klemmen, und mit einem Paar von Schaltern, wobei eine Zahl der einem Leseverstärker zugeordneten Speicher-

der Bitleitungen mit der einen Eingangsklemmc über 55 zellen vermindert wird.

den einen der Schalter und die andere der Bitleitungen Den gleichen Nachteil weist auch die aus der DE-OS

mit der anderen Eingangsklemme über den anderen der 23 24 965 bekannte Speichervorrichtung auf, bei der ein

Schalter verbunden ist besonderer, mit schrittweisem Ladungsausgleich arbei-

Bei Halbleiterspeichern geht die Entwicklung dahin, tender Leseverstärker Verwendung findet Bei dieser

daß man zu immer größeren Speicherkapazitäten über· 60 Speichervorrichtung werden die Kapazitäten an den

geht und daß die internen das Auslesen aus Speicherest- Eingangsklemmen des Differentialleseverstärkers

len steuernden Auslesesignale auf einen möglichst klei- durch Transistoren von den Bitleitungen getrennt Inso-

nen Pegel abgesenkt werden. Um diese niederen Ausle- fern wird auch die mit der Bitleitung verbundene wirk-

sesignale sicher weiterzuverarbeiten und um mit hohen same Kapazität etwas vermindert Aber auch in diesem

Geschwindigkeiten ein- und auslesen zu können, wurde 65 Fall ist jeweils, ein Bitleitungspaar mit einem Lesever-

bisher sehr häufig ein Speicheraufbau verwendet, bei stärker verbunden, so daß auch hier der Kapazilätswert

dem ein Signal, das aus einer Speicherzelle auf eine der Bitleitung kaum vermindert werden kann, ohne daß

Bitleitung gegeben wird, einmal mit Hilfe eines als »Zei- die Zahl der mit einem Leseverstärker verbundenen