DE2318550C3

DE2318550C3 - Speicheranordnung

Info

Publication number: DE2318550C3
Application number: DE2318550A
Authority: DE
Inventors: Jonothan Whipple Saunderstown R.I. Rose
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1972-06-28
Filing date: 1973-04-12
Publication date: 1981-04-02
Also published as: FR2191201B1; GB1363049A; FR2191201A1; US3747078A; DE2318550B2; DE2318550A1; IT983949B; JPS5330465B2; CA992204A; JPS4944634A

Description

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Die Erfindung betrifft eine Speicheranordnung mit Speicherzellen, die längs widerstandsbehafteten, zu den Schreib/Leseschaltungen führenden Adreßleitungen angeordnet und mit diesen über Kopplungselemente verbunden sind.

• Bekannte monolithisch integrierte Speicheranordnungen sind in Form einer Matrix angeordnet und werden über senkrecht zueinander verlaufende Adreßleitungen adressiert. Diese Adreßleitungen werden meist als Wort- und Bitleitungen bezeichnet. Um die Herstellung derartiger Speicheranordnungen zu vereinfachen, ist man bestrebt, diese Leitungen in nur einer Metallisierungsebene zu verwirklichen. Dazu ist es erforderlich, daß eine der senkrecht zueinander «o verlaufender. Leitungsgruppen, also entweder die Bitoder die Wortleitungen, aus langgestreckten, parallel zueinander verlaufenden Halbleiterzonen gebildet wird, während die jeweils andere, senkrecht dazu verlaufende Leitungsgruppe aus metallischen Leitungen besteht.

Die Verwendung von beispielsweise eindiffundierten, als Leiter verwendeten Halbleiterzonen haben jedoch einen Nachteil. Obwohl sie relativ hoch dotiert sind, weisen sie doch relativ hohe Widerstände pro Längeneinheit auf, so daß zwischen den einzelnen Zellen und den über diese Leitungen daran anzuschließenden Lese/Schreibschaltungen unterschiedliche Widerstände auftreten. Es tritt also durchaus der Fall auf, daß eine Speicherzelle, die am den Lese/Schreibschaltungen zugewandten Ende der Adreßleitung angeordnet ist, einen Widerstand von etwa Null Ohm vorfindet. Eine Speicherzelle, die dagegen am den Lese/Schreibschaltungen abgewandten Ende der Adreßleitung angeordnet ist, kann einen Widerstand von mehreren Kiloohm vorfinden. Diese von der Zelle aus gesehenen unterschiedlichen Widerstände der Adreßleitungen beeinflussen die Leistungsfähigkeit und Betriebssicherheit der Speicherzellen nicht unwesentlich. Hohe Adreßleitungswiderstände reduzieren den von der Speicherzelle gelieferten Ausgangsstrom und erhöhen die Zugriffszeit. Die Stabilität wird verbessert. Niedrige Adreßleitungswiderstände erlauben höhere Ströme, aber reduzieren die Stabilität. Diese unterschiedlichen Widerstandsverhältnisse erschweren das Ziel, lediglich eine Speicherzelle zu entwickeln, die beiden sich widersprechenden Tatsachen gerecht wird.

Es ist die der Erfindung zugrunde liegende Aufgabe, diese Probleme ohne zusätzlichen Aufwand zu umgehen.

Erfindungsgemäß besteht die Lösung dieser Aufgabe darin, daß zur Angleichung der Gesamtwiderstände zwischen den Speicherzellen und den Schreib/Leseschaltungen die Kopplungselemente mit Widerständen ausgestattet werden, die mit zunehmender Entfernung von den Schreib/Leseschaltungen stufenweise abnehmen.

Ein besonders vorteilhaftes Ausführungsbeispiel besteht darin, daß bei einer aus monolithisch integrierten Speicherzellen aus Feldeffekt-Transistoren bestehenden Speicheranordnung die Kopplungselemente Feldeffekt-Transistoren sind, deren unterschiedliche Widerstände durch Variation der Kanalabmessungen eingestellt sind.

Die Erfindung wird im folgenden anhand eines in der Zeichnung dargestellten Ausführungsbeispiels näher erläutert. Es zeigt

F i g 1 eine Reihe von Speicherzellen, die mit einem Bitleitungspaar gekoppelt sind,

F i g. 2 eine Draufsicht einer monolithischen Struktur einer dieser Speicherzellen und

F i g. 3 eine Schnittansicht der Linie 3-3 der Struktur gemäß F i g. 2.

Die in Fig. 1 dargestellten Speicherzellen 10, 12 und 14 sind für sämtliche Zellen repräsentativ, die entlang des Bitleitungspaares 16 und 18 angeordnet sind. Die Speicherzelle 10 sei eine der Speicherzellen, die am dichtesten bei den Lese/Schreibschaltungen 20 angeordnet ist, während die Speicherzelle 14 eine der Speicherzellen repräsentiert, die am weitesten von diesen Schaltungen entfernt sind. Die Speicherzelle 12 entspricht solchen Speicherzellen, die zwischen den genannten beiden extremen liegen. Der von den Speicherzellen aus gesehene Widerstand der Bitleitung variiert von einem Widerstand 0 für die Speicherzellen in der Gruppe der Speicherzelle 10, die den Lese/ Schreibschaltungen 20 am nächsten liegt, bis zu einem viel höheren Widerstand für die Speicherzellen in der Gruppe der Speicherzelle 14, die am weitesten entfernt von den Schaltungen 20 angeordnet sind. Die Spanne der Widerstandsunterschiede hängt vom auf die Längeneinheit der Leitungen 16 und 20 bezogenen Widerstand 22 ab. Bestehen die Bitleitungen aus diffundierten Halbleiterzonen, so ist man bestrebt, diese Zonen möglichst dünn auszubilden. Dünne Leitungen weisen aber einen hohen Widerstand pro Längeneinheit auf, so daß zwischen den Ankopplungspunkten der Speicherzellen an den Leitungen 16 und 18 und den Lese/Schreibschaltungen 20 extrem unterschiedliche Leitungswiderstände auftreten.

Diese beträchtlichen Widerstandsunterschiede erschweren es ungemein, eine Speicherzelle zu entwikkeln, die an jeder Stelle entlang der Adreßleitungen, also der Bit- oder Wortleitungen einsetzbar ist. Ein hoher Leitungswiderstand reduziert den Ausgangsstrom der Zelle und erhöht die Zugriffszeit zur Zelle. Der hohe Leitungswiderstand verbessert aber die Stabilität während einer Leseoperation. Ein niedriger Leitungswiderstand ergibt höhere Ströme, reduziert aber die Stabilität. Verwendet man also an allen Stellen die gleiche Speicherzelle, so werden die Speicherzellen am entfernten Ende der Leitung langsam und stabil und die

beiden Leitungen liegt eine Anzahl von Halbleiterzonen 28, 30, 32 und 34, dis als Source und Drain der Transistoren φ b^;s Qj verwendet werden. Metallisierungen 24, 36, 38, 40 und 42 überlagern diese Halbleiterzonen zum TeiL Die Metallisierungen bilden die Gates, die Zwischenverbindungen, eine Adreßleitung und eine Stromversorgungsleitung der Speicherzellen.

Die punktiert gezeichneten Gebiete zwischen den Halbleiterzonen in den metallisierten Bereichen stellen die Gates der Transistoren der Speicherzellen dar und sind mit den Bezeichnungen Qi bis Qt, versehen, so daß auf die jeweiligen Transistoren in der Schaltung gemäß F i g. 1 bezug genommen ist Die Gates liegen über dünnen Bereichen 44 der Siliziumdioxydschicht 46. Die metallischen Bereiche 24,36,38,40 und 42 bilden durch die Siliziumdioxydschicht 46 hindurch die metallischen Kontakte zwischen der Metallisierung und den Halbleiterzonen. Bei der dargestellten Speicherzelle bildet demnach die metallische Leitung 24 die Wortleitung der Speicherzelle und die Gate-Metallisierung der Transistoren Q₅ und Q₆. Die Halbleiterzonen 16,18,28 und 30 entsprechen Source und Drain der Transistoren Qs und Qe. Der Kanalwiderstand der Transistoren Qs und Qt wird erfindungsgemäß dadurch variiert, daß die Entfernung L zwischen den langgestreckten Halbleiterzonen 16 und 18, die die Drains der Transistoren Qs und Qe bilden, und den als Source der Transistoren Qs und Qf₁ verwendeten Halbleiterzonen 28 und 30 variiert wird. Der Widerstand wird vermindert, indem die Gebiete 28Λ und 3OA dünner und damit die Entfernung L zwischen diesen Gebieten und den Leitungen 16 und 18 größer gemacht wird. Entsprechend wird der Widerstand vergrößert, indem die Gebiete 28a und 30a dünner und damit die Entfernung L zwischen diesen Gebieten und den Leitungen 16 und 18 vergrößert wird. Wie die Entfernungen variiert werden, hängt von den Bedürfnissen des jeweiligen Speichersystems ab. In bestimmten Fällen kann es wünschenswert sein, daß jede, mit den Bitleitungen 16 und 18 gekoppelte Speicherzelle als Kopplungselemente dienende Transistoren Qs und Q_b unterschiedlichen Widerstandes benötigt. In anderen Fällen genügen Transistoren Qs und Q&, die nur drei oder vier verschiedene Kanallängen aufweisen, um die Erfordernisse des Speichersystems zu erfüllen.

Die Masseverbindung der Speicherzelle erfolgt an der Source 32, der Transistoren Q\ und Q2 über die metallische Leitung 38 und den Kontakt 44. Der Anschluß an die Betriebsspannungsquelle erfolgt an den Drains und Gates der Transistoren Q3 und Q* über die metallische Leitung 36 und den Kontakt 54. Die Kreuzkopplung zwischen den Transistoren Qt und Qi besteht aus den metallisierten Bereichen 40 und 42 und den Kontakten 50 und 52, die jeweils die Drain ties einen mit dem Gate des anderen Transistors verbinden. Es sei bemerkt, daß die Transistoren Q3 und Q* relativ lange Kanalzonen aufweisen. Der Grund dafür liegt darin, daß diese als Lastelemente verwendeten Transistoren hohe Widerstände aufweisen sollen, um lediglich eine Leckstrom-Kompensation zu gewährleisten.

Speicherzellen nahe den Lese/Schreibschaltungen schnell, aber unstabil sein. Durch die Erfindung werden eben diese Probleme eliminiert, indem der Widerstand der als Koppelelemente verwendeten Feldeffekt-Transisto-en Qs und Q von Speicherzelle zu Speicherzelle so variiert wird, daß die aktiven, kreuzgekoppelten Elemente sämtlicher Speicherzellen 10, 12 und 14 in Richtung der Schreib/Leseschaltung 20 den gleichen Widerstand sehen.

Die kreuzgekoppelten Feldeffekt-Transistoren <?, und Q2 sind an den geerdeten Anschluß einer Betriebsspannungsquelle V angeschlossen. Die Drains der beiden Transistoren sind über getrennte, als Lastelemente dienende Feldeffekt-Transistoren Qz und Qa mit dem positiven Anschluß ■+- V der Betriebsspannurjgsquelle verbunden. Damit bilden die Transistoren Qu Q2, Qi und Qa ein bistabiles Flip-Flop, bei dem die Transistoren Q\ und Q₂ die kreuzgekoppelten Elemente, und die Transistoren Q₃ und Qa die Lastelemente darstellen. In einer derartigen Speicherzelle wird Information in der Form einer binären 1 oder einer binären 0 gespeichert. Beispielsweise ist eine binäre 1 gespeichert, wenn Transistor Q₁ leitend und Transistor Qi gesperrt ist. Eine binäre 0 ergibt sich dann bei leitendem Transistor Qi und gesperrtem Transistor Q].

Zum Zwecke des Auslesens oder Einschreibens von Information in die Speicherzelle ist sie über einen Feldeffekt-Transistor Qs mit der Bitleitung 16 und über einen Feldeffekt-Transistor Q₁ mit der anderen Bitleitung 18 gekoppelt. Die Gates dieser beiden Transistoren sind miteinander verbunden und an die Wortleitung 24 der Speicherzelle gelegt, so daß di< Potentiale an den Gates der beiden Flip-Flop-Transi >toren Q\ und Qi ausgelesen werden können, wenn an die Wortleitung 24 ein Leseimpuls angelegt wird, der die Transistoren Q? und Qb in den leitenden Zustand schaltet. Wie bereits ausgeführt, wirkt sich der Widerstand der Bitleitungen auf die Signale aus, die die Leseschaltung 20 von den Zellen empfangt. Um diese Auswirkungen zu kompensieren, geht man so vor, daß die Kanallänge der Transistoren Qs und Q entlang der Leitungen 16 und 18 variiert wird. Die Kanallänge ist bei Zellen 10, die der Leseschaltung am nächsten liegen, am größten, und bei Zellen 14, die am weitesten entfernt von der Leseschaltung liegen, am kürzesten. Bei dieser Veränderung der Kanallängen bleibt die Kanalbreite natürlich gleich groß. Auf diese Weise erreicht man, daß der Gesamtwiderstand zwischen Leseschaltung 20 und Speicherzelle, d. h. dem eigentlichen, aus den Transistoren Qu Q₂, Q3 und Qa bestehenden Flip-Flop im wesentlichen für alle Speicherzellen gleich groß wird. Man kann also die Probleme verhindern, die ihre Ursache in den mit hohen Längswiderständen behafteten Leitungen 16 und 18 haben.

Aus den F i g. 2 und 3 ergibt sich der monolithische Aufbau einer einzelnen Speicherzelle 12 von der zuvor beschriebenen Art. Ein T-leitendes Halbleitersubstrat 26 weist eine Anzahl von N-dotierten Halbleiterzonen auf. Langgestreckte, parallel zueinander verlaufende Halbleiterzonen 16 und 18 bilden die entsprechend bezeichneten Bitleitungen in Fig. 1. Zwischen diesen

Hierzu 2 Blatt Zeichnungen

Claims

Patentansprüche:

1. Speicheranordnung mit Speicherzellen, die längs einer widerstandsbehafteten, zu den Schreib/ Leseschaltungen führenden Adreßleitungen angeordnet und mit diesen über Kopplungselemente verbunden sind, dadurch gekennzeichnet, daß zur Angleichung der Gesamtwiderstände zwischen den Speicherzellen und den Schreib/Leseschaltungen die Kopplungselemente mit Widerständen ausgestattet sind, die mit zunehmender Entfernung von den Schreib/Leseschaltungen stufenweise abnehmen.

2. Speicheranordnung nach Anspruch 1, dadurch gekennzeichnet, daß sie aus monolithisch integrierten Speicherzellen aus Feldeffekt-Transistoren besteht

3. Speicheranordnung nach Anspruch 2, dadurch gekennzeichnet, daß die Kopplungselemente Feldeffekt-Transistoren sind, deren unterschiedliche Widerstände durch Variation der Kanalabmessungen eingestellt sind.