DE2655999C2 - Speicheranordnung - Google Patents

Description

Die Erfindung betrifft eine Speicheranordnung nach dem Oberbegriff des Patentanspruchs 1.

Halbleiterspeicherschaltungen, wie sie in der US-Patentschrift 35 60 764 beschrieben sind, sparen zwar Strom, sind jedoch belastet durch

1. Treiber für Stromleitanschlüsse sowie Bit- und Wortleitungen,

2. verschiedene Treiber-Spannungspegel zum Betrieb von isolierenden und Lasttransistoren und

3. zusätzliche Verdrahtung zur Unterstützung der Spannungsverteilerleitungen für den Betrieb der Isolations- und Lasttransistoren, wodurch die Speicherfläche in einem Chip reduziert wird.

Da immer größere Speicherdichte auf dem Halbleiter gefordert wird, müssen die Ströme weiter gesenkt werden, der Schaltungsbereich verkleinert und der Betrieb vereinfacht werden, um Speicherleistungen zu erzielen, die für den Betrieb in Hochleistungs-Datenverarbeitungssystemen geeignet sind.

Die Aufgabe der vorliegenden Erfindung besteht darin, eine Speicherschaltung zu schaffen, die in Randomspeichern mit hoher Packungsdichte verwendet werden kann, die ohne Stromleitanschluß gespeist werden, kein besonderes Selektionspotential für jede Speicherschaltung brauchen und niedrige Anforderungen an die Stromversorgung stellen, weil Stromleittreiber und die zugehörigen Verdrahtungen fehlen. Die erfindungsgemäße Lösung besteht im Kennzeichen des

Anspruchs 1.

In einem Ausführungsbeispiel der Erfindung besteht eine Speicherschaltung aus einem ersten und zweiten Satz von Transistoren, von denen einer als eigentlicher Speicher und der andere als Lastelement dient Die Speicher- und Lastelemente arbeiten mit verschiedenen Schwellenspannungen. In einer Form sind die Speicherelemente Verstärkungselemente mit N-Kanal oder P-Kanal, während die Lastelemente zum n-leitenden oder p-leitenden Verarmungstyp gehören. Die Speicherelemente sind zwischen den entsprechenden Anschlüssen für Gate und Drain über Kreuz gekoppelt Jedes Lasteiement ist mit einem anderen überkreuzgekoppelten Transistor verbunden. Die Lastelemente sind auch an eine gemeinsame Spannungsversorgung angeschlossen deren Rückleitung über die überkreuzgekoppelten Transistoren erfolgt Ein Isoliertransistor des ersten Typs ist mit jedem überkreuzgekoppelten Transistor verbunden. Die Speicherschaltung ist in einer Matrixgruppe von Wort- und Bitleitungen angeordnet Die Isoliertransistoren der Speicherschaltung sind mit benachbarten Bitleitungen in einer Spalte verbunden. Eine Wortleitung ist verbunden mit

(a) dem Gate aller isolierenden Transistoren in derselben Zeile und

(b) dem Gate der Lastelemente der Speicherschaltungen in der Zeile.

Im Speicherzustand der Schaltung führt die Wortleitung ein erstes Potential, durch das die isolierenden Elemente in den nichtleitenden Zustand versetzt und die Zelle von den Bitleitungen getrennt werden. Die Schwellenspannung für die Lastelemente liegt jedoch unter dem Wortleitungspotential, so daß der Strom an die überkreuzgekoppelten Zelle von der Stromversorgung liefern können, um die gespeicherte Information zu halten. Das Wortleitungspotential wechselt auf eine Leseoperation auf einen zweiten Pegel. Die isolierenden Transistoren werden durch das Potential auf der Wortleitung eingeschaltet und verbinden die Speicherzelle mit den Bitleitungen. Das Potential auf der Wortleiti;ng treibt auch die Lasttransistoren weiter in den leitenden Bereich, um die Störkapazitanz der leitenden Transistoren zu liefern, die sonst durch eine Bitleitung geladen würde. Die Kapazitanz auf der anderen Bitleitung wird durch den leitenden Transistor nach Erde entladen. Die auf den Bitleitungen erscheinenden Potentiale werden voneinander in einem Differenzialverstärker oder Abfrageverstärker subtrahiert und der reslutierende Impuls zeigt den Informationszustand der Zelle an. Um den Informationszustand zu wechseln oder in die Speicherzelle zu schreiben, wird die Wortleitung auf das zweite Potential umgeschaltet, während die Potentiale auf der Bitleitung in die jeweilige Gegenrichtung entsprechend dem in der Schaltung zu speichernden gewünschten Informationszustand verändert werden. Für einen binären Einerzustand schalten die Potentiale auf den Bitleitungen den einen Speichertransistor ein und den anderen aus. Das Potential auf einer Bitleitung lädt die Störkapazitanz eines Speichertransistors und versetzt ihn in den leitenden Zustand. Das Potential auf der anderen Bitleitung entlädt die Störkapazitanz des anderen Speichertransistors und versetzt ihn in den nichtleitenden Zustand. Um eine binäre 0 in die Speicherschaltung zu schreiben, wird das Potential auf der Wortleitung auf die zweite Stufe angehoben und die Potentiale auf der

Bitleitung werden umgekehrt, um den leitenden Transistor abzuschalten und den nichtleitenden Transistor einzuschalten, während die entsprechenden Störkapazi tanzen in eier Schaltung entladen bzw. geladen werden. Ein Merkmal der Erfindung ist ;ine Speicherschaltung mit Transistoren, die verschiedene Schwellenspannungen haben, in Form von Anreicherungs- und Verarmungstransistoren, damit die Zelle ohne Stromleitanschluß geladen werden kann. Ein anderes Merkmal der Erfindung ist eine Speicherschaltung mit Verarmungs-FET als Lastelemente, wodurch man keine Worttreiber braucht, um ein kleinstes Auswahlpotential für eine Speicherschaltung zu erhalten.

Ein Ausführungsbeispiel der Erfindung ist in den Zeichnungen dargestellt und wird anschließend näher beschrieben. Es zeigt

F i g. 1 einen Speicher;

F i g. 2 eine Speicherschaltung, die in dem in F i g. 1 gezeigten Speicher enthalten ist:

F i g. 3A, 3B, 3C, 3D und 3E Zeitpläne zu.n Betrieb des in Fi g. 1 gezeigten Speichers; und

F i g. 4 eine Draufsicht auf einen Teil eines Halbleitersubstrats, das die in F i g. 2 gezeigte Speicherschaltung enthält.

In F i g. 1 ist die Anordnung mehrerer Speicherschaltungen 20 in einer Matrix aus M Zeilen und N Spalten gezeigt Jede Speicherschaltung in einer Zeile ist über eine Wortleitung 24 mit einem Worttreiber 22 verbunden. Die Speicherschaltungen in einer Zeile sind außerdem mit einer Spannungsversorgung 26, typischerweise Vdd über eine Versorgungsleitung 28 verbunden. Die Speicherschaltungen in einer Zeile sind außerdem an ein Referenzpotential 30, typischerweise Erde, durch eine Rückleitung 32 angeschlossen. Die Speicherschaltungen in einer Spalte mit einem Paar J5 Bitleitungen 34 und 34', sind verbunden. Ein Vorladekreis 36 ist zwischen die Bitleitungen gelegt, um sie vor einer Lese/Schreiboperation auf demselben Potential zu halten. Die Bitleitungsschalter 38 und 38' sind in die Leitungen 34 und 34' gelegt. Die Bitleitungsschalter 38 und 38' werden durch einen Bittreiber 40 betätigt. Ein zweiter Satz von Vorladeschaltungen 42 ist zwischen jeden Satz von Bitleitungen gelegt, um die Leitungen zwischen den Bitleitungsschaltern 38 und 38' und einem Schreibtreiber 44 auf demselben Potential zu halten. -»5 Alle Bitleitungen sind an den Knotenpunkten 46 und 48 mit dem Schreibtreiber gekoppelt. Der Schreibtreiber wird durch den Lese/Steuerschalter 50 betätigt. Ein Abfrageverstäri<er 52 ist an die Knotenpunkte 46 und 48 angeschlossen, um die Ausgabe von der gewählten Speicherschaltung lesen zu können. Ein Ausgabekreis 54 empfängt die Ausgabe vom Abfrageverstärker 52.

Fig. 2 zeigt ein Paar Transistoren 7*1 und 7*3 mit Drain-fc/J Elektrode, CdXt-(g) Elektrode unc' Source-foJ Elektrode. Die Elektroden id und 3c/sind miteinander verbunden und an die Versorgungsleitung 28 angeschlossen. Die Gate-Elektroden ig und 3g sind miteinander und mit der Wortleitung 24 verbunden. Die Sourceelektroden is und 3s sind entsprechend mit den Speicherbauelementen T2 und T4 verbunden. Jedes Speicherelement enthält ebenfalls eine Drainelektrode (d), eine Gateelektrode (g)und eine Sourceelektrode (s). Die Drainelektroden 2d und 4c/ sind mit den Sourceelektroden Is bzw. 3s verbunden. Jede der oben erwähnten Verbindungen enthält einen Knotenpunkt 25 und 27 für einen Anschluß 29 bzw. 31 zu den Gateelektroden 4g und 2g. Die Sourceelektroden 2s und 4s sind miteinander und mit der Rückleitung 32 verbunden. Die Störkapazitanzen 33 und 35 werden zwischen Gate und Source eines jeden Transistors T2 und 7*4 gebildet In jedem Speicherkreis ist auch ein Satz Isoliertransistoren T5 und T6 enthalten. Jeder Isoliertransistor hat eine Drainelektrode (d) eine Güteelektrode (g) und eine Sourceelektrode (s). Die Drainelektrode 5d und 6d sind mit den Knotenpunkten 25 bzw. 27 verbunden. Die Sourceelektroden 5s und 6s sind mit den Bitleitungen 34 bzw. 34' verbunden. Die Gateelektroden 5^- und 6g sind mit der Wortleitung 24 verbunden.

Die Transistoren Ti und 7"3 arbeiten auf einer niedrigeren Einschaltschwelle als die Transistoren T5 und 7*6. Normalerweise leiten die Transistoren 7*1 und 7*3 geringfügig, während die Transistoren 7*5 und 7*6 nicht leiten. Das Potential auf der Wortleitung wird so angepaßt daß dieser Leitzustand für die Lasttransistoren und die leitenden Transistoren erreicht wird. Im Speicherzustand leitet entweder T2 oder 7*4, während der jeweils andere Transistor nicht leitet Wenn T2 nicht leitet und 7*4 leitet, werden die Kondensatoren 35 und 33 geladen, bzw. entladen.

Wenn TA leitet, hält das Lastelement Ti die Ladung auf dem Kondensator 35. Der Kondensator 33 wird durch Kurzschluß an Erde über 7*4 entladen. Der durch 7*3 gelieferte Laststrom läuft durch T4 zur Rückleitung 32. Für die Beschreibung wird dieser Zustand der Schaltung, in dem 7*2 nicht leitet und 7*4 leitet, definiert als der binäre Einerzustand. Der binäre Nullzustand ist definiert als der Zustand, in dem 7*4 nicht leitet und 7*3 leitet.

Die Arbeitsweise des Speichers wird anschließend in Verbindung mit den Speicher/Schaltkonfigurationen in den F i g. 1 und 2 sowie den Zeitdiagrammen in den F i g. 3A, 3B, 3C, 3D und 3E beschrieben. Zur Zeit to liegt das durch den Spannungspegel 62 in den F i g. 3B und 3C gezeigte Potential auf den Bitleitungen 34/v und 34'/* Die Potentiale an den Knotenpunkten 25 und 27 sind durch die Spannungspegel 64 bzw. 66 in den F i g. 3D und 3E gezeigt, die den binären Einerzustand für die Schaltung 20ma/ darstellen. Für eine Leseoperation wird der entsprechende Bittreiber, z. B. der Bittreiber 40/v zur Zeit Ti eingeschaltet, um die Schalter 38/vund 38'/vzu schließen. Gleichzeitig wird der Wortleitungstreiber 22m eingeschaltet, um einen Impuls 60 auf die Wortleitung 22m zu geben, wie es in F i g. 3A gezeigt ist. Die isolierenden Transistoren 7*5 und 7*6 werden eingeschaltet, um den Speicherkreis 20m/v mit den Bitleitungen 34^ und 34'ν zu verbinden. Wenn die Tortransistoren 7*5 und Γ6 eingeschaltet sind, ist das Potential 64 am Knotenpunkt 25 ungefähr gleich oder kleiner als das Potential 62 auf der Bitleitung 34_M wogegen das Potential 66 am Knotenpunkt 27 wesentlich kleiner ist als das Potential 62 auf der Bitleitung 34V Wenn am Knotenpunkt ungefähr dasselbe oder genau dasselbe Potential anliegt wie auf der Leitung 34m würde der Kondensator 35 normalerweise von der Bitleitung 34_N geladen. Die Wortleitung 34 hebt jedoch das Potential am Gate Ig an, um den Stromfluß durch Ti zu erhöhen und um den Kondensator 35 voll geladen zu halten, so daß für die Bitleitung 34n kein weiterer Strom gebraucht wird. In F i g. 3B ist gezeigt, wie der Spannungspegel 62 am Anfang hinter il abfällt, dann jedoch den Pegel 63 aufbaut, während der Transistor 7*1 immer stärker leitet. Das Potential am Knotenpunkt 25 steigt zum Potential 62 auf der Bitleitung 34/v an, wie es in F i g. 3D gezeigt ist. Zur Zeit ti fällt das Potential am

Knotenpunkt 25 ab, da es der Bitleitung 34/v folgt, bis Γ1 stärker zu leiten beginnt. Wenn 71 stärker leitet, stabilisiert sich das Potential am Knotenpunkt 25 auf dem Pegel 65, auf dem auch die Bitleitung 34/v ansteigt.

Nach der Zeit f, beginnt das Potential auf der Bitleitung 34'm auf den Pegel 67 abzufallen, wie es in F i g. 3C gezeigt ist, da Γ3 und 74 leiten. Das höhere Potential 62 auf der Bitleitung 34'λ/ sorgt für einen kleinen Anstieg des Potentials der Knotenpunkt 27 nach Darstellung in Fig.3E. Wenn das Potential auf der Bitleitung 34'/v den Pegel 67 erreicht, kehrt das Potential am Knotenpunkt 27 zum Pegel 66 zur Zeit ti zurück. Γ4 wird auch stärker eingeschaltet durch Ti, um den Knotenpunkt 27 auf den Pegel 66 festzuhalten und um auf den Kondensator 33 während des Potentialanstieges am Knotenpunkt 27 zwischen fi und f2 gespeicherte Ladung zu entladen.

Der in F i g. 1 dargestellte Abfrageverstärker 52 empfängt also den hohen Pegel 65 auf 34/v und den niedrigen Pegel 67 auf 34'/v bei h, wodurch der binäre Einerzustand in der Speicherschaltung 20m/v angezeigt wird. Zur Zeit (3 liegt an den Knotenpunkten 25 und 27 das Potential 65 und 66. Für einen binären Nullzustand in der Speicherschaltung 20μλ/ würde der Abfrageverstärker den niedrigen Pegel oder den Signalpegel 66 auf der Bitleitung 34^ und den hohen Signalpegel 65 auf der Bitleitung 34'/v empfangen.

Für eine Schreiboperation wird der Lese/Schreib-Steuerschalter 50 so betätigt, daß der in F i g. 1 dargestellte Schreibtreiber 44 eingeschaltet wird. Zum Schreiben einer binären 0 in die Speicherschaltung 20m/v liefert der Schreibtreiber 44 den niedrigen Signalpegel 67 auf die Bitleitung 34λ/ und den hohen Pegel zur Zeit U auf die Leitung 34'm wie es in den F i g. 3B und 3C gezeigt ist. Gleichzeitig liefert der Worttreiber 22m den Impuls 60' und die Bittreiber 40/v werden so betätigt, daß das Schreibpotential 67 und 62 an die Speicherschaltung 20_M/v angelegt wird. Der niedrige Pegel oder das Potential 67, dargestellt in Fig.3B, entlädt die im Kondensator 35 gespeicherte Ladung, so daß das Potential am Knotenpunkt 25 vom Potential 64 zur Zeit is auf das Potential 66 abfällt Das Potential auf der Bitleitung 34^ kann etwas ansteigen, bis 72 stark einschaltet und den Knotenpunkt 25 an die Rückleitung 32 klemmt. Gleichzeitig lädt das Potential 62 auf der Bitleitung 34'λ/ den Kondensator 33, um den Transistor 72 einzuschalten. Der vorher zu dem Kondensator 35 fließende Strom vom Transistor Ti wird durch den Transistor Tl umgelenkt zur Rückleitung 32. Gleichzeitig wird der vorher vom Transistor 73 durch den Transistor 74 zur Rückleitung 32 fließende Strom umgelenkt zum Kondensator 33. Zur Zeit U fällt das Potential 62 auf der Bitleitung 34'jv anfangs auf den Pegel 66 auf, steigt dann aber auf den Pegel 65, wenn Strom von 73 zum Kondensator 33 fließt und 74 abschaltet, wenn der Kondensator 35 entladen wird. Das Potential am Knotenpunkt 27 steigt nach Darstellung in F i g. 3E zur Zeit r₅ auf den Pegel 65. Wenn der Wortleitungsimpuls 62 und die Treiberimpulse auf der Bitleitung (nicht dargestellt) zur Zeit & enden, hält die &o Speicherschaltung 20M/vdie Knotenpunkte 25 und 27 auf den Pegeln 66 bzw. 64. Der Knotenpunkt 27 fällt vom Potentialpegel 62 auf den Pegel 64, wenn 76 die Bitleitung 34'.v vom Knotenpunkt trennt. Das Potential auf der Bitleitung 34'/v fällt am Anfang ab, wenn 75 die Schaltung 20mn von der Leitung trennt, steigt jedoch an, wenn die Voriadeschaltung 36,v die Bitleitungen für die nächste ODeration auf das Potential 62 zurückbringt.

Um eine binäre 1 in die Speicherschaltung zu schreiben, werden die Potentiale auf den Bitleitungen umgekehrt oder angehoben auf 34n und gesenkt auf 34'm wenn die Treiber für die Wort- und die Bitleitung betätigt werden, werden die Speicherelemente 72 und 74 auf den oben beschriebenen Zustand zurückgeführt.

Die Verbindung des Wortleitungstreibers steuert also den Eingangsstrom zur Speicherschaltung, während deren aktiven und passiven Zustandes. Die Lastelemente bringen die Stromforderungen der Bittreiber dadurch auf ein Minimum, daß sie während des aktiven Zustandes der Speicherschaltung vorher leiten.

F i g. 4 zeigt eine Speicherschaltung, z. B. 20mm die auf einem Halbleitersubstrat 70 ausgeführt ist. Alle Bauelemente 71 ... 76 werden im Halbleitersubstrat durch konventionelle Diffusion ausgebildet. Eine Isolierschicht 70, typischerweise ein Oxid, bedeckt das Substrat und isoliert dieses elektrisch von dem darüberliegenden Metall, abgesehen von den Kontaktöffnungen in der Schicht. Drainelektroden lc/und 3c/sind darstellungsgemäß mit einem Kontakt 72 bzw. 74 verbunden, und diese sind wieder mit einer Versorgungsleitung 28 vereinigt, die an der Isolierschicht 70 haftet, die über dem Substrat liegt. Die Gateelektroden l^und 3#liegen zwischen den Drainelektroden 1 rf und 3g und den Sourceelektroden Is und 3s. Die Gateelektroden ig und Zg sind mit der Wortleitung 24 verbunden, die auf der Isolierschicht 71 liegt. Die Sourceelektroden Is und 3s sind mit den gemeinsamen Diffusionspunkten 25 und 27 verbunden, die die Drainelektroden 2c/, 5c/ und Ad, 6c/ bilden. Die Sourceelektroden 2s und 4s vervollständigen zusammen mit den Gateelektroden 2g und Ag die Bauelemente 72 und 74. Die gemeinsamen Diffusionsknotenpunkte 25 und 27 sind durch die Kontakte 73 bzw. 74 mit Metallstreifen 76 und 78 verbunden, die die Verbindung zwischen Drain-Gateelektrode 2dlAg bzw. Adl2g herstellten. Die Sourceelektroden 2s und 4s sind mit dem Metallstreifen 32 verbunden, der auf der Isolierschicht 71 über dem Substrat 70 liegt. Durch die Bitleitungsdiffusion 34 und 34', die auch Sourcediffusionen 5s und 6s für die Bauelemente 75 bzw. 76 dienen, wird die Baugruppe vervollständigt Die Gateelektroden 5g und 6g sind zwischen den Sourceelektroden 34, 34' und den Drainelektroden 5g und 6g angeordnet. Der obenerwähnte Metallstreifen 24 verbindet auch die Elektroden 5g und 6g und vervollständigt so die Verdrahtung für die Speicherschaltung. Die Metallstreifen 28 und 32 sind mit entsprechenden nicht dargestellten Anschlüssen an der Kante des Halbleiterchips 70 verbunden, um hinterher an entsprechende Versorgungs- und Referenzpotentiale angeschlossen zu werden. Der Metallstreifen 24 ist auch mit einem entsprechenden Anschluß (nicht dargestellt) an der Kante des Halbleiterchips 20 für die nachfolgende Verbindung mit einem entsprechenden Wortleitungstreiber verbunden. Die Bitleitungsdiffusion 34 und 34' ist mit entsprechenden Anschlüssen (nicht dargestellt) an der Oberfläche des Halbleiterchips 70 verbunden, um hinterher an die Bitleitungsschalter 38 und 38' angeschlossen zu werden, wie es in F i g. 1 dargestellt ist

In der FET-Technik ist es allgemein bekannt, daß Anreicherungs- und Verarmungsbauelemente mit verschiedenen Schwellspannungen arbeiten. Im vorliegenden Fall können die Transistoren 71 und 73 Verarmungstransistoren sein, während die Bauelemente 72, 74, 75 und 76 Anreicherungselemente sein können. FET-Bauelemente mit verschiedenen Schwellspannungen kann man auch durch Ionenimplantation

herstellen. Die unterschiedlichen Schwellspannungen für die Bauelemente T1/T3 und T2/T6 kann man auch durch unterschiedliche Dicke des Oxides für die Bauelemente erzielen. Andere Techniken lassen sich jedoch eben so gut anwenden.

Hierzu 3 Blatt Zeichnungen

Claims (5)

Patentansprüche:

1. Speicheranordnung mit einer Matrix aus M Wortleitungen und N Bitleitungen oder Paaren von Bitleitungen, einer Speicherschaltung in Form eines Flipflops zwischen jeder sich kreuzenden Wortleitung und Bitleitungspaaren, einer Stromversorgungseinrichtung für jede Speicherschaltung sowie Schalttransistoren und Lasttransistoren in jeder Speicherschaltung zum Schalten und Zuführen der jeweiligen Wort- und Bitleitungspotentiale bzw. Speisepotentiale, dadurch gekennzeichnet, daß die auf die Potentiale der Wortleitungen (24) ansprechenden Schalttransistoren (T5 und Γ6) einen anderen Schwellenwert aufweisen als die Lasttransistoren (Tl und Γ3).

2. Speicheranordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Last- bzw. Schaltiransistoren vom Verarmungs- bzw. Anreicherungstyp sind.

3. Speicheranordnung nach Anspruch 2, dadurch gekennzeichnet, daß ein erstes Potential auf der Wortleitung die Transistoren vom Verarmungstyp zur Lieferung von Strom an die Speicherzelle und die Transistoren vom Anreicherungstyp zum Trennen der Speicherzelle von den Bitleitungen betätigt.

4. Speicheranordnung nach Anspruch 2, dadurch gekennzeichnet, daß ein zweites Potential auf der Wortleitung die Stromleitung durch die Transistoren zum Verarmungstyp anhebt und die Transistoren vom Anreicherungstyp einschaltet, um den Speicherkreis mit den Bitleitungen zu verbinden.

5. Speicher nach Anspruch 4, dadurch gekennzeichnet, daß er einen zwischen jedes Paar von Bitleitungen geschalteten Vorladekreis enthält.

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