DE2363089C3 - Speicherzelle mit Feldeffekttransistoren - Google Patents

Description

Die Erfindung betrifft eine Speicherzeile mit einem über einen Feldeffekttransistor aufladbaren Speicherkondensator, dessen mindestens zwei unterschiedliche Ladungszustände die vorzugsweise binäre Speicherinformation repräsentieren.

Speicherzellen mit Feldeffekttransistoren lassen sich einteilen in statische Speicherzellen, die im wesentlichen auf dem P-inzip des bistabilen Flipflops beruhen, und in dynamische Speicherzellen, die auf der Ladungsspeicherung in Kondensatoren basieren. Die Erfindung betrifft solche dynamischen Speicherzellen. Der Vorteil dynamischer Speicherzellen liegt in der kleineren Zellfläche bei ihrer Ausführung in monolithischer Technik sowie in der regelmäßig niedrigeren Verlustleistung, so daß sich Speicher sehr großen Fassungsvermögens integriert aufbauen lassen, deren Speicherinformation allerdings aufgefrischt, d. h. regeneriert werden muß.

Aus der US-Patentschrift 33 87 286 ist bereits eine solche dynamische Speicherzelle bekannt, die mit nur einem einzigen Feldeffekttransistor (FET) sowie einer Kapazität aufgebaut werden kann. Der Speicherzustand bestimmt sich durch das Vorhandensein oder Fehlen von Ladung auf den Kondensator. Zum Schreiben wird der Kondensator über den FET je nach der zu speichernden Information aufgeladen oder nicht. Das Auslesen geschieht einmal zerstörungsbehaftet durch Entladung des Kondensators über den genannten FET. Nach einem weiteren Ausführungsbeispiel wird in der genannten Patentschrift statt eines diskreten Kondensatorbauelementes ein zweiter FET benutzt, dessen Kapazität zwischen Gate und Substrat als Speicherkondensator ausgenutzt wird. Zum Auslesen einer derart aufgebauten Speicherzelle wird die Eigenschaft ausgenützt, daß je nach dem Ladungszustand dieser Gate-Substrat-Kapazität des zweiten Feldeffekttransistors, dieser zweite FET einen leitenden Kanal aufweist, durch den ein Lesestrom fließen bzw. nicht fließen kann. Der Erfindung liegt die Aufgabe zugrunde, derartige dynamische Speicherzellen weiter zu verbessern.

Insbesondere soll als Lesestrom ein Gleichstrom erzielbar sein. Ferner soll die anzugebende Schaltung in einer noch weiter flächenverminderten monolithisch integrierten Speicherzelle ausführbar sein. Zur Lösung dieser Aufgabe sieht die Erfindung eine Speicherzelle der im Patentanspruch 1 gekennzeichneten Art vor. Vorteilhafte Ausgestaltungen der Erfindung sind in den Unteransprüchen gekennzeichnet.
Ein Haüptgesichtspunkt der Erfindung besteht darin.

daß der über den Schreibtransistor erzielte Ladungszustand des Speicherkondensators direkt die Substratspannung des als Lesetransistor vorgesehenen Feldeffekttransistors und damit dessen Schwellenspannung bestimmt Entsprechend den mindestens zwei unterschiedlichen Ladungszuständen, die die jeweiligen binären Informationszustände kennzeichnen, weist der Lesetransistor demnach zwei unterschiedliche Schwellenspannungen auf. Wird an die Gate-Elektrode des Lesetransistors eine Spannung, z. B. über die WorMeitung, angehgt, die größer ist als die untere Schwellenspannung, jedoch kleiner als die obere Schwellenspannung, wird in dem einen Fall dieser Lesetransistor leitend sein, bzw. im anderen Fall (hoher Schwellenspannungswert) gesperrt bleiben. Das Auslesen der gespeicherten Information ist damit zerstörungsfrei möglich. Als besonders vorteilhaft ist es anzusehen, daß der Schreib- und der Lese-Transistor zueinander komplementär ausgelegt werden können, so daß die Gate-Elektroden beider Transistoren mit derselben Wortleitung und damit mit demselben Wortleitungspolential verbunden werden können, wodurch gewährleistet ist, daß z. B. beim Einschreiben einer Information der Lesetransistor sicher gesperrt ist bzw. beim Auslesen nur der Lesetransistor leitend ist. Bezüglich der monolithischen Realisierung dieser Speicherzelle lassen sich die beiden zum Schreiben bzw. Lesen vorgesehenen Feldeffekttransistoren unter Ausnutzung gemeinsamer Halbleitergebiete sehr flächensparend realisieren. So stellt das mit dem Speicherkondensator in Verbindung stehende Drain-Gebiet des Schreibtransislors gleichzeitig das Substrat des komplementären Lesetransistors dar. Insgesamt wird somit eine mit komplementären Feldeffekttransistoren aufgebaute dynamische Speicherzelle erhalten, ohne bei der Herstellung zu den J5 ansonsten erforderlichen komplizierten Verfahrenschritten greifen zu müssen, die normalerweise zur Herstellung komplementärer FET-Schaltungen erforderlich sind

Die F.rfindurig wird im folgenden anhand von Ausführungsbeispielen unter Zuhilfenahme der Zeichnungen näher erläutert. Es zeigt

F i g. 1 das elektrische Schaltbild einei Speicherzelle mit einem Paar komplementärer Feldeffekttransistoren, von denen einer Ladung auf eine Kapazität schaltet und der andere als Abfühlelement benutzt wird, dessen Schwellenspannung von dem auf der Kapazität gespeicherten Landungsbetrag abhängig ist,

F i g. 2 einige 'Jpannungsverläufe für den Schreib- und Lesebetrieb der Speicherzelle von F i g. t,

F i g. 3 eine Draufsicht auf die topologische Auslegung der Speicherzelle von F i g. 1 und

F i g. 4 eine Querschnittsdarstellung entlang der Linie 4-4 in Fig. 3, aus der die gegenseitige Anordnung der Gate-, Diffusions- und Kanalzonen der komplementären Feldeffekttransistoren hervorgeht.

Die in F i g. 1 dargestellte Speicherzelle 1 enthält die beiden zueinander komplementären Feldeffekttransistoren Π und 72. Eine Wortleitung (WL) 2 hi parallel mit den Gate-Elektroden 3 bzw. 4 der FETs 71 bzw. 72 verbunden. Wegen der komplementären Charakteristik der Transistoren 7*1 und 7*2 wird ein auf der Wortleitung 2 auftretender Spannungsimpuls entsprechend der Polarität 7*1 ein- und gleichzeitig 7*2 ausschalten. Ein Impuls von entgegengesetzter Polarität wird entsprechend 7*2 ein- und gleichzeitig 71 ausschalten. Eine Schreibleitung (SL) 5 ist mit einem Diffusionsgebiet 6 des Transistors 7*1 verbunden, während eine Leseleitt.ng (LL) 7 wit einem Diffusionsgebiet 8 des Transistors Γ2 verbunden ist. Das Diffusionsgebiet 9 von 7*1 ist mit dem Substrat 10 des Transistors 7*2 gekoppelt. Eine Kapazität 11, die, wie später näher erläutert, sich als parasitäre Kapazität aus den Obergangs- und Oxydkapazitäten zusammensetzt, ist an das Diffusionsgebiet 9 des Transistors Π und das Substrat 10 des Transistors 72 angeschlossen. Der Kondensator 11, das Substrat 12 von 71 sowie das Diffusionsgebiet 13 von T2 liegen miteinander parallel zum Masseanschluß 14.

Betrieben wird die Speicherzelle von Fig. 1 von den in F i g. 2 dargestellten Spannungsverläufen, bzw. Impulsen. Die Speicherung von Information in der Form einer binären »1« oder »0« wird in der Speicherzelle 1 derart dargestellt, daß auf dem Kondensator 11 entweder eine Ladung gespeichert ist oder nicht Der Kondensator 11 stellt demnach das eigentliche Speicherelement der Speicherzelle 1 dar. Der Transistor T 1 kann als Schalttransistor eingestuft werden, der je nach den Signalen auf der Wortleitung 2 und der Schreiblei tung 5 die Ladungsspeicherung im Kondensator 11 zuläßt oder nicht Der Transistor Γ2 kann als Abfühlelement angesehen werden, durch den in Abhängigkeit von. Potential seines Substrates 10 entweder ein Gleichstrom fließen kann oder nicht, wobei das Substratpotential seinerseits wiederum abhängig isi vom Potential des Kondensators 11. Der Transistor 7 2 kann demnach durch Anlegen geeigneter Signale an die Wortleitung 2 und die für den Lesebetrieb vorgesehene Bitleitung 7 eingeschaltet werden. Die Stromleitung durch den Transistor T2 hindurch nach Masse 14 hängt von der Schwellenspannung von T2 ab, die je nach dem Potential auf dem Kondensator 11 einer! hohen oder einen niedrigeren Wert aufweisen kann. Ist die Schwellenspannung von 72 hoch, wird 72 solange nicht leitend, wie das über die Wortleitung 2 an die Gate-Elektrode 4 angelegte Potential diese hohe Schwellenspannung nicht überschreitet. Im Zustand der niedrigen Schwellenspannung wird dasselbe über die Wortleitung 2 an die Gate Elektrode 4 von 72 angelegte Potential dazu führen, daß 72 leitend wird und ein Gleichstrom durch 72 hindurch zum Masseanschluß 14 fließt, solange das an die Gate-Elektrode 4 angelegte Potential aufrechterhallen wird.

Unter der Annahme, daß sich auf dem Kondensator

11 keine Ladung befindet, wird zum Einschreiben einer binären »1« oder »0« an die Wortleitung 2 ein in Fi g. 2 mit 20 bezeichneter negativer Spannungsimpuls angelegt. Gleichzeitig wird entweder eine negative Spannung zur Darstellung einer binären »0« (vgl. 21 in F i g. 2) oder Nullpotential zur Darstellung einer binären »1« (vgl. 22) an die Schreibleitung 5 angelegt, so daß 71 entweder leiten oder nicht leiten wird. Das gleichzeitige Anlegen einer negativen Spannung an die Wortleitung 2 und an die Schreibleitung 5 bewirkt, daß dc^r P-Kanal-FET 75 leitend wird und dem Kondensator 11 Ladung zuführt. Bekanntermaßen werden durch das Anlegen einer negativen Spannung an die Gate Elek trode eines P-Kanal-FETs Elektronen von der Oberfläche eines Substrats 12 verdrängt, wodurch sich ein P-leitfähiger-Kana! bildet der die P-Typ-Üiffusionsgebiete 6 und 9 der Transistorstruktur 7 1 verbindet, so daß ein Strom über Tl in den Kondensator ti fließen kairi. Liegen die in Fig.2 mit 20 und 22 bezeichneten Spannungen an der Gate-Elektrode 3, bzw. dem Diffusionsgebiet 6 von 71 an, tritt trot? des im Substrat

12 durch ein negatives Potential der Gate-Elektrode 3

gebildeten Kanals kein Stromfluß durch Tl auf, weil ein negatives Potential am Diffusionsgebiet 6 erforderlich ist, um bei einem Nullpotenlial am Kondensator Il einen Stromfluß zu bewirken. Wenn jedoch der Kondensator 11 bereits auf das Potential der Schreibleitung 5 aufgeladen ist und an die Schreibleitung 5 wird Nullpotential angelegt, entlädt sich der Kondensator 11 über Tl und nimmt so den gewünschten anderen Ladungszustand ein. In ähnlicher Weise kommt kein Stromfluß zustande, wenn der Kondensator 11 auf das durch den Impuls 21 in Fig.2 repräsentierte Potential aufgeladen ist und wenn ein ähnliches Potential an die Schreibleitung 5 angelegt wird, so daß der Kondensator ί 1 auf seinen anfänglichen Wert aufgeladen bleibt.

Während eines solchen Schreibvorganges ist der Feldeffekttransistor T2 vom Transistor Tl und vom Kondensator 11 abgetrennt mit der einzigen Ausnahme, daß das Potential des Substrats 10 von T2 in jedem Zeitpunkt denselben Wert aufweist, wie das Potential des Kondensators 11. In jedem Fall verhindert das während eines Schreibvorganges an die Wortleilung 2 angelegte negative Potential ein Leitendwerden von 72, da ein NKanal-FET ein positives Gate-Potential benötigt, um leitend zu werden. Bekannlermaßen werden bei einem negativen Potential an der Gate-Elektrode 4 des Transistors T2 Elektronen von der Oberfläche des Substrats 10 verdrängt, so daß der Kanalbereich stärker P-Typ-Eigenschaften bekommt. Auf der anderen Seite werden durch ein positives Gate-Potential Elektronen im Oberflächenbereich von T2 angesammelt, so daß sich ein Kanal zwischen den Diffusfonsgebieten 8 und 13 ausbildet. Dadurch kann T2 leitend werden, wenn das Potential an der Gate-EIektroäc 4 die Schwellenspannung überschreitet. Wie bereits erwähnt wurde, ist die Schwellenspannung eine Funktion des Substratpotentials, daß seinerseiis durch den ladungszustand des Kondensators Il bestimmt wird.

Unter der Annahme, daß der Kondensator 11 Mch im geladenen Zustand oder im Zustand einer binären »0« befindet, liegt an Substrat 10 von T2 ein negatives Potential. Um diesen Ladungszustand des Kondensator». 11 abzufühlen. wird ein in Fig. 2 mit 23 bezeichneter positiver Spannungsimpuls beim Lesevorgang an die Wortleitung 2 angelegt. Gleichzeitig wird ein positiver Impuls 24 an das Diffusionsgebiet 8 über die Leseleitung 7 angelegt, um T2 einzuschalten. Die an die Wortleitung 2 angelegte Spannung (vgl. 23 in F i g. 2) weist einen solchen Wert auf, daß die vom Kondensator 11 herrührende negative Spannung am Substrat 10 etwa die Schwellenspannung von T2 ausmacht, so daß kein Stmmfiiifi 7ii<;tandekommt Wenn jeriorh die vom Kondensator 11 an das Substrat 10 gelegte Spannung Null ist bewirkt dasselbe Potential an der Wortleitung 2. daß Γ2 leitend wird, da das an die Gate-Elektrode 4 von T2 angelegte Potential nunmehr die Schwellenspannung von T2 überschreitet Das während des Lesevorgangs auf der Wortleitung 2 und damit auch an der Gate-Elektrode 3 von Tl anstehende positive Potential hall den Transistor Tl gesperrt so daß beim Abfühlen des Speicherzustandes über T2 der Schalttransistor Tl abgetrennt ist

Im Zusammenhang¹ mit der Beschreibung der Wirkungsweise des ^Ah:uhltransistors T2 ist weiter festzustellen, daß über die Leseleitung 7 ein Strom durch T2 zum Ma'.'unaniO't¹!'. 14 fließt, und daß dieser Strom solange aufrctlirerri«'"- rc vie die Wortleitung 2 mit dem Spannungsimpuls 23 beaufschlagt ist Deshalb sind keine Leseverstärker zum Verstärken des resultierenden Signals erforderlich, weil bereits durch die Wahl der Transistorcharakteristiken von T2, z. B. dessen Widerstandswert, ein Stromfluß im Bereich einiger "> hundert Milliampere eingestellt werden kann.

Wegen der internen Leckströme bezüglich des potentialmäßig nicht fixierten Substrates wird die Information lediglich dynamisch gespeichert und muß deshalb periodisch regeneriert werden. Ein solcher

ίο Regenerier- bzw. Nachladevorgang kann beispielsweise von dem Abfühltransistor T2 gesteuert werden.

In den Fig. 3 und 4 sind eine Draufsicht und ein Querschnitt eines bevorzugten praktischen Ausführungsbeispiels der Erfindung dargestellt Soweit mög-

ι¹; lieh Mnd in den Fig. 3 und 4 dieselben Bezugszeichen wie in Fig. 1 gewählt, in den Fig. 3 und 4 ist die Schreibleilung 5 von F i g. 1 elekirisch ideniisch mit dem Diffusionsgebiet 6 und folglich als P-Diffusionsgebiet mit der Bezeichnung SL 6 (Schreibleitung) in einem N Substrat 30 dargestellt. Das N-Substrat 30 entspricht elektrisch dem Substrat 12, dem Diffusionsgebiet 13. dem masseseitigen Anschluß des Kondensators 11 sowie dem Masseanschluß 14 von Fig. 1. Das P-Diffusionsgebiet 9 von Tl sowie das P-Substrat 10

2Ί von T2 sind in den Fig. 3 und 4 durch ein P-Diffusionsgebiet 31 dargestellt, daß gleichzeitig mit dem Diffusionsgebiet 6 ausgebildet ist. Dieses Diffusionsgebiet 31 bildet weiterhin die andere Seite des Kondensators 11 von Fig. 1. der zusammen mit dem Substrat 30 die Sperrschichtkapazität bildet, die ein Teil der gesamten vom Kondensator 11 repräsentierten Schaltkreiskapazität ist. Das Diffusionsgebiet 31 kann andererseits auch als »Substrat-im-Substrat« oder als (potentialmäßig) »schwimmender« Bereich (floating

ν, region) charakterisiert werden Die Leseleitung 7 umfaßt in den Fig. 3 und 4 das Diffusionsgebiet 8. Die Wortleitung 2 ist in den F i g. 3 und 4 als ein quer über die .Schreibleitungen 6 verlaufender Leiterzug dargestellt, der von der Obei fläche des Substrats 30 durch dicke und dünne dielektrische Schichten beabstandet ist. Vv ο Jic Wortlriiiing 2 vom Substrat 30 bereichsweise uiiifn eine nur inn e dielektrische Schicht getrennt ist, wirken diese Bereiche als Gate-Elektroden 3 und 4 (vgl. F i g. 1). die sich über unterschiedlich leitfähigen

■n Kanalbereichen 32 bzw. 33 befinden, wie aus den F i g. 3 und 4 hervorgeht. Bezüglich der Diffusionsgebiete 6, 31, 8 und des Substrats 30 ist den Fig. 3 und 4 zu entnehmen, daß die Gate-Elektroden 3 und 4 nebeneinander angeordnet sind. Es ist deshalb ersichtlich, daß bei gleichzeitiger Beaufschlagung der Gate-Elektroden mit demselben Potential in Abhängigkeit von der Polarität der Spannung an der Wortleitung 2 unterschiedliche Kanalbereiche 32 bzw. 33 erzeugt bzw. verhindert werden. Wenn beispielsweise an der Worileitung 2 ein negatives Potential anliegt, kann sich ein Kanal 32 unter der Gate-Elektrode 3 ausbilden, der einen Stromfluß zwischen der Schreibleitung 6 und dem P-Diffusionsgebiet 31 zuläßt Zur gleichen Zeit ist dasselbe negative Potential über die Gate-Bereiche 4 der Worlleitung 2

όο bezüglich des Kanalgebiets 33 vorhanden, so daß weiterhin TZ das im Substrat 30 aus dem P-Diffusionsgebiet 31 und dem N-Diffusionsgebiet 8 gebildet ist gesperrt ist

Die in Fig.3 mit LL7 bezeichnete Leseleitung 7 erstreckt sich von einem Diffusionsgebiet 8 zum nächstfolgenden Diffusionsgebiet so daß der in F i g. 2 mit 24 bezeichnete Spannungsimpuls parallel an alle Diffusionsgebiete 8 angelegt wird, wenn solche

Speicherzellen 1 zu einer Speicheranordnung in einem Halbleitersubstrat zusammengefaßt sind. Es fließt demnach ein Lese-Gleichstrom zwischen dem Substrat 30 über den Kanalbereich 33 unterhalb der Gate-Bereiche 4 und dem Diffusionsgebiet 8, das seinerseits mit der Leseleitung 7 verbunden ist. Während eines Schreibvorgangs wird an die Wortleitung 2 ein negativer Spannungsimpuls, z. B. 20 in Fi g. 2, und an das Diffusionsgebiet 6 über die Schreibleitung 5 je nach dem zu speichernden Zustand entweder ein Spannungsimpuls 21 oder 22 angelegt, wodurch über den Kanalbereich 32 dem schwimmenden Bereich 31 entweder Ladung zugeführt wird oder nicht.

Die in den F i g. 3 und 4 dargestellte Anordnung kann in konventioneller Weise hergestellt werden, ohne zu besonderen für komplementäre Anordnungen ansonsten erforderliche Herstellungstechniken greifen zu müssen. So wird eine Maskierschicht, z. B. aus Siliziumdioxyd, über einem geeigneten Halbleitersubstrat, z. B. aus Silizium, Germanium oder Galliumarsenid unter Einsatz bekannter Fotolithographie-, Maskierungs- und Ätztechniken aufgebracht. Soweit erforderlich können in dieser Maskierschicht öffnungen ausgebildet werden, um P- bzw. N-Dotierstoffe einzubringen. Ein möglicher Weg besteht darin, die freigelegten Halbleiterbereiche mit -einem geeigneten Dotierungsstoff, z. B. Bor, zu belegen und unter Einsatz bekannter Diffusions- und sogenannter drive-in-Schritte die Diffusionsgebiete 6 und 31 gleichzeitig auszubilden. Wenn ein N-Diffusionsgebiet 8 gleichzeitig mit den P-Diffusionsgebieten 6 und 31 ausgebildet werden soll, kann ein N-Dotierstoff, z. B. Arsen, gleichzeitig auf den freigelegten Haibleiterbereich aufgebracht und mit den P-Dotierstoffen eindiffundiert werden. Die erwünschte Diffusionsstruktur wird dann erreicht aufgrund der verschiedenen Diffusionsgeschwindigkeiten der P- und N-Dotierungsstoffe, die nach entsprechenden Gesichtspunkten auszuwählen sind. Eine weitere Möglichkeit besteht darin, das N-Gebiet 8 mittels Ionenimplantation zu dotieren. Nach diesen Dotierungsschritten wird wiederum ein dickes Oxyd über den öffnungen mittels bekannter Maßnahmen erzeugt Anschließend werden in diesem Oxyd über den Kanalbereichen 32 und 33 öffnungen vorgesehen, um in diesen ein dünnes Oxyd vorzusehen. Nachdem über den Kanalbereichen 32 und 33 ein dünnes Oxyd thermisch aufgewachsen ist, wird eine Schicht Aluminium oder eines anderen geeigneten leitfähigen Materials auf den dicken und dünnen Oxydbereichen niedergeschlagen. Das gewünschte Metallisierungsmuster für die Wortleitungen 2 und die Verbindungen der Leseleitungen zwischen den Diffusionsgebieten 8 wird schließlich mittels bekannter Fotolithographie- und Ätztechniken ausgebildet.

Aus den vorhergehenden Ausführungen ist ersichtlich, daß die in den F i g. 3 und 4 dargestellte Anordnung in einfacher Weise hergestellt werden kann, ohne zu Herstellungsverfahren greifen zu müssen, die für derartige komplementäre Strukturen ansonsten erforderlich sind, wobei gleichzeitig jedoch eine Speicherzelle erhalten wird, die aus komplementären Bauelementen mit all den damit in Verbindung stehenden Vorteilen erhalten wird. Bei einer aus solchen Speicherzellen aufgebauten Speicheranordnung stellt es einen besonderen Vorteil dar, daß ein Gleichstrom als Lesestrom erhalten wird, so daß keine aufwendigen Leseverstärker zusätzlich erforderlich sind. Als Folge davon können auf einem Halbleiterplättchen nunmehr die früher für derartige Leseverstärker benötigten Flächenbereiche freigesetzt werden. Typische Potentialwerte für den Schreibvorgang sind 8 bis 10 V auf der Schreibleitung 5 und 10 bis 12 V auf der Wortleitung 2. Zum Lesen reicht im wesentlichen eine Spannung von etwa 3 bis 4 V auf der Wortleitung, um einen auswertbaren Lesestrom zu erzielen. Die Spannungs- und Stromwerte hängen natürlich von einer Anzahl unabhängiger Parameter, z. B. der Oxyddicke, der Substratdotierumg usw. ab.

Bei der Beschreibung des Ausführungsbeispiels wurde für 7Ί ein PNP-Transistor und T2 ein NPN-Transistor angenommen. Dabei ist die Erfindung jedoch nicht auf diese spezielle Ausführung beschränkt, sondern die komplementären Transistoren können gegeneinander vertauscht werden. In diesem Fall müßten in gleicher Weise die Signalspannungen (F i g. 2) in ihrer Polarität umgekehrt werden. Bezüglich der Herstellung müßte dann ein N-Dotierungsstoff gewählt werden, der gegenüber dem P-Material eine höhere Diffusionsgeschwindigkeit aufweist

Hierzu 2 Blatt Zeichnungen

Claims (8)

Patentansprüche:

1. Speicherzelle mit einem Ober einen ersten Feldeffekttransistor aufladbaren Speicherkondensator, dessen mindestens zwei unterschiedliche Ladungszustände die vorzugsweise binäre Speicherinformation repräsentieren, dadurch gekennzeichnet, daß mindestens ein zweiter FET (72) vorgesehen ist, dessen Substrat (10) mit dem Speicherkondensator (11) derart gekoppelt ist, daß sich entsprechend der jeweiligen Speicherinformation unterschiedliche Schwellenspannungswerte für den zweiten FET (72) ergeben, und daß zum Auslesen der Speicherinformation an die Gate-Elektrode (4) des zweiten FET (72) eine Spannung anlegbar ist, die in Abhängigkeit von dessen jeweiliger Schwellenspannung einen Stromfluß durch den zweiten FET (72) zur Folge hat.

2. Speicherzelle nach Anspruch 1, dadurch gekennzeichnet, daß der Speicherkondensator (11) durch die schaltungsinternen Kapazitäten der Feldeffekttransistoren dargestellt ist.

3. Speicherzelle nach Anspruch 2, dadurch gekennzeichnet, daß der Speicherkondensator (11) durch die Kapazität des Halbleiterüberganges zwischen dem Drain-Gebiet (31 in F i g. 4) des ersten FET (71) und dessen Substrat (30) dargestellt ist

4. Speicherzelle nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß das Drain-Gebiet (9 in Fig. 1) des ersten FET (Γ1) und das Substrat (10) des zweiten FET (72) durch eine gemeinsame Halbleiterzone (31 in Fig.4) gebildet ist.

5. Speicherzelle nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß der erste FET (71) zum Einschreiben der Speicherinformation sowie der zweite FET (72) zum Auslesen zueinander komplementäre Feldeffekttransistoren sind.

6. Speicherzelle nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß in einer Matrix-Speicheranordnung die Gate-Elektroden (3, 4) des ersten und zweiten FETs (71, 72) eines Wortes mit einer gemeinsamen Wortleitung (WL 2) in Verbindung stehen, daß die dem Speicherkondensator (11) abgewandten gesteuerten Elektroden (6) der ersten FETs (71) mit einer Schreibleitung (SL 5) und jeweils eine (8) der beiden gesteuerten Elektroden (8,13) der zweiten FETs (72) mit einer Leseleitung (LL 7) verbunden sind, und daß das Substrat (12) der ersten FETs (71), die eine Seite der Speicherkondensatoren (11) sowie die jeweils verbleibenden gesteuerten Elektroden (13) der zweiten FETs (72) miteinander auf einem festen Bezugspotential (Masse) liegen (F i g. 1).

7. Speicherzelle nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß in einem Halbleitersubstrat (30 in Fig.4) zwei zueinander komplementäre Feldeffekttransistoren (71, 72) derart ausgebildet sind, daß das Drain-Gebiet (31) des ersten FETs (71) das Substrat eines zweiten FETs (72) und das Substrat des ersten FETs (71) das Source-Gebiet des zweiten FETs (72) bildet.

8. Speicherzelle nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß in einem Halbleitersubstrat (30 in Fig.3,4) vom ersten Leitfähigkeitstyp (N) mindestens zwei Dotierungs-

gebiete (SLo, 31) vom dazu entgegengesetzten Leilfähigkeitstyp (P) als Source und Drain in einem Abstand angeordnet sind, der die Länge des Kanalbereiches (32) des ersten FETs (71) bestimmt, daß in dem einen (31) dieser Dotierungsgebiete (SL 6, 31) ein weiteres Dotierungsgebiet (8) vpm gleichen Leitfähigkeitstyp (N) wie das Substrat (30) vorgesehen ist, das zusammen mit dem Substratmaterial im Kanalbereich (32) des ersten FETs (71) sowie dem einen Dotierungsgebiet (31) den zweiten FET (72) vom zum ersten FET (71) komplementären Typ darstellt, und daß vom Halbleitergrundkörper durch eine Isolierschicht getrennt eine gemeinsame Metallisierung (IVL 2) die Kanalbereiche (32, 33) der komplementären FET-Strukturen (71, 72) als deren Gate-Elektroden (3,4) bedeckt.