DE19818985A1

DE19818985A1 - Substratgetriggerter Schaltkreis zum Schutz vor elektrostatischer Entladung in integrierten Schaltungen im Submikrometerbereich

Info

Publication number: DE19818985A1
Application number: DE19818985A
Authority: DE
Inventors: Ming-Dou Ker; Tung-Yang Chen; Chung-Yu Wu
Original assignee: United Microelectronics Corp
Current assignee: United Microelectronics Corp
Priority date: 1998-01-15
Filing date: 1998-04-28
Publication date: 1999-07-22
Anticipated expiration: 2018-04-29
Also published as: FR2773643B1; GB2336241A; DE19818985B4; GB9807601D0; FR2773643A1; GB2336241B

Description

Die Erfindung bezieht sich auf die Halbleitertechnologie und betrifft insbesondere einen Schaltkreis für die Anwendung in einer integrierten Schaltung im Submikrometerbereich zum Schutz von internen Schaltkreisen gegen elektrostatische Entladungen, im folgenden ESD-Schutzschaltkreis genannt (ESD: electrostatic discharge).

Bei der Herstellung von integrierten Schaltungen stellt die elektrostatische Entladung (ESD) ein ernsthaftes Problem dar, welche Schäden in den internen Schaltkreisen der integrierten Schaltungen verursachen kann. Dieses Problem kann durch einen ESD-Schutzschaltkreis gelöst werden, der an die Eingang/Ausgangsanschlüsse von CMOS-Bauelementen (complementary metal-oxide semiconductor) angeschlossen, auf dem Chip selbst ausgebildet ist. Da die Technologie der Halbleiterherstellung in den Submikrometerbereich der Integration fortgeschritten ist, ist der herkömmliche ESD-Schutzschaltkreis nicht länger geeignet, eine ausreichende ESD-Festigkeit (Widerstandsfähigkeit der integrierten Schaltung gegen elektrostatische Entladungen) zu gewährleisten. Dieses Problem wird im folgenden, bezugnehmend auf die Fig. 1-3, näher erläutert.

Fig. 1 zeigt ein Prinzipschaltbild eines herkömmlichen ESD-Schutz schaltkreises, der an die Eingangsstufe 10 des internen Schaltkreises einer integrierten Schaltung angeschlossen ist. Wie aus Fig. 1 ersichtlich, ist ein ESD-Schutzschaltkreis, der ein Feldoxidbauelement F1 (FOD), einen Widerstand R1 und einen NMOS-Transistor N1 aufweist, dessen Gateanschluß auf Masse liegt, zwischen dem Eingangsanschluß IP und der Eingangsstufe 10 eingebaut, die aus einem CMOS gebildet ist, das ein Paar in Reihe geschalteter PMOS- und NMOS-Transistoren aufweist. Das FOD F1 ist über seinen Drainanschluß mit dem Eingangsanschluß IP und über seinen Sourceanschluß mit Masse V_SS verbunden. Der Widerstand R1 ist zwischen den Eingangsanschluß IP und die Eingangsstufe 10 geschaltet. Der NMOS-Transistor N1 ist über seinen Drainanschluß mit dem Knotenpunkt zwischen dem Widerstand R1 und der Eingangsstufe 10 verbunden und über seinen Sourceanschluß an Masse V_SS angeschlossen. Der Gateanschluß des NMOS-Transistors ist an dessen Sourceanschluß und damit mit diesem zusammen an Masse V_SS angeschlossen. Wenn eine Überspannung infolge elektrostatischer Entladung am Eingangsanschluß IP anliegt, wird sie durch den Widerstand R1 zum Gateoxid der gepaarten PMOS- und NMOS-Transistoren der Eingangsstufe 10 geleitet. Um die an dem Gateoxid abfallende Überspannung zu unterdrücken, ist der NMOS-Transistor N1, dessen Gateanschluß auf Massa liegt, derart ausgelegt, daß er im Durchbruchbereich arbeitet, so daß der ESD-Strom nach Masse abgeführt werden kann. Wird die integrierte Schaltung jedoch in der Submikrometertechnologie hergestellt, wird das Gateoxid zum Zwecke des Hochgeschwindigkeits- und Niederspannungsbetriebs mit einer sehr kleinen Schichtdicke ausgebildet. Diese kleine Schichtdicke senkt die Durchbruchspannung des Gateoxid in der Eingangsstufe 10 bedeutend. Um sicherzustellen, daß der ESD-Schutzschaltkreis dennoch wirksam bleibt, ist es in diesem Fall erforderlich, daß die Durchbruchspannung des Gate-geerdeten NMOS-Transistors N1 kleiner als die Durchbruchspannung des Gateoxid in der Eingansstufe 10 ist. Um dies zu erreichen, muß die Kanallänge des Gate-geerdeten NMOS-Transistors N1 so kurz wie möglich sein, um die gewünschte niedrige Durchbruchspannung zu gewährleisten. Eine kleine Kanallänge macht jedoch den Gate-ge erdeten NMOS-Transistor N1 unerwünscht weniger widerstandsfähig gegen hohen ESD-Stress. Die Bereitstellung des Widerstands R1 ist eine Lösung für dieses Problem, indem der Widerstand R1 den ESD-Strom, der durch den Gate-geerdeten NMOS-Tran sistor N1 fließt, verringern kann. Je größer der Widerstandswert des Widerstands R1, umso mehr kann der Widerstand R1 den ESD-Strom, der durch den Gate-geerdeten NMOS-Tran sistor fließt, verringern. Ein größerer Widerstandswert für den Widerstand R1 verursacht jedoch eine beträchtliche unerwünschte Zeitverzögerung des Signals, welches vom Eingangsanschluß IP zu der Eingangsstufe 10 der integrierten Schaltung übertragen wird, wodurch die Leistung der integrierten Schaltung verschlechtert wird. Aus der vorhergehenden Beschreibung ist ersichtlich, daß die Benutzung des ESD-Schutzschaltkreises nach Fig. 1 in einer integrierten Schaltung zu Kompromissen in der Ausführung dieses ESD-Schutz schaltkreises führt.

In dem Schaltkreis nach Fig. 1 wird das FOD F1 verwendet, um den ESD-Strom von dem Eingangsanschluß IP aufzunehmen. Dieses FOD P1 ist ohne LDD-Struktur (lightly-doped drain, schwachdotierten Drainanschluß) ausgebildet, so daß es eine größere Festigkeit gegenüber dem ESD-Strom hat als der Gate geerdete NMOS-Transistor N1. In der Praxis, wenn das FOD F1 in der 0,5 µm CMOS-Technologie hergestellt wird, ist die ESD-Festig keit des FOD F1 zweimal größer als die des Gate-geerdeten NMOS-Transistors N1, wenn beide die gleiche Layoutfläche aufweisen. Wenn das FOD P1 mit einer großen Kanallänge ausgebildet wird, kann es eine höhere Durchbruchspannung haben als der Gate-geerdete NMOS-Transistor N1. Die Durchbruchspannung des FOD F1 kann darum nahezu gleich oder größer als die Durchbruchspannung des Gateoxid in der Eingangstufe 10 sein. Deshalb kann die Kombination von FOD P1 mit dem Gate-geerdeten NMOS-Transistor N1 einen ESD-Schutz für die Eingangsstufe 10 der integrierten Schaltung gewährleisten.

Durch jüngste Forschungen wurde herausgefunden, daß eine Vorspannung, an das Substrat der integrierten Schaltung angelegt, dazu verwendet werden kann, die ESD-Festigkeit zu erhöhen. Fig. 2 zeigt einen Graph, der bei unterschiedlichen Substratvorspannungen die unterschiedlichen I_DS-V_DS-Kennlinien (Drain-Source-Strom über Drain-Source Spannung) des FOD F1 und des Gate-geerdeten NMOS-Transistors N1 im Schaltkreis nach Fig. 1 darstellt, wenn diese im Durchbruchbereich arbeiten. Wie aus Fig. 2 ersichtlich, stellt die Kurve 20 die I_DS-V_DS-Kenn linie des Gate-geerdeten NMOS-Transistors N1 dar, wenn das Substrat mit 0 V vorgespannt ist. Diese Kurve 20 zeigt einen zweiten Durchbruchpunkt 21 in der I_DS-V_DS-Kennlinie des NMOS-Tran sistors N1. Die Kurve 22 stellt die I_DS-V_DS-Kennlinie des FOD F1 dar, wenn das Substrat mit 0 V vorgespannt ist, wobei die Kurve 22 einen zweiten Durchbruchpunkt 23 in der Kennlinie des FOD F1 zeigt. Die Kurve 24 stellt die I_DS-V_DS-Kennlinie des FOD F1 dar, wenn an das Substrat eine Vorspannung von 0,8 V angelegt ist, wobei die Kurve 24 einen zweiten Durchbruchpunkt 25 in der Kennlinie des FOD P1 zeigt. Aus den Kennlinien nach Fig. 2 ist ersichtlich, daß die Position des zweiten Durchbruchpunktes des FOD F1 und des Gate-geerdeten NMOS-Tran sistors N1 durch die angelegte Substratvorspannung beeinflußt werden kann.

Die ESD-Festigkeit des FOD kann durch Ermitteln der Beziehung zwischen dem zweiten Durchbruchstrom I_t2 und der Substratvorspannung V_SB bestimmt werden. Fig. 3 zeigt einen Graph, in dem die Punkte die I_t2-V_SB-Kennlinie des FOD F1 nach Fig. 1 darstellen, wenn dieses in der 0,5 µm CMOS-Technologie hergestellt ist, und die Rechtecke die I_t2-V_SB-Kennlinie des Gate-geerdeten NMOS-Transistors N1 nach Fig. 1 darstellen. Die Stromstärke I_t2 bezogen auf die Breite des Kanals des FOD F1 kann durch Einstellung der an das Substrat angelegten Vorspannung in Durchlaßrichtung erhöht werden. Aus Fig. 2 und 3 ist ersichtlich, daß die Stromstärke I_t2 im NMOS-Transistor N1 bei 0 V Substratvorspannung 4,8 mA/µm beträgt. Wenn eine 0 V Vorspannung an das Substrat des FOD P1 angelegt wird, beträgt die Stromstärke I_t2 9,0 mA/µm; und wenn eine 0,8 V Vorspannung angelegt wird, wird die Stromstärke I_t2 auf 18,2 mA/µm erhöht, welche etwa viermal größer ist als die im Gate-geerdeten NMOS-Tran sistor N1 mit 0 V Substratvorspannung und zweimal größer ist als die im FOD, wenn 0 V Substratvorspannung angelegt wird.

Die ESD-Festigkeit eines ESD-Schutzschaltkreises ist im wesentlichen proportional zu der Stärke des zweiten Durchbruch- Stroms I_t2. Anders gesagt, die ESD-Festigkeit des ESD-Schutz schaltkreises im Human body mode (HBM, Maß zur Bestimmung der elektrostatischen Aufladung einer Person) ist ungefähr gleich der Multiplikation der Größe des zweiten Durchbruchstroms mit dem Wert des Standard-Ent ladungswiderstands in HBM, d. h. 1500 Ω. Wenn daher an das Substrat des FOD eine geeigneten Vorspannung angelegt wird, kann das FOD mit nur einer kleinen Layoutfläche auf dem integrierten Schaltkreis eine relativ große ESD-Festigkeit bereitstellen.

Durch die Erfindung wird ein substratgetriggerter ESD-Schutz schaltkreis geschaffen, insbesondere für die Anwendung in integrierten Schaltungen im Submikrometerbereich, um einen hohen ESD-Schutz zu gewährleisten.

Eine andere Aufgabe der Erfindung ist es, einen substrat getriggerten ESD-Schutzschaltkreis zu schaffen, der in einer in der CMOS-Technologie hergestellten integrierten Schaltung verwendet und gleichzeitig mit der Herstellung der integrierten Schaltung ohne zusätzliche Herstellungsschritte hergestellt werden kann.

Gemäß eines Aspekts der Erfindung, weist der ESD-Schutz schaltkreis:

(a) eine Eingangsstufe, die zwischen den Eingangsanschluß und den internen Schaltkreis der integrierten Schaltung geschaltet ist;
(b) einen NMOS-Transistor, dessen Drainanschluß an den Eingangsanschluß angeschlossen ist und dessen Gateanschluß mit Masse verbunden ist;
(c) einen Widerstand, an dessen einen Anschluß unter Festlegung eines Knotenpunktes zwischen dem Widerstand und dem Sourceanschluß des NMOS-Transistors dieser über seinen Sourceanschluß angeschlossen ist, wobei der andere Anschluß des Widerstands an Masse angeschlossen ist; und
(d) ein FOD (Feldoxidbauelement, field oxide device) mit einem darin ausgebildeten parasitären LBJT (lateraler Bipolartransistor, lateral bipolar junction transistor) auf, wobei das FOD über seinen Drainanschluß mit dem Eingangsanschluß und über seinen Sourceanschluß mit Masse verbunden ist.

Im diesem ESD-Schutzschaltkreis ist das Substrat des FOD sowie der Sourceanschluß und das Substrat des NMOS-Transistors gemeinsam an den Knotenpunkt angeschlossen. Der Kollektor des parasitäre LBJT ist aus dem Drainanschluß des FOD gebildet. Der Emitter des parasitären LBJT ist aus dem Sourceanschluß des FOD gebildet und die Basis ist aus dem Substrat des FOD gebildet.

Gemäß eines anderen Aspekts der Erfindung, weist der ESD-Schutz schaltkreis:

(a) eine Eingangsstufe, die zwischen den Eingangsanschluß und den internen Schaltkreis der integrierten Schaltung geschaltet ist;
(b) einen ersten NMOS-Transistor, dessen Drainanschluß an den Eingangsanschluß angeschlossen ist und dessen Gateanschluß mit Masse verbunden ist;
(c) einen Widerstand, an dessen einen Anschluß unter Festlegung eines Knotenpunkts zwischen dem Widerstand und dem Sourceanschluß des ersten NMOS-Transistors dieser über seinen Sourceanschluß angeschlossen ist, wobei das Substrat des ersten NMOS-Transistors ebenfalls an den Knotenpunkt angeschlossen ist und der andere Anschluß des Widerstands an Masse angeschlossen ist; und
(d) einen zweiten NMOS-Transistor mit einem darin ausgebildeten parasitären LBJT auf, wobei dieser zweite NMOS- Transistor über seinen Drainanschluß an den Eingangsanschluß angeschlossen und über seinen Sourceanschluß und seinen Gateanschluß mit Masse verbunden ist.

In diesem ESD-Schutzschaltkreis ist das Substrat des zweiten NMOS-Transistors sowie der Sourceanschluß und das Substrat des ersten NMOS-Transistors gemeinsam an den Knotenpunkt angeschlossen. Der Kollektor des parasitären LBJT ist aus dem Drainanschluß des zweiten NMOS-Transistors gebildet, der Emitter ist aus dem Sourceanschluß des zweiten NMOS-Transistors gebildet und die Basis ist aus dem Substrat des zweiten NMOS-Transistors gebildet.

Gemäß eines anderen Aspekts der Erfindung, weist der ESD-Schutz schaltkreis:

(a) eine Eingangsstufe, die zwischen den Eingangsanschluß und den internen Schaltkreis der integrierten Schaltung geschaltet ist;
(b) einen ersten NMOS-Transistor mit einem Kanal des ersten Halbleitertyps, wobei der erste NMOS-Transistor über seinen Drainanschluß an den Eingangsanschluß angeschlossen und über seinen Gateanschluß an eine Vorspannung angeschlossen ist;
(c) einen Widerstand, an dessen einen Anschluß unter Festlegung eines Knotenpunktes zwischen dem Widerstand und dem Sourceanschluß des ersten NMOS-Transistors dieser über seinen Sourceanschluß angeschlossen ist, wobei das Substrat des ersten NMOS-Transistors ebenfalls an den Knotenpunkt angeschlossen ist und der andere Anschluß des Widerstands an die Vorspannung angeschlossen ist; und
(d) einen zweiten NMOS-Transistor mit einem Kanal des ersten Halbleitertyps auf, wobei der zweite NMOS-Transistor einen darin ausgebildeten parasitären LBJT aufweist und über seinen Drainanschluß an den Eingangsanschluß und über seinen Sourceanschluß und seinen Gateanschluß an die Vorspannung angeschlossen ist.

Die Erfindung schafft einen ESD-Schutzschaltkreis, der durch die Anwendung eines substratgetriggerten Verfahrens charakterisiert ist, mit dem ein parasitärer LBJT im ESD-Schutz schaltkreis getriggert und dadurch der zweite Durchbruchstrom erhöht wird, um so den ESD-Schutz zu verbessern. Ferner kann bei dem ESD-Schutzschaltkreis gemäß Erfindung eine kleine Triggerspannung für den ESD-Schutz verwendet werden und dennoch wird ein verbesserter ESD-Schutz für integrierte Schaltungen im Submikrometerbereich gewährleistet. Außerdem ist der ESD-Schutzschaltkreis nach der Erfindung durch die Bereitstellung einer N-Wannen-Struktur im Substrat charakterisiert, auf dem der ESD-Schutzschaltkreis und die damit verbundenen integrierten Schaltungen im Submikrometerbereich ausgebildet werden, um den ESD-Schutz zu verbessern.

Die Erfindung wird anhand der folgenden detaillierten Beschreibung einer bevorzugten Ausführungsform unter Bezugnahme auf die Zeichnung näher erläutert, in der:

Fig. 1 ein Prinzipschaltbild eines herkömmlichen ESD-Schutz schaltkreis zeigt;

Fig. 2 einen Graph zeigt, der die unterschiedlichen I_DS-V_DS-Kenn linien (Drain-Source-Strom über Drain-Source-Spannung) eines FOD und eines NMOS-Transistors darstellt, welche im herkömmlichen ESD-Schutzschaltkreis nach Fig. 1 verwendet werden;

Fig. 3 einen Graph zeigt, der die I_t2-V_SB-Kennlinie eines FOD darstellt, das in der 0,5 µm CMOS-Technologie hergestellt ist;

Fig. 4 ein Prinzipschaltbild der ersten bevorzugten Ausführungsform des ESD-Schutzschaltkreises gemäß der Erfindung zeigt;

Fig. 5 einen schematischen Querschnitt einer ersten Realisierung des ESD-Schutzschaltkreises nach Fig. 4 in dem Substrat der integrierten Schaltung im Submikrometerbereich zeigt;

Fig. 6 einen schematischen Querschnitt einer zweiten Realisierung des ESD-Schutzschaltkreises nach Fig. 4 in dem Substrat der integrierten Schaltung im Submikrometerbereich zeigt;

Fig. 7 ein Prinzipschaltbild der zweiten bevorzugten Ausführungsform des ESD-Schutzschaltkreises gemäß der Erfindung zeigt;

Fig. 8 einen schematischen Querschnitt der ersten Realisierung des ESD-Schutzschaltkreises nach Fig. 7 in dem Substrat der integrierten Schaltungen im Submikrometerbereich zeigt;

Fig. 9 einen schematischen Querschnitt der zweiten Realisierung des ESD-Schutzschaltkreises nach Fig. 7 in dem Substrat der integrierten Schaltungen im Submikrometerbereich zeigt;

Fig. 10 ein Prinzipschaltbild der dritten bevorzugten Ausführungsform des ESD-Schutzschaltkreises gemäß der Erfindung zeigt;

Fig. 11 einen Graph zeigt, der die I_DS-V_DS-Kennlinie (Drain-Source-Strom über Drain-Source-Spannung) des Gate-geerdeten NMOS-Transistors N1 darstellt, der im ESD-Schutzschaltkreis nach der Erfindung angewandt wird;

Fig. 12 einen Graph zeigt, der die I-V-Kennlinie (Strom über Spannung) des Widerstands R1 darstellt, der im ESD-Schutz schaltkreis nach der Erfindung angewandt wird;

Fig. 13 einen Graph zeigte der die I_C-V_CE-Kennlinie (Kollektorstrom über Kollektor-Emitter- Spannung) des parasitären LBJT im ESD-Schutzschaltkreis nach der Erfindung darstellt; und

Fig. 14 einen Graph zeigt, der die unterschiedlichen I-V-Kenn linien (Strom über Spannung) des ESD-Schutzschaltkreises nach der Erfindung darstellt.

Erste bevorzugte Ausführungsform

Fig. 4 zeigt ein Prinzipschaltbild der ersten bevorzugten Ausführungsform des ESD-Schutzschaltkreises gemäß der Erfindung, der durch substratgetriggerte Anwendung charakterisiert wird, um den ESD-Schutz des internen Schaltkreises 40 der integrierten Schaltung im Submikrometerbereich zu gewährleisten. Wie aus Fig. 4 ersichtlich, ist der erfindungsgemäße ESD-Schutzschaltkreis zwischen den Eingangsanschluß IP und die Eingangsstufe 10 des internen Schaltkreises 40 der integrierten Schaltung eingebaut. Der ESD-Schutzschaltkreis weist einen Gate-geerdeten Kurzkanal- NMOS-Transistor N1, einen Widerstand R1 und ein Feldoxidbauelement F1 (FOD) auf. Der NMOS-Transistor N1 ist über seinen Drainanschluß an den Eingangsanschluß IP angeschlossen, sein Gateanschluß ist mit Masse V_SS verbunden und sein Sourceanschluß ist an den einen Anschluß des Widerstands R1 angeschlossen, wobei der andere Anschluß des Widerstands R1 mit Masse V_SS verbunden ist. Das FOD F1 ist über seinen Drainanschluß an den Eingangsanschluß IP angeschlossen und über seinen Sourceanschluß mit Masse V_SS verbunden. Die Eingangsstufe 10 ist ein aus einem PMOS-Transistor und einem NMOS-Transistor ausgebildeter CMOS-Schaltkreis, der zwischen die Versorgungsspannung V_DD und Masse V_SS geschaltet ist. Das FOD P1 hat einen darin ausgebildeten parasitären lateralen Bipolartransistor B1 (Lateral Bipolar Junction Transistor, LBJT), der mit gestrichelter Linie neben dem FOD F1 in Fig. 4 eingezeichnet ist. Der Sourceanschluß und das Substrat des NMOS-Transistors N1 sind beide mit dem Substrat des FOD F1 verbunden. Der Kollektor des parasitären LBJT B1 ist aus dem Drainanschluß des FOD F1 gebildet, der Emitter ist aus dem Sourceanschluß des FOD F1 gebildet und die Basis ist aus dem Substrat des FOD F1 gebildet. Des weiteren ist die Basis des parasitären LBJT B1 mit dem Knotenpunkt zwischen dem Widerstand R1 und dem Sourceanschluß des NMOS-Transistors N1 verbunden.

Bei dem herkömmlichen Schaltkreis nach Fig. 1 wird das FOD F1 getriggert (in Durchlaßrichtung geschaltet), wodurch ein Rücksprung-Durchbruch an seinem Drainanschluß (drain snapback breakdown) entsteht. Bei der erfindungsgemäßen Ausführungsform nach Fig. 4 wird das FOD F1 durch das Setzen einer geeigneten Vorspannung in Durchlaßrichtung am Basis-Emitter-Übergang des parasitären LBJT B1 im FOD P1 und anschließendes Anlegen der Substratvorspannung getriggert, um so den parasitären LBJT B1 zu triggern. Wenn an das FOD P1 eine positive Substratvorspannung angelegt wird, ist die Schwellspannung, um das FOD F1 zu triggern, geringer als die Draindurchbruchspannung des FOD F1. Daher kann bei elektrostatischer Entladung die Kombination des NMOS-Tran sistors N1 und des Widerstands R1 einen substrattriggernden Strom bereitstellen, um damit den parasitären LBJT B1 zu triggern und dadurch den gewünschten ESD-Schutz für die Eingangsstufe 10 und den internen Schaltkreis 40 der integrierter Schaltung im Submikrometerbereich zu gewährleisten.

Wenn an den Gehäuseanschlüssen der integrierten Schaltung im Submikrometerbereich eine elektrostatische Ladung anliegt, wird diese an den Eingangsanschluß IP und danach an den NMOS- Transistor N1 weitergeleitet, wodurch ein Rücksprung-Durchbruch im NMOS-Transistor N1 entsteht. Dieser Rücksprung-Durchbruch erzeugt einen Strom im Substrat (nämlich den sogenannten substrattriggernden Strom), der durch die Basis des parasitären LBJT B1 im FOD F1 fließt. Wenn der Durchbruchstrom über den Widerstand R1 zu Masse V_SS fließt, wird das Potential am Substrat erhöht, wodurch der parasitäre LBJT B1 im FOD F1 durch den substrattriggernden Strom sehr schnell getriggert wird. Auf diese Weise kann das FOD P1 durch eine relativ kleine Spannung sehr schnell in Durchlaßrichtung geschaltet werden, um die ESD- Spannung über dem Gateoxid in der Eingangsstufe zu unterdrücken und somit eine Beschädigung des Gateoxid in der Eingangsstufe durch die ESD-Spannung zu verhindern. Aus der vorhergehenden Beschreibung ist klar ersichtlich, daß der Betrieb des erfindungsgemäßen ESD-Schutzschaltkreises sich wesentlich von dem des herkömmlichen Schutzschaltkreises nach Fig. 1 unterscheidet.

Fig. 5 zeigt einen schematischen Querschnitt einer ersten Realisierung des ESD-Schutzschaltkreises nach Fig. 4 in dem Substrat der integrierten Schaltung im Submikrometerbereich, welche in der 0,25 µm CMOS-Grabenisolationstechnik hergestellt ist. Die symmetrische Halbleiterstruktur nach Fig. 5 ermöglicht einen gleichmäßigen Strom, wodurch die Zuverlässigkeit des ESD-Schutz schaltkreises erhöht werden kann. Wie aus Fig. 5 ersichtlich, sind der NMOS-Transistor N1, der Widerstand R1 und das FOD F1 auf einem Substrat ausgebildet, beispielsweise einem P-Typ Substrat 54, das mit einer ersten N-Wanne 50 und einer zweiten N-Wanne 56 versehen ist.

Wie aus Fig. 5 ersichtlich, ist die erste N-Wanne 50 mit dem Eingangsanschluß IP und dem Drainanschluß 52 des NMOS- Transistors N1 elektrisch verbunden, um den Drainanschluß des NMOS-Transistors N1 vor dem Durchbrennen zu schützen. In der MOS-Technologie im Submikrometerbereich wird der NMOS-Tran sistor N1 mit einem Kurzkanal, einem LDD, und einem auf Silizid basierten Diffusionsbereich ausgebildet, wodurch die ESD-Schutzfähigkeit erheblich geschwächt wird. Die erste N-Wanne 50 ermöglicht, daß der NMOS-Transistor N1 einen ESD-Strom unterdrückungseffekt hat, der den NMOS-Transistor N1 vor elektrostatischer Entladung schützen kann, bevor das FOD F1 getriggert wird. Der NMOS-Transistor N1 kann das FOD F1 durch das P-Typ-Substrat 54 triggern, er ist jedoch nicht das primäre Element, um den ESD-Strom abzuleiten. Daher beeinflußt die Bereitstellung der ersten N-Wanne 50 den NMOS-Transistor N1 nicht in dessen Triggerfähigkeit.

Der Widerstand R1 ist durch den parasitären Substratwiderstand realisiert. Die zweite N-Wanne 56 ist in dem Sourcebereich des FOD F1 ausgebildet, welcher den Triggerstrom von dem hochdotierten P-Typ-Diffusionsbereich 58 einsammelt, um dadurch am Basis-Emitter-Übergang des parasitären LBJT B1 im FOD F1 eine Vorspannung in Durchlaßrichtung anzulegen und dadurch den parasitären LBJT B1 im FOD F1 in Durchlaßrichtung (eingeschalteten Zustand) zu triggern. Die zweite N-Wanne 56 kann ferner den Widerstandswert des Widerstands R1 erhöhen. Erreicht daher der NMOS-Transistor N1 seinen Durchbruchpunkt infolge elektrostatischer Ladung, die am Eingangsanschluß IP anliegt, fließt der Durchbruchstrom des NMOS-Transistor N1 durch den hochdotierten P-Typ-Diffusionsbereich 58 hindurch zum P-Typ Substrat 54. Der substrattriggernde Strom wird in der zweiten N-Wanne 56 im FOD P1 gesammelt, um dadurch den Basis- Emitter-Übergang des parasitären LBJT B1 im FOD F1 vorzuspannen. Dies bewirkt, daß das FOD F1 schnell in Durchlaßrichtung geschaltet wird, um somit den ESD-Strom vom Eingangsanschluß IP abzuleiten und so zu verhindern, daß der ESD-Strom in die Eingangsstufe 10 fließt. Erfindungsgemäß wird daher der ESD-Schutzschaltkreis durch die vorangegangene substrattriggernde Eigenschaft erheblich in seinem ESD-Schutz verbessert.

Fig. 6 zeigt einen schematischen Querschnitt einer zweiten Realisierung des ESD-Schutzschaltkreises nach Fig. 4 in dem Substrat der integrierten Schaltung im Submikrometerbereich. Diese Realisierung unterscheidet sich von der nach Fig. 5 nur dadurch, daß der ESD-Schutzschaltkreis hier mit einer großen dritten N-Wanne 60 gebildet wird anstatt der zweiten N-Wanne 56 im ESD-Schutzschaltkreis nach Fig. 5. Die Halbleiterstruktur des parasitären LBJT B1 nach Fig. 6 ist asymmetrisch (im Gegensatz dazu weist der parasitäre LBJT B1 nach Fig. 5 eine symmetrische Struktur auf), so daß der Drainanschluß und der Sourceanschluß des FOD F1 in einer anderen Weise wie nach Fig. 5 mit dem Eingangsanschluß IP und Masse verbunden sind. Nach Fig. 6 ist der Drainanschluß 62 (der eine hochdotierte Diffusionsschicht ist) des FOD F1 ganz in die dritte N-Wanne 60 einbezogen, so daß der Kollektor des parasitären LBJT B1 in seiner Charakteristik verbessert werden kann, um dadurch die ESD-Festig keit des FOD P1 zu erhöhen.

Zweite bevorzugte Ausführungsform

Fig. 7 zeigt ein Prinzipschaltbild der zweiten bevorzugten Ausführungsform des ESD-Schutzschaltkreises gemäß der Erfindung, der die substratgetriggerte Eigenschaft nützt, um einen zuverlässigen ESD-Schutz für den NMOS-Transistor zu gewährleisten, der mit einer dünnen Oxidschicht im ESD-Schutz schaltkreis ausgebildet ist.

Wie aus Fig. 7 ersichtlich, ist der ESD-Schutzschaltkreis nach dieser Ausführungsform zwischen den Eingangsanschluß IP und die Eingangsstufe 10 des internen Schaltkreises 40 der integrierten Schaltung eingebaut. Dieser ESD-Schutzschaltkreis weist einen ersten NMOS-Transistor N1, einen Widerstand R1 und einen zweiten NMOS-Transistor N2 auf. Der erste NMOS-Transistor N1 ist in Struktur und äußerer Beschaltung im wesentlichen mit dem NMOS-Transistor N1 nach Fig. 4 identisch.

Der Drainanschluß des ersten NMOS-Transistor N1 ist an den Eingangsanschluß IP angeschlossen, der Gateanschluß des ersten NMOS-Transistors N1 ist mit Masse V_SS verbunden und der Sourceanschluß des ersten NMOS-Transistors N1 ist über den Widerstand R1 mit Masse V_SS verbunden. Der Drainanschluß des zweiten NMOS-Transistor N2 ist an den Eingangsanschluß IP angeschlossen und der Gateanschluß des zweiten NMOS-Transistors N2 ist mit Masse V_SS verbunden. Der Sourceanschluß des zweiten NMOS-Transistors N2 ist an dessen Gateanschluß und damit mit diesem zusammen an Masse V_SS angeschlossen. Der Sourceanschluß und das Substrat des ersten NMOS-Transistors N1 sind zusammen an das Substrat des zweiten NMOS-Transistors N2 angeschlossen. Ferner weist der zweite NMOS-Transistor N2 einen parasitären LBJT B1 auf, der durch die gestrichelte Linie neben dem zweiten NMOS-Transistors N2 in Fig. 7 dargestellt ist. Der Kollektor des parasitären LBJT B1 ist aus dem Drainanschluß des zweiten NMOS-Tran sistors N2 gebildet und der Emitter des parasitären LBJT B1 ist aus dem Sourceanschluß des zweiten NMOS-Transistors N2 gebildet. Die Basis des parasitären LBJT B1 ist aus dem Substrat des zweiten NMOS-Transistors N2 gebildet und ist mit dem Knotenpunkt zwischen dem Widerstand R1 und dem Sourceanschluß des ersten NMOS-Transistors N1 verbunden.

In der Ausführungsform nach Fig. 7 ist der zweite NMOS-Tran sistor N2 mit einer großen Kanallänge ausgebildet, um ihm zu ermöglichen, einen hohen ESD-Strom bereit zustellen. Für den Fall einer elektrostatischen Entladung wird der parasitäre LBJT B1 im zweiten NMOS-Transistor N2 durch den substrattriggernden Strom von dem ersten NMOS-Transistor N1 und dem Widerstand R1 getriggert.

Fig. 8-9 zeigen schematische Querschnitte, die zwei unterschiedliche Realisierungen des ESD-Schutzschaltkreises nach Fig. 7 in der integrierten Schaltung im Submikrometerbereich darstellen, welche in der CMOS-Technologie hergestellt ist.

Bezugnehmend auf Fig. 8 ist der ESD-Schutzschaltkreis gemäß der ersten Realisierung auf einem Substrat 54, beispielsweise ein P-Typ-Substrat, ausgebildet, das mit einer ersten N-Wanne 50 und einer zweiten N-Wanne 56 versehen ist. Die erste N-Wanne 50 kann den ESD-Strom, der durch den Kurzkanal-NMOS-Transistor N1 fließt, unterdrücken. Die zweiten N-Wannen 56 können die Leistung des parasitären LBJT B1 des zweiten NMOS-Transistor N2 und die Zuverlässigkeit des zweiten NMOS-Transistors N2 hinsichtlich des ESD-Schutzes verbessern. Die Realisierung des ESD-Schutzschaltkreis nach Fig. 8 ist ähnlich der in Fig. 5 dargestellten Realisierung der ersten bevorzugten Ausführungsform, so daß sie hier nicht näher beschrieben wird.

Bezugnehmend auf Fig. 9 unterscheidet sich der ESD-Schutz schaltkreis gemäß der zweiten Realisierung nach Fig. 9 von der ersten Realisierung nach Fig. 8 nur dadurch, daß die zweiten N-Wannen 56 nach Fig. 8 durch eine größere dritte N-Wanne 60 ersetzt ist. Die dritte N-Wanne 60 ist breiter angelegt, derart, daß sie sich in den Kanalbereich des zweiten NMOS-Tran sistors N2 erstreckt und den Drainanschluß 62 des zweiten NMOS-Transistors N2 ganz darin einschließt. Hierdurch wird die Durchbruchspannung des zweiten NMOS-Transistors N2 weiter reduziert. Daher kann die ESD-Spannung am Eingangsanschluß IP auf einen niedrigeren Pegel begrenzt werden und somit das dünne Gateoxid in der Eingangsstufe der integrierten Schaltung besser geschützt werden.

Dritte bevorzugte Ausführungsform

Fig. 10 zeigt ein Prinzipschaltbild der dritten bevorzugten Ausführungsform des ESD-Schutzschaltkreises gemäß der Erfindung, der ebenso auf der obengenannte substratgetriggerten Eigenschaft beruht. Wie aus Fig. 10 ersichtlich, ist der ESD-Schutz schaltkreis nach dieser Ausführungsform zwischen den Eingangsanschluß IP und die Eingangsstufe 10 des internen Schaltkreises 40 der integrierten Schaltung eingebaut, um den internen Schaltkreis vor elektrostatischer Entladung zu schützen.

Der untere Teil des ESD-Schutzschaltkreis ist identisch mit dem Schaltkreis nach Fig. 7 und weist einen ersten NMOS-Tran sistor N1, einen Widerstand R1 und einen zweiten NMOS-Tran sistor N1 auf, welche wie im Schaltkreis nach Fig. 7 geschaltet sind. Der ESD-Schutzschaltkreis der dritten bevorzugten Ausführungsform weist des weiteren einen ersten PMOS-Transistor P1, einen zweiten Widerstand R2 und einen zweiten PMOS-Transistor P2 auf, welche in einer Spiegelanordnung bezüglich des ersten NMOS-Transistors N1 des ersten Widerstands R1 bzw. des zweiten NMOS-Transistors N2 angeordnet sind. Ähnlich zu der Verbindungsanordnung der jeweiligen Bauelemente im unteren Teil des ESD- Schutzschaltkreises ist der Drainanschluß des ersten PMOS-Tran sistors P1 an den Eingangsanschluß IP angeschlossen, der Gateanschluß des ersten PMOS-Transistors P1 ist an die Versorgungsspannung V_DD angeschlossen und der Sourceanschluß des ersten PMOS-Transistors P1 ist über den Widerstand R2 an die Versorgungsspannung V_DD angeschlossen. Der Sourceanschluß des ersten PMOS-Transistors P1 ist an dessen Gateanschluß und damit mit diesem zusammen an die Versorgungsspannung V_DD angeschlossen. Der Sourceanschluß und das Substrat des ersten PMOS-Transistors P1 sind zusammen an das Substrat des zweiten PMOS-Transistors P2 angeschlossen. Der zweite PMOS-Transistor P2 weist einen parasitärer LBJT B2 auf, der durch die gestrichelte Linie neben dem zweiten PMOS-Transistor P2 in Fig. 10 dargestellt ist. Der Kollektor des parasitären LBJT B2 ist aus dem Drainanschluß des zweiten PMOS-Transistors P2 gebildet und der Emitter des parasitären LBJT B2 ist aus dem Sourceanschluß des zweiten PMOS-Transistors P2 gebildet. Die Basis des parasitären LBJT B2 ist aus dem Substrat des zweiten PMOS-Transistors P2 gebildet und an den Knotenpunkt zwischen dem Widerstand R2 und dem Sourceanschluß des ersten PMOS-Tran sistors P1 angeschlossen. Der erste NMOS-Transistor N1 und der Widerstand R1 können gemeinsam den zweiten NMOS-Transistor N2 über dessen Substrat in Durchlaßrichtung (eingeschalteter Zustand) triggern. Ähnlich können der erste PMOS-Transistor P1 und der Widerstand R2 gemeinsam den zweiten PMOS-Transistor P2 über dessen Substrat in Durchlaßrichtung triggern.

Der zweite NMOS-Transistor N2 und der zweite PMOS-Tran sistor P2 sind mit einer großen Kanallänge ausgebildet, um einen hohen ESD-Strom bereit zustellen. Im Gegenteil sind der erste NMOS-Transistor N1 und der erste PMOS-Transistor P1 mit einer kleinen Kanallänge ausgebildet, so daß sie eine kleine Rücksprungspannung haben. Das komplementäre Design des ESD-Schutz schaltkreises nach Fig. 10 ermöglicht es, den ESD-Schutz für die Eingangsstufe 10 und den internen Schaltkreis 40 der integrierten Schaltung im Submikrometerbereich zu verbessern.

Die Realisierung des ESD-Schutzschaltkreis nach Fig. 10 ist ähnlich der in Fig. 8-9 dargestellten Realisierung der zweiten bevorzugten Ausführungsform, so daß sie hier nicht näher beschrieben wird.

Fig. 11 zeigt einen Graph, der die I_DS-V_DS-Kennlinie (Drain-Source-Strom über Drain-Source-Spannung) des Gate-geerdeten NMOS-Transistors N1 darstellt, der in allen drei bevorzugten Ausführungsformen des ESD-Schutzschaltkreis gemäß der Erfindung angewandt wird. Die Kurve 110 stellt die I_DS-V_DS-Kennlinie dar. Die Rücksprung-Spannung ist in der Kurve mit V_SP gekennzeichnet. Der NMOS-Transistor N1 nach der Erfindung ist derart ausgelegt, daß er im Rücksprung-Bereich arbeitet (d. h. im Bereich V_DS < V_SP), so daß er die ESD-Spannung an dem Gateoxid der Eingangsstufe 10 unterdrücken kann. Je kleiner die Rücksprung-Spannung ist, umso größer ist der daraus resultierende ESD-Schutz. Entsteht ein Rücksprung-Durchbruch, dann kann der NMOS-Transistor getriggert werden. Der erste Durchbruchpunkt ist mit (V_t1,I_t1) gekennzeichnet. Je kleiner die erste Durchbruchspannung V_t1 ist, desto höher ist der ESD-Schutz für die Eingangsstufe 10. Grundsätzlich kann der ESD- Schutz dadurch verbessert werden, daß der NMOS-Transistor N1 mit einer kleinen Kanallänge, kleiner Rücksprung-Spannung V_SP und kleiner Durchbruchspannung V_t1 ausgebildet wird.

Fig. 12 zeigt einen Graph, der die I-V-Kennlinie 120 (Strom über Spannung) des in dem erfindungsgemäßen ESD-Schut zschaltkreis angewandten Widerstands R1 darstellt, der in dem P-Typ-Substrat 54 durch den PN-Übergangs realisiert ist.

Fig. 13 zeigt einen Graph, der bei unterschiedlichen Größen des Basisstrom I_b im parasitären LBJT B1 die I_C-V_CE-Kennlinien (Kollektorstrom über Kollektor-Emitter-Spannung) des parasitären LBJT B1 in dem im ESD-Schutzschaltkreis nach Fig. 4 angewendeten FOD P1 und die I_C-V_CE-Kennlinien des parasitären LBJT B1 in dem ESD-Schutzschaltkreis nach Fig. 7 und Fig. 10 angewendeten zweiten NMOS-Transistor N2 darstellt. Die Kurve 130 stellt die I_C-V_CE-Kennlinie des parasitären LBJT B1 bei I_b=0 dar. Ist der parasitäre LBJT B1 in Durchlaßrichtung geschaltet, wird I_b größer als 0. Die Kurven 132, 134, 136 stellen die jeweiligen I_C-V_CE-Kennlinien des parasitären LBJT B1 für drei unterschiedlichen Größen des I_b, in ansteigender Ordnung dar. Die I_C-V_CE Kennlinien 130, 132, 134, 136 haben einen gemeinsamen Durchbruchpunkt bei (V_t2, I_t2). Übersteigt der Kollektorstrom I_C den zweiten Durchbruchstrom I_t2, kann das Bauelement, in dem der parasitäre LBJT B1 liegt, dauerhaft geschädigt werden. Der Wert von I_t2 stellt daher den Grenzwert für den ESD-Schutz durch den parasitären LBJT B1 dar. Weist das Bauelement einen größere Kanalbreite und eine größere Kanallänge auf, wird dadurch der Wert von I_t2 erhöht.

Fig. 14 stellt die Kennlinien des ESD-Schutzschaltkreises nach der Erfindung für Vergleichszwecke gemeinsam in einem Graph dar. In Fig. 14 stellt die durchgezogenen Kurve 140 die Gesamt-Strom-Spannungs-Kennlinie des ESD-Schutzschaltkreises dar, der die substratgetriggerte Eigenschaft für den ESD-Schutz nutzt, während die gestrichelten Kurven 110, 120, 130, 132, 134, 136 die Strom-Spannung-Kennlinien nach den Fig. 11, 12 und 13 darstellen.

In Fig. 14 ist das I-V-Diagramm in vier Bereiche I, II, III und IV unterteilt.

Der Bereich I ist der Rücksprung-Bereich des NMOS- Transistors N1. Daraus ist ersichtlich, daß der erste Durchbruchpunkt der Kurve 140 verglichen mit dem ersten Durchbruchpunkt der Kurve 110 leicht nach rechts verschoben ist. Dies erfolgt aus der Tatsache, daß die Kurve 140 eine Kombination aus den Kurven 110 und 120 ist.

Der Bereich II stellt die Kombination der Durchbruchkennlinien des NMOS-Transistors N1 und des Widerstands R1 bar. Daraus ist ersichtlich, daß die Kurve 140 in diesem Bereich leicht nach oben verschoben ist, da der parasitäre LBJT B1 in diesem Bereich in Durchlaßrichtung (eingeschalteten Zustand) geschaltet ist, so daß er zum Basisstrom beiträgt. Die I-V-Kennlinie des parasitären LBJT B1 in diesem Bereich ist die Kombination der Kurven 110, 120 und 132.

Der Bereich III stellt die I-V-Kennlinie des ESD-Schutz schaltkreises dar, wenn der parasitäre LBJT B1 im FOD F1 nach Fig. 4 oder im zweiten NMOS-Transistor N2 nach Fig. 7 und Fig. 10, getriggert (im eingeschalteten Zustand) ist. Daraus ist ersichtlich, daß die Kurve 140 in diesem Bereich infolge des substratgetriggerten Betriebs leicht nach oben verschoben ist.

Der Bereich IV ist der Überlastungsbereich des parasitären LBJT B1. Der Betrieb in diesem Bereich kann dauerhafte Schäden an dem parasitären LBJT B1 verursachen, da der Strom im parasitären LBJT B1 größer als der zweite Durchbruchstrom I_t2 ist. Die Größe des parasitären LBJT B1 kann derart ausgelegt werden, daß der zweiten Durchbruchstrom I_t2 linear ansteigt, wodurch eine erhöhte Zuverlässigkeit des ESD-Schutz schaltkreises erzielt wird. Die Größe der anderen Bauteile im ESD-Schutzschaltkreis kann entsprechend der jeweiligen Bedingungen spezifiziert werden.

Die Erfindung schafft also einen ESD-Schutzschaltkreis, der mit Hilfe des substratgetriggerten Verfahrens einen parasitären LBJT in einem ESD-Schutzschaltkreis triggert und dabei den zweiten Durchbruchstrom zur Verbesserung des ESD-Schutzes erhöht.

Des weiteren ist der ESD-Schutzschaltkreis nach der Erfindung dadurch charakterisiert, daß dieser eine kleine Triggerspannung für den ESD-Schutz verwenden und dennoch einen verbesserten ESD-Schutz für integrierte Schaltungen im Submikrometerbereich gewährleisten kann.

Außerdem ist der ESD-Schutzschaltkreis nach der Erfindung durch die Bereitstellung einer N-Wanne im Substrat charakterisiert, auf dem der ESD-Schutzschaltkreis und die angeschlossene integrierte Schaltung im Submikrometerbereich ausgebildet ist, um so den ESD-Schutz zu verbessern.

Claims

1. ESD-Schutzschaltkreis, der zwischen einem Eingangsanschluß (IP) und einem internen Schaltkreis (40) einer auf einem Substrat ausgebildeten integrierten Schaltung eingebaut ist, mit:
einer Eingangsstufe (10), die zwischen den Eingangsanschluß (IP) und den internen Schaltkreis (40) der integrierten Schaltung geschaltet ist;
einem NMOS-Transistor (N1), der über seinen Drainanschluß an den Eingangsanschluß (IP) angeschlossen ist, über seinen Gateanschluß mit Masse (V_SS) verbunden ist und über seinen Sourceanschluß an einen Knotenpunkt angeschlossen ist;
einem Widerstand (R1), der zwischen den Knotenpunkt und Masse (V_SS) geschaltet ist; und
einem Feldoxidbauelement (FOD, F1) mit einem darin ausgebildeten lateralen Bipolartransistor (LBJT, B1), wobei das FOD (F1) über seinen Drainanschluß an den Eingangsanschluß (IP) angeschlossen ist und über seinen Sourceanschluß mit Masse (V_SS) verbunden ist; wobei
das Substrat des FOD (F1) sowie der Sourceanschluß und das Substrat des NMOS-Transistors (N1) gemeinsam an den Knotenpunkt angeschlossen sind; und
der Kollektor des parasitären LBJT (B1) aus dem Drainanschluß des FOD (F1), der Emitter des parasitären LBJT (B1) aus dem Sourceanschluß des FOD (F1) und die Basis des parasitären LBJT (B1) aus dem Substrat des FOD (F1) gebildet sind.

2. ESD-Schutzschaltkreis nach Anspruch 1, bei dem die Eingangsstufe (10) ein CMOS-Schaltkreis ist.

3. ESD-Schutzschaltkreis nach Anspruch 1, bei dem der NMOS-Tran sistor (N1) mit einer kleinen Kanallänge ausgebildet ist.

4. ESD-Schutzschaltkreis nach Anspruch 1, bei dem die Durchbruchspannung des NMOS-Transistors (N1) kleiner als die Durchbruchspannung des FOD (F1) ist.

5. ESD-Schutzschaltkreis, der zwischen einem Eingangsanschluß (IP) und einem internen Schaltkreis (40) einer auf einem Substrat ausgebildeten integrierten Schaltung eingebaut ist, mit:
einer Eingangsstufe (10), die zwischen den Eingangsanschluß (IP) und den internen Schaltkreis (40) der integrierten Schaltung geschaltet ist;
einem ersten NMOS-Transistor (N1), der über seinen Drainanschluß an den Eingangsanschluß (IP) angeschlossen ist, über seinen Gateanschluß mit Masse (V_SS) verbunden ist und über seinen Sourceanschluß sowie über sein Substrat an einen Knotenpunkt angeschlossen ist;
einem Widerstand (R1), der zwischen den Knotenpunkt und Masse (V_SS) geschaltet ist, und
einem zweiten NMOS-Transistor (N2) mit einem darin ausgebildeten LBJT (B1), wobei der zweite NMOS-Transistor (N2) über seinen Drainanschluß an den Eingangsanschluß (IP) angeschlossen ist und über seinen Sourceanschluß sowie über seinen Gateanschluß mit Masse (V_SS) verbunden ist; wobei
das Substrat des zweiten NMOS-Transistors (N2) sowie der Sourceanschluß und das Substrat des ersten NMOS-Transistors (N1) gemeinsam an den Knotenpunkt angeschlossen sind; und
der Kollektor des parasitären LBJT (B1) aus dem Drainanschluß des zweiten NMOS-Transistors (N2), der Emitter des parasitären LBJT (B1) aus dem Sourceanschluß des zweiten NMOS-Transistors (N2) und die Basis des parasitären LBJT (B1) aus dem Substrat des zweiten NMOS-Transistors (N2) gebildet sind.

6. ESD-Schutzschaltkreis, der zwischen einem Eingangsanschluß (IP) und einem internen Schaltkreis (40) einer auf einem Substrat ausgebildeten integrierten Schaltung eingebaut ist, mit:
einer Eingangsstufe (10), die zwischen den Eingangsanschluß (IP) und den internen Schaltkreis (40) der integrierten Schaltung geschaltet ist;
einem ersten NMOS-Transistor (N1) mit einem Kanal eines ersten Halbleitertyps, wobei der erste NMOS-Transistor (N1) über seinen Drainanschluß an den Eingangsanschluß (IP) angeschlossen ist, über seinen Gateanschluß an eine Vorspannung angeschlossen ist und über seinen Sourceanschluß sowie über sein Substrat an einen Knotenpunkt angeschlossen ist;
einem Widerstand (R1), der zwischen den Knotenpunkt und der Vorspannung geschaltet ist;
einem zweiten NMOS-Transistor (N2) mit einem Kanal des ersten Halbleitertyps, wobei der zweite NMOS-Transistor (N2) einen darin ausgebildeten parasitären LBJT (B1) aufweist und über seinen Drainanschluß an den Eingangsanschluß (IP) angeschlossen ist und über seinen Sourceanschluß sowie über seinen Gateanschluß an die Vorspannung angeschlossen ist; wobei
das Substrat des zweiten NMOS-Transistors (N2) sowie der Sourceanschluß und das Substrat des ersten NMOS-Transistors (N1) gemeinsam an den Knotenpunkt angeschlossen sind; und
der Kollektor des parasitären LBJT (B1) aus dem Drainanschluß des zweiten NMOS-Transistors (N2), der Emitter des parasitären LBJT (B1) aus dem Sourceanschluß des zweiten NMOS-Transistors (N2) und die Basis des parasitären LBJT (B1) aus dem Substrat des zweiten NMOS-Transistors (N2) gebildet sind.

7. ESD-Schutzschaltkreis nach Anspruch 6, bei dem der Kanal des ersten Halbleitertyps ein N-Typ-Kanal ist.

8. ESD-Schutzschaltkreis nach Anspruch 1, 5 oder 7, bei dem das Substrat P-Typ-Substrat ist.

9. ESD-Schutzschaltkreis nach Anspruch 6, bei dem der Kanal des ersten Halbleitertyps ein P-Typ-Kanal ist.

10. ESD-Schutzschaltkreis nach Anspruch 9, bei dem das Substrat ein N-Typ-Substrat ist.

11. ESD-Schutzschaltkreis nach Anspruch 5 oder 6, bei dem der erste NMOS-Transistor (N1) mit einer kleinen Kanallänge ausgebildet ist.

12. ESD-Schutzschaltkreis nach Anspruch 5 oder 6, bei dem der zweite NMOS-Transistor (N2) mit einer großen Kanallänge ausgebildet ist.

13. ESD-Schutzschaltkreis nach Anspruch 5 oder 6, bei dem die Durchbruchspannung des ersten NMOS-Transistors (N1) kleiner als die Durchbruchspannung des zweiten NMOS-Transistors (N2) ist.