DE19818985A1

DE19818985A1 - Electrostatic discharge (ESD) protection circuit

Info

Publication number: DE19818985A1
Application number: DE19818985A
Authority: DE
Inventors: Ming-Dou Ker; Tung-Yang Chen; Chung-Yu Wu
Original assignee: United Microelectronics Corp
Current assignee: United Microelectronics Corp
Priority date: 1998-01-15
Filing date: 1998-04-28
Publication date: 1999-07-22
Anticipated expiration: 2018-04-29
Also published as: FR2773643B1; GB2336241A; DE19818985B4; GB9807601D0; FR2773643A1; GB2336241B

Abstract

The protection circuit has an input stage between an input terminal (IP) and the internal circuit of an integrated circuit. An NMOS transistor (N1) is coupled to the input terminal via its drain terminal, and to earth via its gate terminal, while its source terminal goes to a nodal point, between which and earth is incorporated a resistor (R1). A field oxide component (F1) with a lateral bipolar junction transistor (B1) has its drain terminal coupled to the input terminal with its source terminal going to earth. The field oxide component substrate and the source terminal and substrate of the NMOS transistor are coupled to the nodal point.

Description

Die Erfindung bezieht sich auf die Halbleitertechnologie und betrifft insbesondere einen Schaltkreis für die Anwendung in einer integrierten Schaltung im Submikrometerbereich zum Schutz von internen Schaltkreisen gegen elektrostatische Entladungen, im folgenden ESD-Schutzschaltkreis genannt (ESD: electrostatic discharge).The invention relates to semiconductor technology and relates in particular to a circuit for use in an integrated circuit in the submicrometer range for protection of internal circuits against electrostatic discharge, hereinafter referred to as ESD protection circuit (ESD: electrostatic discharge).

Bei der Herstellung von integrierten Schaltungen stellt die elektrostatische Entladung (ESD) ein ernsthaftes Problem dar, welche Schäden in den internen Schaltkreisen der integrierten Schaltungen verursachen kann. Dieses Problem kann durch einen ESD-Schutzschaltkreis gelöst werden, der an die Eingang/Ausgangsanschlüsse von CMOS-Bauelementen (complementary metal-oxide semiconductor) angeschlossen, auf dem Chip selbst ausgebildet ist. Da die Technologie der Halbleiterherstellung in den Submikrometerbereich der Integration fortgeschritten ist, ist der herkömmliche ESD-Schutzschaltkreis nicht länger geeignet, eine ausreichende ESD-Festigkeit (Widerstandsfähigkeit der integrierten Schaltung gegen elektrostatische Entladungen) zu gewährleisten. Dieses Problem wird im folgenden, bezugnehmend auf die Fig. 1-3, näher erläutert.In the manufacture of integrated circuits, electrostatic discharge (ESD) is a serious problem that can cause damage to the internal circuits of the integrated circuits. This problem can be solved by an ESD protection circuit which is connected to the input / output connections of CMOS (complementary metal-oxide semiconductor) components and is formed on the chip itself. As the technology of semiconductor manufacturing has advanced into the submicron range of integration, the conventional ESD protection circuit is no longer suitable to ensure sufficient ESD strength (resistance of the integrated circuit against electrostatic discharge). This problem is explained in more detail below with reference to FIGS. 1-3.

Fig. 1 zeigt ein Prinzipschaltbild eines herkömmlichen ESD-Schutz schaltkreises, der an die Eingangsstufe 10 des internen Schaltkreises einer integrierten Schaltung angeschlossen ist. Wie aus Fig. 1 ersichtlich, ist ein ESD-Schutzschaltkreis, der ein Feldoxidbauelement F1 (FOD), einen Widerstand R1 und einen NMOS-Transistor N1 aufweist, dessen Gateanschluß auf Masse liegt, zwischen dem Eingangsanschluß IP und der Eingangsstufe 10 eingebaut, die aus einem CMOS gebildet ist, das ein Paar in Reihe geschalteter PMOS- und NMOS-Transistoren aufweist. Das FOD F1 ist über seinen Drainanschluß mit dem Eingangsanschluß IP und über seinen Sourceanschluß mit Masse V_SS verbunden. Der Widerstand R1 ist zwischen den Eingangsanschluß IP und die Eingangsstufe 10 geschaltet. Der NMOS-Transistor N1 ist über seinen Drainanschluß mit dem Knotenpunkt zwischen dem Widerstand R1 und der Eingangsstufe 10 verbunden und über seinen Sourceanschluß an Masse V_SS angeschlossen. Der Gateanschluß des NMOS-Transistors ist an dessen Sourceanschluß und damit mit diesem zusammen an Masse V_SS angeschlossen. Wenn eine Überspannung infolge elektrostatischer Entladung am Eingangsanschluß IP anliegt, wird sie durch den Widerstand R1 zum Gateoxid der gepaarten PMOS- und NMOS-Transistoren der Eingangsstufe 10 geleitet. Um die an dem Gateoxid abfallende Überspannung zu unterdrücken, ist der NMOS-Transistor N1, dessen Gateanschluß auf Massa liegt, derart ausgelegt, daß er im Durchbruchbereich arbeitet, so daß der ESD-Strom nach Masse abgeführt werden kann. Wird die integrierte Schaltung jedoch in der Submikrometertechnologie hergestellt, wird das Gateoxid zum Zwecke des Hochgeschwindigkeits- und Niederspannungsbetriebs mit einer sehr kleinen Schichtdicke ausgebildet. Diese kleine Schichtdicke senkt die Durchbruchspannung des Gateoxid in der Eingangsstufe 10 bedeutend. Um sicherzustellen, daß der ESD-Schutzschaltkreis dennoch wirksam bleibt, ist es in diesem Fall erforderlich, daß die Durchbruchspannung des Gate-geerdeten NMOS-Transistors N1 kleiner als die Durchbruchspannung des Gateoxid in der Eingansstufe 10 ist. Um dies zu erreichen, muß die Kanallänge des Gate-geerdeten NMOS-Transistors N1 so kurz wie möglich sein, um die gewünschte niedrige Durchbruchspannung zu gewährleisten. Eine kleine Kanallänge macht jedoch den Gate-ge erdeten NMOS-Transistor N1 unerwünscht weniger widerstandsfähig gegen hohen ESD-Stress. Die Bereitstellung des Widerstands R1 ist eine Lösung für dieses Problem, indem der Widerstand R1 den ESD-Strom, der durch den Gate-geerdeten NMOS-Tran sistor N1 fließt, verringern kann. Je größer der Widerstandswert des Widerstands R1, umso mehr kann der Widerstand R1 den ESD-Strom, der durch den Gate-geerdeten NMOS-Tran sistor fließt, verringern. Ein größerer Widerstandswert für den Widerstand R1 verursacht jedoch eine beträchtliche unerwünschte Zeitverzögerung des Signals, welches vom Eingangsanschluß IP zu der Eingangsstufe 10 der integrierten Schaltung übertragen wird, wodurch die Leistung der integrierten Schaltung verschlechtert wird. Aus der vorhergehenden Beschreibung ist ersichtlich, daß die Benutzung des ESD-Schutzschaltkreises nach Fig. 1 in einer integrierten Schaltung zu Kompromissen in der Ausführung dieses ESD-Schutz schaltkreises führt. Fig. 1 shows a schematic diagram of a conventional ESD protection circuit, which is connected to the input stage 10 of the internal circuit of an integrated circuit. As can be seen from FIG. 1, an ESD protection circuit, which has a field oxide component F1 (FOD), a resistor R1 and an NMOS transistor N1, the gate connection of which is connected to ground, is built in between the input connection IP and the input stage 10 a CMOS is formed which has a pair of PMOS and NMOS transistors connected in series. The FOD F1 is connected via its drain connection to the input connection IP and via its source connection to ground V _SS . The resistor R1 is connected between the input terminal IP and the input stage 10 . The NMOS transistor N1 is connected via its drain connection to the node between the resistor R1 and the input stage 10 and connected to ground V _SS via its source connection. The gate connection of the NMOS transistor is connected to its source connection and thus together with this to ground V _SS . If there is an overvoltage due to electrostatic discharge at the input terminal IP, it is conducted through the resistor R1 to the gate oxide of the paired PMOS and NMOS transistors of the input stage 10 . In order to suppress the overvoltage falling across the gate oxide, the NMOS transistor N1, the gate connection of which is connected to Massa, is designed such that it operates in the breakdown region, so that the ESD current can be dissipated to ground. However, if the integrated circuit is manufactured using submicron technology, the gate oxide is formed with a very small layer thickness for the purpose of high-speed and low-voltage operation. This small layer thickness significantly lowers the breakdown voltage of the gate oxide in the input stage 10 . In this case, in order to ensure that the ESD protection circuit remains effective, it is necessary that the breakdown voltage of the gate-grounded NMOS transistor N1 is lower than the breakdown voltage of the gate oxide in the input stage 10 . To achieve this, the channel length of the gate grounded NMOS transistor N1 must be as short as possible to ensure the desired low breakdown voltage. A small channel length, however, makes the gate-grounded NMOS transistor N1 undesirably less resistant to high ESD stress. The provision of resistor R1 is a solution to this problem in that resistor R1 can reduce the ESD current flowing through the gate-grounded NMOS transistor N1. The larger the resistance value of the resistor R1, the more the resistor R1 can reduce the ESD current flowing through the gate-grounded NMOS transistor. However, a larger resistance value for the resistor R1 causes a considerable undesirable time delay of the signal which is transmitted from the input terminal IP to the input stage 10 of the integrated circuit, which deteriorates the performance of the integrated circuit. From the preceding description it can be seen that the use of the ESD protection circuit of FIG. 1 in an integrated circuit leads to compromises in the execution of this ESD protection circuit.

In dem Schaltkreis nach Fig. 1 wird das FOD F1 verwendet, um den ESD-Strom von dem Eingangsanschluß IP aufzunehmen. Dieses FOD P1 ist ohne LDD-Struktur (lightly-doped drain, schwachdotierten Drainanschluß) ausgebildet, so daß es eine größere Festigkeit gegenüber dem ESD-Strom hat als der Gate geerdete NMOS-Transistor N1. In der Praxis, wenn das FOD F1 in der 0,5 µm CMOS-Technologie hergestellt wird, ist die ESD-Festig keit des FOD F1 zweimal größer als die des Gate-geerdeten NMOS-Transistors N1, wenn beide die gleiche Layoutfläche aufweisen. Wenn das FOD P1 mit einer großen Kanallänge ausgebildet wird, kann es eine höhere Durchbruchspannung haben als der Gate-geerdete NMOS-Transistor N1. Die Durchbruchspannung des FOD F1 kann darum nahezu gleich oder größer als die Durchbruchspannung des Gateoxid in der Eingangstufe 10 sein. Deshalb kann die Kombination von FOD P1 mit dem Gate-geerdeten NMOS-Transistor N1 einen ESD-Schutz für die Eingangsstufe 10 der integrierten Schaltung gewährleisten.In the circuit of Fig. 1, the FOD F1 is used to receive the ESD current from the input terminal IP. This FOD P1 is designed without an LDD structure (lightly-doped drain, lightly doped drain connection), so that it has a greater resistance to the ESD current than the gate-grounded NMOS transistor N1. In practice, when the FOD F1 is manufactured in 0.5 µm CMOS technology, the ESD strength of the FOD F1 is twice greater than that of the gate-grounded NMOS transistor N1, if both have the same layout area. If the FOD P1 is formed with a large channel length, it may have a higher breakdown voltage than the gate-grounded NMOS transistor N1. The breakdown voltage of the FOD F1 can therefore be almost equal to or greater than the breakdown voltage of the gate oxide in the input stage 10 . Therefore, the combination of FOD P1 with the gate-grounded NMOS transistor N1 can ensure ESD protection for the input stage 10 of the integrated circuit.

Durch jüngste Forschungen wurde herausgefunden, daß eine Vorspannung, an das Substrat der integrierten Schaltung angelegt, dazu verwendet werden kann, die ESD-Festigkeit zu erhöhen. Fig. 2 zeigt einen Graph, der bei unterschiedlichen Substratvorspannungen die unterschiedlichen I_DS-V_DS-Kennlinien (Drain-Source-Strom über Drain-Source Spannung) des FOD F1 und des Gate-geerdeten NMOS-Transistors N1 im Schaltkreis nach Fig. 1 darstellt, wenn diese im Durchbruchbereich arbeiten. Wie aus Fig. 2 ersichtlich, stellt die Kurve 20 die I_DS-V_DS-Kenn linie des Gate-geerdeten NMOS-Transistors N1 dar, wenn das Substrat mit 0 V vorgespannt ist. Diese Kurve 20 zeigt einen zweiten Durchbruchpunkt 21 in der I_DS-V_DS-Kennlinie des NMOS-Tran sistors N1. Die Kurve 22 stellt die I_DS-V_DS-Kennlinie des FOD F1 dar, wenn das Substrat mit 0 V vorgespannt ist, wobei die Kurve 22 einen zweiten Durchbruchpunkt 23 in der Kennlinie des FOD F1 zeigt. Die Kurve 24 stellt die I_DS-V_DS-Kennlinie des FOD F1 dar, wenn an das Substrat eine Vorspannung von 0,8 V angelegt ist, wobei die Kurve 24 einen zweiten Durchbruchpunkt 25 in der Kennlinie des FOD P1 zeigt. Aus den Kennlinien nach Fig. 2 ist ersichtlich, daß die Position des zweiten Durchbruchpunktes des FOD F1 und des Gate-geerdeten NMOS-Tran sistors N1 durch die angelegte Substratvorspannung beeinflußt werden kann.Recent research has found that a bias applied to the integrated circuit substrate can be used to increase ESD strength. Fig. 2 shows a graph with different substrate biases the different I _DS -V _DS characteristic curves (drain-source current across the drain-source voltage) of the FOD F1 and of the gate-grounded NMOS transistor N1 in the circuit of FIG. 1 represents if they work in the breakthrough area. As can be seen from FIG. 2, curve 20 represents the I _DS -V _DS characteristic of the gate-grounded NMOS transistor N1 when the substrate is biased at 0 V. This curve 20 shows a second breakthrough point 21 in the I _DS -V _DS characteristic of the NMOS transistor S1. Curve 22 represents the I _DS -V _DS characteristic of FOD F1 when the substrate is biased at 0 V, curve 22 showing a second breakthrough point 23 in the characteristic of FOD F1. Curve 24 represents the I _DS -V _DS characteristic of FOD F1 when a bias voltage of 0.8 V is applied to the substrate, curve 24 showing a second breakpoint 25 in the characteristic of FOD P1. From the characteristics of Fig. 2 is seen that the position of the second breakdown point of the FOD F1 and of the gate grounded NMOS-Tran can be influenced by the applied substrate bias sistors N1.

Die ESD-Festigkeit des FOD kann durch Ermitteln der Beziehung zwischen dem zweiten Durchbruchstrom I_t2 und der Substratvorspannung V_SB bestimmt werden. Fig. 3 zeigt einen Graph, in dem die Punkte die I_t2-V_SB-Kennlinie des FOD F1 nach Fig. 1 darstellen, wenn dieses in der 0,5 µm CMOS-Technologie hergestellt ist, und die Rechtecke die I_t2-V_SB-Kennlinie des Gate-geerdeten NMOS-Transistors N1 nach Fig. 1 darstellen. Die Stromstärke I_t2 bezogen auf die Breite des Kanals des FOD F1 kann durch Einstellung der an das Substrat angelegten Vorspannung in Durchlaßrichtung erhöht werden. Aus Fig. 2 und 3 ist ersichtlich, daß die Stromstärke I_t2 im NMOS-Transistor N1 bei 0 V Substratvorspannung 4,8 mA/µm beträgt. Wenn eine 0 V Vorspannung an das Substrat des FOD P1 angelegt wird, beträgt die Stromstärke I_t2 9,0 mA/µm; und wenn eine 0,8 V Vorspannung angelegt wird, wird die Stromstärke I_t2 auf 18,2 mA/µm erhöht, welche etwa viermal größer ist als die im Gate-geerdeten NMOS-Tran sistor N1 mit 0 V Substratvorspannung und zweimal größer ist als die im FOD, wenn 0 V Substratvorspannung angelegt wird.The ESD strength of the FOD can be determined by determining the relationship between the second breakdown _current I _t2 and the substrate bias V _SB . Fig. 3 shows a graph in which the dots represent the I _t2 -V _SB characteristic of the FOD F1 according to Fig. 1, if this is made in 0.5 µm CMOS technology, and the rectangles the I _t2 -V Represent _SB characteristic of the gate-grounded NMOS transistor N1 of FIG. 1. The current intensity I _{t2 in} relation to the width of the channel of the FOD F1 can be increased by adjusting the forward voltage applied to the substrate. From Fig. 2 and 3 it can be seen that the current level I _t2 in the NMOS transistor is at 0 V substrate bias 4.8 mA / micron N1. If a 0 V bias is applied to the substrate of the FOD P1, the current I _{t2 is} 9.0 mA / µm; and when a 0.8 V bias is applied, the current I _{t2 is increased} to 18.2 mA / µm, which is about four times larger than that in the gate-grounded NMOS transistor N1 with 0 V substrate bias and twice larger than in the FOD when 0 V substrate bias is applied.

Die ESD-Festigkeit eines ESD-Schutzschaltkreises ist im wesentlichen proportional zu der Stärke des zweiten Durchbruch- Stroms I_t2. Anders gesagt, die ESD-Festigkeit des ESD-Schutz schaltkreises im Human body mode (HBM, Maß zur Bestimmung der elektrostatischen Aufladung einer Person) ist ungefähr gleich der Multiplikation der Größe des zweiten Durchbruchstroms mit dem Wert des Standard-Ent ladungswiderstands in HBM, d. h. 1500 Ω. Wenn daher an das Substrat des FOD eine geeigneten Vorspannung angelegt wird, kann das FOD mit nur einer kleinen Layoutfläche auf dem integrierten Schaltkreis eine relativ große ESD-Festigkeit bereitstellen. The ESD strength of an ESD protection circuit is essentially proportional to the strength of the second breakdown current I _t2 . In other words, the ESD resistance of the ESD protection circuit in human body mode (HBM, measure for determining the electrostatic charge of a person) is approximately equal to the multiplication of the size of the second breakdown current by the value of the standard discharge resistance in HBM, ie 1500 Ω. Therefore, if a suitable bias is applied to the substrate of the FOD, the FOD can provide a relatively high ESD strength with only a small layout area on the integrated circuit.

Durch die Erfindung wird ein substratgetriggerter ESD-Schutz schaltkreis geschaffen, insbesondere für die Anwendung in integrierten Schaltungen im Submikrometerbereich, um einen hohen ESD-Schutz zu gewährleisten.The invention provides substrate-triggered ESD protection circuit, especially for use in integrated circuits in the submicrometer range by one to ensure high ESD protection.

Eine andere Aufgabe der Erfindung ist es, einen substrat getriggerten ESD-Schutzschaltkreis zu schaffen, der in einer in der CMOS-Technologie hergestellten integrierten Schaltung verwendet und gleichzeitig mit der Herstellung der integrierten Schaltung ohne zusätzliche Herstellungsschritte hergestellt werden kann.Another object of the invention is a substrate to create triggered ESD protection circuit which is in a in the integrated circuit manufactured by CMOS technology used and integrated with the manufacture of the same Circuit manufactured without additional manufacturing steps can be.

Gemäß eines Aspekts der Erfindung, weist der ESD-Schutz schaltkreis:
According to one aspect of the invention, the ESD protection circuit comprises:

(a) an input stage connected between the input port and the internal circuit of the integrated circuit is switched;
(b) an NMOS transistor, the drain connection of which Input connection is connected and its gate connection with Ground is connected;
(c) a resistor with one terminal under it Establishing a junction between the resistance and the Source connection of the NMOS transistor this over its Source connector is connected, the other connector of the Resistor is connected to ground; and
(d) an FOD (field oxide device) a parasitic LBJT (lateral Bipolar transistor, lateral bipolar junction transistor), the FOD via its drain connection with the Input connection and via its source connection with ground connected is.

Im diesem ESD-Schutzschaltkreis ist das Substrat des FOD sowie der Sourceanschluß und das Substrat des NMOS-Transistors gemeinsam an den Knotenpunkt angeschlossen. Der Kollektor des parasitäre LBJT ist aus dem Drainanschluß des FOD gebildet. Der Emitter des parasitären LBJT ist aus dem Sourceanschluß des FOD gebildet und die Basis ist aus dem Substrat des FOD gebildet.The substrate of the FOD is in this ESD protection circuit as well as the source and the substrate of the NMOS transistor jointly connected to the node. The collector of the Parasitic LBJT is formed from the drain of the FOD. Of the The emitter of the parasitic LBJT is from the source of the FOD and the base is formed from the substrate of the FOD.

Gemäß eines anderen Aspekts der Erfindung, weist der ESD-Schutz schaltkreis:
According to another aspect of the invention, the ESD protection circuit comprises:

(a) an input stage connected between the input port and the internal circuit of the integrated circuit is switched;
(b) a first NMOS transistor with its drain connected the input connection is connected and its gate connection is connected to ground;
(c) a resistor with one terminal under it Establishing a junction between the resistance and the Source connection of the first NMOS transistor this over its Source connection is connected, the substrate of the first NMOS transistor is also connected to the node and the other terminal of the resistor connected to ground is; and
(d) a second NMOS transistor with one therein trained parasitic LBJT, this second NMOS Transistor through its drain to the input terminal connected and via its source connection and its Gate connection is connected to ground.

In diesem ESD-Schutzschaltkreis ist das Substrat des zweiten NMOS-Transistors sowie der Sourceanschluß und das Substrat des ersten NMOS-Transistors gemeinsam an den Knotenpunkt angeschlossen. Der Kollektor des parasitären LBJT ist aus dem Drainanschluß des zweiten NMOS-Transistors gebildet, der Emitter ist aus dem Sourceanschluß des zweiten NMOS-Transistors gebildet und die Basis ist aus dem Substrat des zweiten NMOS-Transistors gebildet.In this ESD protection circuit, the substrate is the second NMOS transistor and the source connection and that Substrate of the first NMOS transistor together to the Junction connected. The collector of the parasitic LBJT is from the drain of the second NMOS transistor formed, the emitter is from the source of the second NMOS transistor is formed and the base is made of the substrate of the second NMOS transistor.

(a) an input stage connected between the input port and the internal circuit of the integrated circuit is switched;
(b) a first NMOS transistor with a channel of first semiconductor type, the first NMOS transistor via its drain connected to the input connection and is connected to a bias voltage via its gate connection;
(c) a resistor with one terminal under it Establishing a junction between the resistance and the Source connection of the first NMOS transistor this over its Source connection is connected, the substrate of the first NMOS transistor is also connected to the node and the other connection of the resistor to the bias connected; and
(d) a second NMOS transistor with one channel of the first semiconductor type, wherein the second NMOS transistor has a parasitic LBJT formed therein and about its drain connection to the input connection and via its Source connection and its gate connection to the bias voltage connected.

Die Erfindung schafft einen ESD-Schutzschaltkreis, der durch die Anwendung eines substratgetriggerten Verfahrens charakterisiert ist, mit dem ein parasitärer LBJT im ESD-Schutz schaltkreis getriggert und dadurch der zweite Durchbruchstrom erhöht wird, um so den ESD-Schutz zu verbessern. Ferner kann bei dem ESD-Schutzschaltkreis gemäß Erfindung eine kleine Triggerspannung für den ESD-Schutz verwendet werden und dennoch wird ein verbesserter ESD-Schutz für integrierte Schaltungen im Submikrometerbereich gewährleistet. Außerdem ist der ESD-Schutzschaltkreis nach der Erfindung durch die Bereitstellung einer N-Wannen-Struktur im Substrat charakterisiert, auf dem der ESD-Schutzschaltkreis und die damit verbundenen integrierten Schaltungen im Submikrometerbereich ausgebildet werden, um den ESD-Schutz zu verbessern.The invention provides an ESD protection circuit that through the use of a substrate-triggered process is characterized by a parasitic LBJT in ESD protection circuit triggered and thereby the second Breakdown current is increased so as to protect the ESD improve. Furthermore, the ESD protection circuit according to Invention a small trigger voltage for ESD protection will be used and yet will improve ESD protection for integrated circuits in the submicrometer range guaranteed. In addition, the ESD protection circuit is after the Invention by providing an N-well structure in the Characterized substrate on which the ESD protection circuit and the associated integrated circuits in the Submicrometer range are formed to provide ESD protection improve.

Die Erfindung wird anhand der folgenden detaillierten Beschreibung einer bevorzugten Ausführungsform unter Bezugnahme auf die Zeichnung näher erläutert, in der:The invention will be detailed in the following Description of a preferred embodiment with reference explained in more detail on the drawing in which:

Fig. 1 ein Prinzipschaltbild eines herkömmlichen ESD-Schutz schaltkreis zeigt; Fig. 1 shows a schematic diagram of a conventional ESD protection circuit;

Fig. 2 einen Graph zeigt, der die unterschiedlichen I_DS-V_DS-Kenn linien (Drain-Source-Strom über Drain-Source-Spannung) eines FOD und eines NMOS-Transistors darstellt, welche im herkömmlichen ESD-Schutzschaltkreis nach Fig. 1 verwendet werden; FIG. 2 shows a graph illustrating the different I _DS -V _DS characteristics (drain-source current over drain-source voltage) of an FOD and an NMOS transistor, which are used in the conventional ESD protection circuit according to FIG. 1 be used;

Fig. 3 einen Graph zeigt, der die I_t2-V_SB-Kennlinie eines FOD darstellt, das in der 0,5 µm CMOS-Technologie hergestellt ist; Fig. 3 is a graph showing the I _t2 -V _SB characteristic of an FOD made in the 0.5 µm CMOS technology;

Fig. 4 ein Prinzipschaltbild der ersten bevorzugten Ausführungsform des ESD-Schutzschaltkreises gemäß der Erfindung zeigt; Fig. 4 is a schematic diagram of the first preferred embodiment of the ESD protection circuit according to the invention;

Fig. 5 einen schematischen Querschnitt einer ersten Realisierung des ESD-Schutzschaltkreises nach Fig. 4 in dem Substrat der integrierten Schaltung im Submikrometerbereich zeigt; Fig. 5 shows a schematic cross section of a first implementation of the ESD protection circuit of Figure 4 in the substrate of the integrated circuit in the submicron range.

Fig. 6 einen schematischen Querschnitt einer zweiten Realisierung des ESD-Schutzschaltkreises nach Fig. 4 in dem Substrat der integrierten Schaltung im Submikrometerbereich zeigt; FIG. 6 shows a schematic cross section of a second implementation of the ESD protection circuit according to FIG. 4 in the substrate of the integrated circuit in the submicron range;

Fig. 7 ein Prinzipschaltbild der zweiten bevorzugten Ausführungsform des ESD-Schutzschaltkreises gemäß der Erfindung zeigt; Fig. 7 is a schematic diagram of the second preferred embodiment of the ESD protection circuit according to the invention;

Fig. 8 einen schematischen Querschnitt der ersten Realisierung des ESD-Schutzschaltkreises nach Fig. 7 in dem Substrat der integrierten Schaltungen im Submikrometerbereich zeigt; FIG. 8 shows a schematic cross section of the first implementation of the ESD protection circuit according to FIG. 7 in the substrate of the integrated circuits in the submicron range;

Fig. 9 einen schematischen Querschnitt der zweiten Realisierung des ESD-Schutzschaltkreises nach Fig. 7 in dem Substrat der integrierten Schaltungen im Submikrometerbereich zeigt; . Fig. 9 is a schematic cross section of the second implementation of the ESD protection circuit of Figure 7 in the substrate of the integrated circuit is in the submicron range;

Fig. 10 ein Prinzipschaltbild der dritten bevorzugten Ausführungsform des ESD-Schutzschaltkreises gemäß der Erfindung zeigt; FIG. 10 is a schematic diagram of the third preferred embodiment of the ESD protection circuit according to the invention;

Fig. 11 einen Graph zeigt, der die I_DS-V_DS-Kennlinie (Drain-Source-Strom über Drain-Source-Spannung) des Gate-geerdeten NMOS-Transistors N1 darstellt, der im ESD-Schutzschaltkreis nach der Erfindung angewandt wird; Figure 11 shows a graph illustrating the I _DS -V _DS characteristic curve (drain-source current across the drain-source voltage) of the gate-grounded NMOS transistor N1, which is applied in the ESD protection circuit of the invention.

Fig. 12 einen Graph zeigt, der die I-V-Kennlinie (Strom über Spannung) des Widerstands R1 darstellt, der im ESD-Schutz schaltkreis nach der Erfindung angewandt wird; Fig. 12 is a graph showing the IV characteristic (current over voltage) of the resistor R1 used in the ESD protection circuit according to the invention;

Fig. 13 einen Graph zeigte der die I_C-V_CE-Kennlinie (Kollektorstrom über Kollektor-Emitter- Spannung) des parasitären LBJT im ESD-Schutzschaltkreis nach der Erfindung darstellt; und Fig. 13 is a graph showing the I _C -V _CE characteristic curve represents (collector current through the collector-emitter voltage) of the parasitic LBJT in the ESD protection circuit of the invention; and

Fig. 14 einen Graph zeigt, der die unterschiedlichen I-V-Kenn linien (Strom über Spannung) des ESD-Schutzschaltkreises nach der Erfindung darstellt. Fig. 14 shows a graph showing the different IV characteristics (current over voltage) of the ESD protection circuit according to the invention.

First preferred embodiment

Fig. 4 zeigt ein Prinzipschaltbild der ersten bevorzugten Ausführungsform des ESD-Schutzschaltkreises gemäß der Erfindung, der durch substratgetriggerte Anwendung charakterisiert wird, um den ESD-Schutz des internen Schaltkreises 40 der integrierten Schaltung im Submikrometerbereich zu gewährleisten. Wie aus Fig. 4 ersichtlich, ist der erfindungsgemäße ESD-Schutzschaltkreis zwischen den Eingangsanschluß IP und die Eingangsstufe 10 des internen Schaltkreises 40 der integrierten Schaltung eingebaut. Der ESD-Schutzschaltkreis weist einen Gate-geerdeten Kurzkanal- NMOS-Transistor N1, einen Widerstand R1 und ein Feldoxidbauelement F1 (FOD) auf. Der NMOS-Transistor N1 ist über seinen Drainanschluß an den Eingangsanschluß IP angeschlossen, sein Gateanschluß ist mit Masse V_SS verbunden und sein Sourceanschluß ist an den einen Anschluß des Widerstands R1 angeschlossen, wobei der andere Anschluß des Widerstands R1 mit Masse V_SS verbunden ist. Das FOD F1 ist über seinen Drainanschluß an den Eingangsanschluß IP angeschlossen und über seinen Sourceanschluß mit Masse V_SS verbunden. Die Eingangsstufe 10 ist ein aus einem PMOS-Transistor und einem NMOS-Transistor ausgebildeter CMOS-Schaltkreis, der zwischen die Versorgungsspannung V_DD und Masse V_SS geschaltet ist. Das FOD P1 hat einen darin ausgebildeten parasitären lateralen Bipolartransistor B1 (Lateral Bipolar Junction Transistor, LBJT), der mit gestrichelter Linie neben dem FOD F1 in Fig. 4 eingezeichnet ist. Der Sourceanschluß und das Substrat des NMOS-Transistors N1 sind beide mit dem Substrat des FOD F1 verbunden. Der Kollektor des parasitären LBJT B1 ist aus dem Drainanschluß des FOD F1 gebildet, der Emitter ist aus dem Sourceanschluß des FOD F1 gebildet und die Basis ist aus dem Substrat des FOD F1 gebildet. Des weiteren ist die Basis des parasitären LBJT B1 mit dem Knotenpunkt zwischen dem Widerstand R1 und dem Sourceanschluß des NMOS-Transistors N1 verbunden. FIG. 4 shows a basic circuit diagram of the first preferred embodiment of the ESD protection circuit according to the invention, which is characterized by substrate-triggered application in order to ensure the ESD protection of the internal circuit 40 of the integrated circuit in the submicron range. As can be seen from FIG. 4, the ESD protection circuit according to the invention is installed between the input connection IP and the input stage 10 of the internal circuit 40 of the integrated circuit. The ESD protection circuit has a gate-grounded short-channel NMOS transistor N1, a resistor R1 and a field oxide component F1 (FOD). The NMOS transistor N1 is connected via its drain connection to the input connection IP, its gate connection is connected to ground V _SS and its source connection is connected to one connection of resistor R1, the other connection of resistor R1 being connected to ground V _SS . The FOD F1 is connected to the input connection IP via its drain connection and connected to ground V _SS via its source connection. The input stage 10 is a CMOS circuit formed from a PMOS transistor and an NMOS transistor, which is connected between the supply voltage V _DD and ground V _SS . The FOD P1 has a parasitic lateral bipolar transistor B1 (Lateral Bipolar Junction Transistor, LBJT) formed therein, which is drawn in with a broken line next to the FOD F1 in FIG. 4. The source and the substrate of the NMOS transistor N1 are both connected to the substrate of the FOD F1. The collector of the parasitic LBJT B1 is formed from the drain of the FOD F1, the emitter is formed from the source of the FOD F1, and the base is formed from the substrate of the FOD F1. Furthermore, the base of the parasitic LBJT B1 is connected to the node between the resistor R1 and the source of the NMOS transistor N1.

Bei dem herkömmlichen Schaltkreis nach Fig. 1 wird das FOD F1 getriggert (in Durchlaßrichtung geschaltet), wodurch ein Rücksprung-Durchbruch an seinem Drainanschluß (drain snapback breakdown) entsteht. Bei der erfindungsgemäßen Ausführungsform nach Fig. 4 wird das FOD F1 durch das Setzen einer geeigneten Vorspannung in Durchlaßrichtung am Basis-Emitter-Übergang des parasitären LBJT B1 im FOD P1 und anschließendes Anlegen der Substratvorspannung getriggert, um so den parasitären LBJT B1 zu triggern. Wenn an das FOD P1 eine positive Substratvorspannung angelegt wird, ist die Schwellspannung, um das FOD F1 zu triggern, geringer als die Draindurchbruchspannung des FOD F1. Daher kann bei elektrostatischer Entladung die Kombination des NMOS-Tran sistors N1 und des Widerstands R1 einen substrattriggernden Strom bereitstellen, um damit den parasitären LBJT B1 zu triggern und dadurch den gewünschten ESD-Schutz für die Eingangsstufe 10 und den internen Schaltkreis 40 der integrierter Schaltung im Submikrometerbereich zu gewährleisten.In the conventional circuit of FIG. 1, the FOD F1 is triggered (switched in the forward direction), whereby a drain snapback breakdown occurs at its drain connection. In the inventive embodiment of Fig. 4, the FOD F1 is triggered by the setting of a suitable forward bias across the base-emitter junction of the parasitic LBJT B1 in the FOD P1 and then applying the substrate bias so as to trigger the parasitic LBJT B1. When a positive substrate bias is applied to the FOD P1, the threshold voltage to trigger the FOD F1 is less than the drain breakdown voltage of the FOD F1. Therefore, in the case of electrostatic discharge, the combination of the NMOS transistor N1 and the resistor R1 can provide a substrate-triggering current, in order to thereby trigger the parasitic LBJT B1 and thereby the desired ESD protection for the input stage 10 and the internal circuit 40 of the integrated circuit in the Ensure submicrometer range.

Wenn an den Gehäuseanschlüssen der integrierten Schaltung im Submikrometerbereich eine elektrostatische Ladung anliegt, wird diese an den Eingangsanschluß IP und danach an den NMOS- Transistor N1 weitergeleitet, wodurch ein Rücksprung-Durchbruch im NMOS-Transistor N1 entsteht. Dieser Rücksprung-Durchbruch erzeugt einen Strom im Substrat (nämlich den sogenannten substrattriggernden Strom), der durch die Basis des parasitären LBJT B1 im FOD F1 fließt. Wenn der Durchbruchstrom über den Widerstand R1 zu Masse V_SS fließt, wird das Potential am Substrat erhöht, wodurch der parasitäre LBJT B1 im FOD F1 durch den substrattriggernden Strom sehr schnell getriggert wird. Auf diese Weise kann das FOD P1 durch eine relativ kleine Spannung sehr schnell in Durchlaßrichtung geschaltet werden, um die ESD- Spannung über dem Gateoxid in der Eingangsstufe zu unterdrücken und somit eine Beschädigung des Gateoxid in der Eingangsstufe durch die ESD-Spannung zu verhindern. Aus der vorhergehenden Beschreibung ist klar ersichtlich, daß der Betrieb des erfindungsgemäßen ESD-Schutzschaltkreises sich wesentlich von dem des herkömmlichen Schutzschaltkreises nach Fig. 1 unterscheidet.If an electrostatic charge is present at the housing connections of the integrated circuit in the submicrometer range, this is passed on to the input connection IP and then to the NMOS transistor N1, as a result of which a return breakdown occurs in the NMOS transistor N1. This return breakdown creates a current in the substrate (namely, the so-called substrate-triggering current) that flows through the base of the parasitic LBJT B1 in the FOD F1. When the breakdown current flows through resistor R1 to ground V _SS , the potential at the substrate is increased, as a result of which the parasitic LBJT B1 in FOD F1 is triggered very quickly by the substrate-triggering current. In this way, the FOD P1 can be switched very quickly in the forward direction by a relatively small voltage in order to suppress the ESD voltage across the gate oxide in the input stage and thus to prevent damage to the gate oxide in the input stage by the ESD voltage. From the preceding description it is clearly evident that the operation of the ESD protection circuit according to the invention differs significantly from that of the conventional protection circuit according to FIG. 1.

Fig. 5 zeigt einen schematischen Querschnitt einer ersten Realisierung des ESD-Schutzschaltkreises nach Fig. 4 in dem Substrat der integrierten Schaltung im Submikrometerbereich, welche in der 0,25 µm CMOS-Grabenisolationstechnik hergestellt ist. Die symmetrische Halbleiterstruktur nach Fig. 5 ermöglicht einen gleichmäßigen Strom, wodurch die Zuverlässigkeit des ESD-Schutz schaltkreises erhöht werden kann. Wie aus Fig. 5 ersichtlich, sind der NMOS-Transistor N1, der Widerstand R1 und das FOD F1 auf einem Substrat ausgebildet, beispielsweise einem P-Typ Substrat 54, das mit einer ersten N-Wanne 50 und einer zweiten N-Wanne 56 versehen ist. FIG. 5 shows a schematic cross section of a first implementation of the ESD protection circuit according to FIG. 4 in the substrate of the integrated circuit in the submicron range, which is produced using the 0.25 μm CMOS trench isolation technology. The symmetrical semiconductor structure of FIG. 5 provides a uniform current, may be increased thereby increasing the reliability of the ESD protection circuit. As can be seen from FIG. 5, the NMOS transistor N1, the resistor R1 and the FOD F1 are formed on a substrate, for example a P-type substrate 54 , which is provided with a first N-well 50 and a second N-well 56 is.

Wie aus Fig. 5 ersichtlich, ist die erste N-Wanne 50 mit dem Eingangsanschluß IP und dem Drainanschluß 52 des NMOS- Transistors N1 elektrisch verbunden, um den Drainanschluß des NMOS-Transistors N1 vor dem Durchbrennen zu schützen. In der MOS-Technologie im Submikrometerbereich wird der NMOS-Tran sistor N1 mit einem Kurzkanal, einem LDD, und einem auf Silizid basierten Diffusionsbereich ausgebildet, wodurch die ESD-Schutzfähigkeit erheblich geschwächt wird. Die erste N-Wanne 50 ermöglicht, daß der NMOS-Transistor N1 einen ESD-Strom unterdrückungseffekt hat, der den NMOS-Transistor N1 vor elektrostatischer Entladung schützen kann, bevor das FOD F1 getriggert wird. Der NMOS-Transistor N1 kann das FOD F1 durch das P-Typ-Substrat 54 triggern, er ist jedoch nicht das primäre Element, um den ESD-Strom abzuleiten. Daher beeinflußt die Bereitstellung der ersten N-Wanne 50 den NMOS-Transistor N1 nicht in dessen Triggerfähigkeit.As seen from Fig. 5, the first N-well 50 is the NMOS transistor N1 is electrically connected to the input terminal IP and to the drain terminal 52 of the in order to protect the drain terminal of the NMOS transistor N1 prior to burning. In MOS technology in the submicron range, the NMOS transistor N1 is formed with a short channel, an LDD, and a silicide-based diffusion region, as a result of which the ESD protection capability is considerably weakened. The first N-well 50 enables the NMOS transistor N1 to have an ESD current suppression effect that can protect the NMOS transistor N1 from electrostatic discharge before the FOD F1 is triggered. The NMOS transistor N1 can trigger the FOD F1 through the P-type substrate 54 , but it is not the primary element for deriving the ESD current. Therefore, the provision of the first N-well 50 does not affect the NMOS transistor N1 in its triggering ability.

Der Widerstand R1 ist durch den parasitären Substratwiderstand realisiert. Die zweite N-Wanne 56 ist in dem Sourcebereich des FOD F1 ausgebildet, welcher den Triggerstrom von dem hochdotierten P-Typ-Diffusionsbereich 58 einsammelt, um dadurch am Basis-Emitter-Übergang des parasitären LBJT B1 im FOD F1 eine Vorspannung in Durchlaßrichtung anzulegen und dadurch den parasitären LBJT B1 im FOD F1 in Durchlaßrichtung (eingeschalteten Zustand) zu triggern. Die zweite N-Wanne 56 kann ferner den Widerstandswert des Widerstands R1 erhöhen. Erreicht daher der NMOS-Transistor N1 seinen Durchbruchpunkt infolge elektrostatischer Ladung, die am Eingangsanschluß IP anliegt, fließt der Durchbruchstrom des NMOS-Transistor N1 durch den hochdotierten P-Typ-Diffusionsbereich 58 hindurch zum P-Typ Substrat 54. Der substrattriggernde Strom wird in der zweiten N-Wanne 56 im FOD P1 gesammelt, um dadurch den Basis- Emitter-Übergang des parasitären LBJT B1 im FOD F1 vorzuspannen. Dies bewirkt, daß das FOD F1 schnell in Durchlaßrichtung geschaltet wird, um somit den ESD-Strom vom Eingangsanschluß IP abzuleiten und so zu verhindern, daß der ESD-Strom in die Eingangsstufe 10 fließt. Erfindungsgemäß wird daher der ESD-Schutzschaltkreis durch die vorangegangene substrattriggernde Eigenschaft erheblich in seinem ESD-Schutz verbessert.The resistance R1 is realized by the parasitic substrate resistance. The second N-well 56 is formed in the source region of the FOD F1, which collects the trigger current from the heavily doped P-type diffusion region 58 , to thereby apply a forward bias to the base-emitter junction of the parasitic LBJT B1 in the FOD F1 and thereby triggering the parasitic LBJT B1 in the FOD F1 in the forward direction (switched on state). The second N-well 56 can also increase the resistance of the resistor R1. Therefore, when the NMOS transistor N1 reaches its breakdown point due to electrostatic charge applied to the input terminal IP, the breakdown current of the NMOS transistor N1 flows through the heavily doped P-type diffusion region 58 to the P-type substrate 54 . The substrate-triggering current is collected in the second N-well 56 in the FOD P1, in order to thereby bias the base-emitter junction of the parasitic LBJT B1 in the FOD F1. This causes the FOD F1 to be rapidly switched in the forward direction, thus deriving the ESD current from the input terminal IP and thus preventing the ESD current from flowing into the input stage 10 . According to the invention, the ESD protection circuit is therefore considerably improved in its ESD protection by the preceding substrate-triggering property.

Fig. 6 zeigt einen schematischen Querschnitt einer zweiten Realisierung des ESD-Schutzschaltkreises nach Fig. 4 in dem Substrat der integrierten Schaltung im Submikrometerbereich. Diese Realisierung unterscheidet sich von der nach Fig. 5 nur dadurch, daß der ESD-Schutzschaltkreis hier mit einer großen dritten N-Wanne 60 gebildet wird anstatt der zweiten N-Wanne 56 im ESD-Schutzschaltkreis nach Fig. 5. Die Halbleiterstruktur des parasitären LBJT B1 nach Fig. 6 ist asymmetrisch (im Gegensatz dazu weist der parasitäre LBJT B1 nach Fig. 5 eine symmetrische Struktur auf), so daß der Drainanschluß und der Sourceanschluß des FOD F1 in einer anderen Weise wie nach Fig. 5 mit dem Eingangsanschluß IP und Masse verbunden sind. Nach Fig. 6 ist der Drainanschluß 62 (der eine hochdotierte Diffusionsschicht ist) des FOD F1 ganz in die dritte N-Wanne 60 einbezogen, so daß der Kollektor des parasitären LBJT B1 in seiner Charakteristik verbessert werden kann, um dadurch die ESD-Festig keit des FOD P1 zu erhöhen. FIG. 6 shows a schematic cross section of a second implementation of the ESD protection circuit according to FIG. 4 in the substrate of the integrated circuit in the submicron range. This realization differs from that according to FIG. 5 only in that the ESD protection circuit here is formed with a large third N-well 60 instead of the second N-well 56 in the ESD protection circuit according to FIG. 5. The semiconductor structure of the parasitic LBJT B1 in FIG. 6 is asymmetrical (in contrast, the parasitic LBJT B1 in FIG. 5 has a symmetrical structure), so that the drain connection and the source connection of the FOD F1 are in a different way than in FIG. 5 with the input connection IP and Mass are connected. According to FIG. 6, the drain port 62 (which is a highly doped diffusion layer) is included of the FOD F1 entirely in the third N-well 60 so that the collector of the parasitic LBJT can be improved in its characteristics B1 to thereby form the ESD Festig ness of the FOD P1.

Second preferred embodiment

Fig. 7 zeigt ein Prinzipschaltbild der zweiten bevorzugten Ausführungsform des ESD-Schutzschaltkreises gemäß der Erfindung, der die substratgetriggerte Eigenschaft nützt, um einen zuverlässigen ESD-Schutz für den NMOS-Transistor zu gewährleisten, der mit einer dünnen Oxidschicht im ESD-Schutz schaltkreis ausgebildet ist. Fig. 7 shows a schematic diagram of the second preferred embodiment of the ESD protection circuit according to the invention, which uses the substrate-triggered property to ensure reliable ESD protection for the NMOS transistor, which is formed with a thin oxide layer in the ESD protection circuit .

Wie aus Fig. 7 ersichtlich, ist der ESD-Schutzschaltkreis nach dieser Ausführungsform zwischen den Eingangsanschluß IP und die Eingangsstufe 10 des internen Schaltkreises 40 der integrierten Schaltung eingebaut. Dieser ESD-Schutzschaltkreis weist einen ersten NMOS-Transistor N1, einen Widerstand R1 und einen zweiten NMOS-Transistor N2 auf. Der erste NMOS-Transistor N1 ist in Struktur und äußerer Beschaltung im wesentlichen mit dem NMOS-Transistor N1 nach Fig. 4 identisch.As seen from Fig. 7, the ESD protection circuit is incorporated in this embodiment between the input terminal IP and the input stage 10 of the internal circuit 40 of the integrated circuit. This ESD protection circuit has a first NMOS transistor N1, a resistor R1 and a second NMOS transistor N2. The first NMOS transistor N1 is structurally and externally essentially identical to the NMOS transistor N1 according to FIG. 4.

Der Drainanschluß des ersten NMOS-Transistor N1 ist an den Eingangsanschluß IP angeschlossen, der Gateanschluß des ersten NMOS-Transistors N1 ist mit Masse V_SS verbunden und der Sourceanschluß des ersten NMOS-Transistors N1 ist über den Widerstand R1 mit Masse V_SS verbunden. Der Drainanschluß des zweiten NMOS-Transistor N2 ist an den Eingangsanschluß IP angeschlossen und der Gateanschluß des zweiten NMOS-Transistors N2 ist mit Masse V_SS verbunden. Der Sourceanschluß des zweiten NMOS-Transistors N2 ist an dessen Gateanschluß und damit mit diesem zusammen an Masse V_SS angeschlossen. Der Sourceanschluß und das Substrat des ersten NMOS-Transistors N1 sind zusammen an das Substrat des zweiten NMOS-Transistors N2 angeschlossen. Ferner weist der zweite NMOS-Transistor N2 einen parasitären LBJT B1 auf, der durch die gestrichelte Linie neben dem zweiten NMOS-Transistors N2 in Fig. 7 dargestellt ist. Der Kollektor des parasitären LBJT B1 ist aus dem Drainanschluß des zweiten NMOS-Tran sistors N2 gebildet und der Emitter des parasitären LBJT B1 ist aus dem Sourceanschluß des zweiten NMOS-Transistors N2 gebildet. Die Basis des parasitären LBJT B1 ist aus dem Substrat des zweiten NMOS-Transistors N2 gebildet und ist mit dem Knotenpunkt zwischen dem Widerstand R1 und dem Sourceanschluß des ersten NMOS-Transistors N1 verbunden.The drain connection of the first NMOS transistor N1 is connected to the input connection IP, the gate connection of the first NMOS transistor N1 is connected to ground V _SS and the source connection of the first NMOS transistor N1 is connected to ground V _SS via the resistor R1. The drain connection of the second NMOS transistor N2 is connected to the input connection IP and the gate connection of the second NMOS transistor N2 is connected to ground V _SS . The source terminal of the second NMOS transistor N2 is connected to its gate terminal and thus together with this to ground V _SS . The source terminal and the substrate of the first NMOS transistor N1 are connected together to the substrate of the second NMOS transistor N2. Furthermore, the second NMOS transistor N2 has a parasitic LBJT B1, which is represented by the dashed line next to the second NMOS transistor N2 in FIG. 7. The collector of the parasitic LBJT B1 is formed from the drain of the second NMOS transistor N2 and the emitter of the parasitic LBJT B1 is formed from the source of the second NMOS transistor N2. The base of the parasitic LBJT B1 is formed from the substrate of the second NMOS transistor N2 and is connected to the node between the resistor R1 and the source of the first NMOS transistor N1.

In der Ausführungsform nach Fig. 7 ist der zweite NMOS-Tran sistor N2 mit einer großen Kanallänge ausgebildet, um ihm zu ermöglichen, einen hohen ESD-Strom bereit zustellen. Für den Fall einer elektrostatischen Entladung wird der parasitäre LBJT B1 im zweiten NMOS-Transistor N2 durch den substrattriggernden Strom von dem ersten NMOS-Transistor N1 und dem Widerstand R1 getriggert.In the embodiment of FIG. 7, the second NMOS transistor N2 is formed with a large channel length in order to enable it to provide a high ESD current. In the event of an electrostatic discharge, the parasitic LBJT B1 in the second NMOS transistor N2 is triggered by the substrate-triggering current from the first NMOS transistor N1 and the resistor R1.

Fig. 8-9 zeigen schematische Querschnitte, die zwei unterschiedliche Realisierungen des ESD-Schutzschaltkreises nach Fig. 7 in der integrierten Schaltung im Submikrometerbereich darstellen, welche in der CMOS-Technologie hergestellt ist. FIGS. 8-9 show schematic cross sections which show two different implementations of the ESD protection circuit according to FIG. 7 in the integrated circuit in the submicron range, which is produced in CMOS technology.

Bezugnehmend auf Fig. 8 ist der ESD-Schutzschaltkreis gemäß der ersten Realisierung auf einem Substrat 54, beispielsweise ein P-Typ-Substrat, ausgebildet, das mit einer ersten N-Wanne 50 und einer zweiten N-Wanne 56 versehen ist. Die erste N-Wanne 50 kann den ESD-Strom, der durch den Kurzkanal-NMOS-Transistor N1 fließt, unterdrücken. Die zweiten N-Wannen 56 können die Leistung des parasitären LBJT B1 des zweiten NMOS-Transistor N2 und die Zuverlässigkeit des zweiten NMOS-Transistors N2 hinsichtlich des ESD-Schutzes verbessern. Die Realisierung des ESD-Schutzschaltkreis nach Fig. 8 ist ähnlich der in Fig. 5 dargestellten Realisierung der ersten bevorzugten Ausführungsform, so daß sie hier nicht näher beschrieben wird.Referring to FIG. 8, the ESD protection circuit according to the first realization on a substrate 54, for example, a P-type substrate is formed which is provided with a first N-type well 50 and a second N-tray 56. The first N-well 50 can suppress the ESD current flowing through the short-channel NMOS transistor N1. The second N-wells 56 can improve the performance of the parasitic LBJT B1 of the second NMOS transistor N2 and the reliability of the second NMOS transistor N2 in terms of ESD protection. The implementation of the ESD protection circuit according to FIG. 8 is similar to the implementation of the first preferred embodiment shown in FIG. 5, so that it is not described in more detail here.

Bezugnehmend auf Fig. 9 unterscheidet sich der ESD-Schutz schaltkreis gemäß der zweiten Realisierung nach Fig. 9 von der ersten Realisierung nach Fig. 8 nur dadurch, daß die zweiten N-Wannen 56 nach Fig. 8 durch eine größere dritte N-Wanne 60 ersetzt ist. Die dritte N-Wanne 60 ist breiter angelegt, derart, daß sie sich in den Kanalbereich des zweiten NMOS-Tran sistors N2 erstreckt und den Drainanschluß 62 des zweiten NMOS-Transistors N2 ganz darin einschließt. Hierdurch wird die Durchbruchspannung des zweiten NMOS-Transistors N2 weiter reduziert. Daher kann die ESD-Spannung am Eingangsanschluß IP auf einen niedrigeren Pegel begrenzt werden und somit das dünne Gateoxid in der Eingangsstufe der integrierten Schaltung besser geschützt werden.Referring to Fig. 9, the ESD protection differs circuit according to the second realization according to Fig. 9 of the first implementation of FIG. 8 only in that the second N-well 56 of FIG. 8 with a larger third N-well 60 is replaced. The third N-well 60 is wider, such that it extends into the channel region of the second NMOS transistor N2 and completely encloses the drain terminal 62 of the second NMOS transistor N2. This further reduces the breakdown voltage of the second NMOS transistor N2. Therefore, the ESD voltage at the input terminal IP can be limited to a lower level and thus the thin gate oxide in the input stage of the integrated circuit can be better protected.

Third preferred embodiment

Fig. 10 zeigt ein Prinzipschaltbild der dritten bevorzugten Ausführungsform des ESD-Schutzschaltkreises gemäß der Erfindung, der ebenso auf der obengenannte substratgetriggerten Eigenschaft beruht. Wie aus Fig. 10 ersichtlich, ist der ESD-Schutz schaltkreis nach dieser Ausführungsform zwischen den Eingangsanschluß IP und die Eingangsstufe 10 des internen Schaltkreises 40 der integrierten Schaltung eingebaut, um den internen Schaltkreis vor elektrostatischer Entladung zu schützen. Fig. 10 shows a schematic diagram of the third preferred embodiment of the ESD protection circuit according to the invention, which also is based on the above-mentioned substratgetriggerten property. As shown in FIG. 10, the ESD protection circuit according to this embodiment, between the input terminal IP and the input stage 10 of the internal circuit 40 of the integrated circuit installed, to protect the internal circuit from electrostatic discharge.

Der untere Teil des ESD-Schutzschaltkreis ist identisch mit dem Schaltkreis nach Fig. 7 und weist einen ersten NMOS-Tran sistor N1, einen Widerstand R1 und einen zweiten NMOS-Tran sistor N1 auf, welche wie im Schaltkreis nach Fig. 7 geschaltet sind. Der ESD-Schutzschaltkreis der dritten bevorzugten Ausführungsform weist des weiteren einen ersten PMOS-Transistor P1, einen zweiten Widerstand R2 und einen zweiten PMOS-Transistor P2 auf, welche in einer Spiegelanordnung bezüglich des ersten NMOS-Transistors N1 des ersten Widerstands R1 bzw. des zweiten NMOS-Transistors N2 angeordnet sind. Ähnlich zu der Verbindungsanordnung der jeweiligen Bauelemente im unteren Teil des ESD- Schutzschaltkreises ist der Drainanschluß des ersten PMOS-Tran sistors P1 an den Eingangsanschluß IP angeschlossen, der Gateanschluß des ersten PMOS-Transistors P1 ist an die Versorgungsspannung V_DD angeschlossen und der Sourceanschluß des ersten PMOS-Transistors P1 ist über den Widerstand R2 an die Versorgungsspannung V_DD angeschlossen. Der Sourceanschluß des ersten PMOS-Transistors P1 ist an dessen Gateanschluß und damit mit diesem zusammen an die Versorgungsspannung V_DD angeschlossen. Der Sourceanschluß und das Substrat des ersten PMOS-Transistors P1 sind zusammen an das Substrat des zweiten PMOS-Transistors P2 angeschlossen. Der zweite PMOS-Transistor P2 weist einen parasitärer LBJT B2 auf, der durch die gestrichelte Linie neben dem zweiten PMOS-Transistor P2 in Fig. 10 dargestellt ist. Der Kollektor des parasitären LBJT B2 ist aus dem Drainanschluß des zweiten PMOS-Transistors P2 gebildet und der Emitter des parasitären LBJT B2 ist aus dem Sourceanschluß des zweiten PMOS-Transistors P2 gebildet. Die Basis des parasitären LBJT B2 ist aus dem Substrat des zweiten PMOS-Transistors P2 gebildet und an den Knotenpunkt zwischen dem Widerstand R2 und dem Sourceanschluß des ersten PMOS-Tran sistors P1 angeschlossen. Der erste NMOS-Transistor N1 und der Widerstand R1 können gemeinsam den zweiten NMOS-Transistor N2 über dessen Substrat in Durchlaßrichtung (eingeschalteter Zustand) triggern. Ähnlich können der erste PMOS-Transistor P1 und der Widerstand R2 gemeinsam den zweiten PMOS-Transistor P2 über dessen Substrat in Durchlaßrichtung triggern.The lower part of the ESD protection circuit is identical to the circuit according to FIG. 7 and has a first NMOS transistor N1, a resistor R1 and a second NMOS transistor N1, which are connected as in the circuit according to FIG. 7. The ESD protection circuit of the third preferred embodiment further has a first PMOS transistor P1, a second resistor R2 and a second PMOS transistor P2, which are arranged in a mirror arrangement with respect to the first NMOS transistor N1 of the first resistor R1 and the second NMOS transistor N2 are arranged. Similar to the connection arrangement of the respective components in the lower part of the ESD protection circuit, the drain terminal of the first PMOS transistor P1 is connected to the input terminal IP, the gate terminal of the first PMOS transistor P1 is connected to the supply voltage V _DD and the source terminal of the first PMOS transistor P1 is connected to supply voltage V _DD via resistor R2. The source terminal of the first PMOS transistor P1 is connected to its gate terminal and thus together with this to the supply voltage V _DD . The source terminal and the substrate of the first PMOS transistor P1 are connected together to the substrate of the second PMOS transistor P2. The second PMOS transistor P2 has a parasitic LBJT B2, which is represented by the dashed line next to the second PMOS transistor P2 in FIG. 10. The collector of the parasitic LBJT B2 is formed from the drain of the second PMOS transistor P2 and the emitter of the parasitic LBJT B2 is formed from the source of the second PMOS transistor P2. The base of the parasitic LBJT B2 is formed from the substrate of the second PMOS transistor P2 and connected to the node between the resistor R2 and the source terminal of the first PMOS transistor P1. The first NMOS transistor N1 and the resistor R1 can together trigger the second NMOS transistor N2 via its substrate in the forward direction (switched-on state). Similarly, the first PMOS transistor P1 and the resistor R2 can together trigger the second PMOS transistor P2 through its substrate in the forward direction.

Der zweite NMOS-Transistor N2 und der zweite PMOS-Tran sistor P2 sind mit einer großen Kanallänge ausgebildet, um einen hohen ESD-Strom bereit zustellen. Im Gegenteil sind der erste NMOS-Transistor N1 und der erste PMOS-Transistor P1 mit einer kleinen Kanallänge ausgebildet, so daß sie eine kleine Rücksprungspannung haben. Das komplementäre Design des ESD-Schutz schaltkreises nach Fig. 10 ermöglicht es, den ESD-Schutz für die Eingangsstufe 10 und den internen Schaltkreis 40 der integrierten Schaltung im Submikrometerbereich zu verbessern.The second NMOS transistor N2 and the second PMOS transistor P2 are formed with a long channel length in order to provide a high ESD current. On the contrary, the first NMOS transistor N1 and the first PMOS transistor P1 are formed with a small channel length so that they have a small return voltage. The complementary design of the ESD protection circuit according to FIG. 10 makes it possible to improve the ESD protection for the input stage 10 and the internal circuit 40 of the integrated circuit in the submicron range.

Die Realisierung des ESD-Schutzschaltkreis nach Fig. 10 ist ähnlich der in Fig. 8-9 dargestellten Realisierung der zweiten bevorzugten Ausführungsform, so daß sie hier nicht näher beschrieben wird.The implementation of the ESD protection circuit according to FIG. 10 is similar to the implementation of the second preferred embodiment shown in FIGS. 8-9, so that it is not described in more detail here.

Fig. 11 zeigt einen Graph, der die I_DS-V_DS-Kennlinie (Drain-Source-Strom über Drain-Source-Spannung) des Gate-geerdeten NMOS-Transistors N1 darstellt, der in allen drei bevorzugten Ausführungsformen des ESD-Schutzschaltkreis gemäß der Erfindung angewandt wird. Die Kurve 110 stellt die I_DS-V_DS-Kennlinie dar. Die Rücksprung-Spannung ist in der Kurve mit V_SP gekennzeichnet. Der NMOS-Transistor N1 nach der Erfindung ist derart ausgelegt, daß er im Rücksprung-Bereich arbeitet (d. h. im Bereich V_DS < V_SP), so daß er die ESD-Spannung an dem Gateoxid der Eingangsstufe 10 unterdrücken kann. Je kleiner die Rücksprung-Spannung ist, umso größer ist der daraus resultierende ESD-Schutz. Entsteht ein Rücksprung-Durchbruch, dann kann der NMOS-Transistor getriggert werden. Der erste Durchbruchpunkt ist mit (V_t1,I_t1) gekennzeichnet. Je kleiner die erste Durchbruchspannung V_t1 ist, desto höher ist der ESD-Schutz für die Eingangsstufe 10. Grundsätzlich kann der ESD- Schutz dadurch verbessert werden, daß der NMOS-Transistor N1 mit einer kleinen Kanallänge, kleiner Rücksprung-Spannung V_SP und kleiner Durchbruchspannung V_t1 ausgebildet wird. Fig. 11 shows a graph illustrating the I _DS -V _DS characteristic curve (drain-source current across the drain-source voltage) of the gate-grounded NMOS transistor N1, the preferred in all three embodiments of the ESD protection circuit according to the invention is applied. Curve 110 represents the I _DS -V _DS characteristic curve. The return voltage is identified in the curve by V _SP . The NMOS transistor N1 according to the invention is designed such that it operates in the return region (ie in the region V _DS <V _SP ), so that it can suppress the ESD voltage on the gate oxide of the input stage 10 . The smaller the return voltage, the greater the resulting ESD protection. If a return breakdown occurs, the NMOS transistor can be triggered. The first breakthrough point is marked with (V _t1 , I _t1 ). The smaller the first breakdown voltage V _t1 , the higher the ESD protection for the input stage 10 . Basically, the ESD protection can be improved by designing the NMOS transistor N1 with a small channel length, a small return voltage V _SP and a small breakdown voltage V _t1 .

Fig. 12 zeigt einen Graph, der die I-V-Kennlinie 120 (Strom über Spannung) des in dem erfindungsgemäßen ESD-Schut zschaltkreis angewandten Widerstands R1 darstellt, der in dem P-Typ-Substrat 54 durch den PN-Übergangs realisiert ist. Fig. 12 shows a graph of the IV characteristic is 120 (current to voltage) of the present invention in the ESD Schut zschaltkreis applied resistor R1, which is realized in the P-type substrate 54 through the PN junction.

Fig. 13 zeigt einen Graph, der bei unterschiedlichen Größen des Basisstrom I_b im parasitären LBJT B1 die I_C-V_CE-Kennlinien (Kollektorstrom über Kollektor-Emitter-Spannung) des parasitären LBJT B1 in dem im ESD-Schutzschaltkreis nach Fig. 4 angewendeten FOD P1 und die I_C-V_CE-Kennlinien des parasitären LBJT B1 in dem ESD-Schutzschaltkreis nach Fig. 7 und Fig. 10 angewendeten zweiten NMOS-Transistor N2 darstellt. Die Kurve 130 stellt die I_C-V_CE-Kennlinie des parasitären LBJT B1 bei I_b=0 dar. Ist der parasitäre LBJT B1 in Durchlaßrichtung geschaltet, wird I_b größer als 0. Die Kurven 132, 134, 136 stellen die jeweiligen I_C-V_CE-Kennlinien des parasitären LBJT B1 für drei unterschiedlichen Größen des I_b, in ansteigender Ordnung dar. Die I_C-V_CE Kennlinien 130, 132, 134, 136 haben einen gemeinsamen Durchbruchpunkt bei (V_t2, I_t2). Übersteigt der Kollektorstrom I_C den zweiten Durchbruchstrom I_t2, kann das Bauelement, in dem der parasitäre LBJT B1 liegt, dauerhaft geschädigt werden. Der Wert von I_t2 stellt daher den Grenzwert für den ESD-Schutz durch den parasitären LBJT B1 dar. Weist das Bauelement einen größere Kanalbreite und eine größere Kanallänge auf, wird dadurch der Wert von I_t2 erhöht. FIG. 13 shows a graph showing the I _C -V _CE characteristics (collector current over collector-emitter voltage) of the parasitic LBJT B1 in the ESD protection circuit according to FIG. 4 for different sizes of the base current I _b in the parasitic LBJT B1 applied FOD P1 and the I _C -V _CE characteristics of the parasitic LBJT B1 in the ESD protection circuit according to FIG. 7 and FIG. 10 represents the second NMOS transistor N2. Curve 130 represents the I _C -V _CE characteristic of parasitic LBJT B1 at I _b = 0. If parasitic LBJT B1 is switched in the forward direction, I _b becomes greater than 0. Curves 132 , 134 , 136 represent the respective I _C -V _CE characteristics of the parasitic LBJT B1 for three different sizes of I _b , in increasing order. The I _C -V _CE characteristics 130 , 132 , 134 , 136 have a common breakthrough point at (V _t2 , I _t2 ). If the collector current I _C exceeds the second breakdown current I _t2 , the component in which the parasitic LBJT B1 is located can be permanently damaged. The value of I _t2 therefore represents the limit value for ESD protection by the parasitic LBJT B1. If the component has a larger channel width and a longer channel length, the value of I _{t2 is} increased as a result.

Fig. 14 stellt die Kennlinien des ESD-Schutzschaltkreises nach der Erfindung für Vergleichszwecke gemeinsam in einem Graph dar. In Fig. 14 stellt die durchgezogenen Kurve 140 die Gesamt-Strom-Spannungs-Kennlinie des ESD-Schutzschaltkreises dar, der die substratgetriggerte Eigenschaft für den ESD-Schutz nutzt, während die gestrichelten Kurven 110, 120, 130, 132, 134, 136 die Strom-Spannung-Kennlinien nach den Fig. 11, 12 und 13 darstellen. Fig. 14 shows the characteristics of the ESD protection circuit according to the invention for comparison purposes together in a graph. In Fig. 14, the solid curve 140 represents the total current-voltage characteristic of the ESD protection circuit, which is the substrate-triggered property for the ESD protection uses, while the dashed curves 110 , 120 , 130 , 132 , 134 , 136 represent the current-voltage characteristic curves according to FIGS. 11, 12 and 13.

In Fig. 14 ist das I-V-Diagramm in vier Bereiche I, II, III und IV unterteilt.In Fig. 14 is the diagram IV in four areas I, II, divided III and IV.

Der Bereich I ist der Rücksprung-Bereich des NMOS- Transistors N1. Daraus ist ersichtlich, daß der erste Durchbruchpunkt der Kurve 140 verglichen mit dem ersten Durchbruchpunkt der Kurve 110 leicht nach rechts verschoben ist. Dies erfolgt aus der Tatsache, daß die Kurve 140 eine Kombination aus den Kurven 110 und 120 ist.The area I is the return area of the NMOS transistor N1. It can be seen from this that the first breakpoint of curve 140 is slightly shifted to the right compared to the first breakpoint of curve 110 . This is due to the fact that curve 140 is a combination of curves 110 and 120 .

Der Bereich II stellt die Kombination der Durchbruchkennlinien des NMOS-Transistors N1 und des Widerstands R1 bar. Daraus ist ersichtlich, daß die Kurve 140 in diesem Bereich leicht nach oben verschoben ist, da der parasitäre LBJT B1 in diesem Bereich in Durchlaßrichtung (eingeschalteten Zustand) geschaltet ist, so daß er zum Basisstrom beiträgt. Die I-V-Kennlinie des parasitären LBJT B1 in diesem Bereich ist die Kombination der Kurven 110, 120 und 132.The area II represents the combination of the breakdown characteristics of the NMOS transistor N1 and the resistor R1 bar. It can be seen from this that the curve 140 is shifted slightly upwards in this area, since the parasitic LBJT B1 is switched in the forward direction (switched on state) in this area, so that it contributes to the base current. The IV characteristic of the parasitic LBJT B1 in this area is the combination of curves 110 , 120 and 132 .

Der Bereich III stellt die I-V-Kennlinie des ESD-Schutz schaltkreises dar, wenn der parasitäre LBJT B1 im FOD F1 nach Fig. 4 oder im zweiten NMOS-Transistor N2 nach Fig. 7 und Fig. 10, getriggert (im eingeschalteten Zustand) ist. Daraus ist ersichtlich, daß die Kurve 140 in diesem Bereich infolge des substratgetriggerten Betriebs leicht nach oben verschoben ist.The region III represents the IV characteristic of the ESD protection circuit is, when the parasitic LBJT B1 in the FOD F1 of FIG. 4 or the second NMOS transistor N2 of Fig. 7 and Fig. 10, is triggered (in the ON state) is . It can be seen from this that the curve 140 is slightly shifted upwards in this area due to the substrate-triggered operation.

Der Bereich IV ist der Überlastungsbereich des parasitären LBJT B1. Der Betrieb in diesem Bereich kann dauerhafte Schäden an dem parasitären LBJT B1 verursachen, da der Strom im parasitären LBJT B1 größer als der zweite Durchbruchstrom I_t2 ist. Die Größe des parasitären LBJT B1 kann derart ausgelegt werden, daß der zweiten Durchbruchstrom I_t2 linear ansteigt, wodurch eine erhöhte Zuverlässigkeit des ESD-Schutz schaltkreises erzielt wird. Die Größe der anderen Bauteile im ESD-Schutzschaltkreis kann entsprechend der jeweiligen Bedingungen spezifiziert werden.Area IV is the overload area of the parasitic LBJT B1. Operation in this area can cause permanent damage to the parasitic LBJT B1 because the current in the parasitic LBJT B1 is greater than the second breakdown current I _t2 . The size of the parasitic LBJT B1 can be designed such that the second breakdown current I _t2 increases linearly, whereby an increased reliability of the ESD protection circuit is achieved. The size of the other components in the ESD protection circuit can be specified according to the respective conditions.

Die Erfindung schafft also einen ESD-Schutzschaltkreis, der mit Hilfe des substratgetriggerten Verfahrens einen parasitären LBJT in einem ESD-Schutzschaltkreis triggert und dabei den zweiten Durchbruchstrom zur Verbesserung des ESD-Schutzes erhöht.The invention thus provides an ESD protection circuit the one using the substrate-triggered method triggers and parasitic LBJT in an ESD protection circuit the second breakdown current to improve ESD protection elevated.

Des weiteren ist der ESD-Schutzschaltkreis nach der Erfindung dadurch charakterisiert, daß dieser eine kleine Triggerspannung für den ESD-Schutz verwenden und dennoch einen verbesserten ESD-Schutz für integrierte Schaltungen im Submikrometerbereich gewährleisten kann.Furthermore, the ESD protection circuit is after the Invention characterized in that this is a small Use trigger voltage for ESD protection and still use one improved ESD protection for integrated circuits in the Can ensure submicron range.

Außerdem ist der ESD-Schutzschaltkreis nach der Erfindung durch die Bereitstellung einer N-Wanne im Substrat charakterisiert, auf dem der ESD-Schutzschaltkreis und die angeschlossene integrierte Schaltung im Submikrometerbereich ausgebildet ist, um so den ESD-Schutz zu verbessern.In addition, the ESD protection circuit is according to the invention by providing an N-well in the substrate characterized on which the ESD protection circuit and the connected integrated circuit in the submicrometer range is trained to improve ESD protection.

Claims

1. ESD protection circuit, which is installed between an input connection (IP) and an internal circuit ( 40 ) of an integrated circuit formed on a substrate, with:
an input stage ( 10 ) connected between the input terminal (IP) and the internal circuit ( 40 ) of the integrated circuit;
an NMOS transistor (N1), which is connected via its drain connection to the input connection (IP), is connected via its gate connection to ground (V _SS ) and is connected via its source connection to a node;
a resistor (R1) connected between the node and ground (V _SS ); and
a field oxide component (FOD, F1) with a lateral bipolar transistor (LBJT, B1) formed therein, the FOD (F1) being connected to the input connection (IP) via its drain connection and being connected to ground (V _SS ) via its source connection; in which
the substrate of the FOD (F1) and the source connection and the substrate of the NMOS transistor (N1) are connected together to the node; and
the collector of the parasitic LBJT (B1) from the drain of the FOD (F1), the emitter of the parasitic LBJT (B1) from the source of the FOD (F1) and the base of the parasitic LBJT (B1) from the substrate of the FOD (F1) are formed.

2. ESD protection circuit according to claim 1, wherein the input stage ( 10 ) is a CMOS circuit.

3. ESD protection circuit according to claim 1, wherein the NMOS Tran sistor (N1) is formed with a small channel length.

4. ESD protection circuit according to claim 1, wherein the Breakdown voltage of the NMOS transistor (N1) less than that Breakdown voltage of the FOD (F1) is.

5. ESD protection circuit, which is installed between an input terminal (IP) and an internal circuit ( 40 ) of an integrated circuit formed on a substrate, with:
an input stage ( 10 ) connected between the input terminal (IP) and the internal circuit ( 40 ) of the integrated circuit;
a first NMOS transistor (N1) which is connected to the input connection (IP) via its drain connection, is connected to ground (V _SS ) via its gate connection and is connected to a node via its source connection and via its substrate;
a resistor (R1) connected between the node and ground (V _SS ), and
a second NMOS transistor (N2) with an LBJT (B1) formed therein, the second NMOS transistor (N2) being connected to the input connection (IP) via its drain connection and via its source connection and via its gate connection to ground (V _SS ) connected is; in which
the substrate of the second NMOS transistor (N2) and the source connection and the substrate of the first NMOS transistor (N1) are connected together to the node; and
the collector of the parasitic LBJT (B1) from the drain of the second NMOS transistor (N2), the emitter of the parasitic LBJT (B1) from the source of the second NMOS transistor (N2) and the base of the parasitic LBJT (B1) from the Substrate of the second NMOS transistor (N2) are formed.

6. ESD protection circuit, which is installed between an input connection (IP) and an internal circuit ( 40 ) of an integrated circuit formed on a substrate, with:
an input stage ( 10 ) connected between the input terminal (IP) and the internal circuit ( 40 ) of the integrated circuit;
a first NMOS transistor (N1) with a channel of a first semiconductor type, the first NMOS transistor (N1) being connected via its drain connection to the input connection (IP), connected via its gate connection to a bias voltage and via its source connection and via its substrate is connected to a node;
a resistor (R1) connected between the node and the bias voltage;
a second NMOS transistor (N2) with a channel of the first semiconductor type, the second NMOS transistor (N2) having a parasitic LBJT (B1) formed therein and connected via its drain connection to the input connection (IP) and via its source connection and is connected to the bias voltage via its gate connection; in which
the substrate of the second NMOS transistor (N2) and the source connection and the substrate of the first NMOS transistor (N1) are connected together to the node; and
the collector of the parasitic LBJT (B1) from the drain of the second NMOS transistor (N2), the emitter of the parasitic LBJT (B1) from the source of the second NMOS transistor (N2) and the base of the parasitic LBJT (B1) from the Substrate of the second NMOS transistor (N2) are formed.

7. ESD protection circuit according to claim 6, wherein the channel of the first semiconductor type is an N-type channel.

8. ESD protection circuit according to claim 1, 5 or 7, wherein the Substrate is P-type substrate.

9. ESD protection circuit according to claim 6, wherein the channel of the first semiconductor type is a P-type channel.

10. ESD protection circuit according to claim 9, wherein the substrate is an N-type substrate.

11. ESD protection circuit according to claim 5 or 6, wherein the first NMOS transistor (N1) with a small channel length is trained.

12. ESD protection circuit according to claim 5 or 6, wherein the second NMOS transistor (N2) with a large channel length is trained.

13. ESD protection circuit according to claim 5 or 6, wherein the Breakdown voltage of the first NMOS transistor (N1) less than is the breakdown voltage of the second NMOS transistor (N2).