DE19818985B4

DE19818985B4 - ESD-Schutzschaltkreis

Info

Publication number: DE19818985B4
Application number: DE19818985A
Authority: DE
Inventors: Ming-Dou Ker; Tung-Yang Chen; Chung-Yu Wu
Original assignee: United Microelectronics Corp
Current assignee: United Microelectronics Corp
Priority date: 1998-01-15
Filing date: 1998-04-28
Publication date: 2005-10-06
Anticipated expiration: 2018-04-29
Also published as: GB2336241B; GB9807601D0; GB2336241A; DE19818985A1; FR2773643A1; FR2773643B1

Abstract

ESD-Schutzschaltkreis, der zwischen einem Eingangsanschluß (IP) und einem internen Schaltkreis (40) einer auf einem Substrat ausgebildeten integrierten Schaltung eingebaut ist, mit:
einer Eingangsstufe (10), die zwischen den Eingangsanschluß (IP) und den internen Schaltkreis (40) der integrierten Schaltung geschaltet ist;
einem ersten NMOS-Transistor (N1), der über seinen Drainanschluß an den Eingangsanschluß (IP) angeschlossen ist, über seinen Gateanschluß mit Masse (V_SS) verbunden ist und über seinen Sourceanschluß an einen Knotenpunkt angeschlossen ist;
einem Widerstand (R1), der zwischen den Knotenpunkt und Masse (V_SS) geschaltet ist; und
einem Feldoxidbauelement (FOD, F1) mit einem darin ausgebildeten lateralen Bipolartransistor (LBJT, B1), wobei das FOD (F1) über seinen Drainanschluß an den Eingangsanschluß (IP) angeschlossen ist und über seinen Sourceanschluß mit Masse (V_SS) verbunden ist; wobei
das Substrat des FOD (F1) sowie der Sourceanschluß und das Substrat des ersten NMOS-Transistors (N1) gemeinsam an den Knotenpunkt angeschlossen sind; und
der Kollektor des...

Description

Die Erfindung bezieht sich auf die Halbleitertechnologie und betrifft insbesondere einen Schaltkreis für die Anwendung in einer integrierten Schaltung im Submikrometerbereich zum Schutz von internen Schaltkreisen gegen elektrostatische Entladungen, im folgenden ESD-Schutzschaltkreis genannt (ESD: electrostatic discharge).

ESD-Schutzschaltkreise sind beispielsweise in der DE 195 18 550 C2 beschreiben

Bei der Herstellung von integrierten Schaltungen stellt die elektrostatische Entladung (ESD) ein ernsthaftes Problem dar, welche Schäden in den internen Schaltkreisen der integrierten Schaltungen verursachen kann.

Dieses Problem kann durch einen ESD-Schutzschaltkreis gelöst werden, der an die Eingang/Ausgangsanschlüsse von CMOS-Bauelementen (complementary metal-oxide semiconductor) angeschlossen, auf dem Chip selbst ausgebildet ist. Da die Technologie der Halbleiterherstellung in den Submikrometerbereich der Integration fortgeschritten ist, ist der herkömmliche ESD-Schutzschaltkreis nicht länger geeignet, eine ausreichende ESD-Festigkeit (Widerstandsfähigkeit der integrierten Schaltung gegen elektrostatische Entladungen) zu gewährleisten. Dieses Problem wird im folgenden, bezugnehmend auf die 1–3, näher erläutert.

1 zeigt ein Prinzipschaltbild eines herkömmlichen ESD-Schutzschaltkreises, der an die Eingangsstufe 10 des internen Schaltkreises einer integrierten Schaltung angeschlossen ist. Wie aus 1 ersichtlich, ist ein ESD-Schutzschaltkreis, der ein Feldoxidbauelement F1 (FOD), einen Widerstand R1 und einen ersten NMOS-Transistor N1 aufweist, dessen Gateanschluss auf Masse liegt, zwischen dem Eingangsanschluss IP und der Eingangsstufe 10 eingebaut, die aus einem CMOS gebildet ist, das ein Paar in Reihe geschalteter PMOS- und NMOS-Transistoren aufweist. Das FOD F1 ist über seinen Drainanschluss mit dem Eingangsanschluss IP und über seinen Sourceanschluss mit Masse V_SS verbunden. Der Widerstand R1 ist zwischen den Eingangsanschluss IP und die Eingangsstufe 10 geschaltet. Der erste NMOS-Transistor N1 ist über seinen Drainanschluss mit dem Knotenpunkt zwischen dem Widerstand R1 und der Eingangsstufe 10 verbunden und über seinen Sourceanschluss an Masse V_SS angeschlossen. Der Gateanschluss des NMOS-Transistors ist an dessen Sourceanschluss und damit mit diesem zusammen an Masse V_SS angeschlossen. Wenn eine Überspannung infolge elektrostatischer Entladung am Eingangsanschluss IP anliegt, wird sie durch den Widerstand R1 zum Gateoxid der gepaarten PMOS- und NMOS-Transistoren der Eingangsstufe 10 geleitet. Um die an dem Gateoxid abfallende Überspannung zu unterdrücken, ist der erste NMOS-Transistor N1, dessen Gateanschluss auf Massa liegt, derart ausgelegt, dass er im Durchbruchbereich arbeitet, so dass der ESD-Strom nach Masse abgeführt werden kann. Wird die integrierte Schaltung jedoch in der Submikrometertechnologie hergestellt, wird das Gateoxid zum Zwecke des Hochgeschwindigkeits- und Niederspannungsbetriebs mit einer sehr kleinen Schichtdicke ausgebildet. Diese kleine Schichtdicke senkt die Durchbruchspannung des Gateoxid in der Eingangsstufe 10 bedeutend. Um sicherzustellen, dass der ESD-Schutzschaltkreis dennoch wirksam bleibt, ist es in diesem Fall erforderlich, dass die Durchbruchspannung des Gate-geerdeten ersten NMOS-Transistors N1 kleiner als die Durchbruchspannung des Gateoxid in der Eingansstufe 10 ist. Um dies zu erreichen, muss die Kanallänge des Gate-geerdeten ersten NMOS-Transistors N1 so kurz wie möglich sein, um die gewünschte niedrige Durchbruchspannung zu gewährleisten. Eine kleine Kanallänge macht jedoch den Gate-geerdeten ersten NMOS-Transistor N1 unerwünscht weniger widerstandsfähig gegen hohen ESD-Stress. Die Bereitstellung des Widerstands R1 ist eine Lösung für dieses Problem, indem der Widerstand R1 den ESD-Strom, der durch den Gate-geerdeten NMOS-Transistor N1 fliesst, verringern kann. Je grösser der Widerstandswert des Widerstands R1, umso mehr kann der Widerstand R1 den ESD-Strom, der durch den Gate-geerdeten NMOS-Transistor fliesst, verringern. Ein grösserer Widerstandswert für den Widerstand R1 verursacht jedoch eine beträchtliche unerwünschte Zeitverzögerung des Signals, welches vom Eingangsanschluss IP zu der Eingangsstufe 10 der integrierten Schaltung übertragen wird, wodurch die Leistung der integrierten Schaltung verschlechtert wird. Aus der vorhergehenden Beschreibung ist ersichtlich, dass die Benutzung des ESD- Schutzschaltkreises nach 1 in einer integrierten Schaltung zu Kompromissen in der Ausführung dieses ESD-Schutzschaltkreises führt.

In dem Schaltkreis nach 1 wird das FOD F1 verwendet, um den ESD-Strom von dem Eingangsanschluss IP aufzunehmen. Dieses FOD P1 ist ohne LDD-Struktur (lightly-doped drain, schwachdotierten Drainanschluss) ausgebildet, so dass es eine grössere Festigkeit gegenüber dem ESD-Strom hat als der Gategeerdete NMOS-Transistor N1. In der Praxis, wenn das FOD F1 in der 0,5 μm CMOS-Technologie hergestellt wird, ist die ESD-Festigkeit des FOD F1 zweimal grösser als die des Gate-geerdeten NMOS-Transistors N1, wenn beide die gleiche Layoutfläche aufweisen. Wenn das FOD P1 mit einer gossen Kanallänge ausgebildet wird, kann es eine höhere Durchbruchspannung haben als der Gate-geerdete erste NMOS-Transistor N1. Die Durchbruchspannung des FOD F1 kann darum nahezu gleich oder grösser als die Durchbruchspannung des Gateoxid in der Eingangstufe 10 sein. Deshalb kann die Kombination von FOD P1 mit dem ersten Gate-geerdeten NMOS-Transistor N1 einen ESD-Schutz für die Eingangsstufe 10 der integrierten Schaltung gewährleisten.

Durch jüngste Forschungen wurde herausgefunden, dass eine Vorspannung, an das Substrat der integrierten Schaltung angelegt, dazu verwendet werden kann, die ESD-Festigkeit zu erhöhen. 2 zeigt einen Graph, der bei unterschiedlichen Substratvorspannungen die unterschiedlichen I_DS-V_DS-Kennlinien (Drain-Source-Strom über Drain-Source Spannung) des FOD F1 und des Gate-geerdeten ersten NMOS-Transistors N1 im Schaltkreis nach 1 darstellt, wenn diese im Durchbruchbereich arbeiten. Wie aus 2 ersichtlich, stellt die Kurve 20 die I_DS-V_DS-Kennlinie des Gate-geerdeten ersten NMOS-Transistors N1 dar, wenn das Substrat mit 0 V vorgespannt ist. Diese Kurve 20 zeigt einen zweiten Durchbruchpunkt 21 in der I_DS-V_DS-Kennlinie des ersten NMOS-Transistors N1. Die Kurve 22 stellt die I_DS-V_DS-Kennlinie des FOD F1 dar, wenn das Substrat mit 0 V vorgespannt ist, wobei die Kurve 22 einen zweiten Durchbruchpunkt 23 in der Kennlinie des FOD F1 zeigt. Die Kurve 24 stellt die I_DS-V_DS-Kennlinie des FOD F1 dar, wenn an das Substrat eine Vorspannung von 0,8 V angelegt ist, wobei die Kurve 24 einen zweiten Durchbruchpunkt 25 in der Kennlinie des FOD P1 zeigt. Aus den Kennlinien nach 2 ist ersichtlich, dass die Position des zweiten Durchbruchpunktes des FOD F1 und des Gate-geerdeten ersten NMOS-Transistors N1 durch die angelegte Substratvorspannung beeinflusst werden kann.

Die ESD-Festigkeit des FOD kann durch Ermitteln der Beziehung zwischen dem zweiten Durchbruchstrom I_t2 und der Substratvorspannung VSB bestimmt werden. 3 zeigt einen Graph, in dem die Punkte die I_t2-V_SB-Kennlinie des FOD F1 nach 1 darstellen, wenn dieses in der 0,5 μm CMOS-Technologie hergestellt ist, und die Rechtecke die I_t2-V_SB-Kennlinie des Gate-geerdeten ersten NMOS-Transistors N1 nach 1 darstellen. Die Stromstärke I_t2 bezogen auf die Breite des Kanals des FOD F1 kann durch Einstellung der an das Substrat angelegten Vorspannung in Durchlassrichtung erhöht werden. Aus 2 und 3 ist ersichtlich, dass die Stromstärke I_t2 im ersten NMOS-Transistor N1 bei 0 V Substratvorspannung 4,8 mA/μm beträgt. Wenn eine 0 V Vorspannung an das Substrat des FOD P1 angelegt wird, beträgt die Stromstärke I_t2 9,0 mA/μm; und wenn eine 0,8 V Vorspannung angelegt wird, wird die Stromstärke I_t2 auf 18,2 mA/μm erhöht, welche etwa viermal grösser ist als die im Gate-geerdeten ersten NMOS-Transistor N1 mit 0 V Substratvorspannung und zweimal grösser ist als die im FOD, wenn 0 V Substratvorspannung angelegt wird.

Die ESD-Festigkeit eines ESD-Schutzschaltkreises ist im wesentlichen proportional zu der Stärke des zweiten Durchbruch- Stroms I_t2. Anders gesagt, die ESD-Festigkeit des ESD-Schutzschaltkreises im Human body mode (HBM, Mass zur Bestimmung der elektrostatischen Aufladung einer Person) ist ungefähr gleich der Multiplikation der Grösse des zweiten Durchbruchstroms mit dem Wert des Standard-Entladungswiderstands in HBM, d. h. 1500 Ω. Wenn daher an das Substrat des FOD eine geeigneten Vorspannung angelegt wird, kann das FOD mit nur einer kleinen Layoutfläche auf dem integrierten Schaltkreis eine relativ grosse ESD-Festigkeit bereitstellen.

DE 195 18 550 C2 beschreibt eine latchup-freie, vollständig geschützte, CMOS-Chipinterne Schaltung zum Schutz von in Gehäuse eingesetzten, internen integrierten Schaltungen (IC's) vor unerwünscht hohen Spannungsspitzen, die sich aus elektrostatischen Entladungen (ESE) aufgrund ihrer Handhabung ergeben, und insbesondere eine Eingangsschutzschaltung, die direkt sowohl NMOS- als auch PMOS-Elemente der Eingangsstufe einer integrierten Schaltung vor ESE-Beschädigungen schützt.

Es ist daher Aufgabe der Erfindung einen substratgetriggerten ESD-Schutzschaltkreis zu schaffen, insbesondere für die Anwendung in integrierten Schaltungen im Submikrometerbereich, um einen hohen ESD-Schutz zu gewährleisten, welcher ohne zusätzliche Herstellungsschritte hergestellt werden kann.

Diese Aufgabe wird durch den ESD-Schutzschaltkreis gemäß Anspruch 1 gelöst.

Gemäss dem Prinzip der Erfindung, weist der ESD-Schutzschaltkreis:

(a) eine Eingangsstufe, die zwischen den Eingangsanschluss und den internen Schaltkreis der integrierten Schaltung geschaltet ist;
(b) einen ersten NMOS-Transistor, dessen Drainanschluss an den Eingangsanschluss angeschlossen ist und dessen Gateanschluss mit Masse verbunden ist;
(c) einen Widerstand, an dessen einen Anschluss unter Festlegung eines Knotenpunktes zwischen dem Widerstand und dem Sourceanschluss des NMOS-Transistors dieser über seinen Sourceanschluss angeschlossen ist, wobei der andere Anschluss des Widerstands an Masse angeschlossen ist; und
(d) ein FOD (Feldoxidbauelement, field oxide device) mit einem darin ausgebildeten parasitären LBJT (lateraler Bipolartransistor, lateral bipolar junction transistor) auf, wobei das FOD über seinen Drainanschluss mit dem Eingangsanschluss und über seinen Sourceanschluss mit Masse verbunden ist.

Im diesem ESD-Schutzschaltkreis ist das Substrat des FOD sowie der Sourceanschluss und das Substrat des ersten NMOS-Transistors gemeinsam an den Knotenpunkt angeschlossen. Der Kollektor des parasitäre LBJT ist aus dem Drainanschluss des FOD gebildet. Der Emitter des parasitären LBJT ist aus dem Sourceanschluss des FOD gebildet und die Basis ist aus dem Substrat des FOD gebildet.

Gemäss einem anderen Aspekt der Erfindung ist das Feldoxidbauelement FOD ein zweiter NMOS-Transistor, der zusätzlich über seinen Gateanschluss mit Masse (V_SS) verbunden ist.

Gemäss einem weiteren Aspekt der Erfindung weist der erste NMOS-Transistor einen Kanal eines ersten Halbleitertyps auf, wobei der erste NMOS-Transistor statt an Masse (V_SS) an eine Vorspannung angeschlossen ist und wobei der zweite NMOS-Transistor einen Kanal des ersten Halbleitertyps aufweist und der zweite NMOS-Transistor statt an Masse (V_SS) an die Vorspannung angeschlossen ist.

Die Erfindung schafft einen ESD-Schutzschaltkreis, der durch die Anwendung eines substratgetriggerten Verfahrens charakterisiert ist, mit dem ein parasitärer LBJT im ESD-Schutzschaltkreis getriggert und dadurch der zweite Durchbruchstrom erhöht wird, um so den ESD-Schutz zu verbessern. Ferner kann bei dem ESD-Schutzschaltkreis gemäss Erfindung eine kleine Triggerspannung für den ESD-Schutz verwendet werden und dennoch wird ein verbesserter ESD-Schutz für integrierte Schaltungen im Submikrometerbereich gewährleistet. Ausserdem ist der ESD-Schutzschaltkreis nach der Erfindung durch die Bereitstellung einer N-Wannen-Struktur im Substrat charakterisiert, auf dem der ESD-Schutzschaltkreis und die damit verbundenen integrierten Schaltungen im Submikrometerbereich ausgebildet werden, um den ESD-Schutz zu verbessern.

Die Erfindung wird anhand der folgenden detaillierten Beschreibung einer bevorzugten Ausführungsform unter Bezugnahme auf die Zeichnung näher erläutert, in der:
1 ein Prinzipschaltbild eines herkömmlichen ESD-Schutzschaltkreis zeigt;
2 einen Graph zeigt, der die unterschiedlichen I_DS-V_DS-Kennlinien (Drain-Source-Strom über Drain-Source-Spannung) eines FOD und eines NMOS-Transistors darstellt, welche im herkömmlichen ESD-Schutzschaltkreis nach 1 verwendet werden;
3 einen Graph zeigt, der die I_t2-V_SB-Kennlinie eines FOD darstellt, das in der 0,5 μm CMOS-Technologie hergestellt ist;
4 ein Prinzipschaltbild der ersten bevorzugten Ausführungsform des ESD-Schutzschaltkreises gemäss der Erfindung zeigt;
5 einen schematischen Querschnitt einer ersten Realisierung des ESD-Schutzschaltkreises nach 4 in dem Substrat der integrierten Schaltung im Submikrometerbereich zeigt;
6 einen schematischen Querschnitt einer zweiten Realisierung des ESD-Schutzschaltkreises nach 4 in dem Substrat der integrierten Schaltung im Submikrometerbereich zeigt;
7 ein Prinzipschaltbild der zweiten bevorzugten Ausführungsform des ESD-Schutzschaltkreises gemäss der Erfindung zeigt;
8 einen schematischen Querschnitt der ersten Realisierung des ESD-Schutzschaltkreises nach 7 in dem Substrat der integrierten Schaltungen im Submikrometerbereich zeigt;
9 einen schematischen Querschnitt der zweiten Realisierung des ESD-Schutzschaltkreises nach 7 in dem Substrat der integrierten Schaltungen im Submikrometerbereich zeigt;
10 ein Prinzipschaltbild der dritten bevorzugten Ausführungsform des ESD-Schutzschaltkreises gemäss der Erfindung zeigt;
11 einen Graph zeigt, der die I_DS-V_DS-Kennlinie (Drain-Source-Strom über Drain-Source-Spannung) des Gate-geerdeten ersten NMOS-Transistors N1 darstellt, der im ESD-Schutzschaltkreis nach der Erfindung angewandt wird;
12 einen Graph zeigt, der die I-V-Kennlinie (Strom über Spannung) des Widerstands R1 darstellt, der im ESD-Schutzschaltkreis nach der Erfindung angewandt wird;
13 einen Graph zeigte der die I_C-V_CE-Kennlinie (Kollektorstrom über Kollektor-Emitter-Spannung) des parasitären LBJT im ESD-Schutzschaltkreis nach der Erfindung darstellt; und
14 einen Graph zeigt, der die unterschiedlichen I-V-Kennlinien (Strom über Spannung) des ESD-Schutzschaltkreises nach der Erfindung darstellt.
Erste bevorzugte Ausführungsform der Erfindung
4 zeigt ein Prinzipschaltbild der ersten bevorzugten Ausführungsform des ESD-Schutzschaltkreises gemäss der Erfindung, der durch substratgetriggerte Anwendung charakterisiert wird, um den ESD-Schutz des internen Schaltkreises 40 der integrierten Schaltung im Submikrometerbereich zu gewährleisten. Wie aus 4 ersichtlich, ist der erfindungsgemässe ESD-Schutzschaltkreis zwischen den Eingangsanschluss IP und die Eingangsstufe 10 des internen Schaltkreises 40 der integrierten Schaltung eingebaut. Der ESD-Schutzschaltkreis weist einen Gate-geerdeten ersten Kurzkanal-NMOS-Transistor N1, einen Widerstand R1 und ein Feldoxidbauelement F1 (FOD) auf. Der erste NMOS-Transistor N1 ist über seinen Drainanschluss an den Eingangsanschluss IP angeschlossen, sein Gateanschluss ist mit Masse V_SS verbunden und sein Sourceanschluss ist an den einen Anschluss des Widerstands R1 angeschlossen, wobei der andere Anschluss des Widerstands R1 mit Masse V_SS verbunden ist. Das FOD F1 ist über seinen Drainanschluss an den Eingangsanschluss IP angeschlossen und über seinen Sourceanschluss mit Masse V_SS verbunden. Die Eingangsstufe 10 ist ein aus einem PMOS-Transistor und einem NMOS-Transistor ausgebildeter CMOS-Schaltkreis, der zwischen die Versorgungsspannung V_DD und Masse V_SS geschaltet ist. Das FOD P1 hat einen darin ausgebildeten parasitären lateralen Bipolartransistor B1 (Lateral Bipolar Junction Transistor, LBJT), der mit gestrichelter Linie neben dem FOD F1 in 4 eingezeichnet ist. Der Sourceanschluss und das Substrat des ersten NMOS-Transistors N1 sind beide mit dem Substrat des FOD F1 verbunden. Der Kollektor des parasitären LBJT B1 ist aus dem Drainanschluss des FOD F1 gebildet, der Emitter ist aus dem Sourceanschluss des FOD F1 gebildet und die Basis ist aus dem Substrat des FOD F1 gebildet. Des weiteren ist die Basis des parasitären LBJT B1 mit dem Knotenpunkt zwischen dem Widerstand R1 und dem Sourceanschluss des ersten NMOS-Transistors N1 verbunden.
Bei dem herkömmlichen Schaltkreis nach 1 wird das FOD F1 getriggert (in Durchlassrichtung geschaltet), wodurch ein Rücksprung-Durchbruch an seinem Drainanschluss (drain snapback breakdown) entsteht. Bei der erfindungsgemässen Ausführungsform nach 4 wird das FOD F1 durch das Setzen einer geeigneten Vorspannung in Durchlassrichtung am Basis-Emitter-Übergang des parasitären LBJT B1 im FOD P1 und anschliessendes Anlegen der Substratvorspannung getriggert, um so den parasitären LBJT B1 zu triggern. Wenn an das FOD P1 eine positive Substratvorspannung angelegt wird, ist die Schwellspannung, um das FOD F1 zu triggern, geringer als die Draindurchbruchspannung des FOD F1. Daher kann bei elektrostatischer Entladung die Kombination des ersten NMOS-Transistors N1 und des Widerstands R1 einen substrattriggernden Strom bereitstellen, um damit den parasitären LBJT B1 zu triggern und dadurch den gewünschten ESD-Schutz für die Eingangsstufe 10 und den internen Schaltkreis 40 der integrierter Schaltung im Submikrometerbereich zu gewährleisten.
Wenn an den Gehäuseanschlüssen der integrierten Schaltung im Submikrometerbereich eine elektrostatische Ladung anliegt, wird diese an den Eingangsanschluss IP und danach an den ersten NMOS-Transistor N1 weitergeleitet, wodurch ein Rücksprung-Durchbruch im ersten NMOS-Transistor N1 entsteht. Dieser Rücksprung-Durchbruch erzeugt einen Strom im Substrat (nämlich den sogenannten substrattriggernden Strom), der durch die Basis des parasitären LBJT B1 im FOD F1 fliesst. Wenn der Durchbruchstrom über den Widerstand R1 zu Masse V_SS fliesst, wird das Potential am Substrat erhöht, wodurch der parasitäre LBJT B1 im FOD F1 durch den substrattiggernden Strom sehr schnell getriggert wird. Auf diese Weise kann das FOD P1 durch eine relativ kleine Spannung sehr schnell in Durchlassrichtung geschaltet werden, um die ESD-Spannung über dem Gateoxid in der Eingangsstufe zu unterdrücken und somit eine Beschädigung des Gateoxid in der Eingangsstufe durch die ESD-Spannung zu verhindern. Aus der vorhergehenden Beschreibung ist klar ersichtlich, dass der Betrieb des erfindungsgemässen ESD-Schutzschaltkreises sich wesentlich von dem des herkömmlichen Schutzschaltkreises nach 1 unterscheidet.
5 zeigt einen schematischen Querschnitt einer ersten Realisierung des ESD-Schutzschaltkreises nach 4 in dem Substrat der integrierten Schaltung im Submikrometerbereich, welche in der 0,25 μm CMOS-Grabenisolationstechnik hergestellt ist. Die symmetrische Halbleiterstruktur nach 5 ermöglicht einen gleichmässigen Strom, wodurch die Zuverlässigkeit des ESD-Schutzschaltkreises erhöht werden kann. Wie aus 5 ersichtlich, sind der erste NMOS-Transistor N1, der Widerstand R1 und das FOD F1 auf einem Substrat ausgebildet, beispielsweise einem P-Typ Substrat 54, das mit einer ersten N-Wanne 50 und einer zweiten N-Wanne 56 versehen ist.
Wie aus 5 ersichtlich, ist die erste N-Wanne 50 mit dem Eingangsanschluss IP und dem Drainanschluss 52 des ersten NMOS-Transistors N1 elektrisch verbunden, um den Drainanschluss des ersten NMOS-Transistors N1 vor dem Durchbrennen zu schützen. In der MOS-Technologie im Submikrometerbereich wird der erste NMOS-Transistor N1 mit einem Kurzkanal, einem LDD, und einem auf Silizid basierten Diffusionsbereich ausgebildet, wodurch die ESD-Schutzfähigkeit erheblich geschwächt wird. Die erste N-Wanne 50 ermöglicht, dass der erste NMOS-Transistor N1 einen ESD-Stromunterdrückungseffekt hat, der den ersten NMOS-Transistor N1 vor elektrostatischer Entladung schützen kann, bevor das FOD F1 getriggert wird. Der erste NMOS-Transistor N1 kann das FOD F1 durch das P-Typ-Substrat 54 triggern, er ist jedoch nicht das primäre Element, um den ESD-Strom abzuleiten. Daher beeinflusst die Bereitstellung der ersten N-Wanne 50 den ersten NMOS-Transistor N1 nicht in dessen Triggerfähigkeit.
Der Widerstand R1 ist durch den parasitären Substratwiderstand realisiert. Die zweite N-Wanne 56 ist in dem Sourcebereich des FOD F1 ausgebildet, welcher den Triggerstrom von dem hochdotierten P-Typ-Diffusionsbereich 58 einsammelt, um dadurch am Basis-Emitter-Übergang des parasitären LBJT B1 im FOD F1 eine Vorspannung in Durchlassrichtung anzulegen und dadurch den parasitären LBJT B1 im FOD F1 in Durchlassrichtung (eingeschalteten Zustand) zu triggern. Die zweite N-Wanne 56 kann ferner den Widerstandswert des Widerstands R1 erhöhen. Erreicht daher der erste NMOS-Transistor N1 seinen Durchbruchpunkt infolge elektrostatischer Ladung, die am Eingangsanschluss IP anliegt, fliesst der Durchbruchstrom des ersten NMOS-Transistors N1 durch den hochdotierten P-Typ-Diffusionsbereich 58 hindurch zum P-Typ Substrat 54. Der substrattriggernde Strom wird von der zweiten N-Wanne 56 im FOD P1 gesammelt, um dadurch den Basis- Emitter-Übergang des parasitären LBJT B1 im FOD F1 vorzuspannen. Dies bewirkt, dass das FOD F1 schnell in Durchlassrichtung geschaltet wird, um somit den ESD-Strom vom Eingangsanschluss IP abzuleiten und so zu verhindern, dass der ESD-Strom in die Eingangsstufe 10 fliesst. Erfindungsgemäss wird daher der ESD-Schutzschaltkreis durch die vorangegangene substrattriggernde Eigenschaft erheblich in seinem ESD-Schutz verbessert.
6 zeigt einen schematischen Querschnitt einer zweiten Realisierung des ESD-Schutzschaltkreises nach 4 in dem Substrat der integrierten Schaltung im Submikrometerbereich. Diese Realisierung unterscheidet sich von der nach 5 nur dadurch, dass der ESD-Schutzschaltkreis hier mit einer grossen dritten N-Wanne 60 gebildet wird anstatt der zweiten N-Wanne 56 im ESD-Schutzschaltkreis nach 5. Die Halbleiterstruktur des parasitären LBJT B1 nach 6 ist asymmetrisch (im Gegensatz dazu weist der parasitäre LBJT B1 nach 5 eine symmetrische Struktur auf), so dass der Drainanschluss und der Sourceanschluss des FOD F1 in einer anderen Weise wie nach 5 mit dem Eingangsanschluss IP und Masse verbunden sind. Nach 6 ist der Drainanschluss 62 (der eine hochdotierte Diffusionsschicht ist) des FOD F1 ganz in die dritte N-Wanne 60 einbezogen, so dass der Kollektor des parasitären LBJT B1 in seiner Charakteristik verbessert werden kann, um dadurch die ESD-Festigkeit des FOD P1 zu erhöhen.
Zweite bevorzugte Ausführungsform der Erfindung
7 zeigt ein Prinzipschaltbild der zweiten bevorzugten Ausführungsform des ESD-Schutzschaltkreises gemäss der Erfindung, der die substratgetriggerte Eigenschaft nützt, um einen zuverlässigen ESD-Schutz für den NMOS-Transistor zu gewährleisten, der mit einer dünnen Oxidschicht im ESD-Schutzschaltkreis ausgebildet ist.
Wie aus 7 ersichtlich, ist der ESD-Schutzschaltkreis nach dieser Ausführungsform zwischen den Eingangsanschluss IP und die Eingangsstufe 10 des internen Schaltkreises 40 der integrierten Schaltung eingebaut. Dieser ESD-Schutzschaltkreis weist einen ersten NMOS-Transistor N1, einen Widerstand R1 und einen zweiten NMOS-Transistor N2 auf. Der erste NMOS-Transistor N1 ist in Struktur und äusserer Beschaltung im wesentlichen mit dem ersten NMOS-Transistor N1 nach 4 identisch.
Der Drainanschluss des ersten NMOS-Transistor N1 ist an den Eingangsanschluss IP angeschlossen, der Gateanschluss des ersten NMOS-Transistors N1 ist mit Masse V_SS verbunden und der Sourceanschluss des ersten NMOS-Transistors N1 ist über den Widerstand R1 mit Masse V_SS verbunden. Der Drainanschluss des zweiten NMOS-Transistor N2 ist an den Eingangsanschluss IP angeschlossen und der Gateanschluss des zweiten NMOS-Transistors N2 ist mit Masse V_SS verbunden. Der Sourceanschluss des zweiten NMOS-Transistors N2 ist an dessen Gateanschluss und damit mit diesem zusammen an Masse V_SS angeschlossen. Der Sourceanschluss und das Substrat des ersten NMOS-Transistors N1 sind zusammen an das Substrat des zweiten NMOS-Transistors N2 angeschlossen. Ferner weist der zweite NMOS-Transistor N2 einen parasitären LBJT B1 auf, der durch die gestrichelte Linie neben dem zweiten NMOS-Transistors N2 in 7 dargestellt ist. Der Kollektor des parasitären LBJT B1 ist aus dem Drainanschluss des zweiten NMOS-Transistors N2 gebildet und der Emitter des parasitären LBJT B1 ist aus dem Sourceanschluss des zweiten NMOS-Transistors N2 gebildet. Die Basis des parasitären LBJT B1 ist aus dem Substrat des zweiten NMOS-Transistors N2 gebildet und ist mit dem Knotenpunkt zwischen dem Widerstand R1 und dem Sourceanschluss des ersten NMOS-Transistors N1 verbunden.
In der Ausführungsform nach 7 ist der zweite NMOS-Transistor N2 mit einer grossen Kanallänge ausgebildet, um ihm zu ermöglichen, einen hohen ESD-Strom bereit zustellen. Für den Fall einer elektrostatischen Entladung wird der parasitäre LBJT B1 im zweiten NMOS-Transistor N2 durch den substrattriggernden Strom von dem ersten NMOS-Transistor N1 und dem Widerstand R1 getriggert.
8–9 zeigen schematische Querschnitte, die zwei unterschiedliche Realisierungen des ESD-Schutzschaltkreises nach 7 in der integrierten Schaltung im Submikrometerbereich darstellen, welche in der CMOS-Technologie hergestellt ist.
Bezugnehmend auf 8 ist der ESD-Schutzschaltkreis gemäss der ersten Realisierung auf einem Substrat 54, beispielsweise ein P-Typ-Substrat, ausgebildet, das mit einer ersten N-Wanne 50 und einer zweiten N-Wanne 56 versehen ist. Die erste N-Wanne 50 kann den ESD-Strom, der durch den ersten Kurzkanal-NMOS-Transistor N1 fliesst, unterdrücken. Die zweiten N-Wannen 56 können die Leistung des parasitären LBJT B1 des zweiten NMOS-Transistor N2 und die Zuverlässigkeit des zweiten NMOS-Transistors N2 hinsichtlich des ESD-Schutzes verbessern. Die Realisierung des ESD-Schutzschaltkreis nach 8 ist ähnlich der in 5 dargestellten Realisierung der ersten bevorzugten Ausführungsform, so dass sie hier nicht näher beschrieben wird.
Bezugnehmend auf 9 unterscheidet sich der ESD-Schutzschaltkreis gemäss der zweiten Realisierung nach 9 von der ersten Realisierung nach 8 nur dadurch, dass die zweiten N-Wannen 56 nach 8 durch eine grössere dritte N-Wanne 60 ersetzt ist. Die dritte N-Wanne 60 ist breiter angelegt, derart, dass sie sich in den Kanalbereich des zweiten NMOS-Transistors N2 erstreckt und den Drainanschluss 62 des zweiten NMOS-Transistors N2 ganz darin einschliesst. Hierdurch wird die Durchbruchspannung des zweiten NMOS-Transistors N2 weiter reduziert. Daher kann die ESD-Spannung am Eingangsanschluss IP auf einen niedrigeren Pegel begrenzt werden und somit das dünne Gateoxid in der Eingangsstufe der integrierten Schaltung besser geschützt werden.
Dritte bevorzugte Ausführungsform der Erfindung
10 zeigt ein Prinzipschaltbild der dritten bevorzugten Ausführungsform des ESD-Schutzschaltkreises gemäss der Erfindung, der ebenso auf der obengenannte substratgetriggerten Eigenschaft beruht. Wie aus 10 ersichtlich, ist der ESD-Schutzschaltkreis nach dieser Ausführungsform zwischen den Eingangsanschluss IP und die Eingangsstufe 10 des internen Schaltkreises 40 der integrierten Schaltung eingebaut, um den internen Schaltkreis vor elektrostatischer Entladung zu schützen.
Der untere Teil des ESD-Schutzschaltkreis ist identisch mit dem Schaltkreis nach 7 und weist einen ersten NMOS-Transistor N1, einen Widerstand R1 und einen zweiten NMOS-Transistor N1 auf, welche wie im Schaltkreis nach 7 geschaltet sind. Der ESD-Schutzschaltkreis der dritten bevorzugten Ausführungsform weist des weiteren einen ersten PMOS-Transistor P1, einen zweiten Widerstand R2 und einen zweiten PMOS-Transistor P2 auf, welche in einer Spiegelanordnung bezüglich des ersten NMOS-Transistors N1 des ersten Widerstands R1 bzw. des zweiten NMOS-Transistors N2 angeordnet sind. Ähnlich zu der Verbindungsanordnung der jeweiligen Bauelemente im unteren Teil des ESD-Schutzschaltkreises ist der Drainanschluss des ersten PMOS-Transistors P1 an den Eingangsanschluss IP angeschlossen, der Gateanschluss des ersten PMOS-Transistors P1 ist an die Versorgungsspannung V_DD angeschlossen und der Sourceanschluss des ersten PMOS-Transistors P1 ist über den Widerstand R2 an die Versorgungsspannung V_DD angeschlossen. Der Sourceanschluss des ersten PMOS-Transistors P1 ist an dessen Gateanschluss und damit mit diesem zusammen an die Versorgungsspannung V_DD angeschlossen. Der Sourceanschluss und das Substrat des ersten PMOS-Transistors P1 sind zusammen an das Substrat des zweiten PMOS-Transistors P2 angeschlossen. Der zweite PMOS-Transistor P2 weist einen parasitärer LBJT B2 auf, der durch die gestrichelte Linie neben dem zweiten PMOS-Transistor P2 in 10 dargestellt ist. Der Kollektor des parasitären LBJT B2 ist aus dem Drainanschluss des zweiten PMOS-Transistors P2 gebildet und der Emitter des parasitären LBJT B2 ist aus dem Sourceanschluss des zweiten PMOS-Transistors P2 gebildet. Die Basis des parasitären LBJT B2 ist aus dem Substrat des zweiten PMOS-Transistors P2 gebildet und an den Knotenpunkt zwischen dem Widerstand R2 und dem Sourceanschluss des ersten PMOS-Transistors P1 angeschlossen. Der erste NMOS-Transistor N1 und der Widerstand R1 können gemeinsam den zweiten NMOS-Transistor N2 über dessen Substrat in Durchlassrichtung (eingeschalteter Zustand) triggern. Ähnlich können der erste PMOS-Transistor P1 und der Widerstand R2 gemeinsam den zweiten PMOS-Transistor P2 über dessen Substrat in Durchlassrichtung triggern.
Der zweite NMOS-Transistor N2 und der zweite PMOS-Transistor P2 sind mit einer grossen Kanallänge ausgebildet, um einen hohen ESD-Strom bereit zustellen. Im Gegenteil sind der erste NMOS-Transistor N1 und der erste PMOS-Transistor P1 mit einer kleinen Kanallänge ausgebildet, so dass sie eine kleine Rücksprungspannung haben. Das komplementäre Design des ESD-Schutzschaltkreises nach 10 ermöglicht es, den ESD-Schutz für die Eingangsstufe 10 und den internen Schaltkreis 40 der integrierten Schaltung im Submikrometerbereich zu verbessern.
Die Realisierung des ESD-Schutzschaltkreis nach 10 ist ähnlich der in 8-9 dargestellten Realisierung der zweiten bevorzugten Ausführungsform, so dass sie hier nicht näher beschrieben wird.
11 zeigt einen Graph, der die I_DS-V_DS-Kennlinie (Drain-Source-Strom über Drain-Source-Spannung) des ersten Gate-geerdeten NMOS-Transistors N1 darstellt, der in allen drei bevorzugten Ausführungsformen des ESD-Schutzschaltkreis gemäss der Erfindung angewandt wird. Die Kurve 110 stellt die I_DS-V_DS-Kennlinie dar. Die Rücksprung-Spannung ist in der Kurve mit V_SP gekennzeichnet. Der erste NMOS-Transistor N1 nach der Erfindung ist derart ausgelegt, dass er im Rücksprung-Bereich arbeitet (d. h. im Bereich V_DS > V_SP), so dass er die ESD-Spannung an dem Gateoxid der Eingangsstufe 10 unterdrücken kann. Je kleiner die Rücksprung-Spannung ist, umso grösser ist der daraus resultierende ESD-Schutz. Entsteht ein Rücksprung-Durchbruch, dann kann der NMOS-Transistor getriggert werden.
Der erste Durchbruchpunkt ist mit (V_t1, I_t1) gekennzeichnet. Je kleiner die erste Durchbruchspannung V_t1, ist, desto höher ist der ESD-Schutz für die Eingangsstufe 10. Grundsätzlich kann der ESD- Schutz dadurch verbessert werden, dass der erste NMOS-Transistor N1 mit einer kleinen Kanallänge, kleiner Rücksprung-Spannung V_SP und kleiner Durchbruchspannung V_t1 ausgebildet wird.
12 zeigt einen Graph, der die I-V-Kennlinie 120 (Strom über Spannung) des in dem erfindungsgemässen ESD-Schutzschaltkreis angewandten Widerstands R1 darstellt, der in dem P-Typ-Substrat 54 durch den PN-Übergangs realisiert ist.
13 zeigt einen Graph, der bei unterschiedlichen Grössen des Basisstrom I_b im parasitären LBJT B1 die I_C-V_CE-Kennlinien (Kollektorstrom über Kollektor-Emitter-Spannung) des parasitären LBJT B1 in dem im ESD-Schutzschaltkreis nach 4 angewendeten FOD P1 und die I_C-V_CE-Kennlinien des parasitären LBJT B1 in dem ESD-Schutzschaltkreis nach 7 und 10 angewendeten zweiten NMOS-Transistor N2 darstellt. Die Kurve 130 stellt die I_C-V_CE-Kennlinie des parasitären LBJT B1 bei I_b = 0 dar. Ist der parasitäre LBJT B1 in Durchlassrichtung geschaltet, wird I_b grösser als 0. Die Kurven 132, 134, 136 stellen die jeweiligen I_C-V_CE-Kennlinien des parasitären LBJT B1 für drei unterschiedlichen Grössen des I_b, in ansteigender Ordnung dar. Die I_C-V_CE-Kennlinien 130, 132, 134, 136 haben einen gemeinsamen Durchbruchpunkt bei (V_t2, I_t2). Übersteigt der Kollektorstrom IC den zweiten Durchbruchstrom I_t2, kann das Bauelement, in dem der parasitäre LBJT B1 liegt, dauerhaft geschädigt werden. Der Wert von I_t2 stellt daher den Grenzwert für den ESD-Schutz durch den parasitären LBJT B1 dar. Weist das Bauelement einen grössere Kanalbreite und eine grössere Kanallänge auf, wird dadurch der Wert von I_t2 erhöht.
14 stellt die Kennlinien des ESD-Schutzschaltkreises nach der Erfindung für Vergleichszwecke gemeinsam in einem Graph dar. In 14 stellt die durchgezogenen Kurve 140 die Gesamt-Strom-Spannungs-Kennlinie des ESD-Schutzschaltkreises dar, der die substratgetriggerte Eigenschaft für den ESD-Schutz nutzt, während die gestrichelten Kurven 110, 120, 130, 132, 134, 136 die Strom-Spannung-Kennlinien nach den 11, 12 und 13 darstellen.
In 14 ist das I-V-Diagramm in vier Bereiche I, II, III und IV unterteilt.
Der Bereich I ist der Rücksprung-Bereich des ersten NMOS- Transistors N1. Daraus ist ersichtlich, dass der erste Durchbruchpunkt der Kurve 140 verglichen mit dem ersten Durchbruchpunkt der Kurve 110 leicht nach rechts verschoben ist. Dies erfolgt aus der Tatsache, dass die Kurve 140 eine Kombination aus den Kurven 110 und 120 ist.
Der Bereich II stellt die Kombination der Durchbruchkennlinien des ersten NMOS-Transistors N1 und des Widerstands R1 bar. Daraus ist ersichtlich, dass die Kurve 140 in diesem Bereich leicht nach oben verschoben ist, da der parasitäre LBJT B1 in diesem Bereich in Durchlassrichtung (eingeschalteten Zustand) geschaltet ist, so dass er zum Basisstrom beiträgt. Die I-V-Kennlinie des parasitären LBJT B1 in diesem Bereich ist die Kombination der Kurven 110, 120 und 132.
Der Bereich III stellt die I-V-Kennlinie des ESD-Schutzschaltkreises dar, wenn der parasitäre LBJT B1 im FOD F1 nach 4 oder im zweiten NMOS-Transistor N2 nach 7 und 10, getriggert (im eingeschalteten Zustand) ist. Daraus ist ersichtlich, dass die Kurve 140 in diesem Bereich infolge des substratgetriggerten Betriebs leicht nach oben verschoben ist.
Der Bereich IV ist der Überlastungsbereich des parasitären LBJT B1. Der Betrieb in diesem Bereich kann dauerhafte Schäden an dem parasitären LBJT B1 verursachen, da der Strom im parasitären LBJT B1 grösser als der zweite Durchbruchstrom I_t2 ist. Die Grösse des parasitären LBJT B1 kann derart ausgelegt werden, dass der zweiten Durchbruchstrom I_t2 linear ansteigt, wodurch eine erhöhte Zuverlässigkeit des ESD-Schutzschaltkreises erzielt wird. Die Grösse der anderen Bauteile im ESD-Schutzschaltkreis kann entsprechend der jeweiligen Bedingungen spezifiziert werden.
Die Erfindung schafft also einen ESD-Schutzschaltkreis, der mit Hilfe des substratgetriggerten Verfahrens einen parasitären LBJT in einem ESD-Schutzschaltkreis triggert und dabei den zweiten Durchbruchstrom zur Verbesserung des ESD-Schutzes erhöht.
Des weiteren ist der ESD-Schutzschaltkreis nach der Erfindung dadurch charakterisiert, dass dieser eine kleine Triggerspannung für den ESD-Schutz verwenden und dennoch einen verbesserten ESD-Schutz für integrierte Schaltungen im Submikrometerbereich gewährleisten kann.
Ausserdem ist der ESD-Schutzschaltkreis nach der Erfindung durch die Bereitstellung einer N-Wanne im Substrat charakterisiert, auf dem der ESD-Schutzschaltkreis und die angeschlossene integrierte Schaltung im Submikrometerbereich ausgebildet ist, um so den ESD-Schutz zu verbessern.

Claims

ESD-Schutzschaltkreis, der zwischen einem Eingangsanschluß (IP) und einem internen Schaltkreis (40) einer auf einem Substrat ausgebildeten integrierten Schaltung eingebaut ist, mit: einer Eingangsstufe (10), die zwischen den Eingangsanschluß (IP) und den internen Schaltkreis (40) der integrierten Schaltung geschaltet ist; einem ersten NMOS-Transistor (N1), der über seinen Drainanschluß an den Eingangsanschluß (IP) angeschlossen ist, über seinen Gateanschluß mit Masse (V_SS) verbunden ist und über seinen Sourceanschluß an einen Knotenpunkt angeschlossen ist; einem Widerstand (R1), der zwischen den Knotenpunkt und Masse (V_SS) geschaltet ist; und einem Feldoxidbauelement (FOD, F1) mit einem darin ausgebildeten lateralen Bipolartransistor (LBJT, B1), wobei das FOD (F1) über seinen Drainanschluß an den Eingangsanschluß (IP) angeschlossen ist und über seinen Sourceanschluß mit Masse (V_SS) verbunden ist; wobei das Substrat des FOD (F1) sowie der Sourceanschluß und das Substrat des ersten NMOS-Transistors (N1) gemeinsam an den Knotenpunkt angeschlossen sind; und der Kollektor des parasitären LBJT (B1) aus dem Drainanschluß des FOD (F1), der Emitter des parasitären LBJT (B1) aus dem Sourceanschluß des FOD (F1) und die Basis des parasitären LBJT (B1) aus dem Substrat des FOD (F1) gebildet sind.
ESD-Schutzschaltkreis nach Anspruch 1, bei dem die Eingangsstufe (10) ein CMOS-Schaltkreis ist.
ESD-Schutzschaltkreis nach Anspruch 1, bei dem der erste NMOS-Transistor (N1) mit einer kleinen Kanallänge ausgebildet ist.
ESD-Schutzschaltkreis nach Anspruch 1, bei dem die Durchbruchspannung des ersten NMOS-Transistors (N1) kleiner als die Durchbruchspannung des FOD (F1) ist.
ESD-Schutzschaltkreis nach Anspruch 1, wobei das Feldoxidbauelement FOD (F1) ein zweiter NMOS-Transistor (N2) ist, der zusätzlich über seinen Gateanschluß mit Masse (V_SS) verbunden ist.
ESD-Schutzschaltkreis nach Anspruch 5, wobei der erste NMOS-Transistor (N1) einen Kanal eines ersten Halbleitertyps aufweist, und wobei der erste NMOS-Transistor (N1) statt an Masse (V_SS) an eine Vorspannung angeschlossen ist; und wobei der zweite NMOS-Transistor (N2) einen Kanal des ersten Halbleitertyps aufweist, und wobei der zweite NMOS-Transistor (N2) statt an Masse (V_SS) an die Vorspannung angeschlossen ist.
ESD-Schutzschaltkreis nach Anspruch 6, bei dem der Kanal des ersten Halbleitertyps ein N-Typ-Kanal ist.
ESD-Schutzschaltkreis nach Anspruch 1, 5 oder 7, bei dem das Substrat P-Typ-Substrat ist.
ESD-Schutzschaltkreis nach Anspruch 6, bei dem der Kanal des ersten Halbleitertyps ein P-Typ-Kanal ist.
ESD-Schutzschaltkreis nach Anspruch 9, bei dem das Substrat ein N-Typ-Substrat ist.
ESD-Schutzschaltkreis nach Anspruch 5 oder 6, bei dem der erste NMOS-Transistor (N1) mit einer kleinen Kanallänge ausgebildet ist.
ESD-Schutzschaltkreis nach Anspruch 5 oder 6, bei dem der zweite NMOS-Transistor (N2) mit einer großen Kanallänge ausgebildet ist.
ESD-Schutzschaltkreis nach Anspruch 5 oder 6, bei dem die Durchbruchspannung des ersten NMOS-Transistors (N1) kleiner als die Durchbruchspannung des zweiten NMOS-Transistors (N2) ist.