DE10003465A1 - Halbleiterspeichervorrichtung mit Mehrfachanschluß (Multiple-Port Semiconductor Memory Device) - Google Patents

Abstract

Ein Dual-Port-SRAM arbeitet für Lese- und Schreibvorgänge in einem einzelnen Taktzyklus. Der SRAM hat einen Komparator (17) zum Vergleichen der Leseadresse und der Schreibadresse zur Erfassung einer Übereinstimmung zwischen ihnen. Eine Überbrückungsschaltung (19) leitet das Schreibdatum als Lesedatum bei Anwesenheit einer Übereinstimmung über, während eine Zeitsteuerschaltung (22) das Schreibsteuersignal (102) mit Bezug auf das Lesesteuersignal (106) bei Erfassung einer Nichtübereinstimmung verzögert. Die Zeitsteuerung zwischen dem Lesevorgang und dem Schreibvorgang vermindert eine Signalinterferenz zwischen dem Schreibdatum und dem Lesedatum und ermöglicht einen schnelleren Betrieb des Computersystems.

Description

Die vorliegende Erfindung bezieht sich auf eine Halbleiter­ speichervorrichtung mit Mehrfachanschluß und insbesondere auf eine Halbleiterspeichervorrichtung mit Mehrfachan­ schluß, bei der beispielsweise ein Datenpaar gleichzeitig über einen Eingangsanschluß und einen Ausgangsanschluß in der Speicherzellenanordnung geschrieben und gelesen wird. Die vorliegende Erfindung bezieht sich weiterhin auf ein Verfahren zum Steuern einer solchen Halbleiterspeichervor­ richtung mit Mehrfachanschluß.

Ein SRAM mit Mehrfachanschluß, typischerweise bekannt als Dual-Port-SRAM, ist im allgemeinen als ein Kernmakroblock in einem LSI eingefügt. Falls in dem allgemeinen Dual-Port- SRAM Daten aus einer einzelnen Speicherzelle (oder an der gleichen Adresse) zu lesen sind und in diese zu schreiben sind, werden sowohl der Lesevorgang als auch der Schreib­ vorgang gleichzeitig durchgeführt, wie im Fall von unter­ schiedlichen Adressen. In dieser Situation ändert sich das Lesedatum während des Lesevorgangs gegenüber dem alten Da­ tum, das in der Speicherzelle vor dem Schreibvorgang ge­ speichert ist, in das neue Datum, das in die Speicherzelle nach dem Schreibvorgang eingeschrieben ist. Dies ist nicht vorteilhaft, da, abhängig von der Zeitsteuerung des Ausle­ sens, das gelesene Datum nicht bestimmt werden kann.

Zum Lösen des obenstehenden Problems wird auch eine andere Konfiguration verwendet, bei der das Schreibdatum zunächst in der Speicherzelle gespeichert wird und dann als Leseda­ tum gelesen wird. Dieser Vorgang verbraucht jedoch eine größere Lesezeit im Vergleich mit dem normalen Lesevorgang in einem SRAM. In dem Dual-Port-SRAM ist erwünscht, daß die Lese- und Schreibvorgänge unabhängig voneinander mit hoher Geschwindigkeit durchgeführt werden, insbesondere für den Lesevorgang.

Um diese Anforderungen zu erfüllen, schlägt die Patentver­ öffentlichung JP-A-1-285088 eine Dual-Port-Speichervor­ richtung vor, die in Fig. 1 dargestellt ist. In der vorge­ schlagenen Vorrichtung wird das Schreibdatum 101, das durch den Eingangsanschluß geliefert wird, zum Ausgangsanschluß über eine Überbrückungsschaltung 19 überbrückt, wenn die Lese- und Schreibvorgänge an einer einzigen Speicherzelle durchzuführen sind, wobei sowohl die Leseadresse als auch die Schreibadresse miteinander übereinstimmen. Diese Konfi­ guration erzielt einen schnellen Lesevorgang, der mit der Lesezeit für den normalen Lesevorgang in einem SRAM ver­ gleichbar ist.

Zwischenzeitlich enthalten heutige Dual-Port-Speichervor­ richtungen, die als Speichermakroblöcke verwendet werden, einen Eingangsanschluß für das Schreibdatum und einen Aus­ gangsanschluß für das Lesedatum, die einander gegenüberlie­ gend angeordnet sind, wobei die Speicherzellenanordnung zwischengefügt ist. Diese Konfiguration antwortet auf die Anforderung zum Erhöhen der Anzahl von Bits oder paßt die Struktur eines System-auf-Chip-LSI vom Gesichtspunkt des Chip-Designs an. In dem System-auf-Chip-LSI ist erwünscht, daß die Datenanschlüsse des Speichermakroblocks zwischen seiner Eingangsseite und seiner Ausgangsseite getrennt sind. Falls die in Fig. 1 dargestellte Überbrückungsschal­ tung in dieser Art von Dual-Port-Speichervorrichtung einge­ bracht wird, könnte die Schaltungskonfiguration so, wie in Fig. 2 dargestellt, sein. Fig. 3 zeigt ein Zeitablaufdia­ gramm des Dual-Port-SRAM der Fig. 2.

In Fig. 3 erzeugt ein Zeitsteuerabschnitt 22 der Fig. 2 ein Lesesteuersignal 106 und ein Schreibsteuersignal 102, syn­ chron zu einem Systemtaktsignal 108 zum Steuern des Einga­ beabschnitts 16 und des Ausgabeabschnitts 18. Wenn ein Ver­ gleicher (oder ein Übereinstimmungsdetektierungsabschnitt 17)eine Koinzidenz zwischen der Schreibadresse und der Le­ seadresse erfaßt und ein Koinzidenzsignal 107 erzeugt, wird das Koinzidenzsignal 107 an die Überbrückungsschaltung 19 geliefert, die das Schreibdatum 101 an den Ausgangsanschluß als Lesedatum in einem Taktzyklus überleitet. In diesem Fall wird der Lesevorgang mit einer Geschwindigkeit durch­ geführt, die mit der Geschwindigkeit des normalen Lesevor­ gangs vergleichbar ist.

Falls andererseits die Schreibadresse und die Leseadresse nicht miteinander übereinstimmen, werden die Lese- und Schreibvorgänge an verschiedenen Speicherzellen unabhängig voneinander durchgeführt. Im allgemeinen hat die Speicher­ zellanordnung ein Paar komplementärer Lesebitleitungen 20 und ein Paar komplementärer Schreibbitleitungen 21, wobei die Anordnung so getroffen ist, daß eine nichtinvertierende Schreibbitleitung und eine invertierende Lesebitleitung an­ einander angrenzend angeordnet sind und eine invertierende Schreibbitleitung und eine nichtinvertierende Lesebitlei­ tung aneinander angrenzend angeordnet sind. Dieser Aufbau bringt ein Problem dahingehend mit sich, daß eine Signalin­ terferenz zwischen dem Schreibdatum und dem Lesedatum auf­ tritt, die gleichzeitig auf den Lesebitleitungen 20 bzw. den Schreibbitleitungen 21 auftreten. Die Signalinterferenz verzögert das Lesedatum, das durch die Lesebitleitungen 20 zugeführt wird, im Vergleich mit der normalen Lesevorgang in einem SRAM. Dieses Problem wird durch die Reduktion des Leitungsraumes in dem heutigen Dual-Port-SRAM vergrößert, bei dem eine Kopplungskapazität zwischen aneinandergrenzen­ den Bitleitungen mehr und mehr erhöht wird.

Das obige Problem ergibt sich insbesondere in dem Aufbau, der in der Fig. 2 dargestellt ist, wobei der Eingangsan­ schluß und der Ausgangsanschluß einander gegenüber liegen und die Speicherzellanordnung 11 zwischengefügt ist. Im konventionellen SRAM der Fig. 1 ist dies nicht der Fall, da dort eine Zeitsteuerdifferenz zwischen dem Lesevorgang und dem Schreibvorgang vorhanden ist, wie in Fig. 4 dargestellt ist, wobei das Lesesteuersignal 102 mit Bezug auf das Schreibsteuersignal 106 vorläuft.

Im Hinblick auf das Obenstehende ist es eine Aufgabe der vorliegenden Erfindung, einen SRAM mit Mehrfachanschluß zu schaffen, der in der Lage ist, einen höheren Lesevorgang zu erzielen, unabhängig von der Anwesenheit oder der Abwesen­ heit einer Übereinstimmung zwischen der Schreibadresse und der Leseadresse, selbst für den Fall einer Anordnung, bei der der Eingangsanschluß und der Ausgangsanschluß einander gegenüber liegen, wobei die Speicherzellanordnung zwischen­ gefügt ist.

Die vorliegende Erfindung schafft eine Mehrfachanschluß- Speichervorrichtung mit einer Speicherzellanordnung, ein­ schließlich einer Anzahl von Speicherzellen, einer Ein­ gangsschaltung zum Reagieren auf ein Schreibsteuersignal, um ein Schreibdatum in einer der Speicherzellen, die durch eine Schreibadresse angegeben ist, während eines Taktzyklus eines Systemtaktsignals zu speichern, einer Ausgangsschal­ tung zum Reagieren auf ein Lesesteuersignal zum Lesen eines Datums aus einer Speicherzelle, die durch eine Leseadresse angegeben ist, während desselben Taktzyklus, einem Koinzi­ denzdetektorabschnitt zum Erzeugen eines Koinzidenzsignals bei Übereinstimmung zwischen der Leseadresse und der Schreibadresse, einer Überbrückungsschaltung zum Reagieren auf das Koinzidenzsignal zum Überleiten des Schreibdatums an den Ausgangsabschnitt und eine Zeitsteuerschaltung zum Reagieren auf das Koinzidenzsignal zur Angabe einer Zeitsteuerung zwischen dem Schreibsteuersignal und dem Le­ sesteuersignal, wobei die Zeitsteuerung derart ist, daß das Lesesteuersignal in Bezug auf das Schreibsteuersignal bei Abwesenheit des Koinzidenzsignals vorausläuft und daß das Lesesteuersignal und das Schreibsteuersignal bei Vorhanden­ sein des Koinzidenzsignals im wesentlichen gleichzeitig er­ zeugt werden.

In Übereinstimmung mit dem SRAM mit Mehrfachanschluß der vorliegenden Erfindung erlaubt das gleichzeitige Zeitsteu­ ern des Lesesteuersignals und des Schreibsteuersignals bei Erzeugung des Koinzidenzsignals der Überbrückungsschaltung das Schreibdatum, das von dem Eingabeabschnitt geliefert wird, zu dem Ausgabeabschnitt überzuleiten, der das Schreibdatum als ein Lesedatum liefert. Desweiteren ermög­ licht die Verzögerung des Schreibsteuersignals es dem Aus­ gabeabschnitt ein Datum aus der Speicherzelle, die durch die Leseadresse angegeben ist, ohne Interferenz zwischen dem Lesedatum und dem Schreibdatum auf den Bitleitungen zu lesen. Die Verzögerung des Speicherns des Schreibdatums bei Anwesenheit des Koinzidenzsignals beeinträchtigt nicht die Geschwindigkeit des Computersystems, solange das Speichern innerhalb des Taktzyklus abgeschlossen ist. Der schnelle Lesevorgang ermöglicht es dem Computersystem, das die Dual- Port-Speichervorrichtung aufweist, mit höherer Geschwindig­ keit zu arbeiten. Die Zeitsteuerung zwischen dem Lesesteu­ ersignal und dem Schreibsteuersignal, basierend auf dem Ko­ inzidenzsignal, ist dem Stand der Technik nicht bekannt.

Die obenstehende und weitere Aufgaben, Merkmale und Vortei­ le der Erfindung werden aus der folgenden Beschreibung mit Bezug auf die beigefügten Zeichnungen deutlich.

Fig. 1 ist ein Blockdiagramm eines konventionellen Dual- Port-SRAM mit einer Funktion, die in einer Patentveröffent­ lichung vorgeschlagen ist.

Fig. 2 ist ein Blockdiagramm eines denkbaren Dual-Port-SRAM mit einer normalen Struktur und der durch die Veröffentli­ chung vorgeschlagenen Funktion.

Fig. 3 ist ein Zeitablaufdiagramm des denkbaren Dual-Port- SRAM der Fig. 2.

Fig. 4 ist ein Zeitablaufdiagramm des Dual-Port-SRAM der Fig. 1.

Fig. 5 ist ein Blockdiagramm eines Dual-Port-SRAM als Bei­ spiel eines SRAM mit Mehrfachanschluß gemäß der Erfindung.

Fig. 6 ist ein detailliertes Schaltungsdiagramm einer der Speicherzellen der Fig. 5.

Fig. 7 ist ein Schaltungsdiagramm eines ersten Beispiels des Zeitsteuerabschnitts, der in Fig. 5 dargestellt ist.

Fig. 8A und 8B sind Zeitablaufdiagramme des SRAM, der den Zeitsteuerabschnitt der Fig. 7 aufweist, wobei Fig. 8A dem Fall entspricht, daß die Schreibadresse und die Leseadresse miteinander übereinstimmen, und Fig. 8B dem Fall ent­ spricht, daß die Schreibadresse und die Leseadresse nicht miteinander übereinstimmen.

Fig. 9 ist ein Schaltungsdiagramm eines zweiten Beispiels des Zeitsteuerabschnitts, der in Fig. 5 dargestellt ist.

Fig. 10A und 10B sind Zeitablaufdiagramme des SRAM mit dem Zeitsteuerabschnitt der Fig. 9 und zeigen Fälle entspre­ chend den Fällen der Fig. 8A bzw. Fig. 8B.

Fig. 10 ist ein Schaltungsdiagramm eines dritten Beispiels des in Fig. 5 dargestellten Zeitsteuerabschnitts.

Fig. 12A und 12B sind Zeitablaufdiagramme des SRAM mit dem Zeitsteuerabschnitt der Fig. 11 und zeigt Fälle, die den Fällen der Fig. 8A bzw. 8B entsprechen.

Im folgenden wird die vorliegende Erfindung spezifischer mit Bezug auf die beigefügten Zeichnungen erläutert.

Bezugnehmend auf Fig. 5 enthält ein Dual-Port-SRAM gemäß einem Ausführungsbeispiel der Erfindung eine Speicherzel­ lanordnung 11 mit einer Anzahl von Speicherzellen, die in einer Matrix angeordnet sind, einen Schreibadressdekoder 13 zum Empfang einer Schreibadresse durch einen Eingabean­ schlußadressbus 12, einen Leseadressdekoder 15 zum Empfan­ gen einer Leseadresse über einen Ausgabeanschlußadressbus 14, einen Eingabeabschnitt 16 zum Empfang eines Schreibda­ tums 101 zum Speichern des Schreibdatums in der Speicher­ zellenanordnung 11, einen Ausgabeabschnitt 18 zum Liefern eines Lesedatums 105, das von der Speicherzellanordnung 11 gelesen wurde, einen Koinzidenzdetektorabschnitt (Kompara­ tor 17) zum Vergleichen der Schreibadresse und der Lesea­ dresse, um ein Koinzidenzsignal 107 zu liefern, das bei De­ tektierung einer Übereinstimmung zwischen ihnen aktiv ist, einen Überbrückungsabschnitt 19 zum Empfangen des Leseda­ tums von der Speicherzellanordnung 11 über ein Paar Lese­ bitleitungen 20 zum Liefern des Lesedatums an den Ausgabe­ abschnitt 18 im Fall eines inaktiven Pegels des Koinzidenz­ signals 107 und zum Reagieren auf einen aktiven Pegel des Koinzidenzsignals zur Überleitung des Schreibdatums, das von einem Paar Schreibbitleitungen 21 geliefert wird, an den Ausgabeabschnitt 18, und einen Zeitsteuerabschnitt 22 zum Empfangen eines Systemtaktsignals 108 und des Koinzi­ denzsignals 107 zur Erzeugung und Lieferung eines Schreibsteuersignals 102 und eines Lesesteuersignals 106 mit einer spezifischen Zeitsteuerung mit Bezug auf das Sy­ stemtaktsignal 108, abhängig von dem Koinzidenzsignal 107. Der Eingabeanschluß zum Empfang des Schreibdatums 101 und der Ausgabeanschluß zum Liefern des Lesedatums 105 sind einander gegenüber angeordnet, wobei die Speicherzellanord­ nung 11 zwischengefügt ist.

Bezugnehmend auf Fig. 6, die ein Detail eines Teils der Speicherzellanordnung 11 zeigt, umfaßt die Speicherzel­ lanordnung 11 eine Anzahl von Speicherzellen 11a, von denen eine hier gezeigt ist, ein Paar Wortleitungen 23, die für jede Reihe von Speicherzellen 11a angeordnet sind, und ei­ nen Satz Bitleitungen, die für jede Spalte der Speicherzel­ len 11a angeordnet sind. Der Satz Bitleitungen umfaßt ein Paar komplementärer Lesebitleitungen 20A und 20B und ein Paar komplementärer Schreibbitleitungen 21A und 21B. Jede Speicherzelle 11a umfaßt einen Halteabschnitt aus einem Paar Invertern 41 und 44, die zusammen zur Bildung einer Halteschleife zum Speichern eines Zellendatums verbunden sind, ein Paar Schreibübertragungstransistoren 43 und 44, jeder zum Empfang des Schreibdatums von einer korrespondie­ renden Schreibbitleitung 21A und 21B zum Speichern des Schreibdatums in dem Halteabschnitt und ein Paar Leseüber­ tragungstransistoren 45 und 46, jeweils zum Liefern des Da­ tums, das in dem Halteabschnitt gespeichert ist, an eine korrespondierende Lesebitleitung 20A und 20B.

Die nichtinvertierende Schreibbitleitung 21A und die inver­ tierende Lesebitleitung 20B sind aneinander angrenzend an­ geordnet und haben eine große Kopplungskapazität zwischen sich, während die invertierende Schreibbitleitung 21B und die nichtinvertierende Lesebitleitung 20A angrenzend anein­ ander angeordnet ist und zwischen sich eine große Kopp­ lungskapazität aufweisen. Die große Kopplungskapazität ver­ zögert eine schnelle Signalübertragung, wenn sowohl das Schreibbitleitungspaar 21 als auch das Lesebitleitungspaar 20 gleichzeitig jeweilige Daten übertragen.

Bezugnehmend auf Fig. 7 umfaßt ein erstes Beispiel des Zeitsteuerabschnitts ein erstes NAND-Gatter 31 zum Empfang des Systemtaktsignals 108 und des Koinzidenzsignals 107 an seinen Eingängen, einen Inverter 33 zum Invertieren des Sy­ stemtaktsignals 108, eine Verzögerungsschaltung 34 zum Emp­ fang der Ausgabe von dem Inverter 33 zum Liefern eines ver­ zögerten Ausgabesignals, ein zweites NAND-Gatter 32 zum Empfang der Ausgaben des ersten NAND-Gatters 31 und der Verzögerungsschaltung 34 an seinen Eingängen zum Liefern des Schreibsteuersignals 102 und einen Puffer zum Empfang des Systemtaktsignals 108 und zum Liefern des Lesesteuersi­ gnals 106.

Bezugnehmend auf die Fig. 8A und 8B sind dort Zeitab­ laufdiagramme des Zeitsteuerabschnitts 22 für den Fall der Anwesenheit bzw. Abwesenheit der Koinzidenz zwischen der Leseadresse und der Schreibadresse dargestellt.

Wenn in Fig. 8A das Taktsignal 108 auf einen hohen Pegel ansteigt, während das Koinzidenzsignal auf "1" eingestellt ist, fallen der Knoten 36 und die Ausgabe des Puffers 35 gleichzeitig auf einen niedrigen Pegel, wodurch das Schreibsteuersignal 102 und das Lesesteuersignal 106 zur gleichen Zeit auf einen hohen Pegel ansteigen. Der Knoten 38 fällt nach einer spezifizierten Verzögerungszeit, die abgelaufen ist, nachdem der Knoten 37 auf einen niedrigen Pegel fällt, auf einen niedrigen Pegel.

Das Schreibsteuersignal 102 und das Lesesteuersignal 106, die synchron mit dem Systemtaktsignal 108 geliefert werden, erlauben es dem Eingabeabschnitt 16, dem Ausgabeabschnitt 18 und dem Überbrückungsabschnitt 19 in Übereinstimmung in der Anfangsstufe des Taktzyklus zu arbeiten, wodurch der Überbrückungsabschnitt 19 das Schreibdatum vom Eingabeab­ schnitt 16 zum Ausgabeabschnitt 18 überträgt, und somit kann der Ausgabeabschnitt 18 das Schreibdatum als ein Lese­ datum in der Anfangsphase des Taktzyklus liefern.

Falls andererseits das Taktsignal 108 auf einen hohen Pegel ansteigt, wobei das Koinzidenzsignal auf "0" zurückgestellt ist, wie es in Fig. 8b dargestellt ist, verbleibt der Kno­ ten 36 auf dem hohen Pegel und die Ausgabe des Puffers 35 fällt auf einen niedrigen Pegel. Auf diese Weise steigt das Lesesteuersignal 106 auf einen aktiven hohen Pegel synchron mit dem Systemtaktsignal 108. Der Knoten 38 fällt auf einen niedrigen Pegel, nachdem die spezifizierte Zeitverzögerung seit dem Abfallen des Knotens 37 abgelaufen ist, wodurch das Schreibsteuersignal 102 mit einer spezifizierten Zeit­ verzögerung auf einen aktiven Pegel ansteigt.

Insbesondere wenn die Schreibadresse und die Leseadresse nicht miteinander übereinstimmen, liefert der Zeitsteuerab­ schnitt 22 zunächst das Lesesteuersignal 106 und dann das Schreibsteuersignal 102 mit der gegebenen Zeitverzögerung. In diesem Fall empfängt der Überbrückungsabschnitt 19 einen inaktiven Pegel des Koinzidenzsignals, um das Lesedatum, das aus der Speicherzellanordnung 11 ausgelesen wurde, über die Lesebitleitungen 20 auszuwählen, um dadurch das Leseda­ tum an den Ausgangsabschnitt 18 zu liefern. Auf diese Weise liefert der Ausgabeabschnitt 18 das Datum, das aus der Speicherzellanordnung gelesen wurde, als Lesedatum. Der Schreibvorgang wird durch den Eingabeabschnitt 16 durchge­ führt, nachdem der Lesevorgang beendet ist, aufgrund der Verzögerung des Schreibsteuersignals 102. In diesem Fall wird der Lesevorgang mit einer hohen Geschwindigkeit ohne eine Kopplungsverzögerung durchgeführt, da der Lese- und der Schreibvorgang getrennt voneinander durchgeführt wer­ den.

Bei den obenstehenden Vorgängen soll festgestellt werden, daß das Lesedatum im wesentlichen an dem Nachfolgestufenma­ kroblock in dem LSI während des Lese-/Schreib-Vorgangs übertragen wird. Der Lesevorgang sollte in der Anfangsstufe des Taktzyklus durchgeführt werden, um die Signalübertra­ gung und den sicheren Empfang des gelesenen Datums durch den folgenden Makroblock im Rest des Taktzyklus sicherzu­ stellen. In diesem Zusammenhang ist es ausreichend, daß der Schreibvorgang vor dem Ende des Taktzyklus beendet ist, da der Speichermakroblock das Ziel für das Schreibdatum ist, was keinen weiteren Vorgang durch einen anderen Makroblock umfaßt. Das heißt, der Schreibvorgang kann mit Bezug auf den Lesevorgang verzögert werden, solange er innerhalb des Taktzyklus abgeschlossen ist.

In dem obenstehenden Ausführungsbeispiel erlaubt die Zeitsteuerung durch den Zeitsteuerabschnitt 22 basierend auf dem Koinzidenzsignal 107 eine schnellere Übermittlung des Lesedatums, unabhängig von dem aktiven oder inaktiven Pegel des Koinzidenzsignals 107.

Bezugnehmend auf Fig. 9 unterscheidet sich ein zweites Bei­ spiel des Zeitsteuerabschnitts, der in Fig. 5 dargestellt ist, von dem ersten Beispiel dadurch, daß ein drittes NAND- Gatter im vorliegenden Beispiel anstatt des Inverters der Fig. 5 vorgesehen ist. Insbesondere umfaßt der Zeitsteuer­ abschnitt 22A ein erstes NAND-Gatter 51 zum Empfang des Sy­ stemtaktsignals 108 und des Koinzidenzsignals 107 an seinen Eingängen, ein zweites NAND-Gatter 52 zum Empfang der Aus­ gaben des ersten NAND-Gatters 51 und des dritten NAND- Gatters 54 an seinen Eingängen, eine Verzögerungsschaltung 54 zum Empfang des Systemtaktsignals 108 und zum Liefern eines verzögerten Taktsignals, das dritte NAND-Gatter 54 zum Empfang des Systemtaktsignals 108 und des verzögerten Taktsignals an seinen Eingängen und einen Puffer 55 zum Empfang des Systemtaktsignals 108 und zum Liefern eines Le­ sesteuersignals 106.

Bezugnehmend auf die Fig. 10A und 10B liefert der Zeit­ steuerabschnitt der Fig. 9 ein verbessertes Schreibsteuer­ signal 102, wobei das Schreibsteuersignal 102 einen niedri­ gen Pegel direkt, nachdem das Systemtaktsignal 108 auf ei­ nen niedrigen Pegel abfällt, in sowohl Fig. 10a als auch Fig. 10b einnimmt, wobei die anderen Vorgänge im wesentli­ chen dieselben sind wie in dem ersten Beispiel. Dies ermög­ licht es dem Schreibabschnitt 22A mit einer höheren Ge­ schwindigkeit zu arbeiten, wodurch die Frequenz des System­ taktsignals höher gestaltet werden kann.

Bezugnehmend auf Fig. 11 umfaßt ein drittes Beispiel des Zeitsteuerabschnitts 22B einen Puffer 71 zum Empfang des Systemtaktsignals 108 und zum Liefern eines Schreibsteuer­ signals 102, einen Inverter 72 zum Empfang des Koinzidenz­ signals 107, ein erstes NAND-Gatter 73 zum Empfang der Aus­ gaben des Puffers 71 und des Inverters 72 an seinen Eingän­ gen, eine Verzögerungsschaltung 75 zum Empfang des System­ taktsignals 108 und zum Liefern eines verzögerten Taktsi­ gnals, ein zweites NAND-Gatter 76 zum Empfang der Ausgabe des Puffers 71 und des verzögerten Taktsignals an seinen Eingängen und ein drittes NAND-Gatter 74 zum Empfang der Ausgaben des ersten NAND-Gatters 73 und des zweiten NAND- Gatters 76 an seinen Eingängen und zum Liefern eines Lese­ steuersignals 106.

Bezugnehmend auf die Fig. 12A und 12B liefert das dritte Beispiel des Zeitablaufdiagramms das Schreibsteuersignal 102 mit der speziellen Zeitsteuerung, verzögert von der An­ stiegsflanke des Systemtaktsignals 108, unabhängig von ei­ ner Übereinstimmung oder Nichtübereinstimmung der beiden Adressignale, und liefert das Lesesteuersignal 106 mit ei­ ner unterschiedlichen Zeitsteuerung zwischen den Fällen der Koinzidenz und der Nichtkoinzidenz. Das heißt, das Lese­ steuersignal 102 wird mit einer Zeitsteuerung der Anstiegs­ flanke des Systemtaktsignals 108 bei Nichtkoinzidenz der beiden Adressignale geliefert, und mit der Zeitsteuerung, verzögert von der Anstiegsflanke des Systemtaktsignals 108 und gleichzeitig mit dem Schreibsteuersignal 102 bei Über­ einstimmung der Adressignale.

In den obenstehenden Ausführungsbeispielen wurde bestätigt, daß die Lesezeit 21 µs (bei Koinzidenz der beiden Adres­ signale) betrug und 22 µs bei Nichtübereinstimmung der bei­ den Adressignale. Andererseits war die Lesezeit in dem kon­ ventionellen Dual-Port-SRAM 21 µs und 27 µs für die ent­ sprechenden Fälle.

Da die obenstehenden Ausführungsbeispiele nur als Beispiele beschrieben sind, ist die vorliegende Erfindung nicht auf die obenstehenden Ausführungsbeispiele beschränkt, und ver­ schiedene Modifikationen oder Änderungen können in einfa­ cher Weise vom Durchschnittsfachmann ohne Abweichung vom Umfang der vorliegenden Erfindung gemacht werden. Bei­ spielsweise ist die Dual-Port-Speichervorrichtung der vor­ liegenden Erfindung nicht auf ein SRAM beschränkt und kann ein DRAM oder jede andere Speichervorrichtung sein, sofern die Speichervorrichtung doppelte Anschlüsse aufweist. Des­ weiteren kann die in den Zeichnungen dargestellten Konfigu­ rationen verändert werden.

Claims (8)

1. Mehrfachanschluß-Speichervorrichtung mit einer Spei­ cherzellenanordnung (11) mit einer Anzahl von Speicherzel­ len, einer Eingabeschaltung (16) zum Reagieren auf ein Schreibsteuersignal (102) zum Speichern eines Schreibdatums in einer der Speicherzellen, die durch eine Schreibadresse angegeben ist, während eines Taktzyklus eines Systemtaktsi­ gnals (108), einer Ausgabeschaltung (18) zum Reagieren auf ein Lesesteuersignal (106) zum Lesen eines Datums aus einer der Speicherzellen, die durch eine Leseadresse angegeben wird, während desselben Taktzyklus, einem Koinzidenzdetek­ torabschnitt (17) zum Erzeugen eines Koinzidenzsignals (107) bei Übereinstimmung zwischen der Leseadresse und der Schreibadresse, einer Überbrückungsschaltung (19) zum Rea­ gieren auf das Koinzidenzsignal zum Überleiten des Schreib­ datums an den Ausgabeabschnitt (18) und einer Zeitsteuer­ schaltung (22) zum Reagieren auf das Koinzidenzsignal, um eine Zeitsteuerung zwischen dem Schreibsteuersignal (102) und dem Lesesteuersignal (108) zu spezifizieren, dadurch gekennzeichnet, daß die Zeitsteuerung derart ist, daß das Lesesteuersignal (106) mit Bezug auf das Schreibsteuersignal (102) bei Abwe­ senheit des Koinzidenzsignals (107) vorausläuft, und daß das Lesesteuersignal (102) und das Schreibsteuersignal (106) bei Anwesenheit des Koinzidenzsignals (107) im we­ sentlichen zur gleichen Zeit erzeugt werden.

2. Mehrfachanschluß-Speichervorrichtung nach Anspruch 1, wobei das Lesesteuersignal (106) mit einer festen Zeit­ steuerung in Bezug auf das Systemtaktsignal (108) unabhän­ gig von einer Übereinstimmung oder einer Nichtübereinstim­ mung geliefert wird.

3. Mehrfachanschluß-Speichervorrichtung nach Anspruch 1, wobei das Schreibsteuersignal (102) mit einer festen Zeit­ steuerung mit Bezug auf das Systemtaktsignal (108) unabhän­ gig von der Übereinstimmung oder der Nichtübereinstimmung geliefert wird.

4. Mehrfachanschluß-Speichervorrichtung nach Anspruch 1, wobei die Eingabeschaltung (16) und die Ausgabeschaltung (18) die Speicherzellenanordnung (11) zwischen sich aufneh­ men.

5. Mehrfachanschluß-Speichervorrichtung nach Anspruch 1, wobei die Mehrfachanschluß-Speichervorrichtung eine Dual- Port-Speichervorrichtung ist.

6. Verfahren zum Steuern einer Mehrfachanschluß-Speicher­ vorrichtung mit den Schritten Eingeben einer Leseadresse, einer Schreibadresse und eines Schreibdatums, Lesen eines Datums aus einer Speicherzelle, die durch die Leseadresse angegeben ist, durch Antwort auf ein Lesesteuersignal (106) und Speichern des Schreibdatums in einer Speicherzelle, die durch das Schreibdatum angegeben ist, durch Antworten auf ein Schreibsteuersignal (102) in einem Taktzyklus eines Sy­ stemtaktsignals und Vergleichen der Leseadresse und der Schreibadresse zur Erfassung einer Übereinstimmung zwischen ihnen, gekennzeichnet durch Steuern einer Zeitsteue­ rung zwischen dem Schreibsteuersignal (102) und dem Lese­ steuersignal (106) basierend auf der Anwesenheit oder Abwe­ senheit der Übereinstimmung derart, daß das Schreibsteuer­ signal (102) und das Lesesteuersignal (106) bei Anwesenheit der Übereinstimmung gleichzeitig geliefert werden, und daß das Schreibsteuersignal (102) mit Bezug auf das Lesesteuer­ signal (106) bei Abwesenheit der Übereinstimmung verzögert geliefert wird.

7. Verfahren nach Anspruch 6, wobei das Lesesteuersignal (102) mit einer fixierten Zeitsteuerung mit Bezug auf das Systemtaktsignal (100) un­ abhängig von der Anwesenheit oder Abwesenheit der Überein­ stimmung geliefert wird.

8. Verfahren nach Anspruch 6, wobei das Schreibsteuersignal (102) mit einer fixierten Zeitsteuerung mit Bezug auf das Systemtaktsignal (108) un­ abhängig von der Anwesenheit oder Abwesenheit der Überein­ stimmung geliefert wird.