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DE10223505A1 - Verfahren zum Herstellen einer Speicherzelle, Speicherzelle und Speicherzellen-Anordnung - Google Patents

Verfahren zum Herstellen einer Speicherzelle, Speicherzelle und Speicherzellen-Anordnung

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Publication number
DE10223505A1
DE10223505A1 DE10223505A DE10223505A DE10223505A1 DE 10223505 A1 DE10223505 A1 DE 10223505A1 DE 10223505 A DE10223505 A DE 10223505A DE 10223505 A DE10223505 A DE 10223505A DE 10223505 A1 DE10223505 A1 DE 10223505A1
Authority
DE
Germany
Prior art keywords
insulating layer
memory cell
gate
gate electrode
memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
DE10223505A
Other languages
English (en)
Inventor
Franz Hofmann
Michael Specht
Johannes R Luyken
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Priority to DE10223505A priority Critical patent/DE10223505A1/de
Priority to PCT/DE2003/001699 priority patent/WO2003100841A2/de
Priority to EP03740036A priority patent/EP1508165A2/de
Publication of DE10223505A1 publication Critical patent/DE10223505A1/de
Priority to US10/999,810 priority patent/US7195978B2/en
Withdrawn legal-status Critical Current

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Abstract

Die Erfindung betrifft ein Verfahren zum Herstellen einer Speicherzelle, eine Speicherzelle und eine Speicherzellen-Anordnung. Bei dem Verfahren zum Herstellen einer Speicherzelle wird auf einem Hilfs-Substrat eine erste Gate-isolierende Schicht ausgebildet und ein Floating-Gate auf der ersten Gate-isolierenden Schicht ausgebildet. Ferner wird eine elektrisch isolierende Schicht auf dem Floating-Gate ausgebildet und eine Speicher-Gateelektrode auf der elektrisch isolierenden Schicht ausgebildet. Ein Substrat wird an der Speicher-Gateelektrode befestigt, und das Hilfs-Substrat wird teilweise entfernt. Eine zweite Gate-isolierende Schicht wird auf einem Teil einer freiliegenden Oberfläche des Hilfs-Substrats ausgebildet und eine Lese-Gateelektrode wird auf der zweiten Gate-isolierenden Schicht ausgebildet. Auf einem freiliegenden Oberflächenbereich des verbleibenden Materials des Hilfs-Substrats werden zwei Source-/Drain-Bereiche zwischen einem Kanal-Bereich ausgebildet, derart, dass der Kanal-Bereich mit dem Floating-Gate und mit der Lese-Gateelektrode jeweils zumindest teilweise lateral überlappt.

Description

  • Die Erfindung betrifft ein Verfahren zum Herstellen einer Speicherzelle, eine Speicherzelle und eine Speicherzellen- Anordnung.
  • Gemäß dem Stand der Technik wird eine Flash-Speicherzelle mit einem gemeinsamen Floating-Gate-Transistor programmiert, gelöscht und gelesen.
  • In Fig. 1A ist eine aus dem Stand der Technik bekannte Speicherzellen-Anordnung 100 in UND-Verknüpfung gezeigt.
  • Diese weist eine Vielzahl von matrixförmig angeordneten Speicherzellen 101 auf, die jeweils in einem Kreuzungsbereich einer Wort-Leitung 102 und einer dazu orthogonal verlaufenden Bit-Leitung 103 angeordnet sind. Jede Speicherzelle 101 hat einen Floating-Gate-Transistor 104, dessen Gate-Anschluss 105 mit einer der Wort-Leitungen 102 gekoppelt ist. Ein erster Source-/Drain-Anschluss 106 und ein zweiter Source-/Drain- Anschluss 107 des Transistors 104 ist mit einer Bit-Leitung 103 gekoppelt. In einer Floating-Gate-Schicht 108 sind elektrische Ladungsträger einbringbar und dauerhaft speicherbar, wobei anschaulich in dem Ladungszustand der Floating-Gate-Schicht die gespeicherte Information kodiert ist.
  • Ein Programmieren einer Speicherzelle 101 erfolgt, indem mittels Fowler-Nordheim-Tunnelns in die Floating-Gate-Schicht 108 der Speicherzelle 102 elektrische Ladungsträger eingebracht werden. Zum Löschen des Speicherinhalts einer Speicherzelle 101 wird an beide Source-/Drain-Anschlüsse 106, 107 eine Spannung von 5 Volt angelegt, wohingegen an den Gate- Anschluss 105 eine Spannung von -12 Volt angelegt wird. Zum Programmieren von Information wird der Gate-Anschluss 105 auf ein elektrisches Potential von 17 Volt gebracht, wohingegen die beiden Source-/Drain-Anschlüsse 106, 107 auf einem elektrischen Potential von 0 Volt sind. Zum Auslesen der in einer Speicherzelle 101 gespeicherten Information wird an den ersten Source-/Drain-Anschluss 106 eine Spannung von 0 Volt, an den zweiten Source-/Drain-Anschluss 107 eine Spannung von 1 Volt und an den Gate-Anschluss 105 eine Spannung von 2.5 Volt angelegt. Entsprechend des Ladungszustands der Floating-Gate- Schicht 108, der die Leitfähigkeit des Kanal-Bereichs des Floating-Gate-Transistors 104 charakteristisch beeinflusst, wird beim Auslesen einer Speicherzelle 101 auf der zugehörigen Bit-Leitung 103 ein elektrisches Signal erfasst, dessen Wert charakteristisch für den Ladungszustand der Floating-Gate-Schicht 108 ist.
  • In Fig. 1B ist eine schematische Draufsicht eines Teils der Schaltkreisanordnung 100 gezeigt.
  • Ferner ist in Fig. 1C eine aus dem Stand der Technik bekannte Speicherzellen-Anordnung 120 (NAND-Anordnung) schematisch dargestellt.
  • Bei der Speicherzellen-Anordnung 120 ist ein gemeinsamer erster Source-/Drain-Anschluss 121 und ein gemeinsamer zweiter Source-/Drain-Anschluss 122 vorgesehen. Mittels zweier Auswahl-Transistoren 123 ist die Speicherzellen- Anordnung 120 aktivierbar. In jedem der Speicher-Transistoren 124 ist unter Verwendung einer Floating-Gate-Schicht Information speicherbar. Die Speicher-Transistoren 124 sind über Gate-Leitungen 125 ansteuerbar.
  • In Fig. 1D ist eine schematische Draufsicht einer aus dem Stand der Technik bekannten Speicherzellen-Anordnung 130 dargestellt.
  • Die Speicherzellen-Anordnung 130 (NAND-Anordnung wie Fig. 1C) weist eine Bit-Leitung 131 mit einem Bit-Leitungs-Kontakt 132 auf. Ferner ist eine erste Auswahl-Leitung 133 und eine zweite Auswahl-Leitung 134 gezeigt. Darüber hinaus ist eine gemeinsame Source-/Drain-Anschluss Leitung 135 gezeigt. Zwischen Auswahl-Leitungen 133 und 134 sind eine Vielzahl zueinander parallel angeordneter Speicherzellen 136 gezeigt. Jede der Speicherzellen 136 hat einen Floating-Gate-Bereich 137. Ferner sind Wort-Leitungen 138 gezeigt, die zu der Bit- Leitung 131 orthogonal verlaufend angeordnet sind.
  • In Fig. 1E ist eine Schaltplan-Ansicht der Speicherzellen- Anordnung 130 gezeigt.
  • Insbesondere sind hier die Auswahl-Transistoren 139, 140 der ersten Auswahl-Leitung 133 bzw. der zweiten Auswahl-Leitung 134 gezeigt. Ferner sind Floating-Gate-Transistoren 141 der Speicherzellen 136 gezeigt.
  • Zusammenfassend ist festzustellen, dass bei den bezugnehmend auf Fig. 1A bis Fig. 1E beschriebenen Speicherzellen- Anordnungen gemäß dem Stand der Technik die Wort-Leitung orthogonal zu der Bit-Leitung verlaufend angeordnet ist und für jede Speicherzelle jeweils ein gemeinsamer Transistor zum Programmieren, Löschen und Lesen verwendet wird.
  • Allerdings gibt es bei derartigen Speicherzellen bei einer fortschreitenden Verkleinerung Probleme mit den Transistoren, da die Dicke der Gate-isolierenden Schicht zwischen Floating- Gate und dem Kanal-Bereich eines Speicher-Transistors nicht wesentlich unter ungefähr 8 nm reduziert werden kann. Grund hierfür ist, dass eine ausreichend lange Haltezeit zum Speichern der in einem Floating-Gate-Transistor gespeicherten Daten erforderlich ist. Die gespeicherten Daten gehen mit einer häufig als Haltezeit bezeichneten Zeitkonstante infolge elektrischer Kriechströme verloren. Die Haltezeit ist umso geringer, je dünner eine Gate-isolierende Schicht gewählt wird.
  • Eine Verkleinerung eines solchen Transistors unter Konstanthalten der Dicke der Gate-isolierenden Schicht ist in vielen Fällen nicht möglich. Bei einem solchen Transistor wird häufig die sogenannte "subthreshold-slope", das heißt anschaulich die Abhängigkeit des Werts des Drain-Stroms von einer Gate-Source-Spannung unterhalb der Schwellenspannung, zunehmend schlechter und der Wert des elektrischen Stroms im Off-Zustand des Transistors immer größer.
  • In [1] wird die Funktionsweise einer Flash-Speicherzelle mit von dem Speicher-Transistor getrennt vorgesehenem Lese- Transistor in einer Simulationsstudie dargestellt. Bei der aus [1] bekannten Speicherzelle wird die elektrische Leitfähigkeit des Kanal-Bereichs auf dessen einer Seite von einem Floating-Gate und auf dessen anderer Seite von einem Lese-Gate beeinflusst.
  • Um eine solche Speicherzelle herzustellen, wird in [1] vorgeschlagen, die Silizium-Deckschicht eines SOI-Substrats zu einem Lese-Gatebereich zu strukturieren, darauf eine elektrisch isolierende Schicht auszubilden und auf dieser unter Verwendung eines lateral ausgebildeten Silizium- Keimbereichs von der Seite her Siliziummaterial epitaktisch aufzuwachsen. Allerdings ist mit diesem Aufwachsverfahren eine Silizium-Schicht mit ausreichender Qualität nicht oder nur mit sehr hohem Aufwand erreichbar. Auf der derartig erhaltenen Schichtenfolge wird eine Vielzahl von Schichten abgeschiedenen und gemeinsam strukturiert, so dass eine Flash-Speicherzelle mit einer extremen Topologie, d. h. Oberflächenstruktur erhalten wird, die insbesondere in einer Technologie mit Strukturdimensionen von weniger als 100 nm große Probleme bei der Lithographie aufwirft. Außerdem ist bei dem aus [1] vorgestellten Herstellungsverfahren eine Tunnelschicht aus Siliziumdioxid vorgesehen, das unter Einwirkung der erforderlichen hohen Programmierspannungen zum Programmieren einer derartigen Speicherzelle möglicherweise zerstört werden kann.
  • Der Erfindung liegt das Problem zugrunde, eine Floating-Gate- Speicherzelle bereitzustellen, die mit reduziertem Aufwand herstellbar ist und die eine elektrisch und mechanisch ausreichend gute Robustheit aufweist.
  • Das Problem wird durch ein Verfahren zum Herstellen einer Speicherzelle, eine Speicherzelle und eine Speicherzellen- Anordnung und mit den Merkmalen gemäß den unabhängigen Patentansprüchen gelöst.
  • Erfindungsgemäß ist ein Verfahren zum Herstellen einer Speicherzelle bereitgestellt, bei dem auf einem Hilfs- Substrat eine erste Gate-isolierende Schicht ausgebildet wird. Ferner wird ein Floating-Gate auf der ersten Gate- isolierenden Schicht ausgebildet. Eine elektrisch isolierende Schicht wird auf dem Floating-Gate ausgebildet. Eine Speicher-Gateelektrode wird auf der elektrisch isolierenden Schicht ausgebildet. An der Speicher-Gateelektrode wird ein Substrat befestigt. Das Hilfs-Substrat wird teilweise entfernt, und eine zweite Gate-isolierende Schicht wird auf einem Teil einer freiliegenden Oberfläche des Hilfs-Substrats ausgebildet. Eine Lese-Gateelektrode wird auf der zweiten Gate-isolierenden Schicht ausgebildet. Auf und/oder in einem freiliegenden Oberflächenbereich des verbleibenden Materials des Hilfs-Substrats werden zwei Source-/Drain-Bereiche zwischen einem Kanal-Bereich ausgebildet derart, dass der Kanal-Bereich mit dem Floating-Gate und mit der Lese- Gateelektrode jeweils zumindest teilweise lateral überlappt.
  • Ferner ist erfindungsgemäß eine Speicherzelle bereitgestellt, die ein Hilfs-Substrat aufweist, auf dem eine erste Gate- isolierende Schicht ausgebildet ist. Ferner hat die Speicherzelle ein Floating-Gate auf der ersten Gate- isolierenden Schicht und eine elektrisch isolierende Schicht auf dem Floating-Gate. Auf der elektrisch isolierenden Schicht ist eine Speicher-Gateelektrode ausgebildet. Die erfindungsgemäße Speicherzelle hat ferner ein Substrat, das an der Speicher-Gateelektrode befestigt ist. Eine zweite Gate-isolierende Schicht ist auf einem Teil einer Oberfläche des Hilfs-Substrats angeordnet, welche Oberfläche mittels teilweisen Entfernens des Hilfs-Substrats freigelegt ist. Auf der zweiten Gate-isolierenden Schicht ist eine Lese- Gateelektrode angeordnet. Zwei Source-/Drain-Bereiche sind zwischen einem Kanal-Bereich im Wesentlichen auf und/oder in einem von der zweiten Gate-isolierenden Schicht und der Lese- Gateelektrode freien Oberflächenbereich des verbleibenden Materials des Hilfs-Substrats ausgebildet, wobei der Kanal- Bereich mit dem Floating-Gate und mit der Lese-Gateelektrode jeweils zumindest teilweise lateral überlappend angeordnet ist.
  • Ferner ist erfindungsgemäß eine Speicherzellen-Anordnung mit einer Mehrzahl von in und/oder auf dem Substrat ausgebildeten Speicherzellen mit den oben genannten Merkmalen bereitgestellt.
  • Eine Grundidee der Erfindung ist darin zu sehen, dass eine Floating-Gate-Speicherzelle in Doppelgate-Transistor- Architektur bereitgestellt ist, wobei die Leitfähigkeit eines Kanal-Bereichs nahe einer seiner Grenzflächen mittels einer Lese-Elektrode und nahe einer dazu gegenüberliegenden anderen Grenzfläche mittels eines mit elektrischen Ladungsträgern belegbaren Floating-Gates gesteuert wird. Mit anderen Worten wird ein Lese-Transistor von einem Speicher-Transistor separat vorgesehen. Bei der erfindungsgemäßen Speicherzelle bzw. dem erfindungsgemäßen Herstellungsverfahren werden dabei zwei Substrate (Substrat, Hilfs-Substrat) verwendet, die aneinander befestigt werden, insbesondere mittels Waferbondens. Zunächst wird ein Oberflächenbereich des Hilfs- Substrats prozessiert, und der prozessierte Oberflächenbereich des Hilfs-Substrats wird mittels Waferbondens mit dem Substrat gekoppelt. Nach Entfernen von Material von der Oberfläche des Hilfs-Substrats kann ein freiliegender Oberflächenbereich des Hilfs-Substrats prozessiert werden. Anschaulich kann ein integrierter Schaltkreis ausgebildet werden, indem er vorderseitig und rückseitig separat prozessiert wird. Dadurch ist ein wenig aufwendiges Verfahren geschaffen, die erfindungsgemäße Speicherzelle mit guten mechanischen und elektrischen Eigenschaften herzustellen. Unter Verwendung des Waferbond- Verfahrens sind die aus [1] bekannten Probleme zum Herstellen einer Speicherzelle vermieden.
  • Bei einem planaren Doublegate-Transistor mit einer sehr dünnen Silizium-Schicht, welche die Source-/Drain-Bereiche und einen seitlich dazwischen angeordneten Kanal-Bereich aufweist, werden die Transistor-Eigenschaften durch beide Gates bestimmt. Als dünnes Silizium-Substrat wird vorzugsweise die Silizium-Deckschicht eines SOI-Wafers (Silicon-on-Insulator) verwendet. Die dünne Silizium-Schicht des SOI-Substrats ist vorzugsweise vollkommen verarmt an Ladungsträgern ("fully depleted"), was einen hohen On-Strom zur Folge hat.
  • Wenn die beiden Gate-Anschlüsse getrennt voneinander ansteuerbar sind, ist die elektrische Leitfähigkeit des Kanal-Bereichs von beiden Seiten her beeinflussbar. Die erfindungsgemäße Flash-Speicherzelle wird mittels zweier Transistoren betrieben. Auf der einen Seite des Kanal- Bereichs ist ein Floating-Gate-Transistor angeordnet, der über eine Speicher-Gateelektrode ansteuerbar ist, und dessen erste Gate-isolierende Schicht ausreichend dick ausgebildet werden kann, um ein Speichern der in dem Floting-Gate enthaltenen Information (elektrische Ladungsträger) für eine ausreichend lange Haltezeit zu gewährleisten. Auf der anderen Seite des Kanal-Bereichs ist ein Lese-Transistor mit einer zweiten Gate-isolierenden Schicht vorgesehen, die gemäß dem erfindungsgemäßen Herstellungsverfahrens als high-K- Dielektrikum ausgebildet werden kann. Die zweite Gate- isolierende Schicht kann aus einem temperaturempfindlichen High-k-Material hergestellt werden, da beim Ausbilden der zweiten Gate-isolierenden Schicht die temperaturintensiven Verfahrensschritte (v. a. Ausbilden der ersten Gate- isolierenden Schicht vorzugsweise als Siliziumdioxid) bereits durchgeführt sind. Die Einsatzspannung des Transistors ist mittels des elektrischen Potentials des Floating-Gates beeinflussbar, so dass der Ladungszustand des Floating-Gates mittels Erfassens einer Veränderung der Einsatzspannung des Transistors ausgelesen werden kann.
  • Bevorzugte Weiterbildungen der Erfindung ergeben sich aus den abhängigen Ansprüchen.
  • Vorzugsweise wird als Hilfs-Substrat ein Silicon-on- Insulator-Substrat verwendet.
  • Das Substrat kann an der Speicher-Gateelektrode des Hilfs- Substrats mittels Waferbondens befestigt werden. Alternativ kann das Substrat auch auf einer auf der Speicher- Gateelektrode optional ausgebildeten anderen Schicht (z. B. einer elektrisch isolierenden Schicht) ausgebildet werden. Gemäß dem erfindungsgemäßen Verfahren kann zeitlich vor dem Befestigen des Substrats an der Speicher-Gateelektrode zwischen der Speicher-Gateelektrode und dem Substrat eine andere elektrisch isolierende Schicht ausgebildet werden.
  • Die elektrisch isolierende Schicht und die andere elektrisch isolierende Schicht können aus demselben Material hergestellt werden, z. B. aus Siliziumdioxid.
  • Zeitlich nach dem Ausbilden der Speicherzelle kann ein Logik- Schaltkreis ausgebildet werden.
  • Als Kanal-Bereich kann an Ladungsträgern vollständig verarmtes ("fully depleted") Silizium-Material verwendet werden.
  • Die Dicke der ersten Gate-isolierenden Schicht wird vorzugsweise größer ausgebildet als die Dicke der zweiten Gate-isolierenden Schicht.
  • Im Weiteren werden Ausgestaltungen der erfindungsgemäßen Speicherzelle näher beschrieben. Ausgestaltungen der Speicherzelle gelten auch für das Verfahren zum Herstellen einer Speicherzelle und umgekehrt.
  • Das Substrat kann mittels Waferbondens an den darüber angeordneten Schichten befestigt sein.
  • Die Speicher-Gateelektrode und die Lese-Gateelektrode können zueinander im Wesentlichen parallel verlaufend angeordnet sein.
  • Die Source-/Drain-Bereiche können als zumindest teilweise topologisch bis in die Ebene der Lese-Gateelektrode hineinreichend ausgebildet sein (insbesondere "elevated Source-/Drain").
  • Die zweite Gate-isolierende Schicht kann aus einem High-k- Material hergestellt sein, d. h. aus einem Material mit einer ausreichend hohen Dielektrizitätskonstante, insbesondere aus einem oder einer Kombination der Materialien Aluminiumoxid (Al2O3), Siliziumnitrid (Si3N4), Zirkoniumoxid (ZrO2), Hafniumoxid (HfO2), Yttriumoxid (Y2O3) und Lanthanoxid (La2O3). Insbesondere kann auch ein Aluminat verwendet werden, d. h. ein Material-Gemisch aus Aluminiumoxid und mindestens einer weiteren Komponente, vorzugsweise einem der genannten Materialien.
  • Die Lese-Gateelektrode kann aus einem metallisch leitfähigen Material hergestellt sein, insbesondere aus einem Metall. Die Lese-Gateelektrode kann aus einem oder einer Kombination der Materialien Wolfram (W), Titan (Ti), Titannitrid (TiN), Tantalnitrid (TaN), Kupfer (Cu) und Aluminium (Al) hergestellt sein.
  • Im Weiteren wird die erfindungsgemäße Speicherzellen- Anordnung, die erfindungsgemäße Speicherzellen aufweist, näher beschrieben. Ausgestaltungen der Speicherzelle gelten auch für die Speicherzellen aufweisende Speicherzellen- Anordnung.
  • Die Speicherzellen-Anordnung kann vorzugsweise in UND- Verknüpfung oder in Nicht-UND-Verknüpfung verschaltet sein.
  • Zusammenfassend ist festzustellen, dass die erfindungsgemäße Speicherzelle (Flash-Speicherzelle) in einen Lese-Transistor zum Auslesen von in der Speicherzelle gespeicherter Information und in einen Speicher-Transistor zum Einbringen bzw. Entfernen von elektrischen Ladungsträgern in ein Floating-Gate aufgeteilt. Da die erfindungsgemäße Flash-Zelle in Doppelgate-Architektur ausgebildet ist, ist die elektrische Leitfähigkeit ein und desselben Kanal-Bereichs anschaulich von zwei gegenüberliegenden Seiten mittels des Lese-Transistors bzw. des Speicher-Transistors beeinflussbar. Indem die erste Gate-isolierende Schicht und die zweite Gate- isolierende Schicht sequentiell und unabhängig voneinander ausgebildet werden, ist es möglich, der Anforderung eines ausreichend sicheren Speicherns von elektrischen Ladungsträgern in dem Floating-Gate für eine ausreichend lange Haltezeit mittels Verwendens einer ausreichend dicken ersten Gate-isolierende Schicht zu realisieren und simultan die zweite Gate-isolierende Schicht ausreichend dünn auszubilden, um einen hohen Lesestrom zu ermöglichen. Ferner ist eine Skalierung des Lese-Transistors möglich.
  • Im Unterschied zu dem in [1] beschriebenen Herstellungsverfahren ist das erfindungsgemäße Verfahren zum Herstellen einer Speicherzelle mittels Waferbondens kostengünstig, wenig aufwendig und resultiert in einer Speicherzelle mit guten elektrischen und mechanischen Eigenschaften. Die erfindungsgemäße Speicherzelle weist geringe Höhenunterschiede auf, d. h. ist im Wesentlichen eben und hat eine geringe Topologie. Ferner ist eine gute kapazitive Entkopplung zwischen Speicher-Gateelektrode und Lese-Gateelektrode realisiert. Indem das Ausbilden der unterschiedlichen Gate-isolierenden Schichten im Prozessablauf voneinander gut getrennt ist (d. h. die erste und die zweite Gate-isolierende Schicht sind voneinander unabhängig ausbildbar), können beide Gate-isolierenden Schichten hinsichtlich ihrer jeweils gewünschten Eigenschaften optimiert werden. Ferner ist es erfindungsgemäß ermöglicht, zunächst die temperaturintensiven Verfahrensschritte (z. B. Ausbilden einer ONO-Schicht, Ausbilden der ersten Gate-isolierenden Schicht aus Siliziumdioxid) durchzuführen und nachfolgend die nicht- temperatursensitiven Verfahrensschritte (beispielsweise Ausbilden einer zweiten Gate-isolierenden Schicht aus High-k- Material) durchgeführt werden. Die nicht-temperatursensitiven Schritte werden deshalb vorzugsweise nach den temperaturintensiven Verfahrensschritten durchgeführt, da temperaturempfindliche Strukturen unter dem Einfluss einer hohen Temperatur negativ beeinflusst werden können und mittels zeitlichen Vorziehens der temperaturintensiven Schritte vor einer negativen Beeinflussung geschützt sind. Ferner ist erfindungsgemäß ein modularer Prozessablauf von Herstellungsschritten des Flash-Schaltkreises (z. B. Hochvolttransistoren zum Programmieren und Löschen) und Herstellungsschritten des Logik-Schaltkreises ermöglicht.
  • Ausführungsbeispiele der Erfindung sind in den Figuren dargestellt und werden im Weiteren näher erläutert.
  • Es zeigen:
  • Fig. 1A bis 1E Speicherzellen-Anordnungen gemäß dem Stand der Technik,
  • Fig. 2A bis 2I Schichtenfolgen zu unterschiedlichen Zeitpunkten während eines Verfahrens zum Herstellen einer Speicherzelle gemäß einem bevorzugten Ausführungsbeispiel der Erfindung,
  • Fig. 3A eine Speicherzellen-Anordnung entsprechend einer UND-Verknüpfung gemäß einem ersten Ausführungsbeispiel der Erfindung,
  • Fig. 3B eine Speicherzellen-Anordnung entsprechend einer Nicht-UND-Verknüpfung gemäß einem zweiten bevorzugten Ausführungsbeispiel der Erfindung.
  • Im Weiteren wird bezugnehmend auf Fig. 2A bis Fig. 2I ein Verfahren zum Herstellen einer Speicherzelle gemäß einem bevorzugten Ausführungsbeispiel der Erfindung beschrieben.
  • Wie in Fig. 2A gezeigt, wird als Ausgangsmaterial ein SOI- Wafer 200 (Silicon-on-Insulator) verwendet, der ein Silizium- Substrat 201, eine darauf ausgebildete Siliziumdioxid-Schicht 202 und eine auf der Siliziumdioxid-Schicht 202 ausgebildete Silizium-Schicht 203 aufweist. Die Silizium-Schicht 203 hat eine Dicke von vorzugsweise 40 nm oder weniger. Die Oberfläche des SOI-Wafers 200 ist planar.
  • Um die in Fig. 2B gezeigte Schichtenfolge 210 zu erhalten, wird auf der Silizium-Schicht 203 eine andere Siliziumdioxid- Schicht abgeschieden und auf der anderen Siliziumdioxid- Schicht eine Siliziumnitrid-Schicht abgeschieden. Auf der so erhaltenen Schichtenfolge wird eine Photoresist-Schicht aufgebracht und unter Verwendung eines Lithographie- Verfahrens strukturiert. In einem weiteren Verfahrensschritt werden unter Verwendung eines RIE-Verfahrens ("reactive ion etching") die andere Siliziumdioxid-Schicht und die Siliziumnitrid-Schicht derart strukturiert, dass die in Fig. 2B gezeigte Siliziumdioxid-Struktur 211 und eine darauf angeordnete Siliziumnitrid-Struktur 212 ausgebildet wird.
  • Um die in Fig. 2C gezeigte Schichtenfolge 220 zu erhalten, wird zunächst eine erste Gate-isolierende Schicht 221 aus Siliziumdioxid mittels thermischem Oxidierens vom Oberflächenmaterial der Silizium-Schicht 203 ausgebildet. Ferner wird dotiertes Polysilizium-Material auf der erhaltenen Schichtenfolge abgeschieden. Unter Verwendung eines CMP-Verfahrens ("chemical mechanical polishing") wird die Oberfläche planarisiert. Das verbleibende Poly-Silizium- Material bildet ein Floating-Gate 222 auf der ersten Gate- isolierenden Schicht 221. In einem nächsten Verfahrensschritt wird auf der Oberfläche der Schichtenfolge eine ONO- Schichtenfolge 223 abgeschieden, die aus einer Siliziumnitrid-Schicht zwischen zwei Siliziumdioxid-Schichten besteht. In einem weiteren Verfahrensschritt wird dotiertes Polysilizium-Material auf der so erhaltenen Schichtenfolge abgeschieden. Mittels Strukturierens dieses Polysilizium- Materials in einer das Polysilizium-Material enthaltenen Ebene senkrecht zu der Papierebene von Fig. 2C unter Verwendung eines Lithographie- und eines Ätz-Verfahrens wird eine Speicher-Gateelektrode 224 aus Poly-Silizium ausgebildet.
  • Um die in Fig. 2D gezeigte Schichtenfolge 230 zu erhalten, wird Siliziumdioxid-Material auf der Oberfläche der Schichtenfolge 220 abgeschieden und unter Verwendung eines CMP-Verfahrens wird die Oberfläche der Schichtenfolge 230 planarisiert.
  • Um die in Fig. 2E gezeigte Schichtenfolge 240 zu erhalten, wird ein Träger-Wafer 241 aus einem Silizium-Substrat 242 und einer darauf ausgebildeten Siliziumdioxid-Schicht 243 an der Oberfläche der Schichtenfolge 230 befestigt. Hierfür wird die Oberfläche der Siliziumdioxid-Schicht 243 des Träger- Substrats mit der Oberfläche der Siliziumdioxid-Schicht 231 der Schichtenfolge 230 unter Verwendung eines Waferbonding- Verfahrens befestigt. Dann wird unter Verwendung eines Ätz- Verfahrens das Silizium-Substrat 201 und die Siliziumdioxid- Schicht 202 entfernt.
  • Um die in Fig. 2F gezeigte Schichtenfolge 250 zu erhalten, wird eine zweite Gate-isolierende Schicht 251 aus Aluminiumoxid (Al2O3) auf einem Oberflächenbereich der Silizium-Schicht 203 abgeschieden. Aluminiumoxid ist ein High-k-Dielektrikum, was für die Funktionalität der zweiten Gate-isolierenden Schicht 251 vorteilhaft ist. Indem die erforderlichen Hochtemperatur-Prozesse (Ausbilden der ONO- Schicht 223, der ersten Gate-isolierenden Siliziumdioxid- Schicht 221 etc.) bereits durchgeführt sind, ist die temperaturempfindliche Aluminiumoxid-Schicht 251 vor einer Zerstörung infolge nachfolgender Hochtemperatur-Prozesse geschützt. Es ist ferner anzumerken, dass die gemäß Fig. 2F vertikale Dicke der zweiten Gate-isolierenden Schicht 251 geringer ist als jene der ersten Gate-isolierenden Schicht 221. In einem weiteren Verfahrensschritt wird dotiertes Polysilizium-Material auf der zweiten Gate-isolierenden Schicht 251 abgeschieden. Nachfolgend wird Siliziumnitrid- Material auf dem Polysilizium-Material abgeschieden. Anschließend wird unter Verwendung eines Lithographie- und eines Ätz-Verfahrens das Poly-Silizium-Material sowie das Siliziumnitrid-Material zu einer lateral begrenzten Schichtenfolge strukturiert, wodurch eine Lese-Gateelektrode 252 aus Poly-Silizium und eine Siliziumnitrid-Deckschicht 253 ausgebildet werden. Ferner wird Siliziumdioxid-Material auf der so erhaltenen Schichtenfolge abgeschieden und derartig zurückgeätzt, dass Siliziumdioxid-Seitenwände 254 als beidseitige laterale Begrenzung der lateral begrenzten Schichtenfolge aus Lese-Elektrode 252 und Siliziumnitrid- Schicht 253 zurückbleiben.
  • Um die in Fig. 2G gezeigte Schichtenfolge 260 zu erhalten, wird unter Verwendung eines selektiven Epitaxie-Verfahrens auf den freiliegenden Silizium-Oberflächen der Silizium- Schicht 203 weiteres Siliziummaterial epitaktisch aufgewachsen. Dadurch wird das Silizium-Material topologisch bis in die Ebene der Lese-Gateelektrode 252 hinein verstärkt. In einem nachfolgenden Verfahrensschritt werden unter Verwendung eines Ionen-Implantations-Verfahrens im Wesentlichen in einen von der lateral begrenzten Schichtenfolge aus den Komponenten 252, 253, 254 freien Oberflächenbereich der Schichtenfolge Implantations-Ionen des n-Leitungstyps implantiert (beispielsweise Arsen), wodurch ein erster Source-/Drain-Bereich 261 und ein zweiter Source-/Drain-Bereich 262 ausgebildet werden, die jeweils als "elevated Source-/Drain" realisiert sind. Das zwischen den Source-/Drain-Bereichen 261, 262 verbleibende, im Wesentlichen undotierte Material der Silizium-Schicht 103 bildet einen Kanal-Bereich 263.
  • Um die in Fig. 2H gezeigte Schichtenfolge 270 zu erhalten, wird Siliziumdioxid-Material auf der Oberfläche der Schichtenfolge 260 abgeschieden. In einem weiteren Verfahrensschritt wird unter Verwendung eines CMP-Verfahrens Oberflächen-Material der so erhaltenen Schichtenfolge entfernt, wobei die Oberfläche der Siliziumnitrid-Deckschicht 253 als Stopp-Schicht bei dem CMP-Verfahren dient. In einem weiteren Verfahrensschritt wird die Siliziumnitrid- Deckschicht 253 unter Verwendung eines nasschemischen Ätz- Verfahrens entfernt, wodurch die in Fig. 2H gezeigte Schichtenfolge 270 mit einer seitlichen Siliziumdioxid- Struktur 271 erhalten wird.
  • Um die in Fig. 2I gezeigte Speicherzelle 280 gemäß einem bevorzugten Ausführungsbeispiel der Erfindung zu erhalten, wird Wolframsilizid-Material abgeschieden. Dieses Material wird im Weiteren unter Verwendung eines Lithographie- und eines Ätz-Verfahrens zu einer Leseleitung 281 strukturiert. Ferner können Zwischenbereiche in der Oberfläche der Speicherzelle 280 mit Siliziumdioxid-Material bedeckt werden und die so erhaltene Schichtenfolge unter Verwendung eines CMP-Verfahrens planarisiert werden.
  • In einer Back End of The Line-Prozessierung wird unter Verwendung eines Lithographie- und eines Ätz-Verfahrens ein Kontaktloch in die Siliziumdioxid-Deckschicht geätzt und dieses Kontaktloch mit einem elektrisch leitfähigen Material gefüllt, um die Wolfram-Leseleitung 281 extern zu kontaktieren.
  • Bei dem beschriebenen Prozessablauf werden die Hochtemperatur-Prozesse wie das Ausbilden der Siliziumdioxid Gate-isolierenden Schicht 221 aus Siliziumdioxid bzw. das Ausbilden der ONO-Schichtenfolge 223 bzw. in dem SOI-Wafer 200 durchgeführt. Zum Zeitpunkt des Ausbildens der zweiten Gate-isolierenden Schicht 251 aus dem high-k Dielektrikum Aluminiumoxid sind nachfolgend keine weiteren Hochtemperaturprozesse mehr durchzuführen, so dass das temperaturempfindliche high-k Dielektrikum vor einer Schädigung durch nachfolgende Hochtemperatureinflüsse geschützt ist. Somit ist ein modularer Prozessablauf von Flashzelle und Logik ermöglicht.
  • Es ist anzumerken, dass die Dicke der ONO-Schicht 223 sowie die Dicke der ersten Gate-isolierenden Schicht 221 ausreichend groß gewählt sind, um ein sicheres elektrisches Entkoppeln des Floating-Gates 222 von seiner Umgebung zu ermöglichen. Die Dicke dieser Schichten sollte vorzugsweise mindestens 6 nm bis 8 nm betragen. Um dagegen eine gute Steuerbarkeit der Leitfähigkeit des Kanals 203 des gezeigten Doppelgate-Transistors zu ermöglichen, sollte die Dicke der vorzugsweise aus einem High-k-Material hergestellten zweiten Gate-isolierenden Schicht 251 kleiner sein als die Dicke der Schichten 223 bzw. 221.
  • Im Weiteren wird die Funktionalität der in Fig. 2I gezeigten Speicherzelle 280 beschrieben.
  • Um in die Speicherzelle 280 eine Information einzuschreiben, wird an die Speicher-Gateelektrode 224 eine ausreichend starke elektrische Spannung angelegt, so dass mittels Fowler- Nordheim-Tunnelns Elektronen zwischen der Speicher- Gateelektrode 224 und dem Floating-Gate 222 tunneln. Auf dem Floating-Gate bleibt eine elektrische Nettoladung zurück, da mittels Fowler-Nordheim-Tunnelns generierte nichtkompensierte elektrische Ladungsträger aufgrund der das Floating-Gate umgebenden elektrisch isolierenden Schichten 211, 212, 221, 223 vor einem Abfließen von dem Floating-Gate 222 geschützt sind. In dem Vorzeichen und/oder in dem Betrag der Nettoladung auf dem Floating-Gate ist die Information der Speicherzelle 280 enthalten.
  • Ein Löschen der Information kann erfolgen, indem mittels Anlegens einer ausreichend hohen elektrischen Spannung mit einem zu dem beim Programmieren gewählten Vorzeichen entgegengesetzten Vorzeichen an die Speicher-Gateelektrode 224 ein Tunnelstrom von Ladungsträgern zwischen der Schicht 224 und dem Floating-Gate 222 bewirkt wird.
  • Sind in dem Floating-Gate 222 elektrische Ladungsträger enthalten, so wird dadurch die Leitfähigkeit des Kanal- Bereichs 263 charakteristisch beeinflusst. Zum Auslesen einer gespeicherten Information wird zusätzlich an die Lese- Elektrode 252 eine Lese-Spannung angelegt, und es wird zwischen die beiden Source-/Drain-Anschlüsse 261, 262 eine weitere kleine elektrische Spannung angelegt. Der Wert des Stromflusses zwischen den Source-/Drain-Anschlüssen 261, 262 wird durch in dem Floating Gate 222 möglicherweise enthaltene elektrische Ladungsträgern charakteristisch beeinflusst, so dass dadurch die gespeicherte Information ausgelesen werden kann.
  • Im Weiteren wird bezugnehmend auf Tabelle 1 das Speichern, Löschen und Lesen von Information in die Speicherzelle 280 detailliert beschrieben.
  • Wie Tabelle 1 zu entnehmen ist, wird zum Löschen von Information in die Speicherzelle 280 an den ersten Source-/Drain-Anschluss 261 eine Spannung von 5 Volt angelegt, und es wird an dem zweiten Source-/Drain-Anschluss 262 eine Spannung von 5 Volt angelegt ist. An die Speicher-Gateelektrode 224 wird eine Spannung von -10 Volt angelegt, und die Lese- Elektrode 252 "floatet" (d. h. schwebt frei). Tabelle 1

  • Zum Speichern von Information werden die beiden Source-/Drain-Anschlüsse 261, 262 auf eine Spannung von 0 Volt gebracht, die Lese-Elektrode 252 floatet, und an die Speicher-Gateelektrode 224 wird eine Spannung von 15 Volt angelegt.
  • Zum Auslesen von Information aus der Speicherzelle 280 wird an den ersten Source-/Drain-Anschluss 261 eine Spannung von 0 Volt angelegt, der zweite Source-/Drain-Anschluss 262 wird auf eine Spannung von 1 Volt gebracht. Die Speicher- Gateelektrode 224 floatet, und an die Lese-Elektrode 252 wird eine Spannung von 1.5 Volt angelegt.
  • Im Weiteren wird bezugnehmend auf Fig. 3A eine Speicherzellen- Anordnung 300 gemäß einem ersten bevorzugten Ausführungsbeispiel der Erfindung beschrieben.
  • Die Speicherzellen-Anordnung 300 weist eine Vielzahl von im Wesentlichen matrixförmig angeordneten Speicherzellen 280 auf, wie die Fig. 2I gezeigten. Gleiche bzw. entsprechende Elemente in Fig. 3A sind mit den gleichen Bezugsziffern versehen wie in Fig. 2I.
  • Die Speicherzellen-Anordnung 300 ist in UND-Verknüpfung ausgeführt.
  • Die Speicherzellen-Anordnung 300 weist eine Vielzahl von zueinander im Wesentlichen parallel angeordneten Wolfram- Leseleitungen 281 auf, von denen jede mit Lese-Elektroden 252 einer jeweiligen Zeile von Speicherzellen 280 gekoppelt ist. Die mit den Lese-Elektroden 252 gekoppelten Wolfram- Leseleitungen 281 sind im Wesentlichen parallel zu mit den Speicher-Gateelektroden 224 gekoppelten Speichergate- Leitungen 301 ausgebildet. Ferner sind erste Abtast-Leitungen 302 und zweite Abtast-Leitungen 303 vorgesehen, die im Wesentlichen orthogonal zu den Leitungen 281, 301 verlaufend ausgebildet sind. Jede erste Abtast-Leitung 302 ist mit den ersten Source-/Drain-Anschlüssen 261 der Speicherzellen 280 einer Spalte von Speicherzellen gekoppelt, wohingegen jede zweite Abtast-Leitung 303 mit den zweiten Source-/Drain- Anschlüssen einer jeweiligen Spalte von Speicherzellen 280 gekoppelt ist.
  • Im Weiteren wird bezugnehmend auf Fig. 3B eine Speicherzellen- Anordnung 320 gemäß einem zweiten bevorzugten Ausführungsbeispiel der Erfindung beschrieben.
  • Die Speicherzellen-Anordnung 320 ist in Nicht-UND-Verknüpfung ausgebildet, wohingegen die Speicherzellen-Anordnung 300 in UND-Verknüpfung ausgebildet ist. Das bezugnehmend auf Fig. 2A bis Fig. 2I beschriebene Herstellungsverfahren der Speicherzelle 280 ist auf eine Speicherzellen-Anordnung 300 in UND-Struktur zugeschnitten. Dennoch ist eine einfache Anpassung des Herstellungsverfahrens an die Nicht-UND- Verknüpfung aus Fig. 3B möglich. Gleiche oder ähnliche Komponenten der Speicherzellen-Anordnung 320, die auch in der Speicherzellen-Anordnung 300 enthalten sind, sind mit gleichen Bezugsziffern versehen.
  • Bei der Speicherzellen-Anordnung 320 in Nicht-UND-Verknüpfung sind die Wolfram-Leseleitungen 281 parallel zu den Speichergate-Leitungen 301 verlaufend angeordnet. Die als Doppelgate-Transistor-Speicherzellen ausgebildeten Speicherzellen 321 werden auf einer Seite ihres Kanal- Bereichs mittels der Lese-Elektrode 252 gesteuert und werden auf der anderen Seite ihres Kanal-Bereichs mittels der Speicher-Gateelektrode 224 gesteuert. Für jede Spalte von Speicherzellen 321 ist eine gemeinsame Wolfram-Leseleitung 281 vorgesehen, und für jede Spalte von Speicherzellen 321 ist eine gemeinsame Speichergate-Leitung 301 vorgesehen. Für jede Zeile von Speicherzellen 321 ist jeweils eine gemeinsame Abtast-Leitung bereitgestellt. Entlang einer Zeile von Speicherzellen 321 ist jeweils der zweite Source-/Drain- Anschluss 262 einer ersten Speicherzelle über eine Komponente der Abtast-Leitung 322 mit dem ersten Source-/Drain-Anschluss 261 einer benachbarten zweiten Speicherzelle 321 gekoppelt. Tabelle 2

  • In Tabelle 2 sind Werte für die elektrischen Spannungen (bzw. elektrischen Potentiale) angegeben, auf welche die in Fig. 3B gezeigten Anschlüsse gemäß dem beschriebenen Ausführungsbeispiel gebracht werden, um Information in einer Speicherzelle 321 zu speichern, die Information zu lesen bzw. die Information zu löschen.
  • In diesem Dokument ist folgende Veröffentlichung zitiert:
    [1] Lin, X, Chan, M, Wang, H (2000) "Opposite Side Floating Gate SOI FLASH Memory Cell" Proceedings 2000 IEEE Hong Kong Electron Device Meeting, Seiten 12 bis 15 Bezugszeichenliste 100 Speicherzellen-Anordnung
    101 Speicherzelle
    102 Wort-Leitung
    103 Bit-Leitung
    104 Floating-Gate-Transistor
    105 Gate-Anschluss
    106 erster Source-/Drain-Anschluss
    107 zweiter Source-/Drain-Anschluss
    108 Floating-Gate-Schicht
    120 Speicherzellen-Anordnung
    121 gemeinsamer erster Source-/Drain-Anschluss
    122 gemeinsamer zweiter Source-/Drain-Anschluss
    123 Auswahl-Transistoren
    124 Speicher-Transistoren
    125 Gate-Leitungen
    130 Speicherzellen-Anordnung
    131 Bit-Leitung
    132 Bit-Leitungs-Kontakt
    133 erste Auswahl-Leitung
    134 zweite Auswahl-Leitung
    135 gemeinsame Source-/Drain-Anschluss-Leitung
    136 Speicherzelle
    137 Floating-Gate-Bereich
    138 Wort-Leitung
    139 Auswahl-Transistor
    140 Auswahl-Transistor
    141 Floating-Gate-Transistoren
    200 SOI-Wafer
    201 Silizium-Substrat
    202 Siliziumdioxid-Schicht
    203 Silizium-Schicht
    210 Schichtenfolge
    211 Siliziumdioxid-Struktur
    212 Siliziumnitrid-Struktur
    220 Schichtenfolge
    221 erste Gate-isolierende Schicht
    222 Floating-Gate
    223 ONO-Schichtenfolge
    224 Speicher-Gateelektrode
    230 Schichtenfolge
    231 Siliziumdioxid-Schicht
    240 Schichtenfolge
    241 Träger-Wafer
    242 Silizium-Substrat
    243 Siliziumdioxid-Deckschicht
    250 Schichtenfolge
    251 zweite Gate-isolierende Schicht
    252 Lese-Elektrode
    253 Siliziumnitrid-Deckschicht
    254 Siliziumdioxid-Seitenwand
    260 Schichtenfolge
    261 erster Source-/Drain-Bereich
    262 zweiter Source-/Drain-Bereich
    263 Kanal-Bereich
    270 Schichtenfolge
    271 seitliche Siliziumdioxid-Struktur
    280 Speicherzelle
    281 Wolfram-Leseleitung
    300 Speicherzellen-Anordnung
    301 Speichergate-Leitungen
    302 erste Abtast-Leitungen
    303 zweite Abtast-Leitungen
    320 Speicherzellen-Anordnung
    321 Speicherzelle
    322 Abtast-Leitung

Claims (19)

1. Verfahren zum Herstellen einer Speicherzelle, bei dem
- auf einem Hilfs-Substrat eine erste Gate-isolierende Schicht ausgebildet wird;
- ein Floating-Gate auf der ersten Gate-isolierenden Schicht ausgebildet wird;
- eine elektrisch isolierende Schicht auf dem Floating- Gate ausgebildet wird;
- eine Speicher-Gateelektrode auf der elektrisch isolierenden Schicht ausgebildet wird;
- ein Substrat an der Speicher-Gateelektrode befestigt wird;
- das Hilfs-Substrat teilweise entfernt wird;
- eine zweite Gate-isolierende Schicht auf einem Teil einer freiliegenden Oberfläche des Hilfs-Substrats ausgebildet wird;
- eine Lese-Gateelektrode auf der zweiten Gate- isolierenden Schicht ausgebildet wird;
- in und/oder auf einem freiliegenden Oberflächenbereich des verbleibenden Materials des Hilfs-Substrats zwei Source-/Drain-Bereiche zwischen einem Kanal-Bereich ausgebildet werden derart, dass der Kanal-Bereich mit dem Floating-Gate und mit der Lese-Gateelektrode jeweils zumindest teilweise lateral überlappt.
2. Verfahren nach Anspruch 1, bei dem als Hilfs-Substrat ein Silicon-on-Insulator-Substrat verwendet wird.
3. Verfahren nach Anspruch 1 oder 2, bei dem das Substrat an der Speicher-Gateelektrode des Hilfs- Substrats mittels Waferbondens befestigt wird.
4. Verfahren nach einem der Ansprüche 1 bis 3, bei dem zeitlich vor dem Befestigen des Substrats an der Speicher-Gateelektrode zwischen der Speicher-Gateelektrode und dem Substrat eine andere elektrisch isolierende Schicht ausgebildet wird.
5. Verfahren nach Anspruch 4, bei dem die elektrisch isolierende Schicht und die andere elektrisch isolierende Schicht aus demselben Material hergestellt werden.
6. Verfahren nach einem der Ansprüche 1 bis 5, bei dem zeitlich nach dem Ausbilden der Speicherzelle ein Logikschaltkreis ausgebildet wird.
7. Verfahren nach einem der Ansprüche 1 bis 6, bei dem als Kanal-Bereich an Ladungsträgern vollständig verarmtes Silizium-Material verwendet wird.
8. Verfahren nach einem der Ansprüche 1 bis 7, bei dem die Dicke der ersten Gate-isolierenden Schicht größer ausgebildet wird als die Dicke der zweiten Gate-isolierenden Schicht.
9. Speicherzelle mit
- einem Hilfs-Substrat, auf dem eine erste Gate- isolierende Schicht ausgebildet ist;
- einem Floating-Gate auf der ersten Gate-isolierenden Schicht;
- einer elektrisch isolierenden Schicht auf dem Floating- Gate;
- einer Speicher-Gateelektrode auf der elektrisch isolierenden Schicht;
- einem Substrat, das an der Speicher-Gateelektrode befestigt ist;
- einer zweiten Gate-isolierenden Schicht auf einem Teil einer Oberfläche des Hilfs-Substrats, welche Oberfläche mittels teilweisen Entfernen des Hilfs-Substrats freigelegt ist;
- einer Lese-Gateelektrode auf der zweiten Gate- isolierenden Schicht;
- zwei Source-/Drain-Bereichen zwischen einem Kanal- Bereich im Wesentlichen in und/oder auf einem von der zweiten Gate-isolierenden Schicht und der Lese- Gateelektrode freien Oberflächenbereich des verbleibenden Materials des Hilfs-Substrats, wobei der Kanal-Bereich mit dem Floating-Gate und mit der Lese- Gateelektrode jeweils zumindest teilweise lateral überlappend angeordnet ist.
10. Speicherzelle nach Anspruch 9, bei der das Substrat mittels Waferbondens an den darüber angeordneten Schichten befestigt ist.
11. Speicherzelle nach Anspruch 9 oder 10, bei der die Speicher-Gateelektrode und die Lese-Gateelektrode zueinander im Wesentlichen parallel verlaufend angeordnet sind.
12. Speicherzelle nach einem der Ansprüche 9 bis 11, bei der die Source-/Drain-Bereiche als zumindest teilweise topologisch bis in die Ebene der Lese-Gateelektrode hineinreichend ausgebildet sind.
13. Speicherzelle nach einem der Ansprüche 9 bis 12, bei der die zweite Gate-isolierende Schicht aus einem High-k- Material hergestellt ist.
14. Speicherzelle nach Anspruch 13, bei der die zweite Gate-isolierende Schicht aus einem oder einer Kombination der Materialien
- Aluminiumoxid;
- Siliziumnitrid;
- Zirkoniumoxid;
- Hafniumoxid;
- Yttriumoxid; und
- Lanthanoxid
hergestellt ist.
15. Speicherzelle nach einem der Ansprüche 9 bis 14, bei der die Lese-Gateelektrode aus einem metallisch leitfähigen Material hergestellt ist.
16. Speicherzelle nach Anspruch 15, bei der die Lese-Gateelektrode aus einem oder einer Kombination der Materialien
- Wolfram;
- Titan;
- Titannitrid;
- Tantalnitrid;
- Kupfer; und
- Aluminium;
hergestellt ist.
17. Speicherzelle nach einem der Ansprüche 9 bis 16, bei der die elektrisch isolierende Schicht eine ONO- Schichtenfolge ist.
18. Speicherzellen-Anordnung mit einer Mehrzahl von in und/oder auf dem Substrat ausgebildeten Speicherzellen nach einem der Ansprüche 9 bis 17.
19. Speicherzellen-Anordnung nach Anspruch 18, verschaltet in UND-Verknüpfung oder in Nicht-UND-Verknüpfung.
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