DE3033333A1

DE3033333A1 - Elektrisch programmierbare halbleiterspeichervorrichtung

Info

Publication number: DE3033333A1
Application number: DE19803033333
Authority: DE
Inventors: Erfinder Wird Nachtraeglich Der
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1979-09-04
Filing date: 1980-09-04
Publication date: 1981-04-09
Also published as: FR2464536B1; DE3033333C2; FR2464536A1; JPS5664469A; US4376947A

Description

Elektrisch programmierbare Halbleiterspeichervorrichtung

Die Erfindung betrifft allgemein das Gebiet der Ilalbloiterspeichervorrichtungen, insbesondere einen elektrisch programmierbaren MOS-Festspeicher (MOS-ROM).

Nichtflüchtige Halbleiterspeicher sind insofern sehr nützlich, als die darin gespeicherte Information nicht verlorengeht, wenn die Stromversorgung fortfällt. MOS-ROMs ermöglichen die Speicherung von Informationen, die bei der Herstellung durch eine Gate-Niveau-Maske oder Graben-Maske dauerhaft fixiert werden, wie in der US-PS 3 541 543 beschrieben ist. Bei den meisten Rechnern und Mikroprozessorsystemen werden derartige ROMs verwendet, um ein Programm zu speichern, das aus einer großen Anzahl von Befehlswörtern besteht. Es ist jedoch günstiger, die ROM-Speichervorrichtungen nach der Herstellung statt während der Herstellung

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programmieren zu können, um Speichervorrichtungen herzustellen, die alle gleich sind, ohne daß besondere Masken erforderlich sind, so daß eine spezifisch programmierte Speichervorrichtung in wenigen Minuten hergestellt werden kann, anstatt eine Zykluszeit von Wochen zu benötigen. Es wurden bereits verschiedene elektrisch programmierbare ROM-Speichervorrichtungen entwickelt, z.B. gemäß US-PS 3 984 822 und den US-Patentanmeldungen 754 144, 754 207, und 754 145 vom 27. Dezember 1976, sowie US-Patentanmeldungen 1 095 und 1 097 vom 5. Januar 1979. Diese Speichervorrichtungen sind Zweilagen-Polysilicium-MOS-ROMs mit nichtkontaktierten Gates, sogenannten "Floating Gates, die durch Injektion von Elektronen aus dem Kanal geladen werden. Bei anderen Halbleitervorrichtungen dieser Art wird Ladungsspeicherung auf einer Nitrid-Oxid-Grenzfläche angewandt. Es wurden auch bereits elektrisch veränderbare ROMs entwickelt, vergleiche US-PS 3 881 180 und 3 882 469 sowie US-Patentanmeldung 644 982 vom 29. Dezember 1975. Die in der letztgenannten Fundstelle beschriebenen Vorrichtungen sind Zellen mit nichtkontaktiertem Gate mit Dualinjektion (sowohl Löcher als auch Elektronen), so daß die Gates geladen oder entladen werden können. Speichervorrichtungen, die durch schmelzbare Verbindungen oder durch Durchschläge im Dielektrikum programmiert werden können, sind in den US-Patentanmeldungen 990 550 vom 27. April 1978 und 626 vom 2. Januar 1979 beschrieben. Diese Konzepte sind zwar auf dem Markt bereits erfolgreich, frühere Typen weisen jedoch noch einige unerwünschte Eigenschaften auf, z.B. große Zellenabmessungen, Inkompatibilität mit üblicher Technik, hohe, für die Programmierung benötigte Spannungen, geringe Ausbeute, geringe Geschwindigkeit oder ähnliche Faktoren.

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Aufgabe der Erfindung ist die Cjhaffung einer verbesserten, elektrisch programmierbaren Halbleiterspeicherzelle mit riichtkontaktiertem Gate Ferner soll eine elektrisch programmierbare Zelle geschaffen werden, die geringe Abmessungen aufweist und in einer integrierten Halbleiterschaltung gebildet werden kann. Ferner soll ein verbessertes und vereinfachtes Verfahren zur Herstellung von elektrisch veränderbaren Speicherzellen in N-Kanal-Silicium-Gate-Technologie geschaffen werden.

Gemäß einer ersten Ausführungsform der Erfindung wird eine polykristalline N-Kanal~Zweilagen-.MOS~Festwertspeichereinrichtung bzw. -ROM-Speichermatrix geschaffen, die elektrisch programmierbar ist durch nichtkontaktiorte Gates die unter Steuergates angeordnet sind, welche durch Zeilenadressenleitungen gebildet sind. Die Zellen können elektrisch programmiert werden, indem ausgewählte Spannungen an Source-Elektrode, Drain-Elektrode, Steuergate und Substrat angelegt werden. Das nichtkontaktierte Gate wird durch die Isolierung zwischen ihm und dem Kanal hindurch aufgeladen. Gemäß einem vereinfachten Verfahren zur Herstellung dieser Vorrichtungen entfallen Photolack- und Implantierungsschritte, und trotzdem werden verbesserte Eigenschaften in Form einer höheren Verstärkung und eines geringen Substratkörpereffektes erreicht.

Weitere Vorteile und Merkmale der Erfindung ergeben sich aus der folgenden Beschreibung von Ausführungsbeispielen anhand der Zeichnung. In der Zeichnung zeigen:

Fig. 1 ein schematisches elektrisches Schaltbild einer erfindungsgemäßen Speicherzellenmatrix;

Fig. 2 einen vergrößerten Querschnitt einer Speicherzelle aus der Gruppe in Fig. 1 ;

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Fig. 3 eine Draufsicht auf einen Teil eines integrierten Halbleiterschaltungsplättchens mit einer Zellehmatrix nach den Figuren 1 und 2;

Fig. 4a und 4b

Schnittansichten längs Linie a-a bzw. b-b in Fig. 3;

Fig. 5a bis 5e sowie 6a bis 6a

Schnittansichten entsprechend den Linien 5-5 und 6-6 in Fig. 3, wobei eine erfindungsgemäße Zelle in verschiedenen Stufen des Herstellungsverfahrens gezeigt ist;

Fig. 7 eine Schnittansicht einer weiteren Ausführungsform der Erfindung;

Fig. 8 eine Schnittansicht einer weiteren Ausführungsform der Erfindung; und

Fig. 9 ein Ersatzschaltbild einer EPROM-Zellenstruktur.

Es wird zunächst auf Fig. 1 Bezug genommen. Dort ist eine Speicherzeilenmatrix gezeigt, bei der die Erfindung zur Anwendung gelangen kann. Jede Zelle weist einen Transistor 10 mit einem riichtkontaktierten, also potentialmäßig nicht festliegenden Gate 13, mit einer Source-Elektrode 11, einer Drain-Elektrode 12 und einem Steuergate 1.4. auf. Alle Steüergates 14 in einer Zellenzeile sind mit einer Zeilen-Adreßleitung 15 verbunden, und alle Zeilen-Adreßleitungen 15 sind mit einem Zeilendecoder 16 verbunden. Alle Source-Elektroden 11 in einer Zellenspalte sind gemeinsam mit einer Source-Spaltenleitung 17 verbunden, bei der es sich um eine Metalleitung handelt, die über einen Metall-Graben-Kontakt 17 mit den N+-Source-Elektrode verbunden ist. Alle Drain-Elek-

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troden 12 sind über Kontakte 18" mit einer Vss-Leitung verbunden. Die Source-Spaltenleitungen 17 und die Vss-• Leitungen 18 sind mit einem Spaltendecoder 19 verbunden. Im Schreib- oder Programmierbetrieb legen der Spaltendecoder 19 und die zugeordneten Schaltungseinrichtungen entweder eine hohe Spannung Vp (etwa +25 V) oder eine niedrige Spannung (Massepotential bzw. Vss) an jede Source- und Drain-Spaltenleitung 17 bzw. 18 in jeder Spalte an, und zwar ansprechend auf eine Spaltenadresse und eine Dateneingabe "0" oder "1". Für Schreib- oder Programiniervorgänge legt der Zeilendecoder 16 eine hohe Spannung Vp an eine der Zeilenleitungen und eine niedrige Spannung Vss an jede der verbleibenden Zeilenleitungen 15 als Reaktion auf eine Zeilenädresse an.

Die Struktur einer der erfindungsgemäßen Zellen ist stark vergrößert im Schnitt in Fig. 2 gezeigt. Die Zelle ist in. einem Halbleitersubstrat 20 aus P-Silicium gebildet, um die hier als Äusführungsbeispiel beschriebene Ausführungsform von N-Kanal-Silicium-Gate-MOS-Transistoren zu schaffen. Der Transistor 10 der Zelle enthält einen Kanalbereich unter dem nichtkontaktierten Gate 1 3 und zwischen implantierten Bereichen 22 und 22', die an die Source-Elektrode bzw. Drain-Elektrode 12 angeschlossen sind. Das nichtkontaktierto. Gate 13, das aus mit Arsen oder Phosphor dotiertem polykristallinen Silicium der ersten Lage gebildet ist, ist von dem darunter liegenden Kanalbereich 21 durch eine thermisch gewachsene Gate-Oxidschicht 23 mit einer Dicke von z.B. 0,06 bis 0,08 μπι (600 bis 800 Ä) isoliert. Das Steuergate bildet die Zeilenleitung 15 und ist gebildet aus einem ßtreifen aus N+-dotiertern polykristallinen Silicium der zweiten Lage» Das Steuergate 14 kann sich über die Ränder des nichtkontaktierten Gates 13 auf jeder Seite hinauserstrecken, und zwar lediglich zur leichteren Ausrichtung; bei einer

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anderen Ausführungsform fallen die Ränder zusammen. Das Steuergate 14 ist von dem nichtkontaktierten Gate durch eine thermisch gebildete Oxidschicht 24 isoliert. Bei früheren Zellen dieser Art war der Transistor 10 in einem "P+-Tank"-Bereich gebildet/ der einen implantierten Bereich mit höherer Borkonzentration als das Substrat 20 bildete und die Aufladun des nichtkontaktierten Gates bei einer niedrigeren •Gate-Steuerspannung ermöglichte als ohne Verwendung des P+-Bereiches. Gemäß der Erfindung erfüllt ein mit Bor implantierter P+- Bereich 25 bzw. 25' auf beiden Seiten des nichtkontaktierten Gates dieselbe Funktion wie der P+-Tank. Diese Bereiche sind unter Verwendung des nichtkontaktierten Gates .13 als Maske gebildet, so daß eine getrennte Maske für die Herstellung eines "Tanks" nicht benötigt wird. Die geringe Breite des Bereiches 25 bzw. 25' gewährleistet, daß die P+-Impantierung die Schwellenspannung nicht verändert, ebenso wie bei herkömmlichen Vorrichtungen mit P+-Tank.

Im Betrieb der bisher beschriebenen Halbleitervorrichtung weist das Speichersystem zwei verschiedene Arbeitszustände auf, nämlich einen zum Einschreiben bzw. Programmieren, wobei hohe Spannungen (20 bis 25 Volt) angewandt werden, und einen anderen zum Auslesen, wobei übliche N-Kanal-Arbeitsspannungen von z.B. +5 Volt und Vss bzw. Masse verwendet werden. Es wird nun ein Transistor 10 einer Zelle betrachtet. Wenn die Source-Elektrode 11 sich auf dem Potential Vss befindet, liegt die Drain-Elektrode 12 auf dem hohen Spannungspegel Vp (25 V), und das Steuergate 14 liegt auf hoher Spannung Vp, die von dem Zeilendecoder 16 geliefert wird, während das Substrat 20 sich auf Potential Vss befindet; es sammeln sich dann negative Ladungen auf dem nichtkontaktierten Gate 13 aufgrund von Elektroneninjektion durch das Oxid 23 hindurch. Dadurch wird die Anordnung zur Speicherung einer "1" programmiert, denn das aufgeladene Gate 13 schirmt den Kanalbereich ;

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von dem Gate 14 ab, so daß der iCanal nicht invertiert werden kann, bis das Gate 14 eine positive Spannung von etwa +8 bis +10 V erhält. Im Programmierbetrieb haben die nicht adressierten Zellenzeilen der Gruppe eine niedrige Spannung Vss an den Gates 14. Die Zeilen-Adreßleitung 15 führt also mit Ausnahme der adressierten Zeile, die auf Vp bzw. +25 V liegt, das Potential Vss. Alle Transistoren in den Zeilen, die nicht adressiert sind, sind unempfindlich für Veränderungen, weil ihre Steuergatespannungen niedrig sind. Beim Programmieren werden sowohl die Source-Leitung 17 als auch die Drain-Leitung 18 für die nicht adressierten Spalten auf Vss gelegt, d.h. Leitungen 17 und 18 werden durch die Decoderschaltung 19 auf diesen Pegel gesetzt, mit Ausnahme derjenigen Spalte, welche die zur Programmierung adressierte Zelle enthält. Für die adressierte Spalte befindet sich die Source^-Leitung 17 auf Vss, während.die Drain-Leitung 18 sich auf Vp befindet, um eine "1" einzuschreiben, oder auf Vss befindet/ um eine "0" einzuschreiben.

Im Auslesebetrieb führen die Adreßleitungen 15 der ausgewählten Zellen +5 V, die durch den Zeilendecoder 16 angelegt werden, während die übrigen Zeilen-Adreßleitungen das Potential Vss empfangen, üblicherweise werden alle Ausgangsleitungen vor einem Lesezyklus auf +5 V vorgeladen. Alle Source-Leitungen 17 liegen dann auf Vss. Die Ausgangsleitung 18 der ausgewählten Zelle 10 liefert dann ein Ausgangssigna], in Abhängigkeit davon, ob die Zelle auf "1" oder auf "0" programmiert wurde.

Es wird nun auf Fig. 3 Bezug genommen, in der ein Teil einer Zellengruppe nach der Erfindung dargestellt ist. Die Figuren 4a und 4b sind Schnittansichten der in Fig. 3 gezeigten Anordnung ähnlich Fig. 2 und zeigen Einzelheiten des Aufbaus.

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BAD ORIGINAL

Die in Fig. 3 gezeigte Fläche hat z.B. eine Größe von nur etwa 0,025 bis 0,05 mm (1 bis 2 Tausendstel Zoll). Die Zellengruppe kann z.B. 16 384 Zellen oder eine andere Anzahl von Zellen aufweisen, die eine Potenz der Zahl 2 ist. Die Transistoren 10 der gezeigten Zellen sind in parallelen gestreckten senkrechten Gräben 26 gebildet, die von einem dicken Feldoxid 28 auf der Oberseite des Plättchens 20 umgeben sind. N+-diffundierte Bereiche 30 in den Gräben bilden Zwischenverbindungen mit den Source- und Drain-Elektroden der Transistoren. Gestreckte parallele Streifen aus polykristallinem Silicium bilden die Adreßleitungen 15 und die Steuergates 14 der Transistoren. Die nichtkontaktierten Gates sind unter den Streifen 15 vergraben.. Parallele vertikale Metallstreifen bilden die Source-Leitung 17 und die Drain-Leitung 18, und diese Leitungen kontaktieren die Source-Elektroden an Kontaktstellen 17' bzw. Drain-Elektroden an Kontaktflächen 18', wo das Metall, das die Deckschicht bildet sich heraberstreckt, um die N+-diffundierten Bereiche der Gräben zu kontaktieren. Jeder Drain-Kontaktbereich wird mit einer angrenzenden Zelle geteilt, so daß im Mittel nur die Hälfte von Drain-Kontaktflächen pro Zelle erforderlich ist. Die Metalleitungen 17 und 18 sind von den polykristallinen Leitungen 15 der zweiten Lage durch eine dicke Oxidschicht 33 isoliert. Für einen gesamten Zellenblock sind nur eine Source-Leitung 17 und ein Source-Kontakt 17' erforderlich.

Die zur Programmierung erforderliche Spannung Vp ändert sich in Abhängigkeit von verschiedenen Prozeßparametern, liegt jedoch im Bereich von 20 bis 30 V. Bei geeigneter Prozeßsteuerung, wobei jedoch die Ausbeute geringer werden kann, kann eine niedrigere Spannung im Bereich von 15 V erreicht werden. Eine weitere Variable ist die Änderung der Schwellenspannung Vtx des Transistors 10 zwischen einer programmierten "1" und einer "0". Bei einem Ausführungsbeispiel wird eine Änderung der Schwelle von etwa 8 V erreicht.

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Bei der in Fig. 3 gezeigten Speichermatrix soll nun angenommen werden, daß ein Bit 10a programmiert werden soll. Die gemeinsamen Source-Elektroden werden über die Leitungen 17 und die Kontakte 17' auf das Potential Vss gelegt. Die Drain-Elektroden der Transistoren 10a und 10b (sowie sämtliche dieser Spalte) werden über Leitung 18 auf Potential Vp gelegt, während alle anderen Drain-Elektroden, z.B. der ■Transistoren 10c und 10d, über weitere Leitungen 18 auf Potential Vss gelegt werden. Die Leitung 15 über den Transistoren 10a und 10c wird auf Vp gelegt, und alle weiteren polykristallinen Leitungen 15 der zweiten Lage, z.B. die über den Transistoren 10b und 10d, werden auf Potential Vss gelegt. Unter diesen Bedingungen wird das nichtkontaktierte Gate 13 des Transistors 10a aufgeladen, da seine Source-Elektrode sich auf Potential Vss befindet, seine Drain-Elektrode auf Vp und seine Gate-Elektrode auf Vp. Die anderen Transistoren werden nicht beeinflußt. Die Gate-Elektrode des Transistors 10c liegt auf dem Potential Vp, und seine Source-Elektrode sowie seine Drain-Elektrode liegen auf Vss. Das Gate des Transistors 10b liegt auf Vss, sein Drain auf Vp und seine Source-Elektrode auf Vss. Die Source-Elektrode des Transistors 10b liegt auf Vss, seine Drain-Elektrode auf Vss, ebenso wie sein Gate. Das .Substrat liegt stets auf Potential Vss.

Die Speichermatrix kann durch Ultraviolettlicht gelöscht werden.

Die Metalleitungen 18 bedecken zwar den größen Teil der Fläche der nichtkontaktierten Gates 13, ein Teil der Flächen liegt jedoch an den Seiten frei, so daß das Ultraviolettlicht durch das Oxid und das polykristalline Material der zweiten Lage durchdringen kann, um die nichtkontaktierien Gates zu entladen.

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Es wird nun auf die Figuren 5a bis 5e sowie 6a bis 6e Bezug genommen, um ein Verfahren zur Herstellung der zuvor beschriebenen Ausführungsformen zu erläutern. Die Figuren 5a bis 5e sind Schnittansichten entsprechend der Schnittansicht von Fig. 2 im fertiggestellten Zustand, unä zwar Schnittansichten längs Linie 5-5 in Fig. 3, währen die Figuren 6a bis 6e der Schnittansicht in Fig. 4b entspricht/ und zwar entlang 6-6 in Fig. 3.

Es handelt sich im wesentlichen um ein selbstausrichtendes N-Kanal-Silicium-Gate-Zweilagen-Verfahren zur Herstellung von integrierten MOS-Schaltungen mit ' polykristallinem Material Der Ausgangsstoff ist eine Scheibe aus monokristallinem Silicium vom P-Leitungstyp mit einem Durchmesser von z.B. etwa 100 mm (4 Zoll) und einer Dicke von 0/5 mm (20 Tausendste Zoll)/ geschnitten in der Ebene <100 > , wobei es sich um einen P-Leitungstyp handelt, der bei der Züchtung mit Bor dotiert ist, um einen spezifischen Widerstand von etwa 12 bis 15 Ohm-cm zu erzeugen. In den Figuren bildet der Halbleiterkörper 20 einen sehr kleinen Teile der Scheibe, der als typisches Beispiel im Schnitt gezeigt ist. Nach der Reinigung wird die Scheibe oxidiert/ indem sie Sauerstoff in einem Ofen bei einer hohen Temperatur von z.B. 1000⁰C ausgesetzt wird, um eine Oxidschicht 41 mit einer Dicke von etwa 0,1 um (1000 A) zu erzeugen. Dann wird eine Schicht 42 aus Siliciumnitrid

Si₃N₄ einer Dicke von etwa 0,1 um (1000 A) gebildet, und zwar durch Einwirkung einer Atmosphäre aus Dichlorsilan und Ammoniak in einem Reaktor. Ein überzug 43 aus Photolack wird auf die gesamte Deckfläche aufgebracht und dann mit Ultraviolettlicht durch eine Maske hindurch belichtet, die das gewünschte Muster erzeugt, und wird dann entwickelt. Dadurch verbleiben Bereiche 44/ in denen das Nitrid fortgeätzt werden kann. Dies sind die Bereiche/ in denen das Feldoxid 28 gezüchtet werden soll. Die Scheibe wird einer Plasmaätzung

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unterzogen, wodurch der Teil der Nitridschicht 42 entfernt wird, der von dem belichteten Photolack 43 nicht bedeckt ist, wobei jedoch, die Oxidschicht 41 nicht entfernt wird und keine Reaktion mit dem Photolack 43 auftritt.

An der Scheibe wird nun eine Ionenimplantation vorgenommen, wodurch Boratome in den Bereichen 44 implantiert werden, die von dem Photolack 43 nicht bedeckt sind, welcher die Implantierung verhindert. Bor ist eine Verunreinigung, die eine P-Leitfähigkeit hervorruft; auf diese Weise wird ein stärker dotierter P+-Bereich 45 in der Oberfläche gebildet. Die Oxidschicht 41 verbleibt während der Implantierung, denn sie verhindert, daß die implantierten Boratome während der anschließenden Wärmebehandlung aus. der Oberfläche herausdiffundieren. Die Borimplantation erfolgt mit einer Dosierung von etwa 4 χ 10¹²/cm² bei 100 keV. Na<
die Photolackschicht 43 entfernt.

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etwa 4x10 /cm² bei 100 keV. Nach der Implantierung wird

Bei der fertiggestellten Vorrichtung sind die Bereiche 45 ■nicht in derselben Form vorhanden, weil von diesem Teil der .Scheibe bei dem Oxidationsvorgang ein Teil verbraucht wird. Die implantierten Bereiche 45 ergeben letztlich die P+-Kana.l~ Begrenzungsbereiche 34.

Wie im US-Patent 4 055 444 beschrieben ist/ besteht der nächste Schritt des Verfahrens darin, die Scheibe einer Wärmebehandlung oder Glühbehandlung auszusetzen, während welcher sie während etwa 2 Stunden in inerter Atmosphäre aus vorzugsweise Stickstoff auf einer Temperatur von etwa 1000⁰C gehalten wird. Dadurch wird eine deutliche Veränderung der Borkonzentration erreicht, was zu erwünschten Effekten führt, abgesehen von einer Verminderung der Kristallstrukturbeschädigung durch die Implantation. Die P+-Bereiche 45 sind nach.dem Wärmebehandlungsschritt tiefer in die Siliciumoberflache eingedrungen.

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Dor nun folgende Schritt des Herstellungsverfahrens ist die Bildung des Feldoxids, die erfolgt, indem die Scheiben während etwa 10 Stunden Dampf bzw. einer oxidierenden Atmosphäre von etwa 900⁰C ausgesetzt werden. Wie aus Fig. 6b ersichtlich ist, wird dadurch ein dicker Feldoxidbereich bzw. eine Feldoxidschicht 28 gezüchtet, und dieser Bereich erstreckt sich in die Siliciumoberflache hinein, da Silicium beim Oxidieren verbraucht wird. Die Nitridschicht 42 maskiert die Oxidation darunter ab. Die Dicke dieser Schicht 28 betragetwa 0,8 bis 1 um (8000 bis 10000 A), wovon sich die Hälfte oberhalb und die andere Hälfte unterhalb der ursprünglichen Oberfläche befindet. Der zuvor implantierte und durch die Wärmebehandlung modifizierte, mit Bor dotierte P+-Bereich wird teilweise verbraucht, diffundiert jedoch ebenfalls weiter in das Silicium ein, und zwar vor der Oxidationsfront. Auf diese Weise ergeben sich P+-Bereiche 34, die tiefer und gleichförmiger sind und eine günstige Konzentration an der Oberfläche aufweisen, verglichen mit dem Ergebnis, das ohne den Wärmebehandlungsschritt erreicht würde. Ferner weisen die Bereiche 34 eine weniger starke Kristallstrukturbeschädigung auf als für implantierte Anordnungen typisch ist.

Die Nitridschicht 42 und die darunter liegende Oxidschicht werden durch Ätzen entfernt, was in dem nächsten Verfahrensschritt geschieht, und auf den freiliegenden Siliciumbereichen wird eine weitere dünne Siliciumoxidschicht 23 einer

Dicke von etwa 0,08 μΐη (800 A) gezüchtet.

Zu diesem Zeitpunkt können dann in der.Zeichnung allerdings nicht dargestellte Ionenimplantationen erfolgen, um die gewünschten Schwellwert- bzw. Betriebsparameter der Transistoren in den peripheren Schaltungen zu erzeugen, z.B. in den Decodern, Ausgangspuffern, Eingabe-Halteschaltungen und Eingabe Puffern, Taktgeneratoren und dergleichen. Zunächst kann eine

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Borimplantation bei 50 keV mit einer Dosierung von etwa 2,5 χ 10 Atome/cm² vorgenommen werden, um die Schwellwertspannung der Transistoren mit dünnem Oxid und vom Anreicherungstyp einzustellen, so daß keine Substratvorspannung erforderlich ist. Dann kann eine Photolackschicht aufgebracht und so gestaltet werden, daß die Kanalbereiche der Lasttransistoren vom Verarmungstyp in den peripheren Schaltungsanordnungen freiliegen. Diese Bereiche erfahren dann eine Phosphorimplantation bei 150 keV mit einer Doüic-

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rung von etwa 1 χ 10 /cm². Diese Phosphorimplantation ist so gewählt, daß ein Kompromiß zwischen hoher Arbeitsgeschwindigkeit und geringer Betriebsleistung für die Elemente in den peripheren Schaltungen erreicht wird.

Fenster für die Kontakte des polykristallinen Siliciums der ersten Lage mit dem Substrat (in diesen Ansichten nicht dargestellt) werden unter Verwendung von Photolack geformt und geätzt, wobei die Gate-Oxidschicht 23 an ausgewählten Stellen entfernt wird. Danach wird eine Schicht aus polykristallinem Silicium über der gesamten Scheibe in einem Reaktor unter Anwendung von üblichen Techniken aufgebracht, z.B. durch Zersetzung von Silan in Wasserstoff bei etwa 930⁰C, und zwar mit einer Dicke von etwa 1/2 bis 1 Mikron, wodurch das polykristalline Silicium erzeugt wird, das letztlich die nichtkontkatierten Gates 13 bildet. Die polykristalline Schicht erfährt dann eine Phosphorablagerung und Diffusion, um sie hochleitend zu machen. Diese Diffusion dringt nicht in das Substrat 20 ein, außer an den Kontaktbereichen zwischen polykristallinem Material und Silicium (nicht dargestellt).

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Die polykristalline Siliciumschicht und das darunter liegende Gate-Oxid bzw. die dünne Oxidschicht 23 werden als nächstes geformt. Dies erfolgt durch Aufbringen einer Photolackschicht, Belichten mit Ultraviolettlicht durch eine Maske hindurch/ die für diesen Zweck geschaffen wird, Entwickeln und Ätzen, wobei der zurückbleibende Photolack bestimmte Flächen des polykristallinen Siliciums maskiert. Die sich ergebende Struktur ist in Fig. 5c gezeigt; ein Teil der verbleibenden polykristallinen Siliciumschicht bildet die spätere freischwebende Gate-Elektrode 13 eines der Transistoren 10.

Die Scheibe erfährt dann eine Deckimplaritation aus Arsen

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mit etwa 10 bis 10 Atomen pro cm², Wodurch die.leicht dotierten implantierten N-Bereiche 22 erzeugt werden. Dann

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erfolgt eine Borimplantation mit etwa 5x10 bis 5x10 Atomen pro cm², um die P-Bereiche 25 und 25' zu schaffen. Durch Maskierung mit Photolack werden erforderlichenfalls diejenigen Bereiche geschützt, die keine Implantation erhalten sollen. Diese beiden Implantationen sind sowohl mit dem polykristallinen Gate 13 der ersten Lage als auch dem darunterliegenden Oxid 23 ausgerichtet. In einer anschließenden Hochtemperatur-Treibstufe diffundiert das Bor wesentlich schneller als das Arsen. Die Stärke des Eintreibens wird so gewählt, daß die mit Bor dotierten Bereiche 25 und 25' eine ausreichende Bordotierung aufweisen, um die Injektion schneller Elektronen in das Oxid zu unterstützen, der mit Bor dotierte Bereich ist jedoch schmal genug, um durch die in Sperrichtung an den N+-P-Übergang angelegte Vorspannung durchbrochen werden zu können.

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.Danach wird die Schicht 24 aus Siliciumdioxid auf dem polykristallinen Silicium der ersten .Lage gezüchtet, wodurch ein überzug an allen freiliegenden Bereichen des polykristallinen Materials geschaffen wird, wie in Fig. 5d gezeigt ist, einschließlich Oberseite und Seitenbereiche. Die Schicht 24 wird bei einer Temperatur von etwa 11i)O⁰C . in O„ während etwa 55 Minuten und in H. während 30 Minuten gezüchtet, wodurch eine Dicke von 0,12 μπι (1200 Λ) geschaffen wird und ein Teil des polykristallinen Siliciums verbraucht wird. Wenn in den peripheren Schaltungseinrichtungcn Kontakte zwischen dem polykristallinen Material dos zweiten Niveaus und dem Silicium benötigt werden, werden Kontaktflächen an dieser Stelle geöffnet; in der Zellenmatrix werden sie nicht gebraucht.

Das polykristalline Silicium der zweiten Lage wird dann auf der gesamten Deckoberfläche der Scheibe aufgebracht und bedeckt die Oxidschicht 24. Diese zweite polykristalline Schicht erhält durch Photolack ein solches Muster, daß die Steuergates 14 und die Zeilen-Adreßstreifen 15 gebildet werden; sodann wird die Oxidschicht 24 an allen Stellen außer unter den Streifen 15 fortgeätzt. Durch Ablagerung und Diffusion werden nun die stark dotierten N+-Source- und Drain-Bereiche 11 bzw. 12 sowie die Bereiche 30 in den Gräben 26 und die N+-Bereiche unter den Kontaktbereichen 17' und 18' geschaffen. Die Diffusionstiefe beträgt etwa 0,8 bis 1,0 lim (8000 bis 10000 A). Die N+-diffundierten Bereiche wirken als Leiter, welche die verschiedenen Bereiche miteinander verbinden, und sie wirken auch als Source- bzw-Drain-Bereiche. Diese Diffusion dotiert ferner alle freiliegenden polykristallinen Siliciumbereiche stark, nämlich die Steuergates 14 und die Leitungen 15.

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Wie aus den Figuren 5e und 6e ersichtlich ist, wird die Herstellung der Anordnung fortgesetzt, indem eine Schicht 33 aus phosphordotiertem Oxid aufgebracht wird. Dies erfolgt nicht durch Oxidation, sondern durch einen Niedertemperatur-Reaktionsprozeß unter Anwendung einer herkömmlichen chemische Dampfablagerungstechnik. Eine Schicht 33 mit einer Dicke von etwa 0,6 μΐη (6000 A) wird erzeugt, welche die gesamte Scheibe bedeckt. Durch Maskierung mit Photolack werden Fenster in der Oxidschicht 33 in den Bereichen 17' und 18' geschaffen, an denen Kontakte von Metall zu dem Graben oder von Metall zu einer polykristallinen Siliciumschicht geschaffen werden sollen (diese sind bei der gezeigten Ausführungsform nicht dargestellt). Es kann ein "Verdichtungsschritt" vorgenommen werden, bei dem die Scheibe auf 1000⁰C erhitzt wird, um feinste Löcher oder Poren in dem Oxid zu entfernen und Stufen an Kontaktstellen zu glätten. Dann wird eine Aluminiumschicht auf der gesamten Scheibe abgelagert und durch Photolackmaskierung so geformt, daß die Metallanschlüsse 17 und 18 usw. gebildet werden.

In Fig. 7 ist eine weitere Ausführungsform gezeigt, bei welcher der P+-Bereich 25' auf der Source-Elektrodenseite fortgelassen ist, wenn er dort nicht benötigt wird. Hierdurch wird das Verfahren etwas komplizierter, weil ein weiterer Photolack-Maskierungsschritt erforderlich ist; es wird jedoch eine bessere Vorrichtung mit höherer Verstärkung bzw. höherem Gewinn geschaffen.

Das Verfahren zur Herstellung der in Fig. 7 gezeigten Ausführungsform ist dasselbe, so daß die obige Beschreibung unter Bezugnahme auf die Figuren 5a bis 5g ebenfalls gilt, mit der Ausnahme, daß eine Photolackmaske nach der Arsenimplantation und vor der Borimplantation aufgebracht wird, um die Borimplantation auf allein die Drain-Seite zu begrenzen.

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In Fig. 8 ist eine weitere Ausfuhrungsform gezeigt, bei der das polykristalline Material der ersten und der zweiten Lage gleichzeitig geätzt wird, so daß eine selbsttätige Ausrichtung derselben erfolgt. Dadurch wird eine optimierte Vorrichtung mit hoher Verstärkung bzw. hohem Gewinn geschaffen. Das Herstellungsverfahren ist dasselbe wie bei den Vorrichtungen nach den Figrüen 2 und 3, mit der Ausnahme, daß das nichtkontaktierte Gate durch zwei Ätzschritte festgelegt wird. Die Ätzung des polykristallinen Materials der ersten Lage definiert die Breite des nichtkontaktierten Gates, während die Ätzung des polykristallinen Materials der zweiten Lage gleichzeitig die Länge des nichtkontaktierten Gates definiert, so daß Steuergate und nichtkontaktiertes Gate selbsttätig ausgerichtet sind. Ferner ist auf der Drain-Seite ein mit Phosphor dotierter N-Bereich hinzugefügt. Dies kann durch eine Phosphorimplantation unter Verwendung derselben Maske wie für die Borimplantation auf der Drain-Seite erfolgen, gefolgt durch einen Eintreibschritt. Phosphor diffundiert viel schneller als Arsen, so daß dieser Bereich tiefer wird.

Fig. 9 zeigt ein Ersatzschaltbild einer EPROM-Zellenstruktur. Die Kapazitäten Csc und Cdc sind Streukapazitäten zwischen der Source- oder Drain-Elektrode und dem Steuergate 14; diese sind unnütz und sollten minimal gemacht werden, so daß die Überlappung des Steuergates über das nichtkontaktierte Gate hinaus auf die Source- und Drain-Bereiche bei der Ausführungsform nach Fig. 8 entfällt, im Gegensatz zu Fig. 7 oder Fig, 2. Die Kapazität Cfs ist die Koppelkapazität zwischen dem nichtkontaktierten Gate und der Source-Elektrode. Dies hat zur Wirkung, daß die Spannung des nichtkontaktierten Gates gesenkt wird, so daß sie minimal gemacht werden sollte/ was durch einen flachen * mit Arsen implantierten Bereich 50 auf der Source-Seite erreicht wird. Eine tiefere Phosphordiffusion 51 auf der Drain-Seite vergrößert die Kapazitäten Ccf und Cfd zwischen dem nichtkontak-

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tierten Gate und dem Steuergate und der Drain-Elektrode. Je höher diese zwei Kapazitäten sind, eine desto höhere Spannung kann an das nichtkontaktierte Gate angekoppelt werden. Die Kapazität Cf zwischen dem nichtkontaktierten Gate und dem Kanal sollte möglichst klein sein.

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Leerseite

Claims

Patentansprüche

.· Elektrisch programmierbare, nichtflüchtige Halbleiterspeicherzelle mit nichtkontakticrtem Gate und enlhaH end eine MOS-Transistorvorrichtung, die in einer Oberfläche eines Halbleiterkörpers des einen Leitungstyps gebildet, ist und eine Source- und Drain-Elektrode des entgegengesetzten Leitungstyps aufweist, mit einem Kanalbereich zwischen der Source-Elektrode und der Drain-Elektrode, einem nichtkontaktierten Gate und einem über dem Kanalbereich liegenden Steuer-Gate, gekennzeichnet durch einen Bereich des einen Leitungstyps, der stärker dotiert ist als der Halbleiterkörper, an die Drain-Elektrode angrenzt und einen Teil des Kanalbereichs, jedoch nicht den gesamten Kanalbereich einnimmt.

2. Speicherzelle nach Anspruch 1, dadurch gekennzeichnet, . daß das Steuer-Gate und das nichtkontaktierte G₁Uo ;ius polykristallinen! Silicium sind und der genannte Bereich mit dem nichtkontaktierten Gate selbsttätig ausgerichtet ist.

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3. Speicherzelle nach Anspruch 1 oder 2, dadurch gekennzeichnet/ daß ein zweiter Bereich des einen Leitungstyps, der stärker dotiert ist als der Halbleiterkörper, in dem Kanalbereich angrenzend an die Source-Elektrode vorgesehen ist und einen Teil des Kanalbereichs, jedoch nicht den gesamten Kanalbereich einnimmt.

4. Speicherzelle nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, daß die Drain-Elektrode tiefer ist und von dem nichtkontaktierten Gate stärker überlappt wird als die Source-Elektrode.

5. Speicherzelle nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, daß das Steuer-Gate und das nichtkontaktiertem ,Gate selbsttätig miteinander ausgerichtet sind und die Steuergate/Source-Elektroden- bzw. Steuergate/Drain-Elektroden-Kapazität minimal gemacht ist.

6. Verfahren zur Herstellung einer Halbleitervorrichtung, dadurch gekennzeichnet, daß eine erste und eine zweite leitende Schicht in Form eines Musters auf einer Oberfläche eines Halbleiterkörpers des einen Leitungstyps mit einem Isolierüberzug unter den Schichten und zwischen den Schichten gebildet werden, daß eine die Leitfähigkeit bestimmende Verunreinigung des entgegengesetzten Leitungs typs in den Halbleiterkörper selbsttätig mit der ersten und mit der zweiten Schicht ausgerichtet eingebracht wird daß eine die Leitfähigkeit bestimmende Verunreinigung des einen Leitungstyps in den Halbleiterkörper selbsttätig mit einer der Schichten ausgerichtet eingebracht wird und daß auf diese Weise ein stärker als der Halbleiterkörper dotierter Bereich geschaffen wird, der sich teilweise unter der ersten Schicht erstreckt, jedoch nicht vollständig von einer Seite der ersten Schicht zu der anderen

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•7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß die erste und die zweite leitende Schicht aus polykristallinen! Silicium gebildet werden und daß die Halbleitervorrichtung als elektrisch programmierbarer Speicher ausgebildet wird,

8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß der Isolierüberzug aus Siliciumoxid geschaffen wird und der Halbleiterkörper aus P-Silicium gewählt wird.

9. Verfahren nach Anspruch 8, dadurch gekennzeichnet, daß das Einbringen der Verunreinigung auf der einen Seite der einen Schicht, jedoch nicht auf der anderen Seite durchgeführt wird.

1Q. Verfahren nach Anspruch 9, dadurch gekennzeichnet, daß die erste und die zweite Schicht selbsttätig miteinander ausgerichtet sind-

11. Elektrisch programmierbare, nichtflüchtige Halbleiterspeichergruppe mit nichtkontaktiertem Gate gekennzeichnet durch eine Mehrzahl von MOS-Transistorvorrichtungen, die auf einer Seite eines Halbleiterkörpers gebildet sind und jeweils eine Source-Elektrode, eine Drain-Elektrode, einen Kanal, ein nichtkontaktiertem Gate und ein Steuergste aufweisen, wobei jede Transistorvorrichtung einen Bereich in dem Halbleiterkörper angrenzend an die Drain-Elektrode aufweist, der stärker dotiert ist als der -Halbleiterkörper und sich nicht über die gesamte Länge des Kanals erstreckt, wobei ferner die Transistorvorrichtungen in einer , ' Matrix aus Zeilen und Spalten angeordnet sind; durch Mittel zum Verbinden der Steuergates aller Transistorvorrichtungen in jeder Zeile miteinander zur Bildung von Zeilenleitungen; durch Mittel zum Verbinden der Source-Elektroden

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einer Mehrzahl der Transistorvorrichtungen miteinander zur Bildung erster Spaltenleitungen; durch Mitte] zum Verbinden der Drain-Elektroden aller Transistorvorrichtungen in jeder Spalte miteinander zur Bildung von zweiten Spaltenleitungen; wobei für jede der ersten Spaltenreihen eine Mehrzahl von zweiten Spaltenleitungen vorgesehen ist; durch Mittel zum Auswählen einer der Zeilenleitungen und Anlegen einer hohen Spannung an diese, während eine niedrige Spannung an die verbleibenden Spaltenleitungen angelegt wird; durch Mittel zum Auswählen einer der zweiten Spaltenleitungen und Anlegen einer hohen Spannung an diese/ während eine niedrige Spannung an alle anderen zweiten Spaltenleitungen angelegt wird; und durch Mittel zum Anlegen einer niedrigen Spannung an alle ersten Spaltenleitungen.

12. Halbleiterspeichergruppe nach Anspruch 11, dadurch gekennzeichnet, daß die Transistorvorrichtungen N-Kanal-Transistoren sind, daß der genannte Bereich vom P-Leitung typ ist, und daß das nichtkontaktierte Gate und das Steuer gate aus polykristallinem Silicium sind.

13. Halbleiterspeichergruppe nach Anspruch 12, gekennzeichnet durch Mittel zum Auslesen von Daten aus der Matrix durch Anlegen einer Spannung, die niedriger ist als die hohe Spannung, an eine ausgewählte Zeilenleitung, Verbindung der ersten Spaltenleitung mit Masse und Erfassung der Impedanz zwischen einer ausgewählten zweiten Spaltenleitung an Masse.

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