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TWI773029B - 具有溝槽式接面蕭基位障二極體的半導體結構 - Google Patents

具有溝槽式接面蕭基位障二極體的半導體結構 Download PDF

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TWI773029B
TWI773029B TW109144788A TW109144788A TWI773029B TW I773029 B TWI773029 B TW I773029B TW 109144788 A TW109144788 A TW 109144788A TW 109144788 A TW109144788 A TW 109144788A TW I773029 B TWI773029 B TW I773029B
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林祐安
詹詠翔
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Abstract

一種半導體裝置，包含：一溝槽式閘極功率金氧半場效電晶體(U-metal-oxide-semiconductor field-effect transistor，以下簡稱UMOS)結構；以及一溝槽式接面蕭基位障二極體；其中，該溝槽式接面蕭基位障二極體之側壁的一絕緣層內不具備有一側柵極。

Description

具有溝槽式接面蕭基位障二極體的半導體結構
本發明係關於一種半導體結構，尤其是一種具有溝槽式接面蕭基位障二極體的半導體結構。
金氧半場效電晶體在應用上常和二極體並聯，一般的作法為個別封裝在電路板上實現或以個別晶片形式在模組中實現，增加封裝成本並增加電路和模組體積。本專利提出一種整合功率金氧半場效電晶體和二極體在同一晶片的作法，可以有效解決前述問題並降低成本。
但先前技術由於接面蕭基位障的位置影響電流路徑中，故已知技術中其半導體結構的電流路徑過長故無法具備有較低的電阻。
本發明的目的在於提供一種具有溝槽式接面蕭基位障二極體的半導體結構，提供較先前技術更短的電流路徑與電阻值。
本發明一實施例揭露一種半導體裝置，包含一UMOS結構；以及一溝槽式接面蕭基位障二極體；其中，溝槽式接面蕭基位障二極體結構之側壁的一絕緣層內不具備有一側柵極。
本發明一實施例揭露一電流路徑自源極流經該間隙為垂直方向的路徑。
請參考圖1，圖1顯示本發明一種具有溝槽式接面蕭基位障二極體的半導體結構100於一實施例之俯視示意圖；其中，距離C1表示UMOS結構30、40、50的溝槽寬度；距離C2表示溝槽式接面蕭基位障二極體10的溝槽寬度。
請注意，半導體結構100的每一單元為UMOS結構與溝槽式接面蕭基位障二極體所並聯的結構。
請參考圖2，圖2係顯示本發明圖1之A-B斷面一實施例示意圖，半導體結構100包含具有溝槽式接面蕭基位障二極體10，溝槽式接面蕭基位障二極體10包含：金屬層10a、N型半導體基板10b、N型漂移區(N-drift region)10c、N型電流分散層(N-current spread layer, N-CSL)10d、P型井(P-well)10e、溝槽T1、絕緣層O、P型半導體保護層K。
金屬層10a設置於溝槽式接面蕭基位障二極體10之上表面與底面，以分別形成一源極S與一汲極D；N型半導體基板10b設置於汲極D上；N型漂移區10c設置於N型半導體基板10b上；N型電流分散層10d設置於N型漂移區10c上；P型井10e設置於N型電流分散層10d上；以及N型半導體層10f與P型半導體層10g設置於P型井10e上。
另外，溝槽T1自金屬層10a(源極S)下底面延伸通過N型半導體層10f、P型井10e以及N型電流分散層10d，溝槽T1之底部終止於N型漂移區10c。
絕緣層O設置於溝槽T1內的兩側壁，且源極S的金屬層10a延伸至溝槽T1內，且溝槽T1內的金屬層10a的兩側接觸溝槽T1兩側壁的絕緣層O。
P型半導體保護層K設置溝槽T1之底部以下且於溝槽T1之底部兩側並相鄰於N型漂移區10c；絕緣層O設置於P型半導體保護層K之上，P型半導體保護層K之間具有間隙L，且間隙L之上為溝槽T1中的金屬層10a(源極S)的底面；絕緣層O用以避免溝槽T1內之金屬層10a之側面接觸P型井10e、或N型電流分散層10d、或N型半導體層10f。
另一實施例中，絕緣層O之另一側壁接觸P型井10e、N型電流分散層10d、N型半導體層10f，且絕緣層O底部接觸部分P型半導體保護層K之上表面，N型漂移區10c具有一凸部，且凸部寬度為間隙L。
溝槽式接面蕭基位障二極體10的結構能控制電流自金屬層10a(源極S)的底面流出，故電流路徑自源極S流經間隙L為垂直方向的路徑。因蕭基位障位於源極S的金屬層10a最低點與N型漂移區10c的交接處，故其電流路徑最短且垂直於水平面或蕭基位障。
除此之外，溝槽式接面蕭基位障二極體10結構之側壁的絕緣層O內不具備有側閘極，故可減少溝槽式接面蕭基位障二極體10的面積。
請同時參考圖3，圖3係顯示本發明圖1之A-B斷面一實施例示意圖，半導體結構中100所包含的UMOS結構一實施例示意圖。UMOS結構30包含：金屬層20a、N型半導體基板20b、N型漂移區(N-drift region)20c、N型電流分散層(N-current spread layer, N-CSL)20d、P型井(P-well)20e、溝槽T2、絕緣層O、閘極G、P型半導體保護層K。
金屬層20a分別設置於UMOS結構30之上表面與底面，以分別形成源極S與汲極D，並做為UMOS結構30與溝槽式接面蕭基位障二極體20並聯之電極；N型半導體基板20b設置於UMOS結構30的汲極D上；N型漂移區20c設置於UMOS結構30的N型半導體基板20b上；N型電流分散層20d設置於N型漂移區20c上；P型井20e設置於N型電流分散層20d上；以及N型半導體層20f與P型半導體層20g設置於P型井20e上。
另外，溝槽T2自UMOS結構30的金屬層20a(源極S)下底面延伸通過N型半導體層20f、P型井20e以及N型電流分散層20d，溝槽T2之底部終止於N型漂移區20c。
絕緣層O設置於溝槽T2內；閘極G設置於溝槽T2之絕緣層O中並被絕緣層O所包覆；P型半導體保護層K設置於溝槽T2之底部以下，並相鄰於N型漂移區20c，且絕緣層O設置於P型半導體保護層K之上。
P型半導體保護層K設置溝槽T1之底部以下且於溝槽T1之底部兩側並相鄰於N型漂移區20c；絕緣層O設置接觸於P型半導體保護層K之上。
請同時參考圖4，圖4係顯示半導體結構中所包含的UMOS結構一實施例示意圖。UMOS結構40與UMOS結構30的差異在於：UMOS結構40更包含一分離閘極(split gate)SG，設置於溝槽T2之絕緣層O中，分離閘極SG被絕緣層O所包覆。
除此之外，閘極G與分離閘極SG係被絕緣層O所區隔出預設間距X；閘極G之底部深度位置係深於P型井20e與N型電流分散層20d之交界面。
請同時參考圖5，圖5係顯示半導體結構中所包含的UMOS結構一實施例示意圖。UMOS結構50與UMOS結構40的差異在於：UMOS結構50的分離閘極SG底部接觸P型半導體保護層K之上表面。
請同時參考圖6與圖7，圖6與圖7分別顯示本發明一實施例之俯視示意圖。圖6的半導體結構600可為六角形排列結構，而圖7的半導體結構700可為長條形交錯排列結構。
綜上所述，本發明的半導體結構為溝槽式接面蕭基位障二極體並聯UMOS結構的場效電晶體，其中，蕭基位障位於二極體金屬層的最低位置（溝槽底部），且蕭基位障位於金屬層與N型漂移區的交接處，從本發明具有最短的電流路徑、以及電流路徑垂直於水平面或蕭基位障。
100、600、700:半導體結構 10、30、40、50:二極體 10a、20a:金屬層 10b、20b:基板 10c、20c:漂移區 10d、20d:分散層 10e、20e:P型井 10g、10f、20g、20f:半導體層 T1、T2:溝槽 O:絕緣層 K:保護層 G:閘極 SG:分離閘極 S:源極 D:汲極 C1、C2:距離
［圖1］係顯示本發明一實施例之俯視示意圖。 ［圖2］係顯示本發明一實施例A-B斷面之示意圖。 ［圖3~5］係顯示本發明一實施例A-A’斷面之UMOS三種結構示意圖。 ［圖6~7］係顯示本發明一實施例之俯視示意圖。
100:半導體結構 10:二極體 10a:金屬層 10b:基板 10c:漂移區 10d:分散層 10e:P型井 10g、10f:半導體層 T1:溝槽 O:絕緣層 K:保護層 S:源極 D:汲極

Claims (7)

  1. 一種半導體結構包含一二極體結構，該二極體結構包含：一第一金屬層，分別設置於該二極體結構之上表面與底面，以分別形成一源極與一汲極；一第一N型半導體基板，設置於該汲極上；一第一N型漂移區，設置於該第一N型半導體基板上；一第一N型電流分散層(N-current spread layer,N-CSL)，設置於該第一N型漂移區上；一第一P型井(P-well)，設置於該第一N型電流分散層上；一第一N型半導體層，設置於該第一P型井上；一第一P型半導體層，設置於該第一P型井上；一第一溝槽，延伸通過該第一N型半導體層、該第一P型井以及該第一N型電流分散層，該第一溝槽之底部終止於該第一N型漂移區；一第一絕緣層，設置於該第一溝槽內的兩側壁，且該源極的該金屬層延伸至該溝槽內，且該第一溝槽內的該金屬層的兩側接觸兩側壁的該第一絕緣層；以及一第一P型半導體保護層，設置於該第一溝槽之底部以下且於該第一溝槽之底部兩側，並相鄰於該第一N型漂移區，該第一絕緣層設置於該第一P型半導體保護層之上，該第一P型半導體保護層之間具有一間隙，且該間隙之上為該第一溝槽中的該金屬層；該第一絕緣層用以 避免該第一溝槽內之該金屬層之側面接觸該第一P型井、或該第一N型電流分散層、或該第一N型半導體層其中，一蕭基位障位於該源極的該第一金屬層之最低點與該第一N型漂移區的交接處。
  2. 如請求項1所述之該該二極體結構，其中，該第一溝槽為一U型溝槽。
  3. 如請求項2所述之該該二極體結構，其中，一電流路徑自該源極流經該間隙為垂直方向的路徑。
  4. 如請求項3所述之結構，其中，該半導體結構包含一UMOS極構，該UMOS結構包含：一第二金屬層，分別設置於該UMOS結構之上表面與底面，以分別形成該源極與該汲極，以做為該UMOS結構與該二極體並聯之電極；一第二N型半導體基板，設置於該UMOS結構的該汲極上；一第二N型漂移區，設置於該UMOS結構的該第二N型半導體基板上；一第二N型電流分散層(，設置於該第二N型漂移區上；一第二P型井，設置於該第二電流分散層上；一第二N型半導體層，設置於該第二P型井上；一第二P型半導體層，設置於該第二P型井上；一第二溝槽，延伸通過該第二N型半導體層以及該第二N型電流分散層，該第二溝槽之底部終止於該第二N型漂移區；一第二絕緣層，設置於該第二溝槽內； 一閘極，設置於該第二溝槽之該第二絕緣層中並被該第二絕緣層所包覆；以及一第二P型半導體保護層，設置於該第二溝槽之底部以下，並相鄰於該第二N型漂移區，且該第二絕緣層設置於該第二P型半導體保護層之上。
  5. 如請求項3所述之結構，其中，該半導體結構包含一UMOS結構，該UMOS結構包含：一第二金屬層，分別設置於該UMOS結構之上表面與底面，以分別形成該源極與該汲極，以做為該UMOS結構與該二極體並聯之電極；一第二N型半導體基板，設置於該UMOS結構的該汲極上；一第二N型漂移區(N-drift region)，設置於該UMOS結構的該第二N型半導體基板上；一第二N型電流分散層(N-current spread layer,N-CSL)，設置於該第二N型漂移區上；一第二P型井，設置於該第二電流分散層上；一第二N型半導體層，設置於該第二P型井上；一第二P型半導體層，設置於該第二P型井上；一第二溝槽，延伸通過該第二N型半導體層以及該第二N型電流分散層，該第二溝槽之底部終止於該第二N型漂移區；一第二絕緣層，設置於該第二溝槽內；一分離閘極(split gate)，設置於該第二溝槽之該第二絕緣層中並被該第二絕緣層所包覆； 一閘極，設置於該第二溝槽之該第二絕緣層中，且在該分離閘極之上，該閘極被該第二絕緣層所包覆；以及一第二P型半導體保護層，設置於該第二溝槽之底部以下，並相鄰於該第二N型漂移區，且該第二絕緣層設置於該第二P型半導體保護層之上；其中，該閘極與該分離閘極係被該絕緣層所區隔出一預設間距；以及，該閘極之底部深度位置係深於該P型井與該N型電流分散層之交界面。
  6. 如請求項3所述之結構，其中，該半導體結構包含一UMOS結構，該UMOS結構包含：一第二金屬層，分別設置於該UMOS結構之上表面與底面，以分別形成該源極與該汲極，以做為該UMOS結構與該二極體之電極；一第二N型半導體基板，設置於該UMOS結構的該汲極上；一第二N型漂移區(N-drift region)，設置於該UMOS結構的該第二N型半導體基板上；一第二N型電流分散層(N-current spread layer,N-CSL)，設置於該第二N型漂移區上；一第二P型井，設置於該第二電流分散層上；一第二N型半導體層，設置於該第二P型井上；一第二P型半導體層，設置於該第二P型井上；一第二溝槽，延伸通過該第二N型半導體層以及該第二N型電流分散層，該第二溝槽之底部終止於該第二N型漂移區； 一第二絕緣層，設置於該第二溝槽內；一分離閘極，設置於該第二溝槽之該第二絕緣層中並被該第二絕緣層所包覆；一閘極，設置於該第二溝槽之該第二絕緣層中，且在該分離閘極之上，該閘極被該第二絕緣層所包覆；以及一第二P型半導體保護層，設置於該第二溝槽之底部以下，並相鄰於該第二N型漂移區，且該第二絕緣層設置於該第二P型半導體保護層之上；其中，該閘極與該分離閘極係被該第二絕緣層所區隔出一預設間距；以及，該閘極之底部深度位置係深於P型井與N型電流分散層之交界面，該分離閘極底部接觸該第二P型半導體保護層之上表面。
  7. 一種半導體裝置，包含：一UMOS結構；以及一溝槽式接面蕭基位障二極體；其中，該溝槽式接面蕭基位障二極體之側壁的一絕緣層內不具備有一側柵極；其中，一蕭基位障位於該溝槽式接面蕭基位障二極體之源極的一金屬層之最低點與該溝槽式接面蕭基位障二極體之一N型漂移區的交接處。
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