DE69621200T2

DE69621200T2 - Durchgriff-feldeffekttransistor

Info

Publication number: DE69621200T2
Application number: DE69621200T
Authority: DE
Inventors: F. Chang; H. Floyd; Fwu-Iuan Hshieh
Original assignee: Siliconix Inc
Current assignee: Vishay Siliconix Inc
Priority date: 1995-03-31
Filing date: 1996-03-29
Publication date: 2002-08-29
Anticipated expiration: 2016-03-30
Also published as: EP0763259A4; JP3202021B2; DE69621200D1; EP0763259B1; US6069043A; US5592005A; US6444527B1; KR970703622A; US20020055232A1; KR100256903B1; JPH09511876A; EP0763259A1; WO1996030947A1

Description

Die vorliegende Erfindung bezieht sich auf Halbleiterelemente entsprechend dem Oberbegriff von Anspruch 1 und insbesondere auf einen Graben-Feldeffekttransistor, der speziell für Anwendungen zum Schalten niedriger Spannungen geeignet ist. Die Erfindung bezieht sich des weiteren auf ein Herstellungsverfahren für solche Halbleiterelemente.
Ein solches Halbleiterelement wird in Patent Abstracts of Japan, Band. 017, Nr. 050 (E-1314), 29. Januar 1993 (JP 04 264776 A) beschrieben, wobei säulenartige Vorsprünge auf einer Diffusionsschicht vom N-Typ ausgebildet werden. Auf einer Seite der Vorsprünge wird durch thermische Oxidation in einer Sauerstoffatmosphäre ein Gate-Isolierfilm gebildet. Ein mit Bor dotierter polykristalliner Siliziumfilm vom P+- Typ wird aufgebracht und mittels eines RIE-Verfahrens geätzt, wobei eine Gateelektrode so ausgebildet wird, dass sie die Oberseite und die Seitenfläche der Vorsprünge bedeckt. Die Elektrode ist so geformt, dass sie die beiden Vorsprünge ausspart. Die Oberfläche der Elektrode ist mit einem dünnen, durch thermische Oxidation aufgebrachten SiO&sub2;- Film überzogen, ein PSG-Film ist in einer Ausnehmung vergraben, und das gesamte Substrat ist durch eine geeignete Nachbehandlung geglättet. Da die Gateelektrode aus polykristallinem Silizium vom P&spplus;-Typ gebildet ist, kann ein Schwellenwert aufgrund der Differenz in den Austrittsarbeiten (work functions) erhöht und der Leckstrom reduziert werden.
Feldeffekttransistoren (FETs) sind ebenso wie Metalloxidhalbleiter-Feldeffekt-Transistoren (MOSFETs) wohlbekannt; solche Transistoren werden häufig für Leistungsanwendungen eingesetzt. Es besteht ein Bedarf an Leistungstransistoren für Anwendungen mit relativ niedrigen Spannungen, d. h. typischerweise unter 50 Volt, die ein Sperrvermögen mit niedrigem Leckstrom aufweisen.
Beispiele von Graben-Feldeffekttransistoren für solche Anwendungen sind in "Comparision of Ultra Low Specific On Resistance UMOSFET Structures ..." von Syau et al., IEEE Transactions on Electron Devices, Band. 41, Nr. 5, Mai 1994, beschrieben. Diese Veröffentlichung beschreibt gleichermaßen die sogenannte INVFET-Struktur der vorliegenden Fig. 1, die Fig. 1(b) der Veröffentlichung entspricht. Die vorliegende Fig. 1 zeigt nur einen Abschnitt eines einzelnen Transistors mit einer Gateelektrode 10 aus Polysilizium (polykristallinem Silizium), die in diesem Fall aus Polysilizium vom N- Typ besteht, das in einem Graben 14 an den Seiten und am Grabengrund durch eine Gateoxidschicht 12 und an der Oberseite durch eine Oxidschicht 18 isoliert ist. Der Graben 14 erstreckt sich durch den N&spplus;-dotierten Source-Bereich 22, den P-dotierten Basisbereich 24 und in den N&spplus;-dotierten Drain-Bereich 26. Die Drainelektrode 30 ist auf der Unterseite des Drain-Bereichs 26 ausgebildet, und die Sourceelektrode 32 ist auf der Oberseite des Source-Bereichs ausgebildet.
In Fig. 1(c) dieser Veröffentlichung und in der hier vorliegenden Fig. 2 ist außerdem der in gewisser Weise ähnliche EXTFET beschrieben, der identisch dem INVFET ist, mit Ausnahme dessen, dass er einen zusätzlichen IC-dotierten Driftbereich 36 aufweist, der unter dem P-dotierten Basisbereich 24 liegt. Bei beiden Elementen wird der P-Basisbereich 24 durch Diffusion ausgebildet (und weist daher keine gleichmäßige Dotierung auf) und ist relativ stark dotiert. Es wird angenommen, dass eine typische Oberflächenkonzentration des P-Basisbereichs 24 bei 10¹&sup7;/cm³ liegt.
Mit beiden Elementen wird das Ziel verfolgt, die vollständige Verarmung des P-Basisbereichs 24 (Body) zu vermeiden. Wie Fig. 1 und 2 zeigen, ist bei jedem dieser Elemente die Gateelektrode 10 mit dem gleichen Leitfähigkeitstyp dotiert wie der Drain-Bereich 26 (d. h. N-Typ). Die "Mesa"-Breite, d. h. die Breite des Source-Bereichs zwischen zwei benachbarten Gräben, beträgt typischerweise 3 um, und eine typische Zellenteilung für ein N-Kanal-Element beträgt etwa 6 um. Die Sperrung erfolgt durch einen quasineutralen (nicht verarmten) PN-Übergang bei einer Vgs (Gate-Source- Spannung) von Null. Der ACCUFET (siehe Veröffentlichung von Syau et al.) bietet den besten spezifischen Einschaltwiderstand unter Hinnahme eines schlechten Sperrvermögens, während der INVFET und der EXTFET ein besseres Sperrverhalten bei höherem spezifischem Einschaltwiderstand bieten.
Ein weiteres Beispiel eines Graben-Feldeffekttransistors ist aus der US-A-5,072,276 bekannt, die eine neue Klasse integrierter CMOS-Schaltungen beschreibt, wobei sowohl die PMOS- als auch die NMOS-Elemente als vertikale Transistoren konfiguriert sind. Ein Graben kann ein PMOS-Element, ein NMOS-Element und ein Gate enthalten, das entsprechend eingefügt ist, um sowohl das PMOS- als auch das NMOS-Element zu steuern. Dabei treten keine Latch-up-Probleme auf, außerdem müssen keine N&spplus;/P&supmin;-Distanzregeln beachtet werden.
Die US-A-5,378,911 beschreibt ein Leistungs-Halbleiterelement vom vertikalen Typ, das eine selbstsperrende Charakteristik und geringen Einschaltwiderstand aufweist, hohe Durchbruchspannungen zeigt und frei von parasitären Elementen ist. Das Halbleiterelement hat eine Vielzahl balkenförmiger Gräben in der Oberfläche eines Halbleitersubstrats vom N-Typ, die streifenartig angeordnet sind und von denen jeder einen U-förmigen Querschnitt aufweist. Die Oberfläche hat mindestens einen Source-Bereich vom N&spplus;-Typ, der zwischen den Gräben eingeschlossen ist. In den jeweiligen Gräben sind isolierte Elektroden angeordnet, deren Potential fest an das des Source-Bereichs gekoppelt ist, und deren leitfähiges Material so gewählt ist, dass es eine Austrittsarbeit (work function) erzeugt um im umgebenden Drain-Bereich eine Verarmungszone zu erzeugen. Die Verarmungszone fungiert als Barriere zur elektrischen Trennung von Source- und Drain-Bereich. Ebenfalls auf die Oberfläche des Drain-Bereichs ist eine Injektionszone vom P- Typ aufgebracht, die die gesamte Oberfläche der potentialgebundenen isolierten Elektroden an jeder Seite der Streifenstrukturen berührt, wobei sie von außen ein beliebiges Potential angelegt erhalten kann. Das Potential der Injektionszone bestimmt das Oberflächenpotential der isolierten Elektroden, das den Zustand der Verarmungszone und damit die Höhe des Hauptstromes beeinflußt.
Des weiteren beschreibt die US-A-5,316,959 einen DMOS- Transistor, der in sechs Arbeitsschritten hergestellt wird. Ein Maskierungsschritt definiert die beiden P&spplus;-Bereiche und die aktiven Abschnitte des Transistors, die mittels eines LOCOS-Prozesses maskiert werden. Der LOCOS-Prozess eliminiert außerdem das Polystringer-Problem, das bei Strukturen nach dem Stand der Technik gegeben ist, indem die Höhe der Oxidstufe verringert wird. Eine Transistor-Passivierungsstruktur umfasst mehrere Feldringe, wobei jeweils aneinandergrenzende Feldringe durch einen isolierenden Graben voneinander getrennt sind, so dass die Feldringe sehr nahe aneinander angeordnet werden können. Die Feldringe und die Gräben werden in den gleichen Schritten hergestellt wie die -entsprechenden Abschnitte des aktiven Transistors.
Schließlich beschreibt die US-A-5,298,442 ebenfalls einen DMOS-Transistor, der einen polygonförmigen Graben verwendet, in dem das Gate angeordnet ist, und einen tiefen pn- Übergang eines entsprechend geformten tiefen Körperbereiches hat, der teilweise unter dem Grabengrund liegt, wobei der Körperbereich (body region)in einer Driftzone ausgebildet ist, die durch ein zweidimensionales feldformendes Dotierungsprofil erzeugt ist und die zentrale, tief und stark dotierte Schicht beinhaltet, die seitlich von einer P-Bodyschicht mit einer Dotierungskonzentration von etwa 7·10¹&sup6; cm&supmin;³ umgeben ist, wobei diese stark dotierte Schicht mit zunehmendem Abstand von der Oberseite aus auf eine Dotierungskonzentration von etwa 5·10¹&sup5; cm&supmin;³ abnimmt. Ein solcher P-Bodybereich maximiert die dielektrische Durchbruchspannung des Gate und gewährleistet außerdem einen festen Punkt für den Beginn des Durchbruchs, so dass ein kontrollierter Durchbruch zum Substrat (Breakdown) möglich wird.
Es ist bekannt, dass ein Leistungs-MOSFET einen geringstmöglichen spezifischen Einschaltwiderstand haben sollte, um die Durchgangsverluste zu minimieren. Der Einschaltwiderstand ist ein bekannter Parameter für den Wirkungsgrad eines Leistungstransistors und gibt das Verhältnis der Drain- Source-Spannung zum Drain-Strom bei vollständig leitendem Element an. Der spezifische Einschaltwiderstand bezeichnet den Wert aus Widerstand mal Querschnittsfläche des Substrats, durch die der Drain-Strom geleitet wird.
Diese dem Stand der Technik zuzurechnenden Elemente bieten jedoch nicht den optimalen niedrigen spezifischen Einschaltwiderstand in Verbindung mit einem geringen Leckstrom im gesperrten Zustand.
Die Aufgabe der Erfindung bezieht sich auf ein MOS-Halbleiterelement, das speziell für Leistungsanwendungen bei niedrigen Spannungen geeignet ist, wobei ein Sperrvermögen mit niedrigem Leckstrom wünschenswert ist.
Diese Aufgabe wird gemäß der Erfindung durch die Merkmale im kennzeichnenden Teil von Anspruch 1 und durch die Merkmale nach Anspruch. 19 gelöst.
Gemäß der Erfindung wird das Sperren eines Graben- Feldeffekttransistors für den Ausschaltzustand durch eine gategesteuerte Barriere zwischen Source und Drain erzielt. Ähnlich dem oben beschriebenen INVFET erfolgt die Durchlassleitung über einen Inversionsbereich zwischen Source und Drain (Substrat). Im Gegensatz zum INVFET wird jedoch die Sperrung durch eine gategesteuerte. Verarmungsbarriere und nicht durch einen quasineutralen PN-Übergang erzielt. Die Verarmungsbarriere ist seitlich und vertikal ausgebildet und wird so gesteuert, dass die Vorteile eines extrem niedrigen spezifischen Widerstands im Einschaltzustand in Kombination mit der Sperrung bei niedrigem Leckstrom realisiert werden. Vorteilhafterweise kann diese Struktur relativ einfach hergestellt werden und verfügt über ein Sperrvermögen, das besser ist als das der ACCUFET-Elemente nach dem Stand der Technik, wobei bei Gate- Source-Spannungen um Null nur ein geringer Leckstrom auftritt. Außerdem ist im Sperrzustand kein quasineutraler PN-Übergang gegeben, so dass die Struktur ebenso wie der ACCUFET den Vorteil hat, dass parasitäre bipolare PN-Übergänge fehlen.
Der spezifische Widerstand des vorliegenden Elements im Einschaltzustand ist vergleichbar demjenigen des ACCUFET, und ebenso wie der ACCUFET bietet es einen spezifischen Widerstand im Einschaltzustand, der besser ist als derjenige des INVFET bzw. des EXTFET entsprechend der oben erwähnten Veröffentlichung von Syau et al.
In einer N-Kanal-Ausführung der vorliegenden Erfindung ist ein N&spplus;-Drainbereich unter einem schwach dotierten P-Bodybereich angeordnet, der wiederum von einem N&spplus;-Sourcebereich überlagert ist. Der Bodybereich wird durch eine schwach dotierte epitaktische Schicht mit gleichförmiger oder nahezu gleichförmiger Dotierungskonzentration gebildet, die typischerweise in einem Bereich von 10¹&sup4; bis 10¹&sup6;/cm³ liegt. Die Gateelektroden sind in Gräben ausgebildet, die sich durch den Source-Bereich, den Body-Bereich und teilweise in den Drain- Bereich (Substrat) erstrecken.
In Abweichung hiervon können sich die Gateelektroden auch nicht bis in den Drain-Bereich erstrecken. Die Polysilizium- Gateelektroden selbst sind P-dotiert, d. h., sie sind vom gleichen Dotierungstyp wie der Body-Bereich. Zusätzlich sind die Mesaflächen (mit den Source-Bereichen) zwischen aneinandergrenzenden Gateelektrodengräben weniger als 1,5 um breit, und die Zellenteilung ist kleiner als 3 um.
Vorteilhafterweise ist im Sperrzustand der epitaxiale P- Bodybereich aufgrund der angelegten Drain-Source-Vorspannung Vds verarmt, so dass eine Durchgriffsbedingung (purichthrough) in vertikaler Richtung gegeben ist. Die seitliche Gatesteuerung in Kombination mit der geringen Mesabreite (unter 1,5 um) erhöht jedoch die effektive Verarmungsbarriere für den Majoritätsträgerstrom und verhindert eine Leitung. Deshalb wird das vorliegende Element im folgenden als PT-FET (= Abkürzung für "purichthrough field effect transistor", auf deutsch: Durchgriff- Feldeffekttransistor) bezeichnet.
Die Sperrcharakteristiken werden somit durch den barrierebegrenzten Majoritätsträgerstrom und nicht durch den Lawinendurchbruch bestimmt.
Die oben beschriebene Ausführungsform hat einen potentialfreien Body-Bereich, so dass eine bidirektionale Betriebweise möglich ist. In einer anderen Ausführungsform ist ein Body-Kontaktbereich bereitgestellt, der sich von der Hauptoberfläche der Halbleiterstruktur in den Body-Bereich erstreckt, so dass für den Fall von Anwendungen mit ausschließlicher Sperrung in Vorwärtsrichtung eine Verbindung vom Source-Bereich zum Body-Bereich über die Metallisierung der Source hergestellt werden kann.
Der PT-FET der vorliegenden Erfindung weist daher den Vorteil eines vollständig verarmten, schwach dotierten Body- Bereichs (Durchgriffsbereich) bei einer geringen angelegten Drain-Source-Spannung auf. Dies bildet den Unterschied zum P-Bodybereich des oben beschriebenen INVFET bzw. des EXTFET, die ausführungsbedingt keine Verarmung aufweisen dürfen, um einen Durchgriff zu vermeiden. Die Schwellenspannung ist daher aufgrund des schwach dotierten P-Bodybereichs vorteilhafterweise niedrig, und das Element hat einen spezifischen Einschaltwiderstand ähnlich wie der ACCUFET und besser als der INVFET oder der EXTFET.
Die Erfindung wird nachstehend anhand der folgenden Zeichnungen beschrieben:
Fig. 1 zeigt einen INVFET nach dem Stand der Technik.
Fig. 2 zeigt einen EXTFET nach dem Stand der Technik.
Fig. 3 zeigt einen N-Kanal PT-FET gemäß der vorliegenden Erfindung.
Fig. 4A zeigt die Wirkungsweise des vorliegenden PT-FET im Gleichgewichtszustand.
Fig. 4B zeigt die Wirkungsweise des vorliegenden PT-FET im gesperrten Zustand (Ausschaltzustand) bei einer angelegten Drain-Source-Spannung.
Fig. 4C zeigt die Wirkungsweise des vorliegenden PT-FET im Einschaltzustand.
Fig. 5 zeigt Dimensionen und weitere Einzelheiten einer Ausführungsform eines PT-FET.
Fig. 6, 7 und 8 zeigen drei für den vorliegenden PT-FET geeignete Passivierungs- und Poly-Verbindungsstrukturen.
Fig. 9A, 9B und 9C zeigen Prozessschritte zur Herstellung eines erfindungsgemäßen PT-FET.
Fig. 10A und 10B zeigen zwei Oberflächen-Layouts für einen PT-FET.
Fig. 11 zeigt eine weitere Ausführungsform eines PT-FET mit einem Body-Kontaktbereich, wobei der Body- Kontaktbereich mit der Source verbunden ist.
Gleiche Bezugszeichen in verschiedenen Figuren bezeichnen identische oder einander entsprechende Strukturen.
Fig. 3 zeigt einen Querschnitt (unmaßstäblich) eines Abschnitts eines erfindungsgemäßen N-Kanäl Graben-PT-FET. Es versteht sich von selbst, dass Fig. 2, wie auch die übrigen Figuren hierin, nicht maßstäblich ist, und dass darüberhinaus die verschiedenen hierin dargestellten dotierten Halbleiterbereiche, die als exakt definierte und durch Begrenzungslinien gekennzeichnete Bereiche wiedergegeben sind, gebräuchliche Darstellungen dotierter Bereiche sind, die in der Realität veränderliche Dotierungsgrade an den Rändern aufweisen. Darüber hinaus beinhalten, wie dem Fachmann klar ist und wie weiter unten beschrieben wird, typische Leistungs-MOSFETs eine Vielzahl von Zellen, wobei diese Zellen verschiedene Formen haben können, d. h., sie können quadratisch, kreisförmig, sechseckig, linear oder andersartig geformt sein. Diese Zellen sind in den nachstehend gegebenen Seitenansichten erkennbar. Was das Zellenlayout betrifft, ist der PT-FET herkömmlich aufgebaut und kann nach einem beliebigen der für Zellenstrukturen bekannten Verfahren hergestellt werden. Die hierin enthaltenen Darstellungen zeigen daher jeweils nur eine Zelle oder einen Abschnitt aus zwei Zellen, die durch die Gategräben bestimmt sind, und sollen keinesfalls einen vollständigen Leistungstransistor wiedergeben, der typischerweise mehrere hundert oder mehrere tausend solcher Zellen beinhaltet.
Außerdem sind in einigen der beigefügten Zeichnungen bestimmte wohlbekannte Elemente solcher Grabengate-MOSFETs nicht dargestellt. Zum Beispiel ist die Metallisierung, die die Gateelektroden miteinander verbindet, typischerweise nicht gezeigt, da sie außerhalb der Darstellungsebene der dargestellten Querschnitte liegt. Auch die Anschlussabschnitte der Transistoren sind nur in einigen der nachstehenden Zeichnungen gezeigt; in anderen liegen die Anschlussabschnitte außerhalb des in den Zeichnungen dargestellten Bereichs.
Fig. 3 zeigt eine Ausführungsform eines N-Kanal PT-FET, der einen Drain-Bereich 40 (Substrat) hat, der N&spplus;-dotiert ist, um einen Widerstand von beispielsweise 0,002 Ω-cm zu erhalten. Unmittelbar über dem Drainbereich 40 ist ein Vdotierter Body-Bereich 42 ausgebildet, der eine Dotierungskonzentration im Bereich von beispielsweise 10¹&sup4; bis 10¹&sup6;/cm³ und eine typische Dotierungskonzentration von 10¹&sup5;/cm³ hat.
Über dem Body-Bereich 42 liegt der N&spplus;-dotierte Source- Bereich 44, der mit einer Konzentration von beispielweise 2 · 10¹&sup9;/cm³ dotiert ist. Auf der Rückseite des Halbleitersubstrats ist eine herkömmliche metallisierte Drainkontaktierung 48 ausgebildet. Im oberen Abschnitt der Halbleiterstruktur sind Gräben 50A, 50B ausgebildet, die die P&spplus;- dotierten Polysilizium-Gateelektroden 52A bzw. 52B aufnehmen, die jeweils höchstmöglich dotiert sind (P-Typ). (Es ist klar, dass die Gateelektroden 52A, 52B außerhalb der Zeichnungsebene miteinander verbunden sind). Jeder Graben 50A, 50B ist mit einer Gateoxidschicht 54 von beispielsweise 500 Å Dicke (ein typischer Bereich ist 400 bis 800 Å) ausgekleidet, um die Polysilizium-Gateelektroden gegen die Silizium-Seitenwände und den Grund der Gräben 50A, 50B zu isolieren.
In der Darstellung sind die Passivierungsschicht (typischerweise Bor-Phosphorsilikat-Glas - BPSG) und die auf die Oberseite aufgebrachte Metallisierung zur Kontaktierung der Source nicht wiedergegeben. In diesem Fall ist der Body- Bereich 42 ein "potentialfreier Bereich", zu dem kein elektrischer Kontakt hergestellt ist. Diese Struktur hat sich als besonders gut geeignet für Anwendungen zum Schalten hoher Ströme bei niedrigen Spannungen, d. h. unter 25 Volt, erwiesen.
Das Funktionsprinzip des Elements ist in Fig. 4A, 4B und 4C erläutert. Fig. 4A zeigt den Gleichgewichtszustand, und Fig. 4B die Betriebsweise im Ausschaltzustand (Off-state). In beiden Fig. 4A und 4B ist daher die Gate-Source-Vorspannung (Vgs) gleich Null. Im Ausschaltzustand ist die Drain-Source Spannung (Vds) größer oder gleich Null, da das Element der Fig. 3 eine bidirektionale Betriebsweise aufweist. Fig. 4A zeigt die Verarmung des Body für die Situation einer Drain- Source-Spannung gleich Null. (Selbstverständlich ist in den N&spplus;-Source- und -Drain-Bereichen eine Verarmung an positiven Ladungen (+) gegeben, die zur Vereinfachung nicht dargestellt ist). Es handelt sich daher, wie in Fig. 4A gezeigt, um einen Gleichgewichtszustand hinsichtlich der Ladungsverteilung.
In Fig. 4B ist die Drain-Source-Spannung größer als Null, während die Gate-Source-Spannung immer noch bei Null liegt. In diesem Fall ist der Body-Bereich vollständig verarmt. Der Leckstrom wird, wie dargestellt, von einer im Body-Verarmungsbereich gebildeten Elektronen-Energiebarriere gesteuert. Der Leckstrom ist durch die P-dotierten Polysilizium-Gateelektroden 52A, 52B auf akzeptabel niedrige Werte herabgesetzt (z. B. auf 1% desjenigen eines ACCUFET) Die Erfinder haben festgestellt, dass eine Polysilizium- Gateelektrode vom P-Typ für ein N-Kanal-Element (d. h. die Polysilizium-Gateelektrode hat den gleichen Leitfähigkeitstyp wie der angrenzende Body-Bereich) sehr vorteilhaft ist. Die Polysilizium-Gateelektrode vom P-Typ ermöglicht eine vollständige Verarmung des Body-Bereichs, während gleichzeitig die Energiebarriere erhöht wird, um den Leckstrom auf akzeptable Werte zu reduzieren (auf bessere Werte als beim ACCUFET).
Der Majoritätsträgerstrom wird somit ohne jedes nachteilige PN-Übergangsverhalten erzeugt. Es ist auch nicht erforderlich, den Source-Bereich 44 mit dem Body-Bereich 42 kurzzuschließen, um so die bidirektionale Funktion des PT- FET zu ermöglichen. Damit bewirkt die Gateansteuerung der Barriere geringe Leckströme, d. h. bessere als beim ACCUFET gemäß dem Stand der Technik, da die Barriere aufgrund des Dotierungstyps des schwach dotierten Bödy-Bereichs 42 größer ist.
Fig. 4C zeigt den leitenden Einschaltzustand, wobei typischerweise die Situation gegeben ist, dass die Gate-Source- Spannung größer als die Schwellenspannung des Transistors und die Drain-Source-Spannung größer als Null ist.
In diesem Fall verlaufen die Inversionsbereiche wie dargestellt entlang den Seitenwänden der Gräben 50A, 50B, die die Majoritätsträger durch den Inversionsbereich leiten. Stromfluss findet statt, wenn die Drain-Source-Spannung größer als Null ist, und zwar in der durch den Pfeil angegebenen Richtung. Der schwach dotierte Body-Bereich 42 erlaubt eine vorteilhaft niedrige Schwellenspannung, während außerdem der spezifische Widerstand im Einschaltzustand besser als beim INVFET oder beim EXTFET und vergleichbar demjenigen des ACCUFET ist.
Fig. 5 zeigt zusätzliche Details eines N-Kanal PT-FET, der sonst den Fig. 3 und 4 gleicht. Außerdem ist in Fig. 5 die herkömmliche (Passivierungs-)Schicht 58 gezeigt, die aus BPSG besteht, das über jeder Polysilizium-Gateelektrode aufgebracht ist, und die metallische Source-Kontaktierung, die z. B. aus Aluminium besteht. Ebenso sind in Fig. 5 exemplarische Abmessungen für die Dicke der Gateoxidschicht 54 (500 Å) und für die Dicke des Source-Bereichs 44 (0,25 um) angegeben. Die typische Tiefe der Gräben 50A, 50B beträgt 2,1 um, so dass diese durch den Source-Bereich 44 und den Body-Bereich 42 und teilweise in den Substratbereich 40 reichen. Ein beispielhafter Wert für die Dicke des Substrats (Drain-Bereich 40) ist 500 um.
Wie dargestellt, beträgt die Mesabreite (Silizium zwischen zwei aneinandergrenzenden Gategräben) z. B. 1 um (weniger als 1,5 um), während jeder der Gräben 50A, 50B eine Breite von 1 um hat (weniger als 1,5 um), so dass eine Zellenteilung von beispielsweise 2 um bis 3 um möglich ist.
Fig. 3, 4 und 5 zeigen jeweils eine einzelne Zelle oder einen Abschnitt zweier Zellen im aktiven Abschnitt eines beispielhaften PT-FET mit einer Vielzahl von Zellen. Fig. 6 zeigt eine erste Ausführungsform eines PT-FET, der an der linken Seite einen Passivierungsbereich 64 hat. An der rechten Seite ist ein "Poly-Verbindungs"-Bereich 68 für die Kontaktierung des Metalls mit niedrigem Widerstand (nicht dargestellt) mit dem Gateelektrodenmaterial mit vergleichsweise hohem Widerstand vorgesehen. Fig. 6 zeigt mehrere Zellen im aktiven Bereich des Elements (wie durch die Bruchlinien angedeutet, wurden weitere Zellen weggelassen). Wegen des Passivierungsbereichs 64 auf der linken Seite schließt sich an den äußerst linken Graben 50C kein weiterer N&spplus;-Sourcebereich mehr an. Außerdem ist im Passivierungsbereich 64 eine BPSG-Schicht 58A vorhanden. Die Source-Kontaktierung 60 ist zwischen den BPSG-Abschnitten 58A, 58 angeordnet. Im Poly-Verbindungsbereich 68 (Mesa) auf der rechten Seite ist ebenfalls kein Source-Bereich rechts vom Graben 50E vorhanden. Die Mesa bildet einen breiten Kontaktierungsbereich für die Führung von metallisierten Strecken zur Auswahl von Bereichen des Polysiliziums mit dem Ziel, den Gesamtwiderstand des Gate zu verringern. Ebenfalls in Fig. 6 gezeigt ist der Schirmoxidbereich 62 im Passivierungsbereich 64, der unter der BPSG-Schicht 58A angeordnet ist. Wahlweise kann der Schirmoxidbereich auch im Poly-Verbindungsbereich 68 vorgesehen werden. Die Polysiliziumstruktur 52F enthält einen Gate-verbinder zur Polysilizium-Gateelektrode 52E der angrenzenden Zelle im Graben 50E.
Fig. 7 zeigt einen zweiten PT-FET, der einen Passivierungsbereich und einen Poly-Verbindungsbereich hat, wobei sich diese in zweierlei Weise von denjenigen der Fig. 6 unterscheiden. Zunächst sind P&spplus;-Bereiche 62A, 62B im linksseitigen Passivierungsbereich 64 und im rechtsseitigen Poly-Verbindungsbereich 68 bereitgestellt. Diese P&spplus;-Bereiche 62A, 62B vermeiden eine Leckage in den relativ breiten Poly- Verbindungsbereich 68 und verhindern die Inversion sowohl im Passivierungsbereich 64 als auch im Poly-Verbindungsbereich 68.
Außerdem sind im Passivierungs- bzw. im Poly-Verbindungsbereich die N&spplus;-Sourcebereiche 44A, 44B vorhanden. In diesem Fall erstreckt sich der Polysilizium-Verbinder ("Poly"- Runner) im rechtsseitigen Poly-Verbindungsbereich 68 weiter bis zum Kontakt mit dem N&spplus;-Bereich 44B im Poly-Verbindungsbereich 68, wobei ein Kontakt 60B zum N&spplus;-Bereich hergestellt wird, um die elektrostatische Stabilität (ESD) zu gewährleisten.
Fig. 8 zeigt einen dritten PT-FET, der hinsichtlich der N+- Bereiche 44A, 44B im Passivierungs- bzw. Poly-Verbindungsbereich dem der Fig. 7 entspricht, der aber keinen P+- Bereich im Passivierungs- bzw. Poly-Verbindungsbereich aufweist. Außerdem hat der N&spplus;-Bereich 44B im rechtsseitigen Poly-Verbindungsbereich 68 keine externe metallische Kontaktierung (ist also potentialfrei), um Leckagen in den relativ breiten Mesa-Bereich zu vermeiden. Figur. 8 entspricht Fig. 6 und 7 insofern, als die Polysiliziumstruktur 52F einen Verbinder zur Gateelektrode 52E im angrenzenden Graben 50E beinhaltet.
Ein Verfahren zur Herstellung eines N-Kanal-PT-FET ist in Fig. 9A bis 9C erläutert. Gemäß Fig. 9A wird zunächst ein N&spplus;-dotiertes Siliziumsubstrat 40 (mit einem Widerstand von z. B. 0,001-0,005 Ω-cm) bereitgestellt, auf das durch epitaktisches Wachstum ein schwach dotierter P&supmin;-Bereich 42 aufgebracht wird, der eine Dotierungskonzentration von 10¹&sup5;/cm³ aufweist, wodurch der Body-Bereich gebildet wird. Die letztendliche Dicke dieser epitaktischen P-Schicht 42 nach Abschluss der gesamten Herstellung beträgt typischerweise 2 pin.
In verschiedenen Schritten nach Fig. 9B wird eine Maske für den aktiven Abschnitt (nicht dargestellt) auf der Hauptoberfläche der epitaktischen Schicht 42 ausgebildet und die Strukturen für das Schirmoxid im Passivierungsbereich und wahlweise im Poly-Verbindungsbereich festgelegt. Die Maske für den aktiven Bereich bewirkt die Bildung des Schirmoxids im Passivierungsbereich und das Freilegen der Bereiche für die aktiven Zellen. Als nächstes wird eine Maske für die Source aufgebracht und strukturiert, so dass anschließend durch die Öffnungen der Sourcemaske der N&spplus;-Sourcebereich 44 implantiert und durch Diffusion auf eine Dicke (Tiefe) von etwa 0,25 um und auf eine endgültige Dotierungskonzentration von z. B. 2 · 10¹&sup9;/cm³ an der Oberfläche gebracht werden kann. Durch die Maske für den Sourcebereich wird (wie beispielsweise in Fig. 6 gezeigt) bei einigen Ausführungsformen eine Implantation des N&spplus;-Sourcebereichs 44 im Passivierungsbereich 64 und im Poly-Verbindungsbereich 68 verhindert. Bei den Ausführungsformen der Fig. 7 und 8 erfolgt die Implantation des N&spplus;-Sourcebereichs als unmaskierter Schritt, der vor den Maskierungsschritten für das Schirmoxid und den aktiven Abschnitt erfolgt. Bei der Ausführungsform der Fig. 6 erfolgt die Implantierung des Source-Bereichs nach den Schritten für den aktiven Abschnitt.
Anschließend wird in mehreren Schritten nach Fig. 9C die Oberseite der P-dotierten epitaktischen Schicht 42 maskiert und die Maske strukturiert, um die Anordnung der Gräben festzulegen. Die Gräben werden dann in herkömmlicher Weise anisotropisch, z. B. durch Dry-Etching-Verfahren, auf eine Tiefe von etwa 2,1 um geätzt.
Nach dem Ätzen der Gräben wird eine Gateoxidschicht 54 mit einer Dicke von beispielsweise 500 Å (innerhalb eines Bereichs von 400 bis 800 Å) aufgebracht, mit der die Gräben ausgekleidet und die gesamte Oberfläche der epitaktischen Schicht 42 überzogen wird.
Anschließend wird eine Polysiliziumschicht aufgebracht, mit der die Gräben ausgefüllt und die gesamte Oberfläche der epitaktischen Schicht überzogen wird. Danach wird das Polysilizium stark mit Dotierungsmittel vom P-Typ dotiert, bevor die Strukturierung erfolgt. Auf die Oberfläche des Polysiliziums wird eine Maske aufgebracht; die Maske wird strukturiert und das Polysilizium geätzt, um die Gateelektroden und die Polysilizium-Verbinder (weiter oben beschrieben) zur Verbindung der Gateelektroden auszubilden.
In der Ausführungsform der Fig. 7 wird der P&spplus;-Bereich 62A, 62B mittels einer Maske und unter Verwendung beispielsweise einer hochenergetischen Implantation implantiert, und zwar entweder vor oder nach dem Ätzen und Auffüllen der Gräben.
Nach der Ausformung der Polysilizium-Gatestrukturen 52A, 52B wird eine BPSG-Schicht 58 auf diese aufgebracht und anschließend mit einer Maske zur Festlegung der Kontaktöffnungen auf der Siliziumoberfläche strukturiert.
Danach wird die Metallisierungsschicht abgeschieden und in herkömmlicher Weise mittels einer Maske strukturiert. Anschließend wird in herkömmlicher Weise eine abschließende Passivierungsschicht, beispielsweise eine PSG- oder Nitrid- Schicht (nicht dargestellt), gebildet und maskiert, um die Kontaktierungsflächen zu definieren.
Fig. 10A ist eine Draufsicht auf einen Abschnitt des PT-FET entsprechend einer der Ausführungsformen. In diesem Fall sind die Zellen rechteckig und durch die Gräben getrennt, wobei die kleinen Rechtecke die Source-Bereiche 70-1 ... 70-n bilden. Die Gräben sind daher in einem kreuzförmigen Muster angeordnet, um die rechteckigen Zellen zu definieren. Der Mesa-Bereich 82 um die Zellen entspricht dem Passivierungsbereich der Fig. 6 bis 8.
Fig. 105 zeigt alternativ eine lineare Zellenanordnung, bei der die Gräben zwar kreuzförmig angeordnet sind, aber in der Richtung von links nach rechts einen anderen Abstand aufweisen als in der vertikalen Darstellungsrichtung. Dies stellt eine Geometrie aus linearen offenen Zellen mit den Source-Bereichen 72-1, 72-2, ..., 72-n dar, die jeweils durch die Gräben und den Mesa-Passivierungsbereich 82 voneinander getrennt sind.
Fig. 11 zeigt eine weitere Ausführungsform eines N-Kanal- PT-FET, der in nahezu jeder Beziehung identisch demjenigen der Fig. 3 ist, zusätzlich aber einen P&spplus;-dotierten Body- Kontaktbereich 92 aufweist, der in einem oberen Abschnitt der Halbleiterstruktur ausgebildet ist. Dadurch kann mittels einer herkömmlichen Source-Body-Kontaktierung (in Fig. 11 nicht dargestellt) die Verbindung des Source-Bereichs 44 mit dem Body-Bereich 42 hergestellt werden. Dies verhindert eine bidirektionale Funktion und stellt damit ein Element bereit, das nur in Durchlassrichtung leiten kann.
Die obigen Ausführungen dienen ausschließlich der Beschreibung und sind in keinerlei Weise einschränkend; weitere mögliche Modifikationen, wie sie für den Fachmann aus der Offenlegung hervorgehen, sind daher den nachfolgenden Ansprüchen und damit dem Schutzbereich der Erfindung zuzurechnen.

Claims

1. Halbleiterelement, umfassend:

einen Drain-Bereich (40) eines ersten Leitfähigkeitstyps und mit gleichförmiger Dotierungskonzentration;

einen Body-Bereich (42) eines zweiten, entgegengesetzten Leitfähigkeitstyps, der über dem Drain-Bereich (40) ausgebildet ist und in direktem Kontakt mit diesem steht;

einen Source-Bereich (44) des ersten Leitfähigkeitstyps, der über dem Body-Bereich (42) ausgebildet ist; und

eine leitende Gateelektrode (52A, 52B), die sich mindestens in den Source-Bereich (44) und den Body- Bereich (42) erstreckt, wobei die Gateelektrode (52A, 52B) aus p-dotiertem polykristallinem Silizium des zweiten Leitfähigkeitstyps besteht;

wobei das Element drei unabhängige externe Elektroden für den Source-Bereich (44), die Gateelektrode (52A, 52B) bzw. den Drain-Bereich (40) hat, dadurch gekennzeichnet, dass der Body-Bereich (42) insgesamt schwach dotiert ist, so dass im Sperrzustand des Elements der Body-Bereich (42) verarmt ist.

2. Halbleiterelement nach Anspruch 1, dadurch gekennzeichnet, dass der Body-Bereich (42) eine gleichförmige Dotierungskonzentration aufweist.

3. Halbleiterelement nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Dotierungskonzentration des Body-Bereichs (42) geringer ist als 10¹&sup6;/cm³.

4. Halbleiterelement nach Anspruch 3, dadurch gekennzeichnet, dass die Dotierungskonzentration des Body- Bereichs (42) bei etwa 10¹&sup5;/cm³ liegt.

5. Halbleiterelement nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der Body- Bereich (42) elektrisch potentialfrei ist und damit nicht in elektrischem Kontakt mit irgendwelchen anderen Strukturen mit Ausnahme des Source-Bereichs (44) und des Drain-Bereichs (40) steht.

6. Halbleiterelement nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass zur Verbindung des Source-Bereichs (44) mit dem Body-Bereich (42) ein Body-Kontaktbereich (92) vom zweiten Leitfähigkeitstyp im Body-Bereich (42) gebildet wird, der seitlich an den Source-Bereich (44) angrenzt.

7. Halbleiterelement nach Anspruch 6, dadurch gekennzeichnet, dass eine Bodyelektrode in Kontakt mit dem Body-Kontaktbereich (92) steht.

8. Halbleiterelement nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass eine Drainelektrode (48) in Kontakt mit dem Drain-Bereich (40) steht.

9. Halbleiterelement nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass eine zweite Gateelektrode in einem seitlichem Abstand von weniger als etwa 1,5 um zur Gateelektrode angeordnet ist.

10. Halbleiterelement nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Gesamtdicke des Source-Bereichs (41) und des Body-Bereichs (42) etwa 2 um beträgt.

11. Halbleiterelement nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Gateelektrode (52A, 52B) in Querrichtung eine Breite von etwa 1 um hat.

12. Halbleiterelement nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass ein Passivierungsbereich (64) einen aktiven Bereich (66) des Elements seitlich umschließt, wobei der Passivierungsbereich (64) eine leitfähige Struktur umfasst, die sich in einem Graben in den Body-Bereich (42) und über eine Hauptoberfläche des Body-Bereichs (42) erstreckt.

13. Halbleiterelement nach Anspruch 12, dadurch gekennzeichnet, dass der Passivierungsbereich (64) des weiteren einen dotierten Bereich, (62A, 62B) vom zweiten Leitfähigkeitstyp umfasst, der stärker dotiert ist als der Body-Bereich (42), und der den Body-Bereich (42) im Passivierungsbereich (64) überlagert.

14. Halbleiterelement nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass ein Verbindungsbereich (68) an einen aktiven Abschnitt (66) des Elements angrenzt, wobei der Verbindungsbereich (68) eine leitfähige Struktur umfasst, die sich in einem Graben in den Body-Bereich und über eine Hauptoberfläche des Body-Bereichs (42) erstreckt, und die mit der leitfähigen Gateelektrode (52E) in Kontakt steht.

15. Halbleiterelement nach Anspruch 14, dadurch gekennzeichnet, dass der Verbindungsbereich (68) des weiteren einen dotierten Bereich (62A, 62B) vom zweiten Leitfähigkeitstyp umfasst, der stärker dotiert ist als der Body-Bereich (42), und der den Body-Bereich (42) im Verbindungsbereich (68) überlagert.

16. Halbleiterelement nach Anspruch 15, dadurch gekennzeichnet, dass der Dotierungsgrad des dotierten Bereichs (62A, 62B) im Passivierungsbereich (64) und im Verbindungsbereich (68) in einem Bereich von 10 bis 10¹&sup9;/cm³ liegt.

17. Halbleiterelement nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass sich die leitfähige Gateelektrode (52A, 52B) in den Drain- Bereich (40) erstreckt.

18. Halbleiterelement nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der Body- Bereich (42) im Sperrzustand des Halbleiterelements elektrisch verarmt ist, wobei die Spannung zwischen Gateelektrode und Source-Bereich gleich Null ist.

19. Verfahren zur Herstellung eines Halbleiterelements, das die folgenden Schritte umfasst:

Bereitstellen eines stark dotierten Halbleitersubstrats (40) eines ersten Leitfähigkeitstyps;

Epitaktisches Ausbilden einer insgesamt schwach dotierten Body-Schicht (42) eines entgegensetzten, zweiten Leitfähigkeitstyps direkt auf dem Substrat (40);

Ausbilden eines stark dotierten Source-Bereichs (44) zur Aufbringung von Material des ersten Leitfähigkeitstyps in einem oberen Abschnitt der epitaktischen Body-Schicht (42);

Ausbilden eines Grabens, der sich durch den Source- Bereich (44) hindurch in den Body-Bereich (42) erstreckt;

Ausbilden einer polykristallinen Siliziumstruktur (52A) im Graben; und

Dotieren der polykristallinen Siliziumstruktur (52A) entsprechend dem zweiten Leitfähigkeitstyp, wobei der zweite Leitfähigkeitstyp vom P-Typ ist, und die Body- Schicht (42) so dotiert ist, dass die Body-Schicht (42) im Sperrzustand des Elements verarmt ist.

20. Verfahren nach Anspruch 19, bei dem die Dotierungskonzentration der Body-Schicht (42) geringer als 10¹&sup6;/cm³ ist.

21. Verfahren nach Anspruch 19 oder 20, das des weiteren folgende Schritte umfasst:

Ausbilden eines zweiten Grabens, der sich durch den Source-Bereich (44) hindurch in die Body-Schicht (42) erstreckt;

Ausbilden einer zweiten polykristallinen Siliziumstruktur (52B) im Graben; und

Dotieren der zweiten polykristallinen Siliziumstruktur (52B) entsprechend dem zweiten Leitfähigkeitstyp;

wobei der zweite Graben einen seitlichen Abstand von weniger als 1,5 um zum ersten Graben einhält.

22. Verfahren nach Anspruch 21, bei dem die epitaktisch gebildete Body-Schicht eine gleichförmige Dotierungskonzentration aufweist.

23. Verfahren nach einem der Ansprüche 19 oder 20, bei dem die Dotierungskonzentration der Body-Schicht (42) in einem Bereich von 10¹&sup4; bis 10¹&sup6;/cm³ liegt.

24. Verfahren nach einem der Ansprüche 19 bis 23, bei dem der Source-Bereich (44) die gesamte Body-Schicht (42) überlagert und dadurch die Body-Schicht (42) elektrisch potentialfrei ist und nicht in elektrischem Kontakt mit irgendwelchen anderen Strukturen mit Ausnahme des Source-Bereichs (44) und des Halbleitersubstrats (40) steht.

25. Verfahren nach einem der Ansprüche 19 bis 24, das des weiteren den Schritt umfasst, dass zur Verbindung des Source-Bereichs (44) mit dem Body-Bereich (42) ein Body-Kontaktbereich (92) vom zweiten Leitfähigkeitstyp in der Body-Schicht (42) und seitlich angrenzend an den Source-Bereich (44) gebildet wird.

26. Verfahren nach Anspruch 25, das des weiteren den Schritt zur Bildung einer Body-Elektrode umfasst, die mit dem Body-Kontaktbereich (92) in Verbindung steht.

27. Verfahren nach einem der Ansprüche 19 bis 26, das des weiteren den Schritt zur Bildung einer Drain-Elektrode (48) umfasst, die direkt mit dem Halbleitersubstrat (40) in Verbindung steht.

28. Verfahren nach einem der Ansprüche 19 bis 27 bei dem die Gesamtdicke des Source-Bereichs (44, 86) und der Body-Schicht (42,84) 2 um beträgt.

29. Verfahren nach einem der Ansprüche 19 bis 28, bei dem die dotierte polykristalline Siliziumstruktur in Querrichtung eine Breite von weniger als 1,5 um hat.

30. Verfahren nach einem der Ansprüche 19 bis 29, das des weiteren folgende Schritte umfasst:

Ausbilden eines Grabens, der sich in die Body-Schicht (42) erstreckt und einen Abstand zum Source-Bereich (44) einhält, so dass er sich in einem Passivierungsbereich (64) des Halbleiterelements befindet; und

Ausbilden einer leitfähigen Struktur im Graben, die sich außerdem seitlich um den Source-Bereich (44) und über eine Hauptoberfläche der Body-Schicht (42) erstreckt.

31. Verfahren nach einem der Ansprüche 19 bis 30, das des weiteren folgende Schritte umfasst:

Ausbilden eines zusätzlichen Grabens in die Body- Schicht (42) und in einem Abstand zum Source-Bereich (44), so dass er sich in einem Verbindungsbereich (68) des Halbleiterelements befindet; und

Ausbilden einer leitfähigen Struktur im zusätzlichen Graben und über einer Hauptoberfläche der Body-Schicht (42), wobei diese Struktur mit der dotierten polykristallinen Siliziumstruktur in Verbindung steht.

32. Verfahren nach einem der Ansprüche 30 oder 31, bei dem der Passivierungsbereich (64) und der Verbindungsbereich (68) des weiteren je einen dotierten Bereich (62A, 62B) vom zweiten Leitfähigkeitstyp enthalten, der stärker dotiert ist als die Body-Schicht (42), und wobei diese Bereiche die Body-Schicht (42) im Passivierungsbereich (64) bzw. im Verbindungsbereich (68) überlagern.

33. Verfahren nach Anspruch 32, bei dem der Dotierungsgrad des dotierten Bereichs (62A, 62B)-im Passivierungsbereich (64) und im Verbindungsbereich (68) in einem Bereich von 10¹&sup7; bis 10¹&sup9;/cm³ liegt.

34. Verfahren nach einem der Ansprüche 19 bis 33, bei dem sich die dotierte polykristalline Siliziumstruktur im Graben bis in das Substrat (40) erstreckt.

35. Verfahren nach einem der Ansprüche 19 bis 34, bei dem zwischen dem stark dotierten Substrat (40) und der Body-Schicht (42) kein Zwischenbereich vorhanden ist.