DE10301510A1

DE10301510A1 - Verkleinertes Chippaket und Verfahren zu seiner Herstellung

Info

Publication number: DE10301510A1
Application number: DE10301510A
Authority: DE
Inventors: Joon Ho Yoon; Yong Chil Choi; Suk Su Bae
Original assignee: Samsung Electro Mechanics Co Ltd
Current assignee: Samsung Electro Mechanics Co Ltd
Priority date: 2002-03-18
Filing date: 2003-01-17
Publication date: 2003-10-16
Anticipated expiration: 2023-01-18
Also published as: DE10301510B4; US20030174482A1; KR20030075384A; US20050087848A1; JP3660663B2; CN1282242C; US7176058B2; KR100461718B1; CN1445844A; JP2003273280A

Abstract

Es werden ein verkleinertes Chippaket und ein Verfahren zur Herstellung des verkleinerten Chippakets beschrieben. Das verkleinerte Chippaket umfasst leitfähige Schichten mit einer bestimmten Dicke, die auf oberen und unteren Flächen eines Chips ausgebildet sind, und Elektrodenflächen, die auf denselben Seitenflächen der leitfähigen Schichten ausgebildet sind, die mit entsprechenden Anschlussflächen einer gedruckten Leiterplatte verbunden sind. Das verkleinerte Chippaket ist hinsichtlich seiner Packungsgröße miniaturisiert. Darüber hinaus erfordert das Verfahren zur Herstellung des verkleinerten Chippakets keinen Draht-Bonding-Verfahrensschritt oder die Herstellung eines Durchgangslochs, wodurch der Herstellungsprozess des verkleinerten Chippakets vereinfacht und die Zuverlässigkeit des verkleinerten Chippakets verbessert wird.

Description

Hintergrund der Erfindung

Gebiet der Erfindung

Die vorliegende Erfindung betrifft ein verkleinertes Chippaket und insbesondere ein verkleinertes Chippaket, das miniaturisiert ist und leichter hergestellt werden kann durch Ausbilden von leitenden bzw. leitfähigen Schichten auf beiden Oberflächen eines Chips und durch Ausbilden von Elektrodenoberflächen auf den Seitenflächen der leitfähigen Schichten. Daneben trifft die Erfindung ein Verfahren zur Herstellung des verkleinerten Chippakets.

Beschreibung des Standes der Technik

Im Allgemeinen sind Halbleiterbauteile wie Dioden gepackt und diese gepackten Bauteile werden dann auf einer gedruckten Leiterplatte oder Platine befestigt. Der Aufbau ist dabei derart, dass das Paket die Anschlüsse des Halbleiterbauteils einfach mit entsprechenden Leitungsanschlüssen der gedruckten Leiterplatte verbindet und es dient dazu, das Halbleiterbauteil vor äußeren Spannungen zu schützen, wodurch die Zuverlässigkeit des Chippakets verbessert wird.
Um dem in jüngster Zeit aufgekommenen Trend der Miniaturisierung von Halbleiterprodukten zu entsprechen, sind auch Halbleiterchippakete miniaturisiert worden. Daher wurde ein verkleinertes Chippaket bzw. ein Chippaket in einem verringerten Maßstab eingeführt, das in dieser Anmeldung auch einfach als Chippaket bezeichnet wird.
Fig. 1 ist eine schematische geschnittene Ansicht eines herkömmlichen verkleinerten Chippakets. Bei der Struktur des verkleinerten Chippakets 10 von Fig. 1 wird ein keramisches Substrat 1 verwendet, dabei handelt es sich um ein Diodenpaket mit zwei Anschlüssen.
Bezug nehmend auf Fig. 1 sind auf dem keramischen Substrat 1 zwei Durchgangslöcher, nämlich ein erstes Durchgangsloch 2a und ein zweites Durchgangsloch 2b ausgebildet. Die ersten und zweiten Durchgangslöcher 2a und 2b sind mit einem leitenden bzw. leitfähigen Material gefüllt, sodass sie die obere Fläche des Substrats 1 elektrisch mit der unteren Fläche des Substrats 1 verbinden. Eine erste und eine zweite obere leitende Fläche 3a und 3b sind auf den oberen Flächen des ersten bzw. des zweiten Durchgangslochs 2a und 2b ausgebildet. Eine erste und eine zweite untere leitende Fläche 4a und 4b sind auf den unteren Flächen der ersten bzw. zweiten Durchgangslöcher 2a und 2b ausgebildet. Die zweite obere leitende Fläche 3b ist direkt mit einem Anschluss verbunden, der auf der unteren Fläche der Diode 5 ausgebildet ist, dabei handelt es sich um eine Befestigungsfläche der Diode 5 auf einer gedruckten Leiterplatte, und die erste obere leitende Fläche 3a ist durch einen Draht 7 mit dem anderen Anschluss verbunden, der auf der oberen Fläche der Diode 5 ausgebildet ist. Ein Formteil 9, bei dem ein herkömmliches Harz benutzt worden ist, wird auf der oberen Fläche des keramischen Substrats 1 einschließlich der Diode 5 ausgebildet, um die Diode 5 vor äußeren Spannungen zu schützen. Dadurch wird die Herstellung des Chippakets 10 abgeschlossen.
Fig. 2 ist eine geschnittene Ansicht einer herkömmlichen verkleinerten Chippaketanordnung, bei der das verkleinerte Chippaket auf der gedruckten Leiterplatte befestigt ist.
Wie in Fig. 2 gezeigt ist, ist das hergestellte Diodenpaket 10 auf der gedruckten Leiterplatte 20 durch Aufschmelzlöten befestigt. Das heißt, das Diodenpaket 10 wird auf der gedruckten Leiterplatte 20 befestigt durch Platzieren der unteren leitenden Flächen 4a und 4b des Pakets 10 auf den entsprechenden Leiterbahnanschlüssen der gedruckten Leiterplatte 20 und indem die unteren leitenden Flächen 4a und 4b mit den Leitungsanschlüssen der gedruckten Leiterplatte 20 anschließend mit Lötzinn 15 verbunden werden.
Da die Diode üblicherweise auf jeder ihrer beiden gegenüber liegenden Seiten einen Anschluss hat, wie in den Fig. 1 und 2 gezeigt ist, müssen diese Anschlüsse mit Drähten verbunden werden. Diese Drähte erfordern jedoch einen großen Raum auf der Oberfläche des Chips, wodurch die Gesamthöhe des Pakets erhöht wird. Da entsprechend der Anzahl der Anschlüsse der Diode wenigstens zwei Durchgangslöcher auf dem keramischen Substrat ausgebildet werden müssen, ist eine Fläche erforderlich, die so groß ist wie der Gesamtdurchmessermesser der Durchgangslöcher. Darüber hinaus müssen die leitenden Flächen voneinander in einem Mindestabstand beabstandet werden, um zu verhindern, dass die leitenden Flächen, die auf den oberen und den unteren Flächen der Durchgangslöcher ausgebildet sind, miteinander in Kontakt kommen. Daher ist das Substrat groß, um die vorgenannten Bedingungen zu erfüllen und die Größe des Substrats stellt eine Begrenzung bei der Miniaturisierung des Chippakets dar.
Darüber hinaus ist das keramische Substrat, das bei dem oben beschriebenen Pakte benutzt wird, hochpreisig, wodurch die Herstellungskosten des Chippakets erhöht werden. Zudem erfordert das herkömmliche Herstellungsverfahren des Chippakets die Verfahrensschritte Draht-Bonding, Gießformen und das Verbinden in der Form (Die-Bonding), wodurch die Herstellung sehr kompliziert wird.
Dementsprechend besteht Bedarf an einer Packtechnik, die die Größe des Pakets minimieren und den Herstellungsprozess vereinfachen kann.

Zusammenfassung der Erfindung

Dementsprechend wurde die vorliegende Erfindung unter Berücksichtigung der obigen Probleme gemacht und es ist ein Ziel der vorliegenden Erfindung, ein verkleinertes Chippaket anzugeben, das miniaturisiert und einfach herzustellen ist, durch Ausbilden von leitenden Schichten auf den oberen und unteren Flächen eines Chips mit Anschlüssen und durch Ausbilden von Elektrodenoberflächen auf Seitenflächen der leitfähigen Schichten, wodurch die Zuverlässigkeit des Pakets verbessert wird.
Es ist ein weiteres Ziel der vorliegenden Erfindung, eine Chippaketanordnung mit einem innovativen Befestigungsverfahren gemäß der Struktur des verkleinerten Chippakets zu schaffen.
Es ist ein weiteres Ziel der vorliegenden Erfindung, ein Verfahren zur Herstellung des verkleinerten Chippakets anzugeben.
Gemäß einem weiteren Gesichtspunkt der vorliegenden Erfindung können die obigen und weitere Ziele erzielt werden durch die Herstellung eines verkleinerten Chippakets, umfassend einen Chip mit einer ersten Fläche, die mit einem ersten Anschluss versehen ist und einer zweiten Fläche, die mit einem zweiten Anschluss versehen ist, die zweite Fläche liegt der ersten Fläche gegenüber, und erste und zweite leitfähige Schichten sind auf den ersten bzw. zweiten Flächen des Chips ausgebildet, und Elektrodenflächen sind jeweils auf beiden Flächen der ersten und zweiten leitfähigen Schichten ausgebildet.
Gemäß einem weiteren Gesichtspunkt der vorliegenden Erfindung wird eine Chippaketanordnung in einem verkleinerten Maßstab geschaffen, die ein Chippaket und eine gedruckten Leiterplatte umfasst. Das verkleinerte Chippaket umfasst einen Chip mit einer ersten Fläche, die mit einem ersten Anschluss versehen ist und eine zweite Fläche, die mit einem zweiten Anschluss versehen ist, die zweite Fläche liegt der ersten Fläche gegenüber, und erste und zweite leitfähige Schichten, die auf der ersten bzw. der zweiten Fläche des Chips ausgebildet sind, und Elektrodenflächen, die jeweils auf Seitenflächen der ersten und der zweiten leitfähigen Schichten ausgebildet sind. Die gedruckte Leiterplatte umfasst Anschlussflächen, die mit den Elektrodenoberflächen des verkleinerten Chippakets verbunden werden und Leiterbahnen für Schaltkreise, die mit den Anschlussflächen verbunden sind.
Gemäß einem weiteren Gesichtspunkt der vorliegenden Erfindung wird ein Verfahren zur Herstellung eines verkleinerten Chippakets angegeben, umfassend die folgenden Schritte: (i) Herstellung eines Wafers mit einer Mehrzahl von Chips, der Chip umfasst einen Anschluss auf seinen oberen bzw. unteren Flächen, (ii) Ausbilden von leitenden Schichten, die jeweils auf den oberen und den unteren Flächen des Wafers ausgebildet sind, und (iii) Aufteilen des Wafers in würfelförmige Paketeinheiten, jede Paketeinheit umfasst einen Chip, und Ausbilden von Elektrodenflächen, die jeweils auf Seitenflächen zweier leitender Schichten ausgebildet sind.

Kurze Beschreibung der Zeichnungen

Die oben genannten und weitere Ziele und weitere Vorteile der vorliegenden Erfindung werden anhand der nachfolgenden Figurenbeschreibung unter Bezugnahme auf die Figuren erläutert, in denen:
Fig. 1 ist eine schematische geschnittene Ansicht eines herkömmlichen verkleinerten Chippakets;
Fig. 2 ist eine geschnittene Ansicht einer herkömmlichen verkleinerten Chippaketanordnung, bei der das verkleinerte Chippaket auf einer gedruckten Leiterplatte befestigt ist;
Fig. 3 ist eine perspektivische Ansicht eines erfindungsgemäßen verkleinerten Chippakets gemäß einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung;
Fig. 4 ist eine perspektivische Ansicht einer verkleinerten Chippaketanordnung, bei der ein verkleinertes Chippaket erfindungsgemäß auf einer gedruckten Leiterplatte befestigt ist; und
Fig. 5a bis 5f sind geschnittene Ansichten und zeigen jeden Verfahrensschritt des erfindungsgemäßen Herstellungsverfahrens für das verkleinerte Chippaket gemäß einem bevorzugten Ausführungsbeispiel.

Beschreibung der bevorzugten Ausführungsbeispiele

Nachfolgend werden bevorzugte Ausführungsbeispiele der vorliegenden Erfindung detailliert unter Bezugnahme auf die zugehörigen Figuren beschrieben.
Fig. 3 ist eine perspektivische Ansicht eines verkleinerten Chippakets gemäß einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung.
Bezug nehmend auf Fig. 3 umfasst ein verkleinertes Chippaket 30 einen Chip 35, eine obere leitende Schicht 31a, die auf der oberen Fläche des Chips 35 ausgebildet ist, eine untere leitfähige Schicht 31b, die auf der unteren Fläche des Chips 35 ausgebildet ist, eine erste Elektrodenfläche 33a, die auf einer Seitenfläche der oberen leitenden Schicht 31a ausgebildet ist, und eine zweite Elektrodenfläche 33b, die auf einer Seitenfläche der unteren leitenden Schicht 31b ausgebildet ist. Dabei liegen die Seitenfläche der oberen leitenden Schicht 31a, die die erste Elektrodenfläche 33a hat und die Seitenfläche der unteren leitenden Schicht 31b, die die zweite Elektrodenfläche 33b hat, auf derselben Seitenfläche der leitenden Schichten 31a und 31b. Der Chip 35 umfasst einen oberen Anschluss (nicht gezeigt), der auf der oberen Fläche ausgebildet ist und einen unteren Anschluss (nicht gezeigt), der auf der unteren Fläche ausgebildet ist. Der Chip 35 kann zum Beispiel eine Diode sein.
Die obere leitende Schicht 31a, die auf der oberen Fläche des Chips ausgebildet ist, ist mit dem oberen Anschluss (nicht gezeigt) verbunden, und die untere leitende Schicht 31b, die auf der unteren Fläche des Chips 35 ausgebildet ist, ist an den unteren Anschluss (nicht gezeigt) angeschlossen. Die oberen und die unteren leitenden Schichten 31a und 31b können eine aus Kupfer (Cu) hergestellte Metallschicht sein, sie sind jedoch nicht darauf beschränkt. Die oberen und die unteren leitenden Schichten 31a und 31b müssen eine festgelegte Tiefe besitzen, entsprechend dem Abstand zwischen Anschlussflächen, die auf der gedruckten Leiterplatte ausgebildet sind. Da die Elektrodenflächen 33a und 33b, die auf den Seitenflächen der oberen und der unteren leitenden Schichten 31a und 31b ausgebildet sind, auf den entsprechenden Anschlussflächen der gedruckten Leiterplatte liegen, erfordern die oberen und die unteren leitenden Schichten 31a und 31b eine ausreichende Dicke.
Die oberen und die unteren leitenden Schichten 31a und 31b können in einer festgelegten Tiefe oder Dicke durch ein herkömmliches galvanisches Verfahren ausgebildet werden. Die Ausbildung der oberen und der unteren leitenden Schichten 31a und 31b durch Anwenden des Galvanikverfahrens erfordert jedoch eine lange Zeit und verursacht höhere Herstellungskosten. Daher wird vorzugsweise zuerst eine Überzugsschicht durch Galvanisieren ausgebildet. Anschließend wird wenigstens eine Kupferschicht auf die Galvanikschicht aufgetragen, wodurch die leitenden Schichten einfach in der gewünschten Dicke erzeugt werden.
Darüber hinaus wird die erste Elektrodenfläche 33a auf einer Seitenfläche der oberen leitenden Schicht 31a ausgebildet, und die zweite Elektrodenfläche 33b wird auf einer Seitenfläche der unteren leitenden Schicht 31b ausgebildet. Die Seitenfläche der oberen leitenden Schicht 31a, die die erste Elektrodenfläche 33a hat und die Seitenfläche der unteren leitenden Schicht 31b, die die zweite Elektrodenoberfläche 33b hat, sind auf derselben Seitenfläche der oberen und der unteren leitenden Schicht 31a und 31b. Die ersten und die zweiten Elektrodenflächen 33a und 33b sind elektrisch und mechanisch mit den entsprechenden Anschlussflächen der gedruckten Leiterplatte verbunden. Daher sind die ersten und die zweiten Elektrodenflächen 33a und 33b vorzugsweise Metallschichten, die Gold (Au) enthalten, sodass anschließend der Lötvorgang durchgeführt werden kann.
Bei dem vorgenannten verkleinerten Chippaket 30 sind die oberen und die unteren Anschlüsse (nicht gezeigt), die auf den oberen und den unteren Flächen des Chips 35 ausgebildet sind, mit den ersten und den zweiten Elektrodenflächen 33a und 33b über die oberen und die unteren leitenden Schichten 31a bzw. 31b verbunden. Somit sind die Seitenflächen mit den ersten und den zweiten Elektrodenflächen 33a und 33b Befestigungsflächen auf der gedruckten Leiterplatte. Das bedeutet, dass das verkleinerte Chippaket 30 von Fig. 3 um einen Winkel von 90° gedreht wird, und das gedrehte verkleinerte Chippaket 30 wird anschließend auf der gedruckten Leiterplatte befestigt, sodass die ersten und die zweiten Elektrodenflächen 33a und 33b an die entsprechenden Anschlussflächen der gedruckten Leiterplatte angeschlossen werden.
Um die oberen und die unteren leitenden Schichten 31a und 31b, die der Außenseite ausgesetzt sind, vor Oxidation zu schützen, kann eine Passivierungsschicht 37 auf den oberen und den unteren leitenden Schichten 31a und 31b ausgebildet werden, ausgenommen die ersten und die zweiten Elektrodenflächen 33a und 33b. Vorzugsweise ist die Passivierungsschicht 37 ein Isolationsfilm, der gebildet wird durch Auftragen eines isolierenden Harzes. Falls erforderlich, kann die Passivierungsschicht darüber hinaus auch auf den freiliegenden Seitenflächen des Chips 35 ausgebildet werden.
Fig. 4 ist eine perspektivische Ansicht einer verkleinerten Chippaketanordnung 70, bei der ein verkleinertes Chippaket 40 auf einer gedruckten Leiterplatte 51 gemäß einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung befestigt ist.
Wie in Fig. 4 gezeigt ist, umfasst die Chippaketanordnung 70 die verkleinerte Chipanordnung 40 und eine gedruckte Leiterplatte 51 zur Befestigung des verkleinerten Chippakets 40. Das verkleinerte Chippaket 40 umfasst einen Chip 45, eine obere leitende Schicht 41a, ausgebildet auf der oberen Fläche des Chips 45, eine untere leitende Schicht 41b, ausgebildet auf der unteren Fläche des Chips 45, eine erste Elektrodenfläche 43a, ausgebildet auf einer Seitenfläche der oberen leitenden Schicht 41a, und eine zweite Elektrodenfläche 43b, ausgebildet auf einer Seitenfläche der unteren leitenden Schicht 41b. Dabei liegen die Seitenflächen der oberen leitenden Schicht 41a, die die erste Elektrodenfläche 43a hat und die Seitenfläche der unteren leitenden Schicht 41b, die die zweite Elektronenfläche 43b hat, auf denselben Seitenflächen der oberen und der unteren leitenden Schichten 41a und 41b. Die ersten und die zweiten Elektrodenflächen 43a und 43b sind Befestigungsflächen des verkleinerten Chippakets 40 auf der gedruckten Leiterplatte 51. Die ersten und die zweiten Elektrodenflächen 43a und 43b sind mit den oberen und unteren Artschlüssen (nicht gezeigt) des Chips 45 über die oberen und unteren leitenden Schichten 41a bzw. 41b verbunden. Das verkleinerte Chippaket 40 wird mit der gedruckten Leiterplatte 51 verbunden, indem die ersten und die zweiten Elektrodenflächen 43a und 43b des verkleinerten Chippakets 40 auf entsprechende Anschlussflächen 53a und 53b der gedruckten Leiterplatte 51 gelegt werden und durch Verlöten der ersten und der zweiten Elektrodenflächen 43a und 43b mit den Anschlussflächen 53a und 53b, wodurch die Herstellung der Chippaketanordnung 70 von Fig. 4 abgeschlossen wird.
Ausgewählte Schaltkreise (nicht gezeigt) oder Leiterbahnen, die auf der gedruckten Leiterplatte 51 ausgebildet sind, sind mit jedem Anschluss des Chips 45 über die ersten und die zweiten Elektrodenflächen 43a und 43b des verkleinerten Chippakets 40 verbunden, das an die Anschlussflächen 53a und 53b angeschlossen ist. Wie oben beschrieben wurde, haben die ersten und die zweiten leitenden Schichten 41a und 41b eine bestimmte Tiefe bzw. Dicke gemäß dem Abstand zwischen den Anschlussflächen 53a und 53b der gedruckten Leiterplatte 51.
Darüber hinaus schlägt die vorliegende Erfindung ein Verfahren zur Herstellung des verkleinerten Chippakets vor. Die Fig. 5a bis 5f sind geschnittene Ansichten und zeigen jeden Verfahrensschritt des Verfahrens zur Herstellung des verkleinerten Chippakets gemäß einem bevorzugten Ausführungsbeispiels der vorliegenden Erfindung.
Wie in Fig. 5a gezeigt ist, wird zunächst ein Wafer 125, der eine Mehrzahl von Chips umfasst, hergestellt. Ein Anschluss wird auf den oberen und den unteren Flächen jedes Chips ausgebildet. Dabei wird jeder Chip von einer in Fig. 5a gezeigten gestrichelten Linie auf der oberen Fläche des Wafers 125 geteilt. Fig. 5a zeigt eine teilweise geschnittene Ansicht des Wafers 125. Die Gesamtstruktur des Wafers 125 mit der Mehrzahl der Chips ist für einen Fachmann dieses Gebiets jedoch offensichtlich.
Der Chip umfasst einen oberen und einen unteren Anschluss 101a und 101b auf seinen oberen bzw. unteren Flächen. Darüber hinaus ist ein Maskenmuster 118 mit einer Mehrzahl von Fenstern auf dem Wafer 125 ausgebildet, wodurch Anschlussflächen des Wafers 125 freigelegt werden. Die Fenster des Maskenmusters 118 entsprechen den Anschlussflächen des Wafers 125.
Wie in Fig. 5b gezeigt ist, sind obere und untere leitende Schichten 121a und 121b auf den oberen bzw. unteren Flächen des Wafers 125 ausgebildet. Dann werden Passivierungsschichten 127a und 127b auf den oberen und den unteren leitenden Schichten 121a bzw. 121b ausgebildet.
Die oberen und die unteren leitenden Schichten 121a und 121b sind mit den oberen und den unteren Anschlüssen 101a bzw. 101b verbunden. Die oberen und die unteren leitenden Schichten 121a und 121b können in dem Verfahrensschritt der Galvanisierung ausgebildet werden. Vorzugsweise werden jedoch die oberen und die unteren leitenden Schichten 121a und 121b ausgebildet durch Herstellen einer Galvanikschicht und anschließendes Aufbringen wenigstens einer Kupferschicht auf die galvanisierte Schicht, wobei die Dicke der Schicht dem Abstand zwischen den Anschlussflächen der gedruckten Leiterplatte entspricht.
Die Passivierungsschichten 127a und 127b schützen die oberen und die unteren leitenden Schichten 121a und 121b vor Oxidation, wodurch die Zuverlässigkeit des Chippakets verbessert wird. Vorzugsweise sind die oberen und die unteren leitenden Schichten 121a und 121b Isolationsschichten, die gebildet werden durch Auftragen eines Isolierharzes. In dem Fall, wenn der Wafer 125 ausreichend vor äußeren Spannungen geschützt werden kann, wobei lediglich die natürlich gebildete Oxidschicht gemäß den Einsatzbedingungen des verkleinerten Chippakets benutzt wird, können die Passivierungsschichten 127a und 127b entfallen. Darüber hinaus kann der Verfahrensschritt des Herstellens der Passivierungsschichten 127a und 127b auf unterschiedliche Weise durchgeführt werden. Das heißt, wie in Fig. 5f gezeigt ist, auf die später Bezug genommen wird, nach dem Verfahrensschritt des Zerteilens in würfelförmige Einheiten kann der Passivierungsschritt gesammelt bei den oberen, den unteren und den Seitenflächen der leitfähigen Schichten durchgeführt werden. Berücksichtigt man jedoch die Oxidation der leitenden Schichten oder falls auf eine Fläche des Wafers während des Zerteilens in würfelförmige Einheiten ein Klebeband aufgebracht ist, dann werden die Passivierungsschichten 127a und 127b vorzugsweise bei diesem Verfahrensschritt ausgebildet.
Wie in Fig. 5c gezeigt ist, wird der Wafer zuerst so in würfelförmige Einheiten geteilt, dass eine Seitenfläche des verkleinerten Chippakets ausgebildet wird. Vorzugsweise wird der Wafer entlang den gestrichelten Linien von Fig. 5b in zwei Reihen in würfelförmige Einheiten geteilt. Bei dem zuerst in würfelförmige Einheiten geschnittenen Wafer 130', der zwei verkleinerte Chippakete umfasst, ist lediglich eine Seitenfläche jedes verkleinerten Chippakets der Außenseite ausgesetzt.
Wie in Fig. 5d gezeigt ist, sind erste und zweite Elektrodenschichten 133a und 133b auf den Seitenflächen der oberen und der unteren leitenden Schichten 121a bzw. 121b des würfelförmigen Wafers 130' ausgebildet. Die ersten und die zweiten Elektrodenflächen 133a und 133b sind mit jedem Anschluss des Chips über die ersten und die zweiten leitfähigen Schichten 121a und 121b verbunden. Die ersten und die zweiten Elektrodenflächen 133a und 133b sind durch Galvanisieren ausgebildet, wobei Gold (Au) benutzt wird. Dabei ist die Elektrodenfläche nicht auf den Seitenflächen des Chips ausgebildet, der aus Silizium mit einer Passivierungsschicht aus isolierendem Harz hergestellt ist, sondern die Elektrodenfläche ist auf den Seitenflächen der ersten und der zweiten leitfähigen Schichten 121a und 121b ausgebildet, die aus Metall bestehen. Das heißt, die ersten und die zweiten Elektrodenflächen 133a und 133b werden selektiv auf dem Wafer ausgebildet.
Nach dem Ausbilden der ersten und der zweiten Elektrodenflächen 133a und 133b, wie in Fig. 5e gezeigt ist, wird der einmal in würfelförmige Einheiten geteilte Wafer 130' ein zweites Mal in würfelförmige Einheiten geteilt, wobei eine Mehrzahl von verkleinerten Chippaketeinheiten 130" gebildet wird. Anschließend wird, wie in Fig. 5f gezeigt ist, eine Passivierungsschicht 137 auf den Seitenflächen der ersten und der zweiten leitfähigen Schichten 121a und 121b ausgebildet, wodurch die Herstellung des verkleinerten Chippakets 140 abgeschlossen wird, wie in Fig. 5f gezeigt ist. Die Passivierungsschicht 137, die in Fig. 5f gezeigt ist, wird auf dieselbe Weise wie die Passivierungsschichten 127a und 127b hergestellt, die in Fig. 5b gezeigt sind. Das heißt, die in Fig. 5f gezeigte Passivierungsschicht 137 wird ebenso hergestellt durch Beschichten mit einem Isolierharz.
Das Verfahren der Herstellung des verkleinerten Chippakets, das in den Fig. 5a bis 5f gezeigt ist, ist eine bevorzugte Ausführungsform der vorliegenden Erfindung. Daher kann das Verfahren der Herstellung des verkleinerten Chippakets vielfältig innerhalb des Schutzbereichs der Erfindung modifiziert werden. Insbesondere können die in den Fig. 5c bis 5f gezeigten Verfahrensschritte mit dem Zerteilen in würfelförmige Einheiten stark modifiziert werden. Das heißt, der Wafer kann in dem ersten Schritt so in würfelförmige Einheiten geteilt werden, dass andere Seitenflächen als eine bestimmte Seitenfläche des verkleinerten Chippakets gebildet werden, bzw. eine Passivierungsschicht wird auf Seitenflächen der leitfähigen Schichten, die die Seitenfläche bilden und die in dem ersten Schritt des Zerteilens in würfelförmige Einheiten gebildet wurden, ausgebildet. Anschließend wird der in dem ersten Verfahrensschritt in würfelförmige Einheiten geteilte Wafer ein zweites Mal in würfelförmige Einheiten geteilt, wodurch verkleinerte Chippaketeinheiten gebildet werden. Eine Elektrodenfläche wird auf den Seitenflächen der leitfähigen Schichten ausgebildet, die die Seitenfläche bilden, die in dem zweiten Schritt des Zerteilens in würfelförmige Einheiten erhalten wurde. Wie oben beschrieben wird der Wafer jedoch vor dem Schritt des Zerteilens in würfelförmige Einheiten auf ein Klebeband aufgebracht und fixiert. In diesem Fall, wenn ein größerer Wafer an dem Klebeband befestigt wird, kann das Herstellungsverfahren stabiler durchgeführt werden. Daher wird vorzugsweise ein großer Bereich des in dem ersten Verfahrensschritt in würfelförmige Einheiten geteilten Wafers an dem Klebeband befestigt. Daher werden die vorgenannten Verfahrensschritte, die in den Fig. 5c bis 5f gezeigt sind, bevorzugt.
Gemäß dem Verfahren der Herstellung des verkleinerten Chippakets der vorliegenden Erfindung wird der Wafer in eine Mehrzahl von verkleinerten Chippaketen würfelförmig zerteilt, die jeweils einen Chip besitzen und die Elektrodenflächen werden auf den Seitenflächen zweiter leitender Schichten auf einer Seitenfläche des verkleinerten Chippakets ausgebildet und die Passivierungsschichten werden auf anderen Seitenflächen der leitfähigen Schichten ausgebildet. Somit kann jeder Verfahrensschritt des Zerteilens in würfelförmige Einheiten zum Ausbilden der Seitenflächen des verkleinerten Chippakets und der Verfahrensschritte zum Ausbilden der Passivierungsschichten und der Elektrodenflächen vielfältig hinsichtlich der Art und Weise modifiziert werden. Diese Änderungen oder Verbesserungen liegen innerhalb des Schutzbereichs der vorliegenden Erfindung.
Aus der obigen Beschreibung ergibt sich daher, dass die vorliegende Erfindung ein verkleinertes Chippaket schafft, das miniaturisiert und einfacher herstellbar ist, durch Ausbilden leitfähiger Schichten auf oberen und unteren Flächen eines Chips, die jeweils einen Anschluss besitzen und durch Ausbilden von Elektrodenflächen auf denselben Seitenflächen der leitfähigen Schichten, wodurch die Zuverlässigkeit des Pakets verbessert wird. Darüber hinaus schafft die vorliegende Erfindung ein Verfahren zur Herstellung des verkleinerten Chippakets, bei dem der herkömmliche Verfahrensschritt des Draht-Bondings oder des Ausbildens eines Durchgangslochs entfallen können, wodurch der Herstellungsprozess vereinfacht wird und die Herstellungskosten reduziert werden. Obwohl die bevorzugten Ausführungsbeispiele der vorliegenden Erfindung zum Zwecke der Darstellung offenbart wurden, ist es dem Fachmann klar, dass vielfältige Änderungen, Ergänzungen und Ersetzungen möglich sind, ohne den Schutzbereich der Erfindung zu verlassen, der durch die Patentansprüche definiert wird.

Claims

1. Verkleinertes Chippaket (30), umfassend:
einen Chip (35) mit einer ersten Fläche, die mit einem ersten Anschluss versehen ist und eine zweite Fläche, die mit einem zweiten Anschluss versehen ist, die zweite Fläche liegt der ersten Fläche gegenüber;
erste und zweite leitfähige Schichten (31a, 31b), ausgebildet auf den ersten bzw. den zweiten Flächen des Chips (35); und
Elektrodenflächen (33a, 33b), ausgebildet auf allen ausgewählten Seitenflächen der ersten und der zweiten leitfähigen Schichten (31a, 31b).

2. Verkleinertes Chippaket nach Anspruch 1, dadurch gekennzeichnet, dass es Passivierungsschichten (37) umfasst, die jeweils auf den freiliegenden Flächen der ersten und der zweiten leitfähigen Schichten (31a, 31b) ausgebildet sind, abgesehen von den Seitenflächen, die die Elektrodenflächen (33a, 33b) tragen.

3. Verkleinertes Chippaket nach Anspruch 2, dadurch gekennzeichnet, dass die Passivierungsschichten (37) aus Isolierfilmen herstellbar sind, die durch Auftragen eines Isolierharzes ausgebildet werden können.

4. Verkleinertes Chippaket nach Anspruch 1, dadurch gekennzeichnet, dass die Seitenfläche des Chips (35) und die Seitenflächen der ersten und der zweiten leitfähigen Schichten (31a, 31b) eine flache Oberfläche bilden.

5. Verkleinertes Chippaket nach Anspruch 1, dadurch gekennzeichnet, dass die leitfähigen Schichten (31a, 31b) metallische Schichten sind, die Kupfer (Cu) umfassen.

6. Verkleinertes Chippaket nach Anspruch 1, dadurch gekennzeichnet, dass die Elektrodenflächen (33a, 33b) Metallschichten sind, die Gold (Au) umfassen.

7. Verkleinertes Chippaket nach Anspruch 1, dadurch gekennzeichnet, dass jede der ersten und der zweiten leitfähigen Schichten (31a, 31b) eine galvanische Schicht umfasst, die auf den ersten und den zweiten Flächen des Chips (35) ausgebildet ist, und wenigstens eine Kupferschicht, die auf der galvanischen Schicht aufgebracht ist.

8. Verkleinertes Chippaket nach Anspruch 1, dadurch gekennzeichnet, dass der Chip (35) eine Diode ist.

9. Verkleinerte Chippaketanordnung (70), umfassend:
einen Chip (45) mit einer ersten Fläche, die mit einem ersten Anschluss versehen ist und eine zweite Fläche, die mit einem zweiten Anschluss versehen ist, die zweite Fläche liegt der ersten Fläche gegenüber;
erste und zweite leitfähige Schichten (41a, 41b), ausgebildet auf der ersten bzw. der zweiten Fläche des Chips (45); und
Elektrodenflächen (43a, 43b), ausgebildet auf allen ausgewählten Seitenflächen der ersten und der zweiten leitfähigen Schichten (41a, 41b); und
eine gedruckte Leiterplatte (51), umfassend:
Anschlussflächen (53a, 53b), die an die Elektrodenflächen (43a, 43b) des verkleinerten Chippakets (40) anschließbar sind; und
Leiterbahnen, die an die Anschlussflächen (53a, 53b) angeschlossen sind.

10. Verkleinerte Chippaketanordnung nach Anspruch 9, dadurch gekennzeichnet, dass sie Passivierungsschichten aufweist, die jeweils auf den freiliegenden Flächen der ersten und der zweiten leitfähigen Schichten (41a, 41b) ausgebildet sind, ausgenommen die Seitenflächen, die die Elektrodenflächen (43a, 43b) aufweisen.

11. Verkleinerte Chippaketanordnung nach Anspruch 10, dadurch gekennzeichnet, dass die Passivierungsschichten aus Isolierfirmen herstellbar sind, die durch Auftragen eines Isolierharzes ausgebildet werden können.

12. Verkleinerte Chippaketanordnung nach Anspruch 9, dadurch gekennzeichnet, dass die leitfähigen Schichten (41a, 41b) metallische Schichten sind, die Kupfer (Cu) umfassen.

13. Verkleinerte Chippaketanordnung nach Anspruch 9, dadurch gekennzeichnet, dass die Elektrodenflächen (43a, 43b) metallische Schichten sind, die Gold (Au) umfassen.

14. Verkleinerte Chippaketanordnung nach Anspruch 9, dadurch gekennzeichnet, dass die ersten und die zweiten leitfähigen Schichten (41a, 41b) eine Galvanikschicht umfassen, die auf den ersten und den zweiten Flächen des Chips (45) ausgebildet ist und wenigstens eine Kupferschicht, die auf der Galvanikschicht aufgebracht ist.

15. Verkleinerte Chippaketanordnung nach Anspruch 9, dadurch gekennzeichnet, dass der Chip (45) eine Diode ist.

16. Verfahren zur Herstellung eines verkleinerten Chippakets, umfassend die folgenden Schritte:

a) Herstellen eines Wafers mit einer Mehrzahl von Chips, jeder Chip umfasst einen Anschluss auf allen seinen oberen bzw. unteren Flächen;

b) Ausbilden von leitfähigen Schichten, jeweils ausgebildet auf den oberen und den unteren Flächen des Wafers; und

c) Zerteilen des Wafers in würfelförmige Paketeinheiten, jede Paketeinheit umfasst einen Chip, gefolgt von dem Ausbilden von Elektrodenflächen, die auf allen ausgewählten Seitenflächen der leitfähigen Schichten ausgebildet werden.

17. Verfahren zur Herstellung des verkleinerten Chippakets nach Anspruch 16, dadurch gekennzeichnet, dass der Verfahrensschritt (iii) ferner den Schritt des Herstellens von Passivierungsschichten umfasst, die jeweils auf freiliegenden Flächen der ersten und der zweiten leitfähigen Schichten ausgebildet werden, abgesehen von den Seitenflächen, die die Elektrodenflächen aufweisen.

18. Verfahren zur Herstellung des verkleinerten Chippakets nach Anspruch 17, wobei die Passivierungsschichten aus Isolierfilmen hergestellt werden durch Auftragen eines Isolierharzes.

19. Verfahren zur Herstellung des verkleinerten Chippakets nach Anspruch 16, dadurch gekennzeichnet, dass nach dem Verfahrensschritt (ii) ferner der Schritt des Herstellens der Passivierungsschichten durchgeführt wird, die jeweils auf den ersten und den zweiten leitfähigen Schichten ausgebildet werden, abgesehen von den Seitenflächen, die die Elektrodenflächen aufweisen,
wobei der Verfahrensschritt (iii) die folgenden Teilschritte umfasst:
erstes Zerteilen des Wafers in würfelförmige Einheiten, sodass eine Seitenfläche des verkleinerten Chippakets ausgebildet wird;
Ausbilden von Elektrodenflächen auf Seitenflächen der ersten und der zweiten leitfähigen Schichten, die Seitenflächen, die auf der Seitenfläche des verkleinerten Chippakets ausgebildet sind, werden durch das erste Zerteilen des Wafers in würfelförmige Einheiten erhalten;
zweites Zerteilen des Wafers in würfelförmige Paketeinheiten; und
Ausbilden von Passivierungsschichten auf Seitenflächen der ersten und der zweiten leitfähigen Schichten, die Seitenflächen, die auf der Seitenfläche des verkleinerten Chippakets ausgebildet sind und durch das zweite Zerteilen des Wafers in würfelförmige Einheiten erhalten werden.

20. Verfahren zur Herstellung des verkleinerten Chippakets nach Anspruch 19, dadurch gekennzeichnet, dass der Schritt des ersten Zerteilens des Wafers in würfelförmige Einheiten der Schritt des Zerteilens des Wafers in würfelförmige Einheiten ist, sodass der Wafer entlang der Anreißlinien in zwei Reihen geschnitten wird.

21. Verfahren zur Herstellung des verkleinerten Chippakets nach Anspruch 16, dadurch gekennzeichnet, dass der Verfahrensschritt (iii) die folgenden Teilschritte umfasst:
erstes Zerteilen des Wafers in würfelförmige Einheiten, sodass eine Seitenfläche des verkleinerten Chippakets ausgebildet wird;
Ausbilden von Passivierungsschichten auf Seitenflächen der ersten und der zweiten leitfähigen Schichten, die Seitenflächen, die auf einer Seitenfläche des verkleinerten Chippakets ausgebildet sind, werden erhalten durch das erste Zerteilen des Wafers in würfelförmige Einheiten;
zweites Zerteilen des Wafers in würfelförmige Paketeinheiten; und
Ausbilden von Elektrodenflächen auf Seitenflächen der ersten und der zweiten leitfähigen Schichten, die Seitenflächen, die auf der Seitenfläche ausgebildet sind, werden erhalten durch das zweite Zerteilen des Wafers in würfelförmige Einheiten.

22. Verfahren zur Herstellung des verkleinerten Chippakets nach Anspruch 21, dadurch gekennzeichnet, dass der Wafer in dem ersten Zerteilschritt in zwei Paketeinheiten würfelförmiger Einheiten geteilt wird.

23. Verfahren zur Herstellung des verkleinerten Chippakets nach Anspruch 16, dadurch gekennzeichnet, dass die leitfähigen Schichten durch ein galvanisches Verfahren ausgebildet werden.

24. Verfahren zur Herstellung des verkleinerten Chippakets nach Anspruch 16, dadurch gekennzeichnet, dass als leitfähige Schichten metallische Schichten, die Kupfer (Cu) enthalten, verwendet werden.

25. Verfahren zur Herstellung des verkleinerten Chippakets nach Anspruch 16, dadurch gekennzeichnet, dass als Elektrodenflächen metallische Schichten, die Gold (Au) enthalten, verwendet werden.

26. Verfahren zur Herstellung des verkleinerten Chippakets nach Anspruch 16, dadurch gekennzeichnet, dass die leitfähigen Schichten ausgebildet werden durch Ausbilden von Metallschichten mit einem galvanischen Verfahren und durch Aufbringen von wenigstens einer Kupferschicht auf jede metallische Schicht.

27. Verfahren zur Herstellung des verkleinerten Chippakets nach Anspruch 16, dadurch gekennzeichnet, dass die Elektrodenflächen durch ein galvanisches Verfahren ausgebildet werden.

28. Verfahren zur Herstellung des verkleinerten Chippakets nach Anspruch 16, dadurch gekennzeichnet, dass eine Diode als Chip verwendet wird.