DE10260185A1

DE10260185A1 - Halbleiterspeicher mit vertikalen Charge-trapping-Speicherzellen und Herstellungsverfahren

Info

Publication number: DE10260185A1
Application number: DE10260185A
Authority: DE
Inventors: Jens-Uwe Dr. Sachse; Christoph Dr. Ludwig; Joachim Dr. Deppe; Christoph Dr. Kleint
Original assignee: Infineon Technologies AG
Current assignee: Qimonda AG
Priority date: 2002-12-20
Filing date: 2002-12-20
Publication date: 2004-07-15
Anticipated expiration: 2022-12-21
Also published as: DE10260185B4; KR100562000B1; KR20040055705A; TWI228319B; JP2004207744A; US20040164345A1; US6992348B2; TW200411941A; US20060065922A1

Abstract

Außerhalb eines Speicherzellenfeldes (10) sind Bitleitungskontakte (16) auf den oberen Bitleitungen (15) und weitere Bitleitungskontakte (17) auf den unteren Bitleitungen vorhanden und jeweils mit einer für eine Verdrahtung vorgesehenen Metallisierungsebene elektrisch leitend verbunden, wobei die Bitleitungskontakte für die oberen Bitleitungen und die weiteren Bitleitungskontakte für die unteren Bitleitungen auf einander gegenüberliegenden Seiten des Speicherzellenfeldes angebracht sind und zwischen den weiteren Bitleitungskontakten jeweils Anteile der Isolationsgräben (7) vorhanden sind.

Description

Zur weiteren Miniaturisierung von Charge-trapping-Speicherzellen, insbesondere von NROM-Speicherzellen, können die Speichertransistoren an den Wänden von Gräben angeordnet werden, die in das Halbleitermaterial geätzt werden. Damit wird die starke Abhängigkeit der beanspruchten Chipfläche von der Dicke des Gate-Oxids und der Kanallänge der Transistoren, wie sie für planare Bauelemente typisch ist, deutlich vermindert. Ein solcher Halbleiterspeicher mit vertikalen Charge-trapping-Speicherzellen besteht aus einer Kammstruktur des Halbleiterkörpers oder Substrates mit an den Grabenwänden vorhandenen Kanalbereichen, die zwischen Source-/Drain-Bereichen angeordnet sind, die sich oberseitig am Rand der Gräben und am Boden der Gräben befinden.

Hierbei ergibt sich die Schwierigkeit eines Anschlusses der Bitleitung im Grabenboden. Der Anschluss muss die Bitleitung im Grabenboden kontaktieren und vertikal mit einer der für die Verdrahtung vorgesehenen Metallisierungsebenen verbinden. Innerhalb des Zellenfeldes ist der Graben für einen solchen Kontakt zu schmal.

Aufgabe der vorliegenden Erfindung ist es, ein Layout für einen Halbleiterspeicher mit vertikalen Charge-trapping-Speicherzellen anzugeben, mit dem auf kostengünstige Weise eine Kontaktierung der Bitleitungen am Grabenboden möglich ist.

Diese Aufgabe wird mit dem Halbleiterspeicher mit den Merkmalen des Anspruches 1 bzw. mit dem Verfahren zur Herstellung von Halbleiterspeichern mit den Merkmalen des Anspruches 5 gelöst. Ausgestaltungen ergeben sich aus den abhängigen Ansprüchen.

Bei dem Halbleiterspeicher ist eine kammartige Struktur an einer Oberseite eines Halbleiterkörpers oder Substrates ausgebildet, in dem parallel im Abstand zueinander Gräben angeordnet sind. Diese Gräben sind abwechselnd Isolationsgräben und aktive Gräben, wobei die Isolationsgräben auch zwischen den unteren Bitleitungen an den Grabenböden vorhanden sind und die aktiven Gräben für die Speichertransistoren vorgesehen sind. Außerhalb eines Speicherzellenfeldes sind Bitleitungskontakte auf den oberen Bitleitungen und weitere Bitleitungskontakte auf den unteren Bitleitungen vorhanden und jeweils mit einer für eine Verdrahtung vorgesehenen Metallisierungsebene elektrisch leitend verbunden, wobei die Bitleitungskontakte für die oberen Bitleitungen und die weiteren Bitleitungskontakte für die unteren Bitleitungen auf einander gegenüberliegenden Seiten des Speicherzellenfeldes angebracht sind und zwischen den weiteren Bitleitungskontakten jeweils Anteile der Isolationsgräben vorhanden sind.

Die Isolationsgräben können zusammen mit den Isolationsgräben im Core und in der Peripherie des Speicherchips erzeugt werden. Das geschieht in einer an sich bekannten Weise nach Art von STI (shallow trench isolation). Bei der Herstellung werden zur Strukturierung der Isolationsgräben und der aktiven Gräben Lithographiemasken verwendet, mit denen auch die für die Bitleitungskontakte vorgesehenen Bereiche strukturiert werden und gleichzeitig die STI-Gräben im Core und in der Peripherie des Chips erzeugt werden.

Es folgt eine genauere Beschreibung von Beispielen des Halbleiterspeichers und des Herstellungsverfahrens anhand der 1 bis 12.
Die 1 zeigt ein erstes Zwischenprodukt im Querschnitt.
Die 2 zeigt die Struktur einer ersten Lithographiemaske in Draufsicht.
Die 3 zeigt ein alternatives Beispiel der ersten Lithographiemaske in Draufsicht.
Die 4 zeigt ein zweites Zwischenprodukt im Querschnitt.
Die 5 zeigt die Struktur einer zweiten Lithographiemaske in Draufsicht.
Die 6 zeigt ein drittes Zwischenprodukt im Querschnitt.
Die 7 zeigt ein viertes Zwischenprodukt im Querschnitt.
Die 8 zeigt die Struktur einer dritten Lithographiemaske in Draufsicht.
Die 9 zeigt das Zwischenprodukt gemäß der 6 bei einer alternativen Ausgestaltung des Verfahrens im Querschnitt.
Die 10 zeigt ein Schema einer ersten Ausführungsform des Speicherchips in Draufsicht.
Die 11 zeigt ein Schema einer zweiten Ausführungsform des Speicherchips in Draufsicht.
Die 12 zeigt ein Schema einer dritten Ausführungsform des Speicherchips in Draufsicht.
In der 1 ist im Querschnitt ein Halbleiterkörper 1 oder Substrat dargestellt mit einer darauf aufgebrachten Pad-Oxid-Schicht 2, einer darauf aufgebrachten Pad-Nitrid-Schicht 3, einer darauf aufgebrachten Hartmaskenschicht 4, einer darauf aufgebrachten Antireflexschicht 5 und einer darauf aufgebrachten Fotolackschicht 6. Das Material der Hartmaskenschicht 4 ist z. B. ein als TEOS (Tetraethylorthosilicat) aufgebrachtes Oxid. Die Antireflexschicht 5 dient zur Erleichterung der nachfolgenden Fotolithographie.
Diese Lithographie geschieht mittels einer in der 2 in Draufsicht im Schema dargestellten ersten Lithographiemaske 11, die die in der 2 eingezeichnete Struktur aufweist, so dass eine damit hergestellte Fotolackmaske die schraffierten Bereiche bedeckt. Die schraffierten Bereiche ragen seitlich über das vorgesehene Speicherzellenfeld 10 hinaus. Mit dieser ersten Lithographiemaske 11 werden daher von der Fotolackschicht 6 streifenförmige Bereiche im Bereich des Speicherzellenfeldes und darüber hinaus sowie größerflächige Bereiche an der Peripherie entfernt. Je nachdem, ob ein positiver oder negativer Fotolack verwendet wird, das heißt ob die belichteten Anteile entfernt werden oder stehen bleiben, besitzt die erste Lithographiemaske Öffnungen in den schraffierten Bereichen oder eine dazu komplementäre Struktur.
Die 3 zeigt eine alternative Ausgestaltung der ersten Lithographiemaske 12, bei der die schraffierten Bereiche, die von der hergestellten Fotolackschicht abgedeckt werden, außerhalb des Speicherzellenfeldes 10 jeweils paarweise zusammenhängen. Diese Ausgestaltung ist speziell für die Herstellung von Flash-Speicherzellen geeignet.
Die 4 zeigt im Querschnitt, wie die strukturierte Fotolackschicht 6 verwendet wird, um in die Antireflexschicht 5 und die Hartmaskenschicht 4 streifenförmige parallel im Abstand zueinander angeordnete Öffnungen zu ätzen, von denen Öffnungen für Isolationsgräben 7 und Öffnungen für aktive Gräben 8 vorgesehen sind. Die Bezeichnung „aktiver Graben" bedeutet hierbei, dass der betreffende Graben für die Anordnung vertikal ausgerichteter Speichertransistoren vorgesehen ist. Die Fotolackschicht 6 wird dann entfernt, wobei auch die Antireflexschicht 5 entfernt werden kann. Es wird dann eine weitere Fotolackschicht aufgebracht, wobei gegebenenfalls die Antireflexschicht 5 erneuert wird.
Die zweite Lithographiemaske 13 entsprechend der Draufsicht der 5 wird dann verwendet, um die weitere Fotolackschicht so zu strukturieren, dass die in der 5 schraffiert eingezeichneten Bereiche abgedeckt werden. Wie hier anhand der zur Orientierung eingezeichneten Berandung des Speicherzellenfeldes 10 erkennbar ist, ist diese zweite Lithographiemaske 13 dafür vorgesehen, die weitere Fotolackschicht so zu strukturieren, dass nur die bereits hergestellten Öffnungen, die für die Isolationsgräben 7 vorgesehen sind, freigelegt werden.
Die 6 zeigt dieses weitere Zwischenprodukt im Querschnitt. Die weitere Fotolackschicht 9 besitzt jetzt nur noch streifenförmige Anteile, die die Öffnungen für die aktiven Gräben 8 verschließen und die Öffnungen für die Isolationsgräben 7 frei lassen. Es werden dann in diesen Öffnungen die Pad-Nitrid-Schicht 3 und die Pad-Oxid-Schicht 2, gegebenenfalls auch ein Stück weit in den Halbleiterkörper 1 oder das Substrat hinein, ausgeätzt. Dabei dient die strukturierte Hartmaskenschicht 4 ebenfalls als Maske. Dann wird die weitere Fotolackschicht 9 entfernt.
Die 7 zeigt den Querschnitt eines Zwischenproduktes nach einem weiteren Ätzschritt, mit dem auch in den Öffnungen, die für die aktiven Gräben 8 vorgesehen sind, die Pad-Nitrid-Schicht 3 und die Pad-Oxid-Schicht 2 ausgeätzt werden. In den übrigen Öffnungen für die Isolationsgräben 7 wird bereits auch Halbleitermaterial des Halbleiterkörpers 1 oder Substrates entfernt. Dieser Ätzschritt wird so weit in das Halbleitermaterial hinein fortgesetzt, bis die Struktur gemäß der 7 hergestellt wurde. Die so hergestellten tieferen Gräben sind für die Isolationsgräben 7 vorgesehen, während die flacheren Gräben als aktive Gräben 8 vorgesehen sind.
Die Gräben können dann mit einem Hochtemperaturoxid gefüllt werden, das oberseitig z. B. mittels CMP planarisiert wird. Es erfolgen dann Implantationen, um Source-/Drain-Bereiche an der Oberseite seitlich der aktiven Gräben 8 und an den Böden der aktiven Gräben 8 durch Einbringen von Dotierstoff auszubilden, deren Positionen in der 7 mit den Kreuzen markiert sind. Eine weitere Fotolackschicht wird aufgebracht.
Mittels einer dritten Lithographiemaske 14, die in einer Draufsicht in der 8 dargestellt ist, wird die weitere Fotolackschicht so strukturiert, dass die in der 8 schraffierten Bereiche bedeckt bleiben. Unter Verwendung dieser strukturierten weiteren Fotolackschicht wird dann das Oxid in den aktiven Gräben 8 entfernt. Aus der in der 8 eingezeichneten Lage des Speicherzellenfeldes 10 ist erkennbar, dass die Öffnungen dieser Fotolackmaske auf der in der 8 rechts eingezeichneten Seite über das Speicherzellenfeld hinausgehen und dort eine Breite aufweisen, mit der für ein späteres Aufbringen der Bitleitungskontakte ausreichend breite Aussparungen geätzt werden können.
Die 9 zeigt im Querschnitt ein Zwischenprodukt eines alternativen Verfahrens, bei dem zusammen mit der Hartmaskenschicht 4 bereits die Pad-Nitridschicht 3 und die Pad-Oxidschicht 2 strukturiert werden. Unter Verwendung der mit der zweiten Lithographiemaske 13 strukturierten weiteren Fotolackschicht 9 werden die Öffnungen, die für die Isolationsgräben 7 vorgesehen sind, bereits in das Halbleitermaterial des Halbleiterkörpers 1 oder Substrates hinein geätzt. In weiteren Verfahrensschritten ergibt sich im Prinzip dieselbe Struktur wie die in der 7 dargestellte.
In den aktiven Gräben 8 werden die vertikalen Speichertransistoren ausgebildet. Diese Speichertransistoren weisen jeweils an einer Wand eines aktiven Grabens 8 einen Kanalbereich auf, der von einer in dem Graben angeordneten Gate-Elektrode durch ein Gate-Dielektrikum getrennt ist. Ein solcher Kanalbereich ist durch die dotierten Bereiche von Source und Drain begrenzt, die an dem Boden des betreffenden Grabens und an der Oberseite des Halbleiterkörpers oder Substrates an den Graben angrenzend vorhanden sind. Zumindest zwischen der Gate-Elektrode und einem sourceseitigen oder drainseitigen Ende eines zugehörigen Kanalbereiches befindet sich eine dielektrische Speicherschichtfolge aus einer ersten Begrenzungsschicht, einer Speicherschicht und einer zweiten Begrenzungsschicht, insbesondere eine Oxid-Nitrid-Oxid-Schichtfolge, die für ein Programmieren der Speicherzelle durch Einfangen heißer Elektronen aus dem Kanalbereich (CHE) vorgesehen ist. Die Source/Drain-Bereiche an der Oberseite des Halbleiterkörpers oder Substrates sind jeweils zwischen zwei zueinander benachbarten Gräben 7, 8 durch parallel zu den Gräben verlaufende obere Bitleitungen miteinander verbunden, während die Source/Drain-Bereiche an den Böden der Gräben jeweils längs desselben Grabens durch im Halbleiterkörper oder Substrat verlaufende, als dotierte Bereiche ausgebildete (vergrabene) untere Bitleitungen miteinander verbunden sind.
Die 10 zeigt ein Layout eines solchen Speicherchips in Draufsicht. Die Isolationsgräben 7 und die aktiven Gräben 8 folgen hier im Wechsel aufeinander. Dazwischen sind jeweils die kammartigen Strukturen des Halbleiterkörpers oder Substrates vorhanden, die an der Oberseite die oberen Bitleitungen 15 bilden. Auf den oberen Bitleitungen 15 sind auf einer Seite des Speicherzellenfeldes 10 Bitleitungskontakte 16 aufgebracht, mit denen die oberen Bitleitungen 15 mit einer der Metallisierungsebenen der oberseitigen Verdrahtung elektrisch leitend verbunden sind. In dem in der 10 dargestellten Beispiel sind für alle oberen Bitleitungen 15 getrennte Bitleitungskontakte 16 zur Ausbildung von EEPROM-Speicherzellen vorgesehen.
Die unteren Bitleitungen in den aktiven Gräben 8 werden auf der gegenüberliegenden Seite neben dem Speicherzellenfeld 10 mit weiteren Bitleitungskontakten 17 kontaktiert und elektrisch leitend mit einer Metallisierungsebene verbunden, wobei für die weiteren Bitleitungskontakte 17 hier breitere Aussparungen vorgesehen sind, als der Breite der aktiven Grä ben entspräche. Diese breiteren Aussparungen zwischen dem Material der Isolationsgräben 7 werden unter Verwendung der dritten Lithographiemaske 14 gemäß der 8 hergestellt.
Die 11 zeigt ein weiteres Layout des Speicherchips in einer der 10 entsprechenden Draufsicht. Hier sind die Bitleitungskontakte 18 so aufgebracht, dass jeweils zwei zueinander benachbarte obere Bitleitungen, die durch einen Isolationsgraben 7 voneinander getrennt sind, einen gemeinsamen Bitleitungskontakt 18 besitzen.
Die 12 zeigt ein drittes Ausführungsbeispiel des Layouts, entsprechen der 10 in Draufsicht, bei dem jeweils zwei zueinander benachbarte obere Bitleitungen 15, die durch einen Isolationsgraben 7 voneinander getrennt sind, außerhalb des Speicherzellenfeldes 10 eine in dem Halbleitermaterial vorhandene Querverbindung untereinander aufweisen. Der Bitleitungskontakt 19 kann daher in der dargestellten Weise auf dieser Querverbindung aufgebracht sein.
Die Herstellung von STI-Isolationsgräben für Core und Peripherie können kombiniert werden mit dem Herstellungsprozess für die Isolationsgräben 7. Zu diesem Zweck werden die Lithographiemasken entsprechend entworfen. Die zweite Lithographiemaske kann an den für die STI-Gräben von Core und Peripherie vorgesehenen Stellen offen oder geschlossen sein, so dass die an der Peripherie hergestellten Gräben tiefer oder weniger tief geätzt werden. Weniger tiefe Gräben haben den Vorteil, dass die Planarisierung des Oxids vereinfacht wird. Wenn tiefere Isolationsgräben an der Peripherie hergestellt werden, muss eine dickere Oxidschicht auch dort abgeschieden werden, um die Gräben mit dem Oxid zu füllen. Das liegt daran, dass die für Core und Peripherie vorgesehenen Gräben üblicherweise wesentlich breiter sind als die Isolationsgräben des Speicherzellenfeldes.

1: Halbleiterkörper
2: Pad-Oxid-Schicht
3: Pad-Nitrid-Schicht
4: Hartmaskenschicht
5: Antireflexschicht
6: Fotolackschicht
7: Isolationsgraben
8: aktiver Graben
9: weitere Fotolackschicht
10: Speicherzellenfeld
11: erste Lithographiemaske
12: erste Lithographiemaske
13: zweite Lithographiemaske
14: dritte Lithographiemaske
15: obere Bitleitung
16: Bitleitungskontakt
17: weiterer Bitleitungskontakt
18: Bitleitungskontakt
19: Bitleitungskontakt

Claims

Halbleiterspeicher mit vertikalen Charge-trapping-Speicherzellen, bei dem an einer Oberseite eines Halbleiterkörpers (1) oder Substrates eine Mehrzahl von parallel im Abstand zueinander angeordneten Gräben (7, 8) mit jeweiligen Wänden und Böden ausgebildet ist, in einem an dieser Oberseite vorhandenen Speicherzellenfeld (10) Speichertransistoren angeordnet sind, die jeweils an einer Wand eines der Gräben (8) einen Kanalbereich aufweisen, der von einer in dem Graben (8) angeordneten Gate-Elektrode durch ein Gate-Dielektrikum getrennt ist, dieser Kanalbereich durch dotierte Bereiche begrenzt ist, die an dem Boden des betreffenden Grabens (8) und an der Oberseite des Halbleiterkörpers (1) oder Substrates an den Graben angrenzend vorhanden und als Source-/Drain-Bereiche vorgesehen sind, zumindest zwischen einer jeweiligen Gate-Elektrode und einem sourceseitigen oder drainseitigen Ende eines zugehörigen Kanalbereiches eine dielektrische Speicherschichtfolge aus einer ersten Begrenzungsschicht, einer Speicherschicht und einer zweiten Begrenzungsschicht angeordnet ist, die für ein Programmieren durch Einfangen heißer Elektronen aus dem Kanalbereich vorgesehen ist, die Source-/Drain-Bereiche an der Oberseite des Halbleiterkörpers (1) oder Substrates jeweils zwischen zwei zueinander benachbarten Gräben (7, 8) durch parallel zu den Gräben (7, 8) verlaufende obere Bitleitungen (15) miteinander verbunden sind und die Source-/Drain-Bereiche an den Böden der Gräben jeweils längs desselben Grabens durch im Halbleiterkörper (1) oder Substrat verlaufende, als dotierte Bereiche ausgebildete untere Bitleitungen miteinander verbunden sind, dadurch gekennzeichnet, dass die Gräben (7, 8) abwechselnd Isolationsgräben (7) und aktive Gräben (8) sind, wobei die Isolationsgräben (7) auch zwischen den unteren Bitleitungen vorhanden sind und die aktiven Gräben (8) für die Speichertransistoren vorgesehen sind, und außerhalb des Speicherzellenfeldes (10) Bitleitungskontakte (16, 18, 19) auf den oberen Bitleitungen (15) und weitere Bitleitungskontakte (17) auf den unteren Bitleitungen vorhanden und mit einer für eine Verdrahtung vorgesehenen Metallisierungsebene elektrisch leitend verbunden sind, wobei die Bitleitungskontakte (16, 18, 19) und die weiteren Bitleitungskontakte (17) auf einander gegenüberliegenden Seiten des Speicherzellenfeldes (10) angebracht sind und zwischen den weiteren Bitleitungskontakten (17) jeweils Anteile der Isolationsgräben (7) vorhanden sind.
Halbleiterspeicher nach Anspruch 1, bei dem die oberen Bitleitungen (15) getrennt mit je einem Bitleitungskontakt (16) versehen sind.
Halbleiterspeicher nach Anspruch 1, bei dem jeweils zwei zueinander benachbarte obere Bitleitungen (15), die durch einen Isolationsgraben (7) voneinander getrennt sind, einen gemeinsamen Bitleitungskontakt (18, 19) besitzen.
Halbleiterspeicher nach Anspruch 3, bei dem jeweils zwei zueinander benachbarte obere Bitleitungen (15), die durch einen Isolationsgraben (7) voneinander getrennt sind, außerhalb des Speicherzellenfeldes (10) eine Querverbindung untereinander in dem Halbleitermaterial des Halbleiterkörpers (1) oder Substrates aufweisen.
Verfahren zur Herstellung von Halbleiterspeichern mit vertikalen Charge-trapping-Speicherzellen, bei dem in einem ersten Schritt an einer Oberseite eines Halbleiterkörpers (1) oder Substrates eine Hartmaskenschicht (4) und darauf eine Fotolackschicht (6) aufgebracht werden, in einem zweiten Schritt die Fotolackschicht (6) unter Verwendung einer ersten Lithographiemaske (11, 12) mit einer Mehrzahl von parallel im Abstand zueinander angeordneten streifenförmigen Öffnungen versehen wird, in einem dritten Schritt die Hartmaskenschicht (4) unter Verwendung der strukturierten Fotolackschicht (6) strukturiert wird, in einem vierten Schritt die Fotolackschicht (6) durch eine ganzflächige weitere Fotolackschicht (9) ersetzt wird, in einem fünften Schritt die weitere Fotolackschicht (9) unter Verwendung einer zweiten Lithographiemaske (13) so strukturiert wird, dass in der Aufeinanderfolge der in der Hartmaskenschicht (4) ausgebildeten streifenförmigen Öffnungen jede zweite Öffnung freigelegt wird und die übrigen Öffnungen von der weiteren Fotolackschicht (9) bedeckt bleiben, in einem sechsten Schritt unter Verwendung der Hartmaskenschicht (4) und der weiteren Fotolackschicht (9) als Maske ein unter der Hartmaskenschicht (4) vorhandenes Material im Bereich der freigelegten Öffnungen in einer zu der Hartmaskenschicht (4) senkrechten Richtung entfernt wird, in einem siebten Schritt die weitere Fotolackschicht (9) entfernt wird und weiteres Material im Bereich der Öffnungen der Hartmaskenschicht (4) in einer zu der Hartmaskenschicht (4) senkrechten Richtung entfernt wird, um Gräben (7, 8) herzustellen, in einem achten Schritt die in dem siebten Schritt hergestellten Gräben, (7, 8) mit einem Oxid gefüllt werden und die Hartmaskenschicht (4) entfernt wird, in einem neunten Schritt eine weitere Fotolackschicht aufgebracht und unter Verwendung einer dritten Lithographiemaske (14) strukturiert wird, womit Öffnungen über den Gräben in denjenigen Bereichen erzeugt werden, die von der in dem fünften Schritt strukturierten Fotolackschicht (9) bedeckt blieben, und in einem zehnten Schritt unter Verwendung der in dem neunten Schritt strukturierten Fotolackschicht das Oxid, aus denjenigen Gräben (8) entfernt wird, die für die Speichertransistoren vorgesehen sind, dadurch gekennzeichnet, dass die in dem zweiten Schritt verwendete erste Lithographiemaske (11, 12) so ausgebildet wird, dass die damit strukturierte Fotolackschicht Bereiche auf einer ersten Seite neben einem vorgesehenen Speicherzellenfeld (10) abdeckt, die für das Aufbringen von Bitleitungskontakten (16, 18, 19) vorgesehen sind, und die in dem neunten Schritt verwendete dritte Lithographiemaske (14) so ausgebildet wird, dass die Öffnungen der damit strukturierten weiteren Fotolackschicht über den Bereichen der Gräben hinausgehend Bereiche auf einer der ersten Seite gegenüberliegenden zweiten Seite neben dem vorgesehenen Speicherzellenfeld (10) frei lassen.
Verfahren nach Anspruch 5, bei dem in einem nachfolgenden elften Schritt Bitleitungskontakte (16, 18, 19) in den Bereichen, die in dem zweiten Schritt seitlich neben dem vorgesehenen Speicherzellenfeld abgedeckt blieben, und weitere Bitleitungskontakte (17) in den Bereichen, die in dem neunten Schritt seitlich neben dem vorgesehenen Speicherzellenfeld freigelegt wurden, aufgebracht werden.
Verfahren nach Anspruch 6, bei dem in dem elften Schritt die Bitleitungskontakte (18, 19) zur Ausbildung von Flash-Speicherzellen so aufgebracht werden, dass immer zwei zueinander benachbarte Bitleitungen (15), die zwischen den Gräben angeordnet sind, einen gemeinsamen Bitleitungskontakt (18, 19) erhalten.