DE102005014507B4

DE102005014507B4 - Halbleiterspeicher mit Ladungseinfangspeicherzellen und dessen Herstellungsverfahren

Info

Publication number: DE102005014507B4
Application number: DE102005014507.8A
Authority: DE
Inventors: Josef Willer; Thomas Mikolajick; Christoph Ludwig; Norbert Schulze; Karl-Heinz Küsters
Original assignee: Qimonda AG
Current assignee: Polaris Innovations Ltd
Priority date: 2005-02-28
Filing date: 2005-03-30
Publication date: 2015-06-25
Anticipated expiration: 2025-03-31
Also published as: EP1696491A1; KR20060095526A; US20090029512A1; US7365382B2; US7662687B2; JP2006245579A; DE102005014507A1; CN1855511A; KR100788078B1; US20060192266A1; TW200631168A

Abstract

Halbleiterspeicher, welcher umfasst:
ein Substrat (1) mit einer ersten Polarität in einem Speicherzellenanordnungsbereich, das eine Vielzahl von schmalen Grabenisolationen (14) umfasst, die kontinuierlich entlang einer ersten Richtung (y) angeordnet sind,
eine Vielzahl von leitfähigen Wortleitungen (3), die entlang einer zur ersten Richtung quer verlaufenden zweiten Richtung (x) angeordnet sind und von dem Substrat (1) isoliert sind, wobei Bereiche des Substrats (1) zwischen angrenzenden Wortleitungen mit einer Verunreinigung mit einer zweiten Polarität implantiert sind, wodurch eine Vielzahl von Source-/Drain-Bereichen (31), getrennt durch die schmalen Grabenisolationen (14) in der zweiten Richtung (x) gebildet sind, wobei
eine Vielzahl von Gate-Elektroden (23) durch jeweilige Abschnitte der Wortleitungen, die dem Substrat zwischen den angrenzenden Source-/Drain-Bereichen (31) gegenüberliegen, geformt sind, um eine Vielzahl von Kanalbereichen zu formen, wobei die Gate-Elektroden (23) wenigstens von den Source-/Drain-Bereichen (31) durch ein Einfang-Dielektrikum (16, 21, 22) isoliert sind,
die Source-/Drain-Bereiche (31) in alternierenden ungeradzahlig- und geradzahlig-nummerierten Spalten entlang der ersten Richtung (y) und in alternierenden ungeradzahlig- und geradzahlig-nummerierten Reihen entlang der zweiten Richtung (x) angeordnet sind;
eine Vielzahl von leitfähigen elektrischen Verbindungen (4), die sich über den Grabenisolationen (14) befinden und Paare der Source-/Drain-Bereiche (31) elektrisch miteinander verbinden, wobei jedes Paar von Source-/Drain-Bereichen (31) in einer geradzahlig-nummerierten Reihe einen Source-/Drain-Bereich in einer geradzahlig-nummerierten Spalte und einen angrenzenden Source-/Drain-Bereich in einer folgenden ungeradzahlig-nummerierten Spalte verbindet, und jedes Paar von Source-/Drain-Bereichen (31) in einer ungeradzahlignummerierten Reihe einen Source-/Drain-Bereich in einer ungeradzahlig-nummerierten Spalte und einen angrenzenden Source-/Drain-Bereich in einer folgenden geradzahlig-nummerierten Spalte verbindet; ...

Description

Die Erfindung betrifft das Gebiet der elektrisch beschreib- und löschbaren, nichtflüchtigen Flash-Speicher. Sie beschreibt insbesondere einen nichtflüchtigen Speicher mit Ladungseinfangspeicherzellen, die ein Einfangdielektrikum umfassen, welcher insbesondere angepasst ist, in einer Virtual-Ground-NOR-Speicherzellenarchitektur verwendet zu werden.
Ein Ladungseinfangspeicherzellen-Halbleiterspeicher weist typischerweise in Reihen und Spalten angeordnete Ladungseinfangspeicherzellen auf, wobei jede der Speicherzellen als Transistor mit einem Gate-Dielektrikum strukturiert ist, das typischerweise aus einer zwischen zwei Grenzschichten in Sandwich-Form angeordneten Ladungseinfangspeicherschicht besteht. Im Allgemeinen haben Speicherschichtmaterialien eine kleinere Energiebandlücke und eine größere Einfangstellendichte als die Trennschichtmaterialien, so dass in der Speicherschicht eingefangene Ladungsträger lokalisiert bleiben. Typischerweise werden Nitride als Speicherschichtmaterialien verwendet, während Oxide als Grenzschichtmaterialien verwendet werden. Abhängig von der Konfiguration können Ladungsträger vom Kanalbereich zur Speicherschicht als heiße Kanalelektronen (CHE) oder mittels Fowler-Nordheim-Tunneln übertragen werden. Das Löschen einer Ladungseinfangspeicherzelle kann durch Initiieren von heißen Löchern oder durch Fowler-Nordheim-Tunneln erfolgen.
In einer typischen Common-Source-Speicherzellenarchitektur verbinden leitfähige Source-Leitungen Source-Bereiche einer Spalte, während in paralleler Ausrichtung zu den Source-Leitungen angeordnete, leitfähige Wortleitungen Gate-Elektroden einer Spalte verbinden und wobei diese verwendet werden, um einzelne Speicherzellen auszuwählen. Leitfähige Bitleitungen sind über den Wort- und Source-Leitungen in einer orthogonalen Ausrichtung hierzu angeordnet und sind in elektrischen Kontakt mit Drain-Bereichen. Abweichend hiervon sind in einer typischen Virtual-Ground-Architektur Bitleitungen in einem elektrischen Kontakt mit sowohl Source- als auch Drain-Bereichen, wobei jeweils zwei angrenzende Bitleitungen zum Programmieren und Auslesen einer Speicherzelle verwendet werden.
Die Druckschrift DE 102 58 194 B4 beschreibt einen Halbleiterspeicher mit Ladungseinfangspeicherzellen in einer Virtual-Ground-Architektur, wobei die Richtungen von Stromflüssen durch die Kanalbereiche vertikal zu Wortleitungen gerichtet sind und Bitleitungen über den Wortleitungen isoliert hiervon angeordnet sind. Lokale elektrische Verbindungen, welche mit den Bitleitungen elektrisch leitend verbunden sind, sind zwischen den Wortleitungen und isoliert hiervon vorgesehen. In Bezug auf eine fortlaufende Nummerierung der Speichertransistoren verbinden diese lokalen elektrischen Verbindungen auf einer Seite einer Wortleitung jeweils einen Source-/Drain-Bereich eines geradzahlig-nummerierten Speichertransistors mit einem Source-/Drain-Bereich eines darauf folgenden ungeradzahlig-nummerierten Speichertransistors elektrisch leitend miteinander, und, auf der gegenüberliegenden Seite dieser Wortleitung verbinden diese lokalen elektrischen Verbindungen jeweils einen Source-/Drain-Bereich eines ungeradzahlig-nummerierten Speichertransistors mit einem Source-/Drain-Bereich eines darauf folgenden geradzahlignummerierten Speichertransistors elektrisch leitend miteinander. Weiterhin können die Wortleitungen mit Wortleitungsstreifen kontaktiert sein, um deren Bahnwiderstand zu vermindern.
Jedoch sind die Ladungseinfangspeicherzellen der obigen Druckschrift DE 102 58 194 A1 in einer Konfiguration strukturiert, in der ernsthafte Probleme in Bezug auf eine weitere Verkleinerung der Speicherzellen auftreten können, da eine Verkleinerung der Speicherzellen insbesondere zu immer kürzeren Längen der Kanalbereiche, das heißt Abstand der Bereiche zwischen den Source-/Drain-Bereichen, führt, was ein Durchschlagen der Speicherzellen wahrscheinlicher macht. Andererseits kann die Verwendung der Speicherzellen in einem Multi-Bit-Speichermodus, der notwendigerweise lokalisierte Ladungsverteilungen auf den Drain-Seiten und den Source-Seiten der Speicherschicht der Speicherzellen erfordert, zu einem nachteiligen Überlappen der Ladungsverteilungen führen, was eine klare Diskriminierung von logischen Zuständen verhindert.
Die deutsche Offenlegungsschrift DE 100 39 441 A1 , die deutsche Patentschrift DE 102 04 873 C1 und die deutsche Offenlegungsschrift DE 101 29 958 A1 zeigen jeweils einen Halbleiterspeicher mit in Gräben angeordneten Gate-Elektroden.
In Anbetracht dessen ist es eine Aufgabe der Erfindung, einen verbesserten Ladungseinfangspeicher anzugeben, der eine weitere Abwärtsgrößenskalierung ermöglicht, ohne mit einer weiteren Verkleinerung der Speicherzellen verbundene Probleme in Bezug auf ein Durchschlagen der Zellen und eine Diskriminierung von logischen Zuständen in einem Multi-Bit-Modus zu verursachen. Es ist eine weitere Aufgabe der Erfindung, ein verbessertes Verfahren zum Herstellen solcher Ladungseinfangspeicher anzugeben.
Die Aufgaben werden gelöst durch den Halbleiterspeicher gemäß Anspruch 1 und durch das Verfahren zum Herstellen eines Halbleiterspeichers nach Anspruch 16.
Gemäß einem ersten Aspekt der Erfindung ist ein Halbleiterspeicher mit Ladungseinfangspeicherzellen angegeben, der ein Substrat (oder Halbleiterkörper) mit einer ersten Polarität in einem Zellanordnungsbereich und eine Mehrzahl von schmalen Grabenisolationen (STIs) umfasst, die entlang einer ersten Richtung (y) im Wesentlichen kontinuierlich angeordnet sind. Ferner ist eine Mehrzahl von leitfähigen Wortleitungen entlang einer zweiten Richtung (x) quer (typischerweise in einer senkrechten Ausrichtung) zur ersten Richtung (x) angeordnet, welche von dem Substrat isoliert sind. Bereiche des Substrats zwischen angrenzenden Wortleitungen sind mit einer Verunreinigung mit einer zweiten Polarität (die zweite Polarität ist negativ, wenn die erste Polarität positiv ist, und umgekehrt) implantiert, um hierdurch eine Mehrzahl von implantierten Source-/Drain-Bereichen zu erzeugen, die durch die schmalen Grabenisolationen, welche in der zweiten Richtung (x) ausgerichtet sind, getrennt sind. In einer stark bevorzugten Ausgestaltung der Source-/Drain-Bereiche sind diese lateral angrenzend an die Wortleitungen angeordnet. Unter ”Polarität” soll der ”Leitungstyp” verstanden sein.
In dem Halbleiterspeicher der Erfindung sind eine Mehrzahl von Gate-Elektroden vorgesehen (typischerweise und vorzugsweise durch jeweilige Teile der Wortleitungen geformt), welche dem Substrat wenigstens in Bereichen zwischen angrenzenden Source-/Drain-Bereichen gegenüberliegen, um hierdurch eine Mehrzahl von Kanalbereichen zu formen und Stromflüsse zwischen den Source-/Drain-Bereichen zu ermöglichen. Wie in einem Ladungseinfangspeicher typisch, sind die Gate-Elektroden jeweils von wenigstens den Source-/Drain-Bereichen durch ein Einfangdielektrikum zum Einfangen von elektrischen Ladungen (Ladungsträger) von deren jeweiligen Kanalbereichen isoliert. In einer möglichen Ausgestaltung des Speichers, die bevorzugt sein kann, sind die Gate-Elektroden im Wesentlichen vollständig von dem Substrat durch die Speicherschicht (oder alternativ Einfangdielektrikum) isoliert. Das Einfangdielektrikum ist am stärksten bevorzugt als eine dreischichtige Struktur gestaltet, welche aus einer zwischen zwei Grenzschichten angeordneten Speicherschicht besteht, wobei das Speicherschichtmaterial vorzugsweise als Nitrid gewählt ist, insbesondere Siliziumnitrid, insbesondere im Fall eines Siliziumsubstrats, und die Grenzschichtmaterialien vorzugsweise als Oxide gewählt sind, insbesondere Siliziumoxid, insbesondere im Fall eines Siliziumsubstrats.
In dem Halbleiterspeicher der Erfindung sind die Source-/Drain-Bereiche alternierend in ungeradzahlig- und geradzahlig-nummerierten Spalten entlang der ersten Richtung (y) und alternierend in ungeradzahlig- und geradzahlig-nummerierten Reihen entlang der zweiten Richtung (x) angeordnet. Ferner verbinden eine Mehrzahl von elektrisch leitfähigen lokalen Verbindungen (bzw. leitfähige Querverbindungen), die im Wesentlichen uber den schmalen Gräbenisolationen angeordnet sind, jeweilige Paare der Source-/Drain-Bereiche elektrisch miteinander, wobei in einer fortlaufenden Nummerierung jedes Paar von Source-/Drain-Regionen in einer geradzahlignummerierten Reihe eine Source-/Drain-Region in einer geradzahlig-nummerierten Spalte und einen angrenzenden Source-/Drain-Bereich in einer folgenden ungeradzahlig-nummerierten Spalte verbindet, und jedes Paar von Source-/Drain-Bereichen in einer ungeradzahlig-nummerierten Reihe einen Source-/Drain-Bereich in einer ungeradzahlig-nummerierten Spalte und einen angrenzenden Source-/Drain-Bereich in einer folgenden geradzahlig-nummerierten Spalte verbindet. Ferner ist eine Mehrzahl von leitfahigen Bitleitungen entlang der ersten Richtung (y) über den lokalen elektrischen Verbindungen angeordnet, wobei jede der Bitleitungen eine Vielzahl von lokalen elektrischen Verbindungen in entweder geradzahlignummerierten oder ungeradzahlig-nummerierten Reihen verbindet. Ein solcher Ladungseinfangspeicher ist in der bereits genannten Druckschrift DE 10258194 A1 beschrieben, auf deren Offenbarung in vollem Umfang Bezug genommen wird.
Gemaß einem charakteristischen Merkmal der Erfindung sind die Gate-Elektroden in Gräben angeordnet, die wenigstens teilweise in dem Substrat geformt sind. Die Gate-Elektroden sind von dem Substrat isoliert, und insbesondere wenigstens teilweise von den Source-/Drain-Bereichen durch die Speicherschicht (oder alternativ Einfang-Dielektrikum, das vorzugsweise aus einer zwischen Trennschichten angeordneten Speicherschicht besteht) isoliert. Somit ist das Einfang-Dielektrikum typischerweise in den Gräben, lokalisiert zwischen den Gate-Elektroden und dem Substrat (bzw. Teil(e) hiervon) angeordnet. In einer stark bevorzugten Ausgestaltung der Gräben ist ein Querschnitt der Gräben entlang der Grabentiefe in einer Richtung parallel zu den Bitleitungen im Wesentlichen U-förmig ausgebildet.
Der Ladungseinfangspeicher der vorliegenden Erfindung ist vorzugsweise an einen symmetrischen Betrieb angepasst, wobei ”Symmetrie” einen symmetrischen Betrieb der Drain-/Source-Bereiche ermöglicht, wie im Zwei-(oder Multi-)Bit-Speicher üblich ist.
Dementsprechend ist es in vorteilhafter Weise möglich, das Problem eines geringen Source-/Drain-Abstands insbesondere in einer Multi-Bit-Vorrichtung durch Vergrößern der Kanalbereichslänge, verglichen mit dem herkömmlichen Fall, zu vermeiden. Mit anderen Worten werden ausgesparte Kanalbereiche verwendet, um vergrößerte Gatelängen, verglichen mit dem planaren Fall, wie er in der Druckschrift DE 10258194 A1 offenbart ist, zu erhalten. Insbesondere ermoglicht ein solcher Ladungseinfangspeicher, die Skalierbarkeit von mit heißen Ladungsträgern programmierten Multibit-Vorrichtungen in den 120 nm Source-/Drain-Abstand-Bereich auszudehnen, was zu einer Einheitsbitgröße von 0,006 μm² oder 2,4 F² bei einer 50 nm Ground-Regel äquivalent ist. Somit ist eine Ausdehnung der Skalierbarkeit einer 4F²/2Bit-Crosspoint-Vorrichtung in wenigstens dem 50 nm-Bereich ermöglicht. Die Herstellung eines solchen Speichers ist mit einem Hochleistungs-CMCS-Prozess ohne signifikante Änderungen kompatibel, was eingebettete Produkte ohne Leistungsverlust ermöglicht. Da das Konzept lokalisierte Speicherstreifen aufweist, so dass es durch eine Heißloch-Programmierung betrieben werden kann, kann eine Programmierung mit geringer Leistung erzielt werden. Dies ermöglicht schnelle Flash-Datenspeicher mit geringer Stromleistung, die den NAND-Richtwert erfüllen.
Gemäß einer bevorzugten Ausführungsform des erfindungsgemäßen Ladungseinfangspeichers umfasst die Speicherschicht (oder alternativ Einfang-Dielektrikum), welche jede der Gate-Elektroden in einem Graben von wenigstens den Source-/Drain-Bereichen isoliert, wenigstens zwei (separat angeordnete) Abschnitte, welche einen ersten Abschnitt, der die Gate-Elektrode von dem Source-Bereich (und nicht von dem Drain-Bereich) isoliert, und einen zweiten Abschnitt, der wenigstens die Gate-Elektrode von dem Drain-Bereich (und nicht von dem Source-Bereich) isoliert, umfassen. Wie sich gezeigt hat, können sich, insbesondere in der Langzeitverwendung der Speicherzellen, Ladungsträger insbesondere zwischen den Bereichen, die die Gate-Elektrode von den Source-/Drain-Bereichen isolieren, anhäufen, was eine klare Unterscheidung der Ladungsträgerverteilungen auf der Source-Seite oder auf der Drain-Seite der Speicherschicht ernsthaft beeinträchtigen kann. Somit ermöglicht die oben beschriebene Struktur der Speicherschicht (oder alternativ Einfang-Dielektrikum) in vorteilhafter Weise die Ladungsträgerverteilungen der Speicherschicht klar zu unterscheiden. Dabei wird eine solche Speicherschicht, die aus einer Mehrzahl von Abschnitten (insbesondere zwei Abschnitte) besteht, vorzugsweise dadurch realisiert, dass ein Bodenabschnitt der Speicherschicht, der sich am Grabenboden befindet, entfernt wird. Somit sind die ersten und zweiten Abschnitte der Speicherschicht (oder alternativ Einfangdielektrikum) hauptsächlich auf den Wänden eines Grabens lokalisiert.
In einer bevorzugten Ausführungsform des Speichers der Erfindung sind die ersten und zweiten Abschnitte der Speicherschicht (oder alternativ Einfang-Dielektrikum) so angeordnet, dass wenigstens 30% stärker bevorzugt wenigstens 20% einer Länge von jedem der Kanalbereiche zwischen den Source-/Drain-Bereichen frei von der Speicherschicht (oder alternativ Einfang-Dielektrikum) ist, das heißt, dass die Speicherschicht nicht gegenüberliegt (keinen Überlapp damit hat). Mit anderen Worten, wenigstens 20%, oder stärker bevorzugt wenigstens 30% jedes Kanalbereichs ist von der Gate-Elektrode nicht durch die Speicherschicht (oder alternativ Einfang-Dielektrikum), sondern durch ein anderes Dielektrikum isoliert. Ein solcher Aufbau ist sehr vorteilhaft in Bezug auf die oben beschriebene klare Unterscheidung von Ladungsträgerverteilungen auf der Speicherschicht.
In einer weiteren bevorzugten Ausführungsform des Speichers der Erfindung umfasst jeder der Kanalbereiche, der seiner jeweiligen Gate-Elektrode gegenüberliegt, wenigstens einen (konkav oder in einer Auswärtsrichtung) gekrümmten Bereich. Somit wird eine Breite des Kanalbereichs in einer Richtung senkrecht zu einer die zugehörigen Source-/Drain-Bereiche verbindenden Linie, angrenzend an den Kanalbereich, vergrößert, was zu einer ziemlich homogenen Verteilung radial gerichteter elektrischer Felder führt, und somit nachteilige Feldspitzen an Rändern des Kanalbereichs vermeidet.
Der erfindungsgemäße Halbleiterspeicher weist eine Virtual-Ground-Speicherzellenanordnung auf. Es kann besonders bevorzugt sein, ihn so anzupassen, dass er eine Virtual-Ground-NOR-Speicherzellenanordnung aufweist. Ebenso wird der Speicher der Erfindung vorzugsweise als ein Multibit-Speicherzellenspeicher, insbesondere Zwei-Bit-Speicherzellenspeicher verwendet.
Gemäß einem zweiten Aspekt der Erfindung ist ein Verfahren zum Herstellen eines wie oben beschriebenen Halbleiterspeichers mit Ladungseinfangzellen angegeben. Das Verfahren umfasst die Schritte zum Bereitstellen eines Substrats mit einer ersten Polaritat in einem Zellanordnungsbereich; Formen von schmalen Grabenisolationen in paralleler Ausrichtung mit einem Abstand zueinander in dem Substrat; Formen einer geschichteten Struktur, die eine Opfermaskenschicht, z. B. Polysilizium, umfasst, über dem Substrat; Ätzen von Wortleitungsgräben in der Opfermaskenschicht und dem Substrat in orthogonaler Ausrichtung in Bezug auf die schmalen Grabenisolationen; Wachsen einer Tunneldielektrikums-Oxidschicht in den Wortleitungsgräben und Abscheiden einer Ladungseinfang-Speicherschicht auf der Tunneldielektrikums-Oxidschicht; Abscheiden eines Gate-Dielektrikums auf der Speicherschicht; Abscheiden von wenigstens einem Gate-Leitermaterial in den Wortleitungsgräben und Rückätzen des Gate-Leitermaterials um ausgesparte Abschnitte zu formen; Abscheiden eines elektrisch isolierenden Materials auf den Gate-Leitermaterialien; Formen von lokalen Verbindungsisolationen, Ätzen von lokalen Verbindungsöffnungen; Formen von Source-/Drain-Bereichen mit einer zweiten Polarität; Füllen der lokalen Verbindungsöffnungen mit einem elektrisch leitfähigen Material; und Formen von elektrisch leitfähigen Bitleitungen in paralleler Ausrichtung zu den schmalen Grabenisolationen.
In dem Verfahren der Erfindung kann das Ätzen der Wortleitungsgräben als ein Mehrschrittprozess durchgeführt werden, indem typischerweise die Atzchemie geändert wird. Vorzugsweise wird zunächst die Opfermaskenschicht geätzt, gefolgt von dem Formen einer Aussparung in dem Substrat, was eine sehr genaue Kontrolle der Wortleitungsgrabentiefe und/oder -gestalt ermöglicht.
Ferner kann wahlweise die Speicherschicht strukturiert werden. Eine Strukturierung der Speicherschicht kann z. B. die Schritte zum Abscheiden einer konformalen Maskenschicht, gefolgt von einem Aufschichten eines organischen Masken-Resist auf die Maskenschicht, gefolgt von einem Aussparen des organischen Masken-Resist und Entfernen der offenen Abschnitte der Maskenschicht um Seitenwand-Spacer aus der Maskenschicht zu formen, umfassen. Alternativ kann eine Abscheidung der konformalen Maskenschicht, nur gefolgt von einem Ätzen der Maskenschicht um die Seitenwand-Spacer aus der Maskenschicht zu formen, durchgeführt werden.
Das Abscheiden des leitfähigen Gate-Materials kann in zwei Varianten erfolgen: eine erste Variante, in der ein erstes leitfähiges Gate-Material und ein zweites leitfähiges Gate-Material auf dem Gate-Dielektrikum abgeschieden werden, wobei das erste leitfähige Gate-Material konformal auf dem Gate-Dielektrikum abgeschieden wird, um eine Vertiefung zum Abscheiden des zweiten leitfähigen Gate-Materials zu formen, und alternativ eine zweite Variante, in der das erste leitfähige Gate-Material auf dem Gate-Dielektrikum abgeschieden und ausgespart wird, um eine Aussparung in dem Wortleitungsgraben zum Abscheiden des leitfähigen Gate-Materials zu formen.
Die beigefügten Zeichnungen, die einen Teil der Beschreibung bilden, veranschaulichen derzeit bevorzugte Ausführungsformen des Halbleiterspeichers und dessen Herstellungsverfahren, und dienen zusammen mit der obigen allgemeinen Beschreibung und der unteren genauen Beschreibung dazu, die Prinzipien der Erfindung zu erklären.
1 veranschaulicht in schematischer Weise ein Anordnungsschema der Wortleitungen und Bitleitungen;
2 zeigt ein Detail eines Zwischenprodukts eines Herstellungsverfahrens in einem Querschnitt entlang der herzustellenden Bitleitungen, wie durch die Linie A-A in 1 angegeben ist;
3A und 3B zeigen ein Detail des Zwischenprodukts von 2 in einem Querschnitt entlang der herzustellenden Wortleitungen, wie durch die Linien A und B in 2 angegeben ist;
4 zeigt ein Detail eines weiteren Zwischenprodukts eines Herstellungsverfahrens in einem Querschnitt entlang der herzustellenden Bitleitungen, wie durch die Linie A-A in 1 angegeben ist;
5 zeigt einen Teil eines weiteren Zwischenprodukts eines Herstellungsverfahrens in einem Querschnitt entlang der herzustellenden Bitleitungen, wie durch die Linie A-A in 1 angegeben ist;
6 zeigt ein Detail eines weiteren Zwischenprodukts einer ersten Variante zum Strukturieren der Maskenschicht eines Herstellungsverfahrens in einem Querschnitt entlang der herzustellenden Bitleitungen, wie durch die Linie A-A in 1 angegeben ist;
7 zeigt ein Detail eines weiteren Zwischenprodukts der ersten Variante zum Strukturieren der Maskenschicht eines Herstellungsverfahrens in einem Querschnitt entlang der herzustellenden Bitleitungen, wie durch die Linie A-A in 1 angegeben ist;
8 zeigt ein Detail eines Zwischenprodukts einer zweiten Variante zum Strukturieren der Maskenschicht eines Herstellungsverfahrens in einem Querschnitt entlang der herzustellenden Bitleitungen, wie durch die Linie A-A in 1 angegeben ist;
9 zeigt ein Detail eines weiteren Zwischenprodukts der zweiten Variante zum Strukturieren der Maskenschicht eines Herstellungsverfahrens in einem Querschnitt entlang der herzustellenden Bitleitungen, wie durch die Linie A-A in 1 angegeben ist;
10 zeigt ein Detail eines weiteren Zwischenprodukts gemäß der ersten Variante zum Strukturieren der Maskenschicht eines Herstellungsverfahrens in einem Querschnitt entlang der herzustellenden Bitleitungen, wie durch die Linie A-A in 1 angegeben ist;
11 zeigt ein Detail eines Zwischenprodukts entsprechend einer ersten Variante zum Abscheiden eines leitfähigen Gate-Materials, gemäß der ersten Variante zum Strukturieren der Maskenschicht in einem Querschnitt entlang der herzustellenden Bitleitungen, wie durch die Linie A-A in 1 angegeben ist;
12 zeigt ein Detail eines weiteren Zwischenprodukts gemäß einer zweiten Variante zum Abscheiden eines leitfähigen Gate-Materials, entsprechend der ersten Variante zum Strukturieren der Maskenschicht in einem Querschnitt entlang der herzustellenden Bitleitungen, wie durch die Linie A-A in 1 angegeben ist;
13 zeigt ein Detail eines weiteren Zwischenprodukts entsprechend der zweiten Variante von 12;
14 zeigt ein Detail eines weiteren Zwischenprodukts entsprechend der zweiten Variante von 13;
15 zeigt ein Detail eines weiteren Zwischenprodukts entsprechend der zweiten Variante von 14;
16 zeigt eine perspektivische Ansicht eines Details eines weiteren Zwischenprodukts entsprechend der ersten Variante zum Abscheiden eines leitfähigen Gate-Materials, wie in 11 gezeigt ist; und
17 zeigt eine perspektivische Ansicht eines Details eines weiteren Zwischenprodukts gemäß 16.
Nun erfolgt eine Beschreibung von Ausführungsformen des erfindungsgemäßen Halbleiterspeichers und dessen Herstellungsverfahren, wobei Bezug auf die beigefügten Zeichnungen genommen wird, wo gleiche Bezugszeichen gleiche Elemente bezeichnen. Um unnötige Wiederholungen zu vermeiden, werden nur die Unterschiede zwischen den Figuren erklärt.
Nun wird unter Bezugnahme auf die 1 ein Anordnungsschema (bzw. Layout) der Wort- und Bitleitungen des Halbleiterspeichers der Erfindung mit Ladungseinfangspeicherzellen in einer Virtual-Ground-NOR-Architektur beschrieben. 1 zeigt eine Draufsicht auf ein Schema, das die Positionen von Wortleitungen 3 und über den Wortleitungen 3 angeordneten Bitleitungen 2 auf einem Halbleitersubstrat 1 (z. B. Silizium) einer ersten Polarität, und die Bereiche, welche elektrisch leitend miteinander verbunden werden sollen, zeigt. Demnach sind die Bitleitungen 2 und Wortleitungen 3 so angeordnet, dass sie sich im rechten Winkel kreuzen. STIs (schmale Grabenisolationen) 12, welche in 1 nicht sichtbar sind, sind zueinander parallel in paralleler Ausrichtung zu den Bitleitungen 2 unterhalb der Bitleitungen 2 und Wortleitungen 3 angeordnet. Aktive Gebiete (nicht sichtbar in 1) sind unterhalb der Bitleitungen 2 und Wortleitungen 3 angeordnet. Obgleich in 1 nicht erkennbar, sind die STIs 12 und die aktiven Gebiete durch die Grenzen 33 der Bitleitungen 2, wie in 1 angegeben ist, getrennt.
Zwischen den STIs 12 sind Kanalbereiche der Transistoren angeordnet, die jeweils eine Richtung des Stromflusses haben, welche parallel zu den Isolationsgräben unterhalb einer jeden Wortleitung 3 verläuft. Die Wortleitungen 3 erstrecken sich deshalb über die Richtung des Stromflusses der Kanalbereiche, welche quer zur Längsrichtung der Wortleitungen angeordnet sind.
Die Source-/Drain-Bereiche (nicht sichtbar in 1) 31 der Transistoren sind in jedem Fall den Wortleitungen lateral angrenzend angeordnet. Die Source-/Drain-Bereiche sind durch lokale elektrische Verbindungen 4 miteinander elektrisch leitend verbunden, welche jeweils ein kurzes Stück des zugehorigen Isolationsgrabens überbrücken. Die lokalen elektrischen Verbindungen 4, welche die Source-/Drain-Bereiche querverbinden, sind von den Bitleitungen 2 in den Kontakten 5 elektrisch kontaktiert. In 1 ist eine symbolische Linie 6 durch die Bitleitungen 2, welche die Kontakte 5 kontaktieren, nur zu dem Zwecke einer besseren Veranschaulichung der Kontaktanschlüsse zwischen den Bitleitungen 2 und den Kontakten 5 gezeichnet.
Obgleich nicht in der Draufsicht von 1 gezeigt, können Wortleitungsstreifen, die in Kontaktverbindung mit der Oberseite der Wortleitungen 3 und oberhalb der Bitleitungen 2 angeordnet sind, vorgesehen sein, welche dazu dienen, den elektrischen Bahnwiderstand der Wortleitungen 3 weiter zu vermindern. Die Bitleitungen 2 sind sowohl von den Wortleitungen 3 als auch von den Wortleitungsstreifen elektrisch isoliert.
Die genaue Struktur dieser beispielhaften Ausführungsform des Halbleiterspeichers wird unter Bezugnahme auf die folgenden Figuren, welche ein bevorzugtes Herstellungsverfahren und Varianten hiervon veranschaulichen, genauer erklärt. 2 zeigt ein Detail eines Zwischenprodukts des Halbleiterspeichers im Querschnitt entlang einer herzustellenden Bitleitung, wie durch die Linie A-A in 1 angegeben ist. Ausgehend von einem Substrat 1, z. B. einem Siliziumsubstrat, mit einer ersten Polarität (z. B. p) in einem Zellanordnungsbereich, werden schmale Grabenisolationen 12 (nicht gezeigt in 2) unter Verwendung einer herkömmlichen Technik hergestellt, wie z. B. durch Aufbringen einer Pad-Oxidschicht und einer Pad-Nitridschicht auf der Pad-Oxidschicht und Strukturieren der Pad-Nitridschicht, um diese als eine Maske zum Ätzen der Isolationsgräben zu verwenden. Demzufolge werden die Isolationsgräben auf einer Oberseite des Substrats 1 bzw. Halbleiterkörpers hergestellt, welche mit einem Abstand zueinander parallel angeordnet sind und bevorzugt mit einem Oxid des Halbleitermaterial gefüllt werden. Jedoch kann auch ein davon verschiedenes Dielektrikum in den Isolationsgräben abgeschieden sein. Nach dem Füllen der Isolationsgräben werden die Pad-Oxid- und Pad-Nitrid-Schichten entfernt. Gewöhnlich werden Wannen durch geeignete Implantations- und Anneal-Schritte hergestellt.
Als Nächstes, nach geeigneten Reinigungsprozeduren, erfolgt eine Abscheidung eines CMOS-Gate-Stapels 11 auf der Oberseite des Substrats 1 bzw. Halbleiterkörpers. Der CMOS-Gate-Stapel, der vorteilhaft so ausgeführt ist, dass er für noch herzustellende, periphere Transistorelemente der Speicherchip-Peripherie unter Verwendung von herkömmlichen CMOS-Verarbeitungsschritten verwendet werden kann, umfasst eine auf dem Substrat 1 geformte Oxidschicht 7, vorzugsweise eine thermische Oxidschicht, die als ein Gate-Oxid für CMOS verwendet wird, eine auf der Oxidschicht 7 z. B. durch chemische Dampfabscheidung (CVD) geformte Opferschicht 8, die vorzugsweise Polysilizium ist, und eine auf der Polysiliziumschicht 8 z. B. durch CVD geformte erste Hartmaskenschicht 9 aus einem elektrisch isolierenden Material, wie eine Oxidschicht, und eine auf der ersten Hartmaskenschicht 1 z. B. durch CVD geformte zweite Hartmaskenschicht 10 aus einem elektrisch isolierenden Material, z. B. eine Nitridschicht oder alternativ eine Kohlenstoffschicht, welche in geeigneter Weise für nachfolgendes chemisch-mechanisches Polieren (CMP) verwendet wird. Obgleich in 2 nicht gezeigt, kann eine weitere Hartmaskenschicht aus einem alternativen Material, z. B. aus Kohlenstoff, auch auf der zweiten Hartmaskenschicht aufgebracht werden. Wie weiter oben bereits erwähnt, kann der Peripherie-Transistor-Gate-Stack 11 vorteilhaft als eine Maske oder Opferschicht zum Herstellen von Speichertransistorstrukturen verwendet werden, anstelle einer Polyzid-Schicht, die herkömmlicherweise verwendet wird. Dann wird die Hartmaske 10 in Streifenform strukturiert, um auf diese Weise die Wortleitungsgräben 13 in der Gate-Stack-Schichtstruktur und dem Substrat zu strukturieren. Insbesondere werden die Wortleitungsgräben 13 typischerweise in einem mehrphasigen Prozess geätzt, der wenigstens einen ersten Schritt umfasst, bei dem das Ätzen an der Gateoxidschicht 7 stoppt, und einen zweiten Schritt, bei dem eine Aussparung in das Substrat 1 geätzt wird, umfasst, was eine sehr genaue Kontrolle des Ätzens der Wortleitungsgräbentiefe und -gestalt ermöglicht.
3A und 3B zeigen ein Detail eines Zwischenprodukts von 2 in einem Querschnitt entlang der herzustellenden Wortleitungen, die durch die Linien A und B in 2 angegeben ist, wobei die 3A der Linie A in 2 entspricht und die 3B der Linie B in 2 entspricht. Demnach sind in 3A, einer Schnittansicht entlang eines Wortleitungsgrabens, STIs 12 gefüllt mit einem elektrisch isolierenden Material 14 angeordnet, wobei das Ätzen der Wortleitungsgräben 13 so ausgeführt wurde, dass jedes Grabenisolationsmaterial 14 von seinem Graben 13 vorragt, was zu einer ”Stufe 15”-artigen Struktur führt. Alternativ, obgleich nicht gezeigt, jedoch noch starker bevorzugt, kann jedes Grabenisolationsmaterial 14 in Bezug auf seinen Graben ausgespart sein (Abwärtsstufe bzw. Rücknahme), was typischerweise zu einer sehr vorteilhaften konkaven Struktur der aktiven Bereiche (spätere Kanalbereiche) zwischen den STIs 12 führt (was eine Konsequenz der sehr kleinen Kanalbereichslänge ist), was somit eine ziemlich homogene elektrische Feldverteilung ermöglicht und nachteilige Feldspitzen bei späteren Kanalbereichsrändern vermeidet. Mit anderen Worten, eine Breite des Kanalbereichs in einer Richtung senkrecht zu einer Linie, welche die herzustellenden entsprechenden Source-/Drain-Bereiche angrenzend an den Kanalbereich verbindet, wird durch die konkave Krümmung vergrößert. 3B zeigt eine Schnittansicht zwischen angrenzenden Wortleitungsgräben, wobei die mit elektrisch isolierenden Material 14 gefüllten STIs 12 unverändert bleiben.
4 zeigt ein Detail eines Zwischenprodukts eines Herstellungsverfahrens in einem Querschnitt entlang der herzustellenden Bitleitungen, wie durch die Linie A-A in 1 angegeben ist. Obgleich in 4 nicht gezeigt, kann zunächst eine (thermische) Opferoxidschicht in den Gräben 13 aufgewachsen werden, um Ätzschäden auszuheilen, was zu einer sehr homogenen, ungestörten Grabenoberfläche führt, wobei die Opferoxidschicht nasschemisch geätzt werden kann. Dann wird eine grabenbodenseitige thermische Oxidschicht 16 aufgewachsen, die so angepasst ist, dass sie als Tunneldielektrikum verwendet werden kann und z. B. eine Dicke von ca. 4 nm aufweist. Auf der Oxidschicht 16 wird eine Ladungseinfangspeicherschicht 17, z. B. eine Nitridschicht, z. B. durch Niedrigdruck-CVD abgeschieden.
5 zeigt ein Detail eines weiteren Zwischenprodukts eines Herstellungsverfahrens in einem Querschnitt entlang der herzustellenden Bitleitung, wie durch die Linie A-A in 1 angegeben ist, und die 6 und 7 zeigen jeweils ein Detail eines vierten und fünften Zwischenprodukts einer ersten Variante zum Strukturieren der Maskenschicht in 5. Demnach wird in 5 eine konformal abgeschiedene Maskenschicht 18 zum Maskieren der Speicherschicht auf der Speicherschicht 17 aufgebracht. Die Maskenschicht 18 kann z. B. aus Polysilizium oder Kohlenstoff sein, jedoch kann jedes andere Material verwendet werden, solange eine Maskierung der Speicherschicht während einer folgenden Atzung der Speicherschicht gewährleistet ist.
Als Nächstes wird in 6 eine organische Masken-Resistschicht 19 (z. B. Fotoresist) auf der konformalen Maskenschicht 18 z. B. durch eine Spin-Coating-Technik abgeschieden, welche nach der Abscheidung z. B. durch Verwenden von reaktivem Ionenätzen (RIE) ausgespart wird.
Dann werden in 7 offene Abschnitte der Maskenschicht 18, die nicht von der organischen Masken-Resistschicht 19 bedeckt sind, durch isotropes Ätzen entfernt, gefolgt von einem Entfernen des Resist und einem anisotropen Ätzschritt, um es zu ermöglichen, dass sich Seitenwand-Spacer 20 aus dem Maskenschichtmaterial formen. Die Verwendung einer organischen Maskenresistschicht 19 hat den Vorteil, dass kleine Seitenwand-Spacer 20 hergestellt werden, die z. B. im Wesentlichen in der in dem Substrat 1 geformten Grabenaussparung lokalisiert sind. Andererseits kann eine solche organische Maskenresistschicht 19 in vorteilhafter Weise eine Ätzbeschädigung des Grabenbodens beim Atzen der Maskenschicht 18 vermindern, da das RIE der Maskenschicht minimal gehalten wird.
8 zeigt ein Detail eines weiteren Zwischenprodukts einer zweiten Variante zum Strukturieren der Maskenschicht von 5 in einem Querschnitt entlang der herzustellenden Bitleitungen, wie durch die Linie A-A in 1 angegeben ist. In 8 sind größere Seitenwand-Spacer 20 verglichen mit den Seitenwand-Spacern 20 von 5C hergestellt worden, wobei nur ein RIE der Maskenschicht 18 eingesetzt wurde, das heißt, ohne dass eine organische Masken-Resistschicht aufgebracht wurde.
9 zeigt ein Detail eines weiteren Zwischenprodukts der zweiten Variante zum Strukturieren der Maskenschicht entlang der herzustellenden Bitleitungen, wie durch die Linie A-A in 1 angegeben ist. Alle in Bezug auf die 9 und die weiteren Figuren dargestellten Schritte konnen auch in der ersten Variante zum Strukturieren der Maskenschicht, welche zu kleineren Seitenwand-Spacern führt, ausgeführt werden. Demnach werden in 9 die ungeschützten Abschnitte der Ladungseinfangspeicherschicht 17 entfernt (z. B. durch Ätzen mit heißer Phosphorsäure), was zu voneinander getrennten ersten und zweiten Abschnitten 21 der Speicherschicht 17 führt, wobei ein sich am Boden des Grabens 13 befindlicher Abschnitt der Speicherschicht 17 entfernt worden ist. Anschließend wird die verbliebene Maskenschicht entfernt, was z. B. durch isotropes Trockenätzen oder nasschemisches Atzen erfolgen kann.
10 zeigt ein Detail eines weiteren Zwischenprodukts entsprechend der ersten Variante zum Strukturieren der Maskenschicht eines Herstellungsverfahrens in einem Querschnitt entlang der herzustellenden Bitleitungen, wie durch die Linie A-A in 1 angegeben ist. In 10 wird eine obere Grenzschicht (Gate-Dielektrikum) 22 auf den Speicherschichtabschnitten 21 abgeschieden/aufgewachsen. Die obere Grenzschicht 22 ist vorzugsweise durch einen Zweischritt-Prozess hergestellt, der das Formen eines Hochtemperaturoxids und das Formen eines thermischen Oxids umfasst. Während ein Vorteil aus der viel höheren Wachstumsrate von Oxid auf Silizium im Vergleich zu Nitrid gezogen wird, kann eine geeignete Dicke der Grenzschicht über dem Grabenboden in gewünschter Weise erzielt werden, was zu sehr vorteilhaften Effekten insbesondere in Bezug auf die Schreibeigenschaften und Datenhaltigkeit des Speichertransistors führt.
11 zeigt ein Detail eines weiteren Zwischenprodukts entsprechend einer ersten Variante zum Abscheiden eines Gate-Leitermaterials entsprechend der ersten Variante zum Strukturieren der Maskenschichts eines Herstellungsverfahrens in einem Querschnitt entlang der herzustellenden Bitleitungen, wie durch die Linie A-A in 1 angegeben ist. In 11 ist ein erster Gate-Leiter 23 (elektrisch leitfähiges Material), z. B. Polysilizium oder amorphes Silizium) in die Wortleitungsgräben 13 abgeschieden und ruckgeätzt worden, gefolgt von einem Abscheiden und Rückätzen eines zweiten Gate-Leiters 24 (elektrisch leitfähiges Material), z. B. WSi, WN/W oder TiN, um den elektrischen Widerstand des ersten Gate-Leiters 23 zu vermindern, gefolgt von einer Abscheidung eines elektrisch isolierenden Materials auf dem zweiten Gate-Leiter 24, das chemisch-mechanisch poliert wird, um eine plane Oberfläche der Gräben 13 herzustellen. Alternativ kann eine Metall-Gatestruktur verwendet werden, die nur aus einem Leiter (z. B. TiN) besteht.
12 zeigt ein Detail eines weiteren Zwischenprodukts entsprechend einer zweiten Variante zum Abscheiden eines Gate-Leitermaterials entsprechend der ersten Variante zum Strukturieren der Maskenschicht eines herkömmlichen Verfahrens in einem Querschnitt entlang der herzustellenden Bitleitungen, wie durch die Linie A-A in 1 angegeben ist. In 12 ist ein erster Gate-Leiter 23 (elektrisch leitfähiges Material), z. B. Polysilizium oder amorphes Silizium, konformal in die Wortleitungsgräben 13 abgeschieden worden, wobei eine Rinne 26 geformt wurde.
13 zeigt ein Detail eines weiteren Zwischenprodukts gemäß der zweiten Variante von 12, wobei ein zweiter Gate-Leiter 24 (elektrisch leitfähiges Material), z. B. WSi, WN/W oder TiN, z. B. durch CVD abgeschieden und z. B. durch anisotropes RIE rückgeätzt worden ist, um den elektrischen Widerstand des ersten Gate-Leiters 23 zu vermindern.
14 zeigt ein Detail eines weiteren Zwischenprodukts gemäß der zweiten Variante von 13, wobei der erste Gate-Leiter 23 Z. B. durch isotropes RIE oder nasschemisches Ätzen rückgeatzt worden ist.
15 zeigt ein Detail eines weiteren Zwischenprodukts gemäß der zweiten Variante von 14, wobei ein Isolationsdielektrikum 25, z. B. Siliziumdioxid, in die durch Rückätzen des ersten Gate-Leiters 23 erzeugten ausgesparten Bereiche abgeschieden worden ist, gefolgt von einem chemisch-mechanischen Polieren, um die Gräben zu planarisieren.
16 veranschaulicht eine perspektivische Ansicht eines Details eines weiteren Zwischenprodukts gemäß der ersten Variante zum Abscheiden eines Gate-Leitermaterials, wie in 11 gezeigt ist. In 16 sind lokale elektrische Verbindung-Isolationsöffnungen 29 mittels Lithografie unter Verwendung eines Ätzprozesses, z. B. RIE, geformt. Ebenso ist eine weitere schmale Grabenisolierung 30, die zu den von den Speichertransistoren verschiedenen, peripheren Transistoren gehört, gezeigt.
17 veranschaulicht eine perspektivische Ansicht eines Details eines weiteren Zwischenprodukts, das auf das Zwischenprodukt von 16 folgt. Demnach sind die Isolationsöffnungen 29 der lokalen elektrischen Verbindungen mit einem elektrisch isolierenden Material 32, z. B. einem Oxid, gefüllt worden, gefolgt von einer Planarisierung des Isoliermaterials 32. Dann werden Öffnungen der lokalen elektrischen Verbindungen erhalten, indem die Opferschicht 8 zwischen den Isolationsstrukturen selektiv entfernt wird. Herkömmliche Lithografie kann verwendet werden, um den Atzprozess auf die lokalen elektrischen Verbindungsstrukturen zu begrenzen. Es kann eine Implantation von einem oder mehreren Datierstoffen folgen, um Source-/Drain-Bereiche 31 einer zweiten Polarität zu formen. Als Nächstes werden die Öffnungen der lokalen elektrischen Verbindungen mit einem elektrisch leitfähigen Material gefüllt, um die lokalen elektrischen Verbindungen 4 zu formen. Eine Implantation der Source-/Drain-Bereiche 31 erfolgt in der Weise, dass die Source-/Drain-Bereiche in alternierenden ungeradzahlig- und geradzahlig-nummerierten Spalten entlang einer ersten Richtung (y) und in alternierenden ungeradzahlig- und geradzahlig-nummerierten Reihen entlang einer zweiten Richtung (x) angeordnet sind. Leitfähige lokale Verbindungen 4 werden in der Weise geformt, dass sie jeweils Paare von den Source-/Drain-Bereichen 31 verbinden, wobei jedes Paar von Source-/Drain-Bereichen 31 in einer geradzahlignummerierten Reihe einen Source-/Drain-Bereich in einer geradzahlig-nummerierten Spalte und einen angrenzenden Source-/Drain-Bereich in einer folgenden ungeradzahlig-nummerierten Spalte verbindet, und wobei jedes Paar von Source-/Drain-Bereichen 31 in einer ungeradzahlig-nummerierten Reihe einen Source-/Drain-Bereich 31 in einer ungeradzahlig-nummerierten Spalte und einen angrenzenden Source-/Drain-Bereich in einer folgenden geradzahlig-nummerierten Spalte verbindet. Somit werden die lokalen elektrischen Zwischenverbindungen in einer selbst-ausgerichteten Weise zu den Isolationen 32 und den Wortleitungsstapeln 25, 24, 23 geformt.
Nach dem Abscheiden einer weiteren Hartmaske kann eine Gatestrukturierung der peripheren Strukturen, d. h. aller CMOS-Vorrichtungen außerhalb der Speicherzellenanordnung und der lokalen Zwischenverbindungen durchgeführt werden. Dann folgen Standardprozeduren eines Hochleistungs-CMOS-Prozesses, um Transistoren herzustellen, welche den Fachleuten wohlbekannt sind, und deshalb hier nicht weiter ausgeführt werden müssen. Insbesondere können salizidierte Gate- und Source-/Drain-Bereiche hergestellt werden. Nach den Schritten des Abscheidens eines Dielektrikums und einer Planarisierung können Bitleitungsstrukturen geformt werden, um die lokalen elektrischen Verbindungen (Zwischenverbindungen) zu adressieren, wobei jede der Bitleitungen eine Mehrzahl von lokalen elektrischen Verbindungen 4 in entweder geradzahlig-nummerierten oder ungeradzahlig-nummerierten Reihen verbindet, um eine Virtual-Ground-Anordnung herzustellen, wie den Fachleuten bekannt ist (z. B. in der Druckschrift DE 102 58 194 A1 offenbart).
Bezugszeichenliste

1: Substrat
2: Bitleitung
3: Wortleitung
4: Lokale Zwischenverbindung
5: Kontakt
6: Symbolische Bitleitung
7: Oxidschicht
8: Polysiliziumschicht
9: Erste Hartmaskenschicht
10: Zweite Hartmaskenschicht
11: CMOS-Gate-Stapel
12: Schmale Grabenisolation
13: Wortleitungsgraben
14: STI-Material
15: STI-Material-Stufe
16: Oxidschicht
17: Speicherschicht
18: Konformale Maskenschicht
19: Organischer Masken-Resist
20: Seitenwand-Spacer
21: Erster Abschnitt/zweiter Abschnitt der Speicherschicht
22: Obere Grenzschicht (Gate-Dielektrikum)
23: Erstes Gate-Leitermaterial
24: Zweites Gate-Leitermaterial
25: Elektrisch isolierendes Material
26: Rille
27: Ausgesparter Abschnitt
28: Isolierendes Material
29: Lokale Zwischenverbindungs-Isolationsöffnung
30: STI von peripheren Transistoren
31: Source-/Drain-Bereich
32: Isolationsmaterial
33: Bitleitungsgrenzlinie

Claims

Halbleiterspeicher, welcher umfasst: ein Substrat (1) mit einer ersten Polarität in einem Speicherzellenanordnungsbereich, das eine Vielzahl von schmalen Grabenisolationen (14) umfasst, die kontinuierlich entlang einer ersten Richtung (y) angeordnet sind, eine Vielzahl von leitfähigen Wortleitungen (3), die entlang einer zur ersten Richtung quer verlaufenden zweiten Richtung (x) angeordnet sind und von dem Substrat (1) isoliert sind, wobei Bereiche des Substrats (1) zwischen angrenzenden Wortleitungen mit einer Verunreinigung mit einer zweiten Polarität implantiert sind, wodurch eine Vielzahl von Source-/Drain-Bereichen (31), getrennt durch die schmalen Grabenisolationen (14) in der zweiten Richtung (x) gebildet sind, wobei eine Vielzahl von Gate-Elektroden (23) durch jeweilige Abschnitte der Wortleitungen, die dem Substrat zwischen den angrenzenden Source-/Drain-Bereichen (31) gegenüberliegen, geformt sind, um eine Vielzahl von Kanalbereichen zu formen, wobei die Gate-Elektroden (23) wenigstens von den Source-/Drain-Bereichen (31) durch ein Einfang-Dielektrikum (16, 21, 22) isoliert sind, die Source-/Drain-Bereiche (31) in alternierenden ungeradzahlig- und geradzahlig-nummerierten Spalten entlang der ersten Richtung (y) und in alternierenden ungeradzahlig- und geradzahlig-nummerierten Reihen entlang der zweiten Richtung (x) angeordnet sind; eine Vielzahl von leitfähigen elektrischen Verbindungen (4), die sich über den Grabenisolationen (14) befinden und Paare der Source-/Drain-Bereiche (31) elektrisch miteinander verbinden, wobei jedes Paar von Source-/Drain-Bereichen (31) in einer geradzahlig-nummerierten Reihe einen Source-/Drain-Bereich in einer geradzahlig-nummerierten Spalte und einen angrenzenden Source-/Drain-Bereich in einer folgenden ungeradzahlig-nummerierten Spalte verbindet, und jedes Paar von Source-/Drain-Bereichen (31) in einer ungeradzahlignummerierten Reihe einen Source-/Drain-Bereich in einer ungeradzahlig-nummerierten Spalte und einen angrenzenden Source-/Drain-Bereich in einer folgenden geradzahlig-nummerierten Spalte verbindet; und eine Vielzahl von leitfähigen Bitleitungen (2), die entlang der ersten Richtung (y) über den lokalen elektrischen Verbindungen (4) angeordnet sind, wobei jede der Bitleitungen (2) eine Vielzahl von lokalen elektrischen Verbindungen in entweder einer geradzahlig-nummerierten oder ungeradzahlignummerierten Reihe verbindet, wobei die Gate-Elektroden (23) in Gräben (13), die wenigstens teilweise in dem Substrat (1) geformt sind, angeordnet sind.
Halbleiterspeicher nach Anspruch 1, bei welchem das Einfang-Dielektrikum (16, 21, 22) aus einer Speicherschicht (17), die in Sandwich-Form zwischen zwei Grenzschichten (16, 22) angeordnet ist, besteht.
Halbleiterspeicher nach Anspruch 2, bei welchem die Speicherschicht (17), die Teil des jeweils eine der Gate-Elektroden (23) in einem Graben isolierenden Einfang-Dielektrikums ist, wenigstens zwei Abschnitte (21) umfasst, einschließlich eines ersten Abschnitts, der die Gate-Elektrode von dem Source-Bereich isoliert, und eines zweiten Abschnitts, der die Gate-Elektrode von dem Drain-Bereich isoliert.
Halbleiterspeicher nach Anspruch 3, bei welchem die ersten und zweiten Abschnitte der Speicherschicht (17) durch Entfernen eines Bodenabschnitts der am Boden des Grabens befindlichen Speicherschicht (17) geformt sind.
Halbleiterspeicher nach Anspruch 3 oder 4, bei welchem die ersten und zweiten Abschnitte der Speicherschicht (17) so angeordnet sind, dass die Speicherschicht (17) wenigstens 30% einer Länge von jedem der Kanalbereiche nicht gegenüberliegt.
Halbleiterspeicher nach Anspruch 3 oder 4, bei welchem die ersten und zweiten Abschnitte der Speicherschicht (17) so angeordnet sind, dass die Speicherschicht (17) wenigstens 20% einer Länge von jedem der Kanalbereiche nicht gegenüberliegt.
Halbleiterspeicher nach Anspruch 1, bei welchem jeder der den Gate-Elektroden (23) gegenüberliegenden Kanalbereiche wenigstens einen gekrümmten Bereich umfasst, derart, dass eine Breite des Kanalbereichs in einer Richtung senkrecht zu einer Linie, welche die dem Kanalbereich angrenzende Source-/Drain-Bereiche (31) verbindet, vergrößert ist.
Halbleiterspeicher nach Anspruch 1, bei welchem die Gräben U-förmig sind.
Halbleiterspeicher nach Anspruch 1, bei welchem die Source-/Drain-Bereiche (31) angrenzend an die Wortleitungen (3) lateral angeordnet sind.
Halbleiterspeicher nach Anspruch 1, bei welchem die Gate-Elektroden (23) durch die dielektrische Einfangschicht vollständig von dem Substrat isoliert sind.
Halbleiterspeicher nach Anspruch 1, welcher angepasst ist, als eine Virtual-Ground-NOR-Speicherzellenanordnung betrieben zu werden.
Halbleiterspeicher nach Anspruch 1, welcher angepasst ist, als ein Multibit-Speicherzellenspeicher betrieben zu werden.
Halbleiterspeicher nach Anspruch 1, bei welchem die Speicherschicht eine Nitridschicht ist, und bei welchem die Grenzschichten Oxidschichten sind.
Halbleiterspeicher nach Anspruch 1, bei welchem die lokalen elektrischen Verbindungen aus einem von Polysilizium verschiedenen, elektrisch leitfähigem Material geformt sind.
Halbleiterspeicher nach Anspruch 1, welcher angepasst ist, als ein symmetrischer Ladungseinfangspeicher betrieben zu werden.
Verfahren zum Herstellen eines Halbleiterspeichers nach einem der vorhergehenden Ansprüche, welches die folgenden Schritte umfasst: – Bereitstellen eines Substrats (1) mit einer ersten Polarität in einem Speicherzellenanordnungsbereich; – Formen von schmalen Grabenisolationen (12, 14) in paralleler Ausrichtung mit einem Abstand voneinander in dem Substrat (1); – Formen einer Opferschichtenstruktur (11) mit einer Opfermaskenschicht (8) über dem Substrat (1); – Ätzen von Wortleitungsgräben (13) in der Opfermaskenschicht (8) und dem Substrat (1) in orthogonaler Ausrichtung in Bezug auf die schmalen Grabenisolationen (12, 14); – Wachsen einer dielektrischen Tunnel-Oxidschicht (16) in den Wortleitungsgräben (13) und Abscheiden einer Ladungseinfang-Speicherschicht (17) auf der dielektrischen Tunnel-Oxidschicht (16); – Abscheiden eines Gate-Dielektrikums (22) auf der Speicherschicht (17); – Abscheiden von wenigstens einem Gate-Leitermaterial (23) in den Wortleitungsgräben (13) und Rückätzen des Gate-Leitermaterials, um ausgesparte Abschnitte zu formen; – Abscheiden eines elektrisch isolierenden Materials (25) auf dem Gate-Leitermaterial (23); – Formen von Isolationen (29) der lokalen elektrischen Verbindungen; – Ätzen von Öffnungen der lokalen elektrischen Verbindungen – Formen von Source-/Drain-Bereichen (31); – Füllen der Öffnungen der lokalen elektrischen Verbindungen mit einem elektrisch leitfähigen Material.
Verfahren nach Anspruch 16, bei welchem die Wortleitungsschicht Polysilizium ist.
Verfahren nach Anspruch 16, bei welchem das Ätzen der Wortleitungsgräben (13) ein Mehrschrittprozess ist.
Verfahren nach Anspruch 16, bei welchem vor dem Wachsen einer dielektrischen Tunnel-Oxidschicht (16) in den Wortleitungsgräben (13) eine Opferoxidschicht aufgewachsen und entfernt wird.
Verfahren nach Anspruch 16, bei welchem ein weiterer Schritt zum Strukturieren der Speicherschicht (17) umfasst ist.
Verfahren nach Anspruch 20, bei welchem das Strukturieren der Speicherschicht die Schritte umfasst: – Abscheiden einer konformalen Maskenschicht (18); – Schichten eines organischen Masken-Resist (19) auf die Maskenschicht (18) und Aussparen des organischen Masken-Resist; und – Entfernen von offenen Abschnitten der Maskenschicht, um Seitenwand-Spacer (20) aus der Maskenschicht (18) zu formen.
Verfahren nach Anspruch 20, bei welchem die Strukturierung der Maskenschicht die folgenden Schritte umfasst: – Abscheiden einer konformalen Maskenschicht (18); – Ätzen der Maskenschicht, um Seitenwand-Spacer (20) aus der Maskenschicht zu formen.
Verfahren nach Anspruch 16, bei welchem ein erstes Gate-Leitermaterial (23) und ein zweites Gate-Leitermaterial (24) auf dem Gate-Dielektrikum (22) abgeschieden werden.
Verfahren nach Anspruch 23, bei welchem das erste Gate-Leitermaterial (23) auf dem Gate-Dielektrikum (22) konformal abgeschieden wird, um eine Rille (26) zum Abscheiden des zweiten Gate-Leitermaterials (24) zu formen.