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Hintergrund der Erfindung
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Gebiet der Erfindung
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Die
vorliegende Erfindung bezieht sich auf einen Transistor eines Halbleiterbauelements
und ein Verfahren zur Herstellung desselben, und insbesondere auf
einen verbesserten Transistor eines Halbleiterbauelements und ein
Verfahren zur Herstellung desselben, wobei nur eine Spannungserzeugungs-
und Steuerschaltung benötigt
wird, und die Bildung einer Source/Drain-Region durch ein selbstausrichtendes
Verfahren möglich
ist, um die Zellen- und Chipflächen
zu reduzieren und Ausbeute und Zuverlässigkeit des Bauelements zu
verbessern.
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Ein
herkömmlicher
Floating-Gate-Flash-Speicher vom EEPROM (Elektrisch löschbarer
programmierbarer Nur-Lesespeicher) – Typ verwendet eine Speicherzelle,
die einen vertikalen Stapel von Tunneloxiden, eine erste auf den
Tunneloxiden angeordnete Polysiliziumschicht, ein ONO (Oxid-Nitrid-Oxid) – Zwischenschichtdielektrikum,
angeordnet auf der ersten Polysiliziumschicht, und eine zweite auf
dem ONO Zwischenschichtdielektrikum angeordnete Polysiliziumschicht
aufweist.
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Im
Allgemeinen wird eine Flash-Speicherzelle durch Induzieren einer
heißen
Elektroneninjektion von einem Abschnitt des Substrats, wie etwa
einer Kanalregion, welche benachbart zu einer Drain-Region ist,
in ein Floating-Gate programmiert. Durch die Injektion von Elektronen
werden negative Ladungen in das Floating-Gate getragen. Insbesondere
sind eine Source-Region und ein Bulk-Substrat (Englisch = bulk substrate) geerdet,
und es liegt eine relativ hohe positive Spannung an einer Steuerelektrode
an, um ein elektrisches Feld zu induzieren, und eine gewisse Menge
einer positiven Spannung ist an die Drain-Region angelegt, um "heiße" (hochenergetische)
Elektronen zu erzeugen, um die heiße Elektroneninjektion zu induzieren.
Das negative Potential des Floating-Gate erhöht die Threshold-Spannung und
unterdrückt
den Stromfluss durch die Kanalregion während eines anschließenden Lesemodus,
nachdem eine ausreichende Menge negativer Ladungen in dem Floating-Gate
akkumuliert wurde. Der Lesestrom bestimmt das Programmieren der
Flash-Speicherzelle. Eine Entladungsfunktion des Floating-Gate der
Flash-Speicherzelle wird als Löschoperation
bezeichnet. Typischerweise wird die Löschoperation durch einen Fowler-Nordheim-Tunnelmechanismus
zwischen dem Floating-Gate und der Source-Region eines Transistors
(Source löschen
oder negatives Gate löschen)
oder zwischen dem Floating-Gate und dem Substrat (Kanal löschen) ausgeführt. Die
Source-Löschoperation
wird induziert durch Anlegen einer hohen Spannung an die Source-Region
und einer Spannung von 0 Volt an das Steuer-Gate und das Substrat
und durch gleichzeitiges Versetzen des Drain jeder Speicherzelle
in den Schwebezustand (Englisch= Floating).
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Es
wurde ein Speicherbauelement vom SONOS Typ eingeführt. Eine
Flash-Speicherzelle
vom SONOS Typ weist typischer Weise ein ladungseinfangendes nicht
leitendes Dielektrikum, das heißt
zwei Siliziumoxidschichten mit einer dazwischen gelagerten Siliziumnitridschicht
(Isolationsschicht), auf. Das nicht leitende Dielektrikum dient
als eine elektrische Elektronenfalle. Eine leitende Gate-Schicht ist auf der
oberen Siliziumoxidschicht angeordnet. Da die elektronischen Ladungen
in einem Abschnitt benachbart zu der Drain-Region gefangen sind,
ist diese Struktur eine Zwei-Transistoren-Zelle, d. h. zwei Bits
können
pro Zelle gespeichert werden. Wenn mehrere Niveaus verwendet werden,
können
vier oder mehr Bit pro Zelle gespeichert werden. Eine Vielfachbitzelle
weist Vorteile gegenüber
anderen Bauelementen darin auf, dass ein Speicherbauelement vom
SONOS Typ die Menge von Informationen, die in einer integrierten
Schaltung gespeichert/verarbeitet wird, erhöht.
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1 ist ein Querschnitt, welcher
einen herkömmlichen
Transistor darstellt.
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Gemäß 1 weist eine herkömmliche
SONOS Zelle eine Gate-Oxidschicht 12 auf, die auf einem Halbleitersubstrat 10 angeordnet
ist, eine darauf angeordnete Wortleitungs-Gate-Elektrode 14,
ein Zwischenschichtdielektrikum einschließlich einer gestapelten Struktur
einer Oxidschicht 16, einer Nitridschicht 18 und einer
auf einer Seitenwand der Wortleitungs-Gate-Elektrode 14 und
des Halbleitersub strats 10 an beiden Seiten der Wortleitungs-Gate-Elektrode 14 angeordnete
Oxidschicht 20, eine auf dem Zwischenschichtdielektrikum
angeordnete Steuer-Gate-Elektrode 22,
und auf einer aktiven Region des Halbleitersubstrats 10 an
beiden Seiten des Steuer-Gates 22 angeordnete Source/Drain-Regionen.
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Der
Transistor weist eine Struktur auf, die drei Transistoren einschließt, einen
Steuertransistor, einen Wortleitungstransistor und einen weiteren
Steuertransistor, der zwischen den Source/Drain-Regionen in Serie geschaltet
ist. Die Threshold-Spannung des Steuertransistors wird durch die
in der ONO (Oxid-Nitrid-Oxid)
Isolationsschicht unter dem Steuer-Gate gefangenen Elektronen variiert.
Wenn sich daher in jeder ONO Gate-Isolationsschicht Elektronen befinden,
steht „0" an (oder „1 ") und ohne Elektronen „0" (oder „1"), so dass die obige Transistorstruktur
ein 2-Bit-Zellen-Transistor ist, welcher zwei Nullen und Einsen
speichern kann.
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Tabelle
1 unten zeigt einen Betrieb des herkömmlichen Transistors.
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Gemäß Tabelle
1 sollte festgehalten werden, dass eine Programmieroperation hohe
an das Steuer-Gate und die Drain/Source-Region angelegte Spannungen
benötigt.
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In Übereinstimmung
mit dem herkömmlichen
Transistor werden drei Transistoren, einschließlich zweier Steuertransistoren
und eines Wortleitungstransistors verwendet, um zwei Bit an Daten
zu speichern, und es werden verschiedene Spannungen an das Steuer-Gate
und an das Wortleitungs-Gate angelegt. Daher wird sowohl ein Spannungserzeugungs-
und Steuerschaltkreis für
das Steuer-Gate
als auch ein Spannungserzeugungs- und Steuerschaltkreis für das Wortleitungs-Gate
benötigt,
was zu einer Erhöhung
der Chipfläche
führt.
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Zusätzlich,
da das Steuer-Gate auf der Seitenwand des Wortleitungs-Gates gebildet
ist, ist ein Kontaktpfropfen der Source/Drain-Regionen nicht selbst
ausgerichtet. Daher müssen
der Kontaktpfropfen und das Steuer-Gate voneinander beabstandet
werden, um einen Kurzschluss zwischen beiden auf Grund einer Fehlausrichtung
zu verhindern, was in einer Vergrößerung der Zellenfläche mündet.
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Zusammenfassung
der Erfindung
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Demnach
ist es ein Ziel der vorliegenden Erfindung, einen Transistor und
ein Verfahren zum Herstellen desselben zur Verfügung zu stellen, wobei nur
eine Spannungserzeugungs- und Steuerschaltung benötigt wird,
und eine Bildung einer Source/Drain-Region durch eine selbstausrichtende
Methode möglich
ist, um die Zellen- und Chipflächen
zu reduzieren, und eine Ausbeute und Zuverlässigkeit des Bauelements zu
verbessern.
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Um
das oben beschriebene Ziel der Erfindung zu erreichen, wird zur
Verfügung
gestellt ein Transistor, aufweisend: ein auf einem Halbleitersubstrat
angeordnetes Gate-Oxidschichtmuster; eine gestapelte Struktur einer
Gate-Elektrode und einer harten maskierenden Schichtstruktur, angeordnet
auf der Gate-Oxidschichtstruktur,
wobei eine Breite der gestapelten Struktur größer ist als die der Gate-Oxidschichtstruktur;
eine Oxidschichtstruktur, die eine Seitenwand und einen Abschnitt
einer unteren Oberfläche
der Gate-Elektrode und einer oberen Oberfläche des Halbleitersubstrats
abdeckt; ein Isolationsschicht-Spacer, der auf einer Seitenwand
der gestapelten Struktur angeordnet ist, wobei der Isolationsschicht-Spacer
den Raum zwischen der unteren Oberfläche der Gate-Elektrode und
der oberen Oberfläche
des Halbleitersubstrats füllt;
und eine Source/Drain-Region,
die auf dem Halbleitersubstrat an beiden Seiten der Gate-Elektrode
angeordnet ist.
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Um
das oben beschriebene Ziel der Erfindung zu erreichen, wird auch
zur Verfügung
gestellt ein Verfahren zum Herstellen eines Transistors, wobei das
Verfahren die Schritte aufweist: Sequentielles Bilden einer Gate-Oxidschicht,
einer Polysiliziumschicht für
eine Gate-Elektrode und einer harten maskierenden Schicht auf einem
Halbleitersubstrat; Strukturieren der harten maskierenden Schicht
und der Polysiliziumschicht für
die Gate-Elektrode mittels eines photolithografischen Prozesses
unter Verwendung einer Gate-Maske, um eine gestapelte Struktur einer
Gate-Elektrode mit zwei Seitenwänden
und einer harten maskierenden Schichtstruktur zu bilden; Ausführen eines
ersten thermischen Oxidationsprozesses, um eine erste thermische
Oxidschicht durch Oxidieren der beiden Seitenwände der Gate-Elektrode und
einer oberen Oberfläche
der Gate-Oxidschicht zu bilden, wobei die erste thermische Oxidschicht
einen vorstehenden Abschnitt aufweist, der sich in einen unteren
Abschnitt der Gate-Elektrode erstreckt; Ausführen eines Ionen-Implantationsprozesses
unter Verwendung der harten maskierenden Schichtstruktur als eine
Implantationsmaske, um eine Source/Drain-Region auf dem Halbleitersubstrat auf
beiden Seiten der Gate-Elektrode zu bilden; Entfernen eines Abschnittes der
ersten thermischen Oxidschicht und der Gate-Oxidschicht darunter,
um so mindestens eine Seitenwand und den unteren Abschnitt der Gate-Elektrode
und des Halbleitersubstrats zu exponieren; Ausführen eines zweiten thermischen
Oxidationsprozesses, um eine zweite thermische Oxidschicht durch
Oxidieren des exponierten Abschnittes der Gate-Elektrode und des
Halbleitersubstrats zu bilden; und Bilden eines Isolationsschicht-Spacers
auf Seitenwänden
der gestapelten Struktur, wobei der Isolationsschicht-Spacer den
Raum zwischen der unteren Oberfläche
der Gate-Elektrode und der oberen Oberfläche des Halbleitersubstrats
ausfüllt.
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Kurze Beschreibung
der Zeichnungen
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Die
vorliegende Erfindung wird klarer verständlich mit Bezug auf die begleitenden
Zeichnungen, die nur zum Zwecke der Illustration vorgesehen sind
und daher für
die vorliegende Erfindung nicht beschränkend sind, wobei:
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1 ein
Querschnitt ist, welcher einen herkömmlichen Transistor darstellt.
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2 ein
Querschnitt ist, welcher einen Transistor in Übereinstimmung mit einer ersten
Ausführungsform
der vorliegenden Erfindung darstellt.
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3a bis 3e Querschnitte
sind, die ein Verfahren zur Herstellung eines Transistors gemäß 2 darstellen.
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4a und 4b Querschnitte
sind, die ein Verfahren zur Herstellung eines Transistors in Übereinstimmung
mit einer zweiten Ausführungsform
der vorliegenden Erfindung darstellen.
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Detaillierte
Beschreibung der bevorzugten Ausführungsformen
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Ein
Transistor in Übereinstimmung
mit einer bevorzugten Ausführungsform
der vorliegenden Erfindung wird nunmehr im Detail mit Bezug auf
die begleitenden Zeichnungen beschrieben.
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2 ist
ein Querschnitt, welcher einen Transistor in Übereinstimmung mit einer ersten
Ausführungsform
der vorliegenden Erfindung darstellt.
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Gemäß 2 enthält der Transistor
der vorliegenden Erfindung eine Gate-Oxidschichtstruktur 42, die auf
einem Halbleitersubstrat 40 angeordnet ist, eine gestapelte
Struktur aus einer Gate-Elektrode 50 und einer harten maskierenden
Schichtstruktur 48, die auf der Gate-Oxidschichtstruktur 42 angeordnet
ist. Die Breite der gestapelten Struktur ist größer als die der Gate-Oxidschichtstruktur 42.
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Der
Transistor weist auch eine Oxidschichtstruktur 44 auf,
die eine Seitenwand und einen Abschnitt einer unteren Oberfläche der
Gate-Elektrode 50 und einer oberen Oberfläche des
Halbleitersubstrats 40 bedeckt. Ein Isolationsschicht-Spacer 54,
der den Raum zwischen der unteren Oberfläche der Gate-Elektrode 50 und
der oberen Oberfläche
des Halbleitersubstrats 40 füllt, ist auf einer Seitenwand
der gestapelten Struktur angeordnet. Vorzugsweise weist der Isolationsschicht-Spacer 54 eine
Nitridschicht, eine gestapelte Struktur aus einer Nitridschicht
und einer Oxidschicht oder eine gestapelte Struktur aus einer ersten
Nitridschicht, einer Oxidschicht und einer zweiten Nitridschicht
auf. Es sei festgehalten, dass der Isolationsschicht-Spacer 54 mindestens
eine Nitridschicht aufweist, wobei die Nitridschicht den Raum zwischen
der unteren Oberfläche
der Gate-Elektrode 50 und der oberen Oberfläche des
Halbleitersubstrats 40 füllt.
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Der
Transistor weist weiterhin eine Source/Drain-Region 52 auf,
die auf dem Halbleitersubstrat 40 an beiden Seiten der
Gate-Elektrode 50 angeordnet ist.
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Wie
in der 2 dargestellt ist bilden ein Wortleitungstransistor
in der Mitte, welcher gemäß Halbleitersubstrat 40 – Gate-Oxidschichtstruktur – Gate-Elektrode 50 strukturiert
ist, und zwei Steuertransistoren an beiden Seiten des Wortleitungstransistors,
von denen jeder strukturiert ist gemäß Halbleitersubstrat 40 – Oxidschichtstruktur 44 – Isolationsschicht-Spacer 54 – Oxidschichtstruktur 44 – Gate-Elektrode 50,
den Transistor der vorliegenden Erfindung. Die drei Transistoren
sind zwischen den Source/Drain-Regionen 52 in Serie geschaltet.
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Wenn
sich in der Nitridschicht in jeder ONO (Oxid-Nitrid-Oxid) Isolationsschicht
Elektronen befinden, als „0" (oder „1") bezeichnet, und
wenn sich dort keine Elektronen befinden, als „0" (oder „1"), bezeichnet, dann ist der Transistor
der vorliegenden Erfindung ein 2-Bit-Zellen-Transistor mit einem
Gate, welcher zwei Nullen und Einsen speichern kann.
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Die
unten stehende Tabelle 2 zeigt den Betrieb des Transistors in Übereinstimmung
mit der vorliegenden Erfindung.
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Gemäß Tabelle
2 sei festgehalten, dass der Transistor der vorliegenden Erfindung
keinen Spannungserzeugungs- und Steuerschaltkreis für das Steuer-Gate aufweist,
und dass Spannungen an das Steuer-Gate durch den Spannungserzeugungs-
und Steuerschaltkreis für
das Wortleitungs-Gate angelegt werden.
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Ein
Verfahren zur Herstellung des Transistors in Übereinstimmung mit einer bevorzugten
Ausführungsform
der vorliegenden Erfindung wird nun im Detail beschrieben.
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3a bis 3e sind
Querschnitte, die ein Verfahren zur Herstellung des Transistors
gemäß 2 zeigen.
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Gemäß 3a werden
eine Gate-Oxidschicht 110, eine Polysiliziumschicht 120 und
eine harte maskierende Schicht 130 sequentiell auf einem
Halbleitersubstrat 100 gebildet. Vorzugsweise enthält die harte maskierende
Schicht 130 eine Nitridschicht.
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Gemäß 3b werden
die harte maskierende Schicht 130 und die Polysiliziumschicht 120 mittels
eines photolithografischen Prozesses unter Verwendung einer (nicht
dargestellten) Gate-Maske strukturiert, um eine gestapelte Struktur
einer Gate-Elektrode 125 mit zwei Seitenwänden und
einer harten maskierenden Schichtstruktur 135 zu bilden.
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Anschließend wird
ein erster thermischer Oxidationsprozess ausgeführt, um eine erste thermische Oxidschicht 140 zu
bilden. Die beiden Seitenwände
der Gate-Elektrode 125 und
eine obere Oberfläche
der Gate-Oxidschicht 110 werden oxidiert durch den ersten
thermischen Oxidationsprozess. In dem ersten thermischen Oxidationsprozess
wird ein unterer Abschnitt der Gate-Elektrode 125 auch
oxidiert, so dass die erste thermische Oxidschicht 140 einen
vorstehenden Abschnitt aufweist, der sich in den unteren Abschnitt
der Gate-Elektrode 125 erstreckt. Vorzugsweise weist der
vorstehende Abschnitt eine Länge
im Bereich von 5 bis 100 nm auf.
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Ein
Ionen-Implantationsprozess unter Verwendung der harten maskierenden
Schichtstruktur 135 als eine Implantationsmaske wird anschließend ausgeführt, um
eine Source/Drain-Region 200 auf dem Halbleitersubstrat 100 auf
beiden Seiten der Gate-Elektrode 125 zu bilden.
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Gemäß 3c werden
die erste thermische Oxidschicht 140 und die Gate-Oxidschicht 110 darunter entfernt,
um eine Gate-Oxidschichtstruktur 115 zu bilden. Die beiden
Seitenwände
und der untere Abschnitt der Gate-Elektrode 125 und des
Halbleitersubstrats 100 werden nach dem Entfernungsprozess
exponiert. Der Entfernungsprozess weist bevorzugt einen Nassätzprozess
auf.
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Gemäß 3d wird
ein zweiter thermischer Oxidationsprozess ausgeführt, um eine zweite thermische
Oxidschicht 150 zu bilden. Die exponierten Abschnitte der
Gate-Elektrode 125, d. h. die beiden Seitenwände und
der untere Abschnitt der Gate-Elektrode 125, und das Halbleitersubstrat 100 werden
durch den zweiten thermischen Oxidationsprozess oxidiert.
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Gemäß 3e wird
ein Isolationsschicht-Spacer 160 auf Seitenwänden der
gestapelten Struktur gebildet. Der Isolationsschicht-Spacer 160 füllt mindestens
den Raum zwischen der unteren Oberfläche der Gate-Elektrode 125 und
der oberen Oberfläche
des Halbleitersubstrats 100 aus. Vorzugsweise sind die
Prozesse zum Bilden des Isolationsschicht-Spacers 160 wie
folgt.
- (1) Eine Nitridschicht, welche mindestens
den Raum zwischen der unteren Oberfläche der Gate-Elektrode 125 und
der oberen Oberfläche
des Halbleitersubstrats 100 füllt, wird auf der gesamten
Oberfläche
des Halbleitersubstrats 100 gebildet und dann zurückgeätzt, um
den Isolationsschicht-Spacer 160 zu
bilden.
- (2) Eine Nitridschicht, welche mindestens den Raum zwischen
der unteren Oberfläche
der Gate-Elektrode 125 und der oberen Oberfläche des
Halbleitersubstrats 100 füllt, und eine Oxidschicht werden
sequentiell auf der gesamten Oberfläche des Halbleitersubstrats 100 gebildet
und dann zurückgeätzt, um
den Isolationsschicht-Spacer 160 mit einer dualschichtigen
Spacer-Struktur zu bilden.
- (3) Eine erste Nitridschicht, die den Raum zwischen der unteren
Oberfläche
der Gate-Elektrode 125 und der oberen Oberfläche des
Halbleitersubstrats 100 füllt, wird gebildet. Eine Oxidschicht
und eine zweite Nitridschicht werden sequentiell auf der gesamten
Oberfläche
des Halbleiter substrats 100 gebildet und dann zurückgeätzt, um
den Isolationsschicht-Spacer 160 mit
einer dualschichtigen Spacer-Struktur zu bilden.
- (4) Ein erster Spacer, welcher mindestens den Raum zwischen
der unteren Oberfläche
der Gate-Elektrode und der oberen Oberfläche des Halbleitersubstrats
füllt,
wird auf den Seitenwänden
der gestapelten Struktur gebildet. Der erste Spacer weist bevorzugt
eine Schicht auf, die aus der Gruppe ausgewählt ist, die besteht aus einer
NO-Schicht, einer Al2O3-Schicht und einer
HfO2-Schicht. Ein zweiter Spacer, der bevorzugt eine
Nitridschicht aufweist, wird auf dem ersten Spacer gebildet.
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Der
durch das Verfahren gemäß den 3a bis 3e hergestellte
Transistor benötigt
nur einen Spannungserzeugungs- und Steuerschaltkreis, da er eine
einzige gemeinsame Gate-Elektrode aufweist, die auf einer ONO-Oxid-ONO Isolationsschicht
gebildet ist. Zusätzlich
ist es möglich,
eine CVD-Nitridschicht
oder eine CVD-Oxidschicht auf Seitenwänden der Gate-Elektrode zu bilden,
und ein selbstausrichtendes Verfahren zwischen der Gate-Elektrode
und dem Source/Drain-Kontakt zu verwenden, da es eine einzige gemeinsame Gate-Elektrode
aufweist. Daher wird zwischen der Source/Drain-Region und der Gate-Elektrode
kein Raum benötigt.
Diese Vorteile führen
zur Reduzierung der Zellenfläche.
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4a und 4b sind
Querschnitte, die ein Verfahren zur Herstellung eines Transistors
in Übereinstimmung
mit einer weiteren Ausführungsform
der vorliegenden Erfindung darstellen.
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Als
erstes werden die in den 3a und 3b dargestellten
Prozesse ausgeführt,
um die Struktur gemäß 3b zu
bilden.
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Nunmehr
bezugnehmend auf die 4a werden ein Abschnitt der
ersten thermischen Oxidschicht 140 auf einer Seitenwand
der Gate-Elektrode 125 und der Gate-Oxidschicht 110 darunter
entfernt, um eine Gate-Oxidschichtstruktur 115 zu
bilden. Eine Seitenwand, der untere Abschnitt der Gate-Elektrode 125 benachbart
zu der Seitenwand, wo der Abschnitt der ersten thermischen Oxidschicht 140 davon
entfernt wurde, und das Halbleiter substrat 100 werden nach
dem Entfernungsprozess exponiert. Der Entfernungsprozess weist bevorzugt
einen Nassätzprozess
auf.
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Bezugnehmend
auf 4b wird ein zweiter thermischer Oxidationsprozess
ausgeführt,
um eine zweite thermische Oxidschicht 150 zu bilden. Die
exponierten Abschnitte der Gate-Elektrode 125, einschließlich der
Seitenwand und des unteren Abschnitts der Gate-Elektrode 125,
des Halbleitersubstrats 100 und des verbleibenden Abschnitts
der ersten thermischen Oxidschicht 140, werden durch den
zweiten thermischen Oxidationsprozess oxidiert. Da die erste thermischen
Oxidschicht 140 zusätzlich
oxidiert wird, kann die erste thermische Oxidschicht 140 nach
dem zweiten thermischen Oxidationsprozess dicker werden.
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Anschließend wird
ein Isolationsschicht-Spacer 160 auf Seitenwänden der
gestapelten Struktur gebildet. Der Isolationsschicht-Spacer 160 füllt zumindest
den Raum zwischen der unteren Oberfläche der Gate-Elektrode 125 und
der oberen Oberfläche
des Halbleitersubstrats 100. Vorzugsweise sind die Prozesse zum
Bilden des Isolationsschicht-Spacers 160 ähnlich zu
den Bildungsprozessen des in der ersten Ausführungsform der vorliegenden
Erfindung gemäß 3e offenbarten
Isolationsschicht-Spacers.
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Der
durch das Verfahren gemäß den 3a, 3b, 4a und 4b hergestellte
Transistor schließt
eine Wortleitungs-Gate-Elektrode und eine Steuer-Gate-Elektrode ein, die
auf einer Seite der Wortleitungs-Gate-Elektrode gebildet ist. Der
Transistor ist ein 1-Bit-Transistor mit einem Gate, welcher eine „0" und eine „1" (oder eine „1" und eine „0") speichern kann.
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Wie
zuvor diskutiert, werden in Übereinstimmung
mit der vorliegenden Erfindung ein Zellentransistor mit SIS (Silizium-Isolator-Silizium)-Struktur
und ein oder zwei Zellentransistoren mit SONOS (Silizium-Oxid-Nitrid-Oxid-Silizium)-Struktur als ein
1-Bit- oder als ein 2-Bit-Zellentransistor mit einer gemeinsamen
Gate-Elektrode gebildet, wodurch nur ein Spannungserzeugungs- und
Steuerschaltkreis notwendig ist, und die Bildung eines Source/Drain-Region-Kontakts durch eine
selbstausrichtende Methode ermöglicht
wird, um die Zel len- und Chipflächen
zu reduzieren, und um eine Ausbeute und eine Zuverlässigkeit
des Bauelements zu verbessern.
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Da
die vorliegende Erfindung in verschiedenen Formen verwirklicht werden
kann, ohne den Geist oder wesentliche Eigenschaften derselben zu
verlassen, sei hier auch klargestellt, dass die oben beschriebene
Ausführungsform
nicht durch irgendwelche Details der vorstehenden Beschreibung beschränkt wird,
ohne dass dies anderweitig spezifiziert ist, jedoch derart bereit
innerhalb des Geistes und des Schutzbereiches, wie er in den anhängenden
Ansprüchen
definiert ist, zu verstehen sein soll, und dass daher alle Veränderungen
und Modifikationen, die innerhalb des Umfangs und der Grenzen der
Ansprüche
fallen oder Äquivalente
derartiger Umfänge
und Grenzen somit als durch die anhängenden Ansprüche umfasst
anzusehen sind.