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ERFINDUNGSGEBIET
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Die
vorliegende Erfindung betrifft allgemein Halbleitervorrichtungen,
insbesondere FinFET-CMOS-Speichervorrichtungen, und Verfahren zur
Herstellung derartiger Vorrichtungen.
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STAND DER TECHNIK
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Beim
Verarbeiten elektronischer Daten müssen diese Daten in Speicherzellen
gespeichert werden. Diese Speicherzellen können entweder als ein selbstständiger Speicher
in einem zugeordneten Speicherchip integriert sein, oder sie können auf
dem Logikchip eingebettet sein, der die Datenverarbeitungsschaltkreise
enthält.
Eingebettete Speicherzellen bieten den Vorteil, einen schnellen
Datenzugriff für
derartige Logikschaltkreise bereitzustellen, aber da diese eingebetteten
Speicherzellen auf demselben Halbleitersubstrat wie die Logikschaltkreise
angeordnet sind, werden strenge Bedingungen bezüglich der Leistung und der
Fläche
auferlegt, die von den eingebetteten Speicherzellen verbraucht werden.
Vorzugsweise werden die eingebetteten Speicherzellen durch den gleichen
Fertigungsablauf der Halbleitertechnologie ausgebildet, der zum
Ausbilden der Logikzellen verwendet wird, oder zumindest mit einer
minimalen Anzahl von zusätzlichen
Prozessschritten. Üblicherweise
werden RAM (Speicher mit wahlfreiem Zugriff – random access memory)-Speicherzellen
als eingebetteter Speicher verwendet, da dieses Speicherkonzept
den schnellsten Datenzugriff auf einzelne Bits ermöglicht.
RAM-Speicherzellen
werden oft als flüchtig
gekennzeichnet, da die Daten, die in einer derartigen RAM-Speicherzelle enthalten
sind, verloren sind, wenn die Stromversorgung des Chips abgeschaltet
wird.
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Das
Bestreben nach einer ständigen
Verbesserung hinsichtlich der gesamten Fertigungskosten und der
Leistungsfähigkeit
der Schaltkreise führt
zu einer Maßstabreduzierung
der Halbleitertechnologie und zum Entwurf immer komplexerer Datenverarbeitungsschaltkreise,
die einen größeren Speicherbedarf
haben, was zu einem ständig
zunehmenden Platzbedarf der Speicherblöcke für eine gegebene Chipfläche führt. Jahrelang
sind klassische SRAM(statische RAM)-Zellen mit sechs Transistoren verwendet
worden, um RAM-Speicherzellen in Logikschaltungen einzubetten. Da
eine derartige SRAM-Zelle aus 6 Transistoren aufgebaut ist, hat
sie einen beträchtlichen
Flächenbedarf, üblicherweise 150
F2, wobei F die minimale Strukturgröße für eine gegebene
Generation der Halbleiter-Prozesstechnologie ist, z. B. 65 nm oder
45 nm. Wenn demzufolge die Speicherblöcke einen größeren Teil
der Siliziummasse einnehmen müssen,
werden die SRAM-Zellen flächenaufwändige Alternative
für den
eingebetteten Speicher bilden. Andererseits weisen DRAM(dynamische
RAM)-Speicherzellen als Hauptvorteil ihre geringe Zellengröße auf.
Eine DRAM-Zelle ist gewöhnlich
aus 1 Transistor und 1 Kondensator aufgebaut, welche in eine Fläche von
8 F2 passen. Die DRAM-Technologie ist jedoch
sehr komplex. Es ist deshalb tragbar, sie zur Herstellung selbstständiger Speicherchips
zu verwenden. Wenn die DRAM-Speicherzellen
jedoch in einen Chip eingebettet werden, der Logikschaltkreise enthält, dann macht
eine Kostenzunahme von 25% bis 30% die Herstellung eines eingebetteten
DRAM wieder zu einer sehr verfahrensaufwändigen Lösung. Es gibt einen klaren
Bedarf an einer eingebetteten RAM-Technologie, die weniger Chipfläche als
der SRAM-Ansatz erfordert und die in einer Halbleitertechnologie hergestellt
werden kann, die weniger komplex als der DRAM-Ansatz ist. Es wurden
unterschiedliche Alternativen für
eine solche eingebettete RAM-Technologie vorgeschlagen.
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In
der US-Patentanmeldung US-6744676 wird ein Konzept eines 1T-SRAM
vorgestellt, in dem die Daten auf dem Kondensator gespeichert werden, der
einem Transistor zugeordnet ist. Obwohl diese Alternative eine Flächenreduktion
ermöglicht,
wobei die Komplexität
des Verfahrens im Prozess wesentlich erhöht wird, hängt der Flächengewinn von der Technologiegeneration
ab, in welcher die eingebettete Speicherzelle hergestellt wird.
Für ältere Technologien,
in denen die sogenannten großen
Technologieknoten z. B. eine minimale Strukturgröße F von mehr als 0,13 μm aufweisen,
ist die Abnahme des Flächenbedarfs
im Vergleich zum SRAM-Ansatz
beträchtlich. Da
sich die Kondensatorfläche
nicht maßstäblich mit der
Technologie verändert,
wird diese Flächenabnahme
vernachlässigbar,
wenn zu kleineren Technologieknoten übergegangen wird.
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Von
M. Tack et al wird in 'The
multistable chargecontrolled memory effect in SoI MOS transistors
at Low Temperatures' (IEEE
Transactions an Electron Devices, Bd. 37, Nr. 5, Mai 1990, S. 1373–1382) vorgeschlagen,
den multistabilen ladungsgesteuerten Speichereffekt in MOS-Transistoren mit
Silizium-auf-Isolator (SoI) als Basismechanismus für den Aufbau
von RAM-Speicherzellen zu verwenden. Durch Injektion von Ladung – entweder durch
Tunneln oder durch Stoßionisation – in den Körper eines
SOI-Transistors verändert
sich die Schwellenspannung dieses Transistors als eine Funktion
der injizierten Ladungsmenge. Dieser Speichereffekt wird auch in
der US-Patentschrift
US-6621725 und
der Europäischen
Patentschrift
EP 1355361 ausgenutzt.
Obwohl die offenbarten Technologien die Verwendung eines SoI-Wafers
als Ausgangssubstrat erfordern, offenbaren Ranica et al in 'A one transistor
cell an bulk substrate (1T-bulk) for low-cost and high-density eDRAM' (2004 Symposium an
VLSI Technology, S. 128–129),
dass dieser multistabile ladungskontrollierte Speichereffekt auf
einem Volumenwafer erhalten werden kann, wobei anstelle eines Oxids
ein überdecktes
Implantat verwendet wird, um den Körper des Transistors vom Volumen des
Wafers zu trennen. Obwohl der letztere Ansatz eine eingebettete
RAM-Techologie ermöglicht,
die weniger Chipfläche
als der SRAM-Ansatz
erfordert und die in einer Halbleitertechnologie hergestellt werden
kann, die weniger komplex als der DRAM-Ansatz ist, erlaubt sie keine gute Kontrolle über die
Menge der gespeicherten Ladung und deren Erhaltung. Folglich gibt
es einen Bedarf an einer eingebetteten RAM-Speichervorrichtung,
die eine bessere Kontrolle über
die Speicherung und Erhaltung der Ladung im Körper eines Transistors bietet.
Vorzugsweise erfordert diese eingebettete Speichervorrichtung weniger Chipfläche. Vorzugsweise
kann diese eingebettete Speichervorrichtung in einer Abfolge von
Halbleiterfertigungsprozessen für
Logikvorrichtungen hergestellt werden, ohne die Komplexität des Prozesses
zu erhöhen.
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In
der Patentanmeldung
DE
10204871-A1 wird eine kondensatorfreie Eintransistor-DRAM-Zelle offenbart.
Der Kanalbereich und die Source-Drain-Bereiche sind vertikal an
einer Seitenwand einer dielektrischen Grabenfüllung angeordnet. Auf der gegenüberliegenden
Seite wird das Halbleitermaterial begrenzt durch das Gate-Dielektrikum
und die Gate-Elektrode, die in einer Aussparung des Halbleiter materials
angeordnet ist. Eine Speicherzellmatrix weist eine Vielzahl von
vertikal ausgerichteten streifenförmigen Halbleiterbereichen
auf, in denen Source-Drain-Bereiche oben und unten implantiert sind,
und dazwischen liegt ein Kanalbereich, der an allen Seiten in isolierendes
Material eingebettet ist, als ein potenzialfreier Körper vor.
In
WO 2004/038770 wird
eine DRAM-Vorrichtung auf Basis eines FinFET offenbart.
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ZIELSTELLUNGEN DER ERFINDUNG
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Die
vorliegende Erfindung betrifft eine eingebettete Speichervorrichtung,
die zum Speichern von Ladung im Halbleiterkörper der Vorrichtung in der Lage
ist, wobei eine bessere Kontrolle über die Ladung und die Ladungserhaltung
aufrechterhalten wird. Sie betrifft ferner ein Verfahren zur Herstellung derartiger
Vorrichtungen.
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KURZDARSTELLUNG DER ERFINDUNG
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Die
Erfindung betrifft eine Vorrichtung für das Speichern von Ladung,
wie sie in Anspruch 1 definiert ist, und ein Herstellungsverfahren
dafür,
wie es in Anspruch 13 definiert ist. Spezielle Ausführungsformen
sind in den abhängigen
Ansprüchen
definiert.
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KURZBESCHREIBUNG DER ZEICHNUNGEN
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1 stellt
einen Querschnitt entlang der Lamelle einer SoI-Speichervorrichtung
vom Stand der Technik in dem Körper
dar, dessen Ladung gespeichert werden kann.
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2 stellt
eine Draufsicht einer erfindungs gemäßen Ladungsspeicherungsvorrichtung
dar, die zwei schmalere äußere Abschnitte
und einen von diesen beidseitig eingefassten breiteren inneren Abschnitt
aufweist.
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3 stellt
schematisch einen Querschnitt AA der Vorrichtung von 2 dar.
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4 stellt
das elektrische Ersatzschema der in 2 dargestellten
Vorrichtung dar.
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5 stellt
eine Ladungsspeicherungsvorrichtung mit nur einem Verbindungsbereich
dar.
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6a und 6b stellen
alternative Ausführungsformen
der Ladungsspeicherungsvorrichtung dar.
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7 stellt
die Definition der Querschnittsfläche dar.
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8 stellt
eine Draufsicht einer Doppelgatevorrichtung dar, die gemäß einer
Ausführungsform zwei
Gates aufweist.
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9 stellt
das elektrische Ersatzschema der in 8 dargestellten
Vorrichtung dar.
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10 stellt
eine Draufsicht einer Ladungsspeicherungsvorrichtung mit zwei schmaleren äußeren Abschnitten
und einem von ihnen beidseitig eingefassten breiteren inneren Abschnitt
dar, wobei jeder Abschnitt sein eigenes Gate aufweist.
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11 stellt
einen Querschnitt AA der in 10 dargestellten
Vorrichtung dar.
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12 stellt
eine Draufsicht einer Vorrichtung gemäß einer Ausführungsform
der Erfindung dar, die eine asymmetrische Lage des Körpers 12 aufweist.
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13 stellt
eine Draufsicht einer Vorrichtung gemäß einer Ausführungsform
der Erfindung dar, die mehrere äußere Abschnitte 13 und
mehrere Körper 12 aufweist.
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14 stellt
den Einsatz einer Vorrichtung in der maskenfreien Lithografie gemäß einer
Ausführungsform
der Erfindung dar.
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AUSFÜHRLICHE BESCHREIBUNG DER ERFINDUNG
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1 zeigt
schematisch eine SoI-FinFET-Vorrichtung vom Stand der Technik, die
als eine eingebettete Speichervorrichtung verwendet werden kann.
In einer Halbleiterschicht 4 ist ein Halbleiterkern 7 zwischen
einem Source-Bereich 5 und einem Drain-Bereich 6 vorgesehen.
Der Halbleiterkern 7 ist mit einem Gate 8 abgedeckt.
Das Gate besteht aus einem dielektrischen Gate-Stapel 9,
der mindestens ein Dielektrikum, z. B. Oxid, und eine Gateelektrode 10,
wie z. B. polykristallines Silizium, Germanium oder Metall, umfasst.
Die physikalischen Charakteristika der Source 5 und des
Drain 6 werden erhalten, indem in ihnen ein spezifisches
Dotierungsprofil geschaffen wird. Das Injizieren von Ladungsträgern in den
Halbleiterkern 7 des Transistors moduliert die Schwellenspannung
des Transistors. Diese Ladung fließt als Ileak über die Übergänge zwischen
dem Kern, welcher den einen Dotierungstyp aufweist (z. B. Dotierung
vom p-Typ), und den Source 5/Drain 6, welche den
anderen Dotierungstyp aufweisen (z. B. Dotierung vom n-Typ), ab.
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Die
Ladung kann auf verschiedenen Wegen, z. B. durch Stoßionisation,
Tunneln oder Strahlung, in den Halbleiterkern der Vorrichtung eingeführt werden.
Diese Mechanismen sind in der Literatur gut beschrieben.
EP 1355361 und
EP 1405314 beschreiben die Erzeugung
einer beweglichen Ladung im Körper
durch Stoßionisation
eines Drain-Stromes I
drain (zum Beispiel
1a und
1b von
EP 1355361 und die zugehörigen Abschnitte
in der Beschreibung), durch einen Tunnelstrom (zum Beispiel induziertes Kriechen
zwischen Gate und Drain gemäß
EP 1355361 , veranschaulicht
in
2) oder durch elektromagnetische Strahlung hv,
die auf die Halbleitervorrichtung auftrifft (z. B.
18 von
EP 1405314 und der entsprechende
Abschnitt in der Beschreibung). Der Halbleiterkern
7 weist
einen verarmten Teil
17 des Körpers und einen Neutralteil
18 für das darin
Speichern der beweglichen Ladung auf.
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Die 2 und 3 zeigen
eine bevorzugte Ausführungsform
einer erfindungsgemäßen Vorrichtung
für die
Ladungsspeicherung. Sie ist als eine FinFET-Vorrichtung dargestellt,
die zwischen einem Source-Bereich 5 und einem Drain-Bereich 6 ein Gate 8 aufweist,
das mit einer Lamelle 11 versehen ist. Das Gate überdeckt
die Lamelle an drei Seiten: der oberen Fläche und den zwei Seiten. Wenn
eine Spannung zwischen dem Source- und dem Drain-Bereich angelegt
wird, dann werden die Ladungsträger
im Kanal durch das elektrische Feld zwischen Source und Drain bewegt.
Der Kanal umfasst einen inneren Abschnitt (Körper 12), um darin
die Ladung zu speichern, und zwei Verbindungsbereiche 13,
die an den Körper
angeschlossen sind. Durch die Verbindungsbereiche 13 wird
die Ladung dem Körper 12 zu- und von ihm abgeführt. Wie
in 2 dargestellt ist, weisen die Verbindungsbereiche 13 eine Querschnittsfläche auf,
die kleiner ist als die Querschnittsfläche des ladungsspeichernden
Körpers 12. Da
der mittlere Teil des Kanals breiter hergestellt ist als die äußeren Teile,
wird der Kanalbereich in drei Teile unterteilt.
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Die äußeren Teile
des Kanals können
als Transistoren angesehen werden, die eine dünne Lamelle aufweisen und deshalb
als vollständig
verarmte SoI-Transistoren arbeiten können. Das bedeutet, dass keine
bewegliche Ladung in diesen Bereichen gespeichert werden kann. Die
kleine Breite erlaubt eine uneingeschränkte Kontrolle über die
Ladung innerhalb der Lamelle, und folglich kann die vollständige Verarmung
erreicht werden. Der mittlere Teil wird derart groß hergestellt,
dass eine teilweise verarmte Vorrichtung erzeugt wird, wobei Raum
für einen
Neutralteil des Körpers 12 gelassen
wird, um freie Ladungen anzusammeln. 4 stellt
das elektrische Ersatzschema der in 2 dargestellten
Vorrichtung dar.
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Unter
Verwendung dieser Struktur ist die im Körper des Transistors gesammelte
Ladung auf den Zentralteil der Vorrichtung beschränkt, weit
weg von den Übergängen. Der
Leckstrom des Übergangs,
der durch ein von Haftstellen unterstütztes Tunneln von Band zu Band
beherrscht wird, bestimmt nicht länger das Abfließen der
Ladung. Das Gate steuert unabhängig
vom Übergangspotenzial
den Verarmungsbereich, der die gespeicherte Ladung und die Source/Drain-Übergänge voneinander trennt. Das
bedeutet, dass das elektrische Feld in der Nähe der Source-Drain-Übergänge auch
verringert wird, ohne dass eine komplizierte Konstruktion der Übergänge benötigt wird,
um Übergänge mit
einem geringen Abfließen
zu erhalten.
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In
einer erfindungsgemäßen Vorrichtung
zur Ladungsspeicherung genügt
es, über
mindestens einen Verbindungsbereich mit einer Querschnittsfläche zu verfügen, die – wie z.
B. in 5 – kleiner
ist als die Querschnittsfläche
des Körpers 12.
Der schmalere Kanalteil 13 erzeugt eine physikalische Barriere
für den
Leckstrom zwischen dem ladungsspeichernden Körper und dem Drain-Bereich 6.
In diesem Falle müssen
andere Maßnahmen
ergriffen werden (z. B. Verwenden eines geeigneten Dotierungsprofils),
um mit dem Leckstrom zwischen dem Körper 12 und der Source 5 fertig
zu werden.
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Die 6a und 6b zeigen
alternative Ausführungsformen
der Ladungsspeicherungsvorrichtung. Mit diesen Figuren soll lediglich
herausgestellt werden, dass für
die Lamelle 11 eine beliebige Form möglich ist, solange eine Einengung
an mindestens einer Seite der Ladungsspeicherungsvorrichtung mit
geometrischen Mitteln derart geschaffen wird, dass die Ladung daran
gehindert wird, an dieser mindestens einen Seite aus dem Köper heraus
abzufließen.
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Mit 7 wird
erklärt,
dass die Querschnittsfläche
eines Verbindungsbereichs oder eines ladungsspeichernden Körpers in
einer Richtung zu nehmen ist, die senkrecht zur Ladungszuführungsrichtung
ist. Die Ladungszuführungsrichtung
ist durch eine gestrichelte Linie gekennzeichnet. Sogar bei der ungewöhnlichen
Form des Kanals in 7 ist die Querschnittsfläche zwischen
Source- und Drain-Bereich nicht überall
die gleiche (siehe den Querschnitt an der Stelle 12A gegenüber 13A).
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In
einer bevorzugten Ausführungsform
weist die Vorrichtung mindestens eine Gate-Elektrode auf, die dielektrisch
an den Körper
gekoppelt ist. Das Vorhandensein von zwei Gates kann einerseits
genutzt werden, das Potenzial des Körpers zu modulieren ('Backbias'), und andererseits,
um den An/Aus-Zustand der Vorrichtung unabhängig zu steuern ('Frontbias') (siehe die 8 und 9).
Ein derartiges Doppelgate ist von Vorteil, wenn eine vollständig verarmte
Vorrichtung verwendet wird. 8 zeigt
mit einer gestrichelten Linie auch die Ladungszuführungsrichtung
an, welche die in Betracht kommenden Querschnittsflächen festlegt:
sie sind senkrecht zur Ladungszuführungsrichtung.
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Wie
in 10 (und in der Querschnittsansicht von 11)
dargestellt ist, kann ferner für
jeden Verbindungsbereich mindestens eine Gate-Elektrode vorgesehen
sein. Die Gate-Elektrode(n) ist(sind) dielektrisch an den Verbindungsbereich
gekoppelt. Mindestens zwei der Elektroden können elektrisch gekoppelt sein.
In einer weiteren Ausführungsform
wird die Ausbildung verschiedener 'Front'-Gates betrachtet: d. h. ein Gate, das
den inneren Anteil überdeckt, und
zwei andere Gates, von denen jedes einen äußeren Anteil überdeckt.
Das innere Gate und die zwei äußeren Gates
wirken unabhängig,
d. h. sie können zu
unterschiedlichen Zeiten auf unterschiedliche Spannungen voreingestellt
werden, wobei vorzugsweise die zwei äußeren Gates verbunden sein
sollten, um eine genau gleiche Vorspannung der zwei äußeren Gates
zu gewährleisten. 12 zeigt
andererseits eine Draufsicht einer Vorrichtung gemäß einer
Ausführungsform
der vorliegenden Erfindung, die eine asymmetrische Lage des Körpers 12 aufweist.
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Es
kann auch der Einsatz von mehreren Sätzen in Reihe geschalteter
Abschnitte 12/13 in Betracht gezogen werden. In
einer speziellen Ausführungsform
weist die Ladungsspeicherungsvorrichtung mehr als einen Körper 12 auf. 13 stellt
ein solches Beispiel dar, wobei beide Möglichkeiten kombiniert sind:
zwischen der Source 5 und dem Drain 6 sind zwei
parallele Sätze
in Reihe geschalteter Körper/äußerer Abschnitte
vorgesehen.
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Es
sollten andere Anwendungen der Vorrichtung, z. B. als Sensor oder
Detektor, erörtert
werden. Die im Körper
der Vorrichtung gespeicherte Ladung kann auch von einer elektromagnetischen
Strahlung herrühren.
In diesem Falle kann die Vorrichtung in der maskenfreien Lithografie
verwendet werden, um die Arbeit des Beleuchtungsmechanismus zu kalibrieren. 14 veranschaulicht
die Projektion von Licht 16 aus einer Lichtquelle 14,
das durch die Spiegel 15 zu einer Gruppe 1 von
erfindungsgemäßen Speichervorrichtungen
hin reflektiert wird. Die Verteilung der Ladung über die Gruppe 1 zeigt
das einwirkende Lichtmuster an.
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Die
vorliegende Erfindung betrifft auch ein Fertigungsverfahren für eine Ladungsspeicherungsvorrichtung
und eine Vorrichtung mit eingebettetem Speicher, wie sie zuvor beschrieben
wurden. Verfahren zur Herstellung von FinFET-Vorrichtungen sind vom Stand der Technik
her, zum Beispiel aus den Patentanmeldungen
EP 1498958A2 und
EP 1503424A2 ,
bekannt. Fachleuten auf dem Gebiet der Abscheidungstechniken ist
somit bekannt, wie eine Schicht auszubilden ist, welche den Körper der Ladungsspeicherungsvorrichtung
einhüllt.
Zum Erzeugen einer Membran mit veränderlicher Breite ist nur ein
Lithografieschritt auszuführen:
wenn die Membran
11 lithografisch festgelegt wird, dann
wird das gewünschte
Layout der Membran, die z. B. über
ihre Längsrichtung
hinweg einen nicht konstanten Querschnitt aufweist, gedruckt. Dieser
Ablauf ist vollständig
kompatibel mit einer bekannten Prozessform zur Herstellung von FinFETs,
da er in seinen Grundformen nur die lokale Modifikation der Lamelle
für die Speichervorrichtungen
erfordert, während
für die
Logikvorrichtungen die Breite der Lamelle konstant bleibt.