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DE10213545A1 - Verfahren zum Herstellen eines SOI-Feldeffekttransistors und SOI-Feldeffekttransistor - Google Patents

Verfahren zum Herstellen eines SOI-Feldeffekttransistors und SOI-Feldeffekttransistor

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DE10213545A1
DE10213545A1 DE10213545A DE10213545A DE10213545A1 DE 10213545 A1 DE10213545 A1 DE 10213545A1 DE 10213545 A DE10213545 A DE 10213545A DE 10213545 A DE10213545 A DE 10213545A DE 10213545 A1 DE10213545 A1 DE 10213545A1
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DE
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effect transistor
soi field
transistor
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DE10213545A
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Thomas Schulz
Ralf Goettsche
Christian Pacha
Werner Steinhoegl
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Infineon Technologies AG
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Infineon Technologies AG
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Abstract

Die Erfindung betrifft ein Verfahren zum Herstellen eines SOI-Feldeffekttransistors und einen SOI-Feldeffekttransistor. Bei dem Verfahren zum Herstellen eines SOI-Feldeffekttransistors mit vorgegebenen Transistoreigenschaften wird eine lateral begrenzte Schichtenfolge mit einer Gate-isolierenden Schicht und einem Gate-Bereich auf einem Substrat ausgebildet. Ferner wird auf zumindest einem Teil der Seitenwände der lateral begrenzten Schichtenfolge eine Abstandshalter-Schicht mit vorgegebener Dicke ausgebildet. Mittels Einbringens von Dotierstoff in zwei Oberflächen-Bereiche des Substrats, an welche die Abstandshalter-Schicht angrenzt, werden zwei Source-/Drain-Bereiche mit einem vorgegebenen Dotierstoffkonzentrations-Profil ausgebildet, wobei die Schichtenfolge und die Abstandshalter-Schicht derart eingerichtet sind, dass sie eine Abschattungsstruktur zum Vermeiden des Einbringens von Dotierstoff in einen Oberflächen-Bereich des Substrats zwischen den beiden Source-/Drain-Bereichen bilden. Mittels Einstellens der Dicke der Abstandshalter-Schicht und mittels Einstellens des Dotierstoffkonzentrations-Profils werden die Transistor-Eigenschaften des SOI-Feldeffekttransistors eingestellt.

Description

  • Die Erfindung betrifft ein Verfahren zum Herstellen eines SOI-Feldeffekttransistors und einen SOI-Feldeffekttransistor.
  • Für viele Anwendungen der Silizium-Mikroelektronik werden Feldeffekttransistoren benötigt.
  • In der Schaltungstechnik ist es häufig wünschenswert, in modernen CMOS-Prozessen mehrere unterschiedliche n-MOS- Transistoren und mehrere unterschiedliche p-MOS-Transistoren mit unterschiedlichen Schwellenspannungen zu haben (sogenannte Multi-VT-Technik, wobei VT für die Schwellenspannung des Transistors steht). Für bestimmte Anmeldungen kann es erforderlich sein, Transistoren mit einer besonders hohen Schaltgeschwindigkeit zu haben, wohingegen bei anderen Anwendungen ein minimaler Leckstrom des Transistors angestrebt wird. Kombiniert man die Multi-VT- Technik mit dem Verwenden unterschiedlicher Versorgungsspannungen VDD eines integrierten Schaltkreises (Multi-VDD-/VT-Technik), so kann je nach Schaltaktivität eines bestimmten Transistors eines integrierten Schaltkreises der optimale Spannungshub ausgewählt werden, um eine möglichst große Überhöhung der Gate-Spannung VDD-VT zu erzielen. Beispiele für Transistoren mit derartigen Anforderungen sind Transistoren in Taktschaltungen mit hoher Schaltaktivität, niedrigem Spannungshub und einer niedrigen Schwellenspannung. Bei einem Transistor in einer Taktschaltung ist aufgrund der hohen Aktivität der Leckstrom von geringerer Relevanz, wohingegen die Minimierung der dynamischen Verlustleistung (die von dem Quadrat der Versorgungsspannung VDD abhängt) von primärem Interesse ist. Dagegen ist in Logikschaltungen mit geringerer Aktivität (beispielsweise geringer als 30%) die statische Verlustleistung aufgrund elektrischer Leckströme im ausgeschalteten Zustand von größerer Relevanz, so dass hier Transistoren mit höherer Schwellenspannung vorteilhaft sind. Um die Schaltgeschwindigkeit im aktiven Zustand nicht zu verschlechtern (die Schaltzeit tD ist proportional zu 1/[VDD- VT]) und um eine unerwünschte Reduzierung der Überhöhung der Gate-Spannung zu vermeiden, wird die Versorgungsspannung VDD des Logikblocks entsprechend erhöht.
  • Eine Übersicht über die Multi-VDD-/VT-Schaltungstechnik, insbesondere im Hinblick auf herkömmliche CMOS-Technologie, findet sich beispielsweise in [1].
  • Ein zentrales Problem konventioneller, integrierter Schaltkreise ist die zunehmende Verschlechterung der elektrischen Eigenschaften von MOS-Transistoren ("Metal- Oxide-Semiconductor") mit zunehmender Strukturfeinheit, das heißt Miniaturisierung. Ursache hierfür sind zum Beispiel der Punch-Through Effekt, der Latch-Up Effekt sowie die im Verhältnis zur Transistorgröße überproportional stark anwachsende parasitäre Kapazität zwischen dem Drain-/Source- Gebiet und dem Substrat. Als Punch-Through-Effekt wird ein unerwünschter Stromdurchgriff zwischen benachbarten Transistoren einer Transistor-Anordnung bezeichnet. Als Latch-Up-Effekt ist das Phänomen bekannt, dass ein Transistor des p-Leitungstyps und ein Transistor des n-Leitungstyps bei Unterschreitung eines Mindestabstandes voneinander einen parasitären Thyristor bilden können, an dem ein hoher Zündstrom fließen kann, der eine lokale Zerstörung eines integrierten Halbleiterbauelements bewirken kann.
  • Bei der SOI-Technologie ("Silicon-on-Insulator"), bei der eine Silizium-Schicht auf einer Siliziumoxid-Schicht auf einem Silizium-Substrat als Grundmaterial zum Ausbilden eines integrierten Schaltkreises verwendet wird, sind die beschriebenen Probleme abgemildert. Insbesondere bei Verwendung einer Silizium-Dünnschicht (z. B. einer Dicke von 20 nm) auf einer elektrisch isolierenden Siliziumoxid-Schicht können die beschriebenen Probleme abgemildert werden.
  • Ferner kann bei Verwendung eines dotierten Substrats das Problem auftreten, dass aufgrund von technologisch bedingten örtlichen Schwankungen der Dotierstoffkonzentrationen eine Variation der Schwellenspannung bei unterschiedlichen Transistoren eines integrierten Schaltkreises auftritt. Dieses Problem ist bei Verwendung eines undotierten Substrats vermieden.
  • Verwendet man jedoch eine dünne undotierte Silizium-Schicht als Basisschicht zum Ausbilden eines Feldeffekttransistors, so ist es nicht möglich, die Schwellenspannung des Feldeffekttransistors mittels Einstellens der Dotierung des Kanal-Bereichs zu verändern. In diesem Fall kann die Schwellenspannung eines Feldeffekttransistors mittels Festlegens der Austrittsarbeit des Materials des Gate- Bereichs festgelegt werden. In diesem Fall ist für jeden Transistortyp (Niedrigenergie-Transistor bzw. Hochleistungs- Transistor, p-MOS-Transistor bzw. n-MOS-Transistor) jeweils ein separates Gate-Material erforderlich, wobei mittels Auswählens des Gate-Materials die Schwellenspannung des jeweiligen Transistors definiert ist.
  • Allerdings kann aus technologischen Gründen die freie Materialauswahl der Gate-Bereiche unterschiedlicher Transistoren eines integrierten Schaltkreises eingeschränkt sein. Ferner ist es aufwändig und daher teuer, bei einem Verfahren zum Herstellen eines integrierten Schaltkreises mit unterschiedlichen Transistoren unterschiedliche Gate- Materialien zu verwenden.
  • Insbesondere bei einer CMOS-Technologie mit Dimensionen unterhalb von 50 nm sind Dünnschicht-SOI-Transistoren ("Silicon-on-Insulator") interessant. Wie beispielsweise in [2] angesprochen, sind angesichts der hohen Bauelementvielfalt mehrere unterschiedliche Transistortypen für die Logik in existierenden Prozessen der 130 nm Technologie erforderlich. Im Falle von drei unterschiedlichen Transistortypen mit unterschiedlichen Schwellenspannungen (hohe Schwellenspannung, mittlere Schwellenspannung, niedrige Schwellenspannung) sowie bei zwei unterschiedlichen Ladungsträgertypen (n-MOS-Transistor, p-MOS-Transistor) ergeben sich insgesamt sechs unterschiedliche Materialien für den Gate-Bereich. Ein zugehöriger Dünnschicht SOI-CMOS- Prozess erfordert daher einen sehr hohen Prozessaufwand.
  • In gegenwärtigen CMOS-Technologien wird die Schwellenspannung der dort verwendeten Feldeffekttransistoren in der Regel mittels Dotierens des Kanal-Bereichs eingestellt. Zu solchen Implantationen zählen das Ausbilden von LDD-Bereichen ("Lightly-Doped-Drain"), das Durchführen einer Pocket- Dotierung (lokalisiertes Dotieren des Bereichs zwischen den Source-/Drain-Bereichen bzw. im Kanal-Bereich, wodurch die Empfindlichkeit des Transistors gegenüber technologisch bedingten Schwankungen der Länge des Gate-Bereichs reduziert wird) sowie das Ausbilden einer Retrograde-Wanne (anschaulich ein hochdotierter Bereich im Inneren des Substrats zwischen den Source-/Drain-Bereichen). Allerdings sind diese Implantationen technologisch bedingten Schwankungen unterworfen, woraus unerwünschte Schwankungen der Transistoreigenschaften resultieren. Ferner ist insbesondere bei vollständig verarmten Dünnschicht-SOI-Transistoren vor allem bei Technologieknoten mit Strukturdimensionen von weniger als 50 nm dieses Verfahren zum Einstellen der Schwellwert-Spannung nicht mehr anwendbar, da der dotierungsabhängige Beitrag zur Schwellenspannung VT dot proportional ist zu q.NA.tSi. Dabei bezeichnet tSi die Dicke der Silizium-Schicht, NA die Dotierstoffkonzentration im Kanal-Bereich sowie q die elektrische Elementarladung. Für tSi < 20 nm und NA < 1016 cm-3 hat VT dot kaum mehr einen Einfluss auf die Schwellenspannung.
  • Die Alternative zum Einstellen der Schwellenspannung mittels gezielten Dotierens besteht in der Verwendung mehrerer unterschiedlicher Gate-Materialien für Transistoren mit unterschiedlichen Schwellenspannungen sowie unterschiedlichen Leitungstypen. Allerdings existieren gegenwärtig keine Dünnschicht-SOI-CMOS-Prozesse, die das Ausbilden von MOS- Transistoren mit unterschiedlichen Schwellenspannungen erlauben.
  • Eine Möglichkeit zum Einstellen der Transistoreigenschaften in der SOI-Technologie ist das Verwenden von Transistoren mit unterschiedlichen Längen des Gate-Bereichs, da auch die Länge des Gate-Bereichs einen maßgeblichen Einfluss auf die Schwellenspannung eines Feldeffekttransistors hat. Eine ausreichend exakte Einstellbarkeit der Schwellenspannung von Transistoren mittels Einstellens der Länge des Gate-Bereichs setzt eine ausreichend gute Auflösung einer Maskierungstechnik voraus.
  • In Fig. 1A ist ein SOI-Feldeffekttransistor 100 einer Technologie mit einer minimal erreichbaren Strukturdimension von F = 150 nm gezeigt. Der SOI-Transistor 100 weist ein Silizium-Substrat 101, eine auf dem Silizium-Substrat 101 angeordnete Siliziumdioxid-Schicht 102 und eine auf der Siliziumdioxid-Schicht 102 angeordnete undotierte Silizium- Schicht 103 auf. Die Schichten 101 bis 103 bilden eine SOI- Schicht. In einem ersten Oberflächenbereich der undotierten Silizium-Schicht 103 ist ein erster Source-/Drain-Bereich 106 implantiert, in einem zweiten Oberflächenbereich der undotierten Silizium-Schicht 103 ist ein zweiter Source-/Drain-Bereich 107 implantiert. Ein Bereich zwischen den beiden Source-/Drain-Bereichen 106, 107 der undotierten Silizium-Schicht 103 bildet den Kanal-Bereich 108. In Fig. 1A ist die laterale Ausdehnung des Gate-Bereichs 104 durch die kleinste in der Technologiegeneration erreichbare Strukturdimension F = 150 nm bestimmt. Ein typischer Wert für die Ungenauigkeit beim Strukturieren ist in Fig. 1A mit ΔF bezeichnet. Mit den gegenwärtig existierenden besten Strukturierungsverfahren (Elektronenstrahl-Lithographie) ist eine Genauigkeit von ungefähr ΔF = ±20 nm erreichbar.
  • In Fig. 1B ist ein Feldeffekttransistor 110 einer Technologiegeneration gezeigt, in der die minimal erreichbare Strukturdimension F = 50 nm ist. Nimmt man die gegenwärtig bestenfalls erreichte Auslösung ΔF = 20 nm an, so ist erkennbar, dass mit herkömmlichen Maskierungstechniken bei angestrebten Technologiegenerationen von 50 nm und weniger die Unsicherheiter bei der Genauigkeit der Maske zu groß sind, um mit ausreichender Genauigkeit die Länge des Gate-Bereichs bzw. die Länge des Kanal-Bereichs einzustellen. Die relative Genauigkeit beim Einstellen der Länge des Gate-Bereichs in einer Technologiegeneration mit F = 50 nm und einer Unsicherheit ΔF = 20 nm beträgt 40%.
  • Daher ist bei weiter abnehmenden Strukturdimensionen mit herkömmlicher Maskierungstechnik die Schwellenspannung eines Transistors mittels Einstellens der Länge des Gate-Bereichs mit befriedigender Genauigkeit nicht einstellbar. Darüber hinaus ist der Kostenaufwand bei der Verwendung von Masken sehr groß. Ferner nimmt die Herstellungszeit von Transistoren bei feiner werdenden Masken immer mehr zu.
  • Der Erfindung liegt das Problem zugrunde, eine Möglichkeit zu schaffen, eine Transistoreigenschaft eines SOI- Feldeffekttransistors mit ausreichender Genauigkeit und mit vertretbarem Aufwand zu justieren.
  • Das Problem wird gelöst durch ein Verfahren zum Herstellen eines SOI-Feldeffekttransistors mit vorgebbaren Transistoreigenschaften und durch einen SOI- Feldeffekttransistor mit vorgebbaren Transistoreigenschaften mit den Merkmalen gemäß den unabhängigen Patentansprüchen.
  • Gemäß dem erfindungsgemäßen Verfahren zum Herstellen eines SOI-Feldeffekttransistors mit vorgebbaren Transistoreigenschaften wird eine lateral begrenzte Schichtenfolge mit einer Gate-isolierenden Schicht und einem Gate-Bereich auf einem Substrat ausgebildet. Ferner wird zumindest auf einem Teil der Seitenwände der lateral begrenzten Schichtenfolge eine Abstandshalter-Schicht mit vorgegebener Dicke ausgebildet. Darüber hinaus werden mittels Einbringens von Dotierstoff in zwei Oberflächenbereiche des Substrats, an welche die Abstandshalter-Schicht angrenzt, zwei Source-/Drain-Bereiche mit einem vorgegebenen Dotierstoffkonzentrations-Profil ausgebildet, wobei die Schichtenfolge und die Abstandshalter-Schicht derart eingerichtet sind, dass sie eine Abschattungsstruktur zum Vermeiden des Einbringens von Dotierstoff in einen Oberflächenbereich des Substrats zwischen den beiden Source-/Drain-Bereichen bilden. Mittels Einstellens der Dicke der Abstandshalter-Schicht und mittels Einstellens des Dotierstoffkonzentrations-Profils werden die Transistoreigenschaften des SOI-Feldeffekttransistors eingestellt.
  • Der erfindungsgemäße SOI-Feldeffekttransistor mit vorgebbaren Transistoreigenschaften weist eine lateral begrenzte Schichtenfolge mit einer Gate-isolierenden Schicht und einem Gate-Bereich auf einem Substrat auf. Ferner hat der SOI- Feldeffekttransistor eine Abstandshalter-Schicht einer vorgebbaren Dicke auf zumindest einem Teil der Seitenwände der lateral begrenzten Schichtenfolge sowie zwei Source-/Drain-Bereiche in zwei Oberflächenbereichen des Substrats, an welchen die Abstandshalter-Schicht angrenzt, mit einem vorgebbaren Dotierstoffkonzentrations-Profil. Die Schichtenfolge und die Abstandshalter-Schicht sind derart eingerichtet, dass sie eine Abschattungsstruktur zum Vermeiden des Einbringens von Dotierstoff in einem Oberflächenbereich des Substrats zwischen den beiden Source-/Drain-Bereichen während des Herstellens des SOI- Feldeffekttransistors bilden. Mittels Einstellens der Dicke der Abstandshalter-Schicht und mittels Einstellens des Dotierstoffkonzentrations-Profils werden die Transistoreigenschaften des SOI-Feldeffekttransistors eingestellt.
  • Eine Grundidee der Erfindung besteht darin, eine Transistoreigenschaft (z. B. die Schwellenspannung) eines SOI- Feldeffekttransistors mittels Einstellens der Dicke einer Seitenwand-Abstandshalter-Schicht und mittels Justierens des Dotierstoffkonzentrations-Profils der Source-/Drain-Bereiche vorzugeben. Erfindungsgemäß ist es ermöglicht, die Länge des Gate-Bereichs mittels eines Abscheide-Verfahrens mit einer Genauigkeit im Angstrom-Bereich zu definieren. Aus dem Stand der Technik bekannte Probleme (z. B. Schwankungen der Dotierstoffkonzentration im Substrat, aufwendiges Verwenden einer Vielzahl unterschiedlicher Gate-Materialien, etc.) sind vermieden.
  • Es ist erfindungsgemäß ermöglicht, eine Schaltkreis-Anordnung auf einem SOI-Substrat auszubilden, bei der unterschiedliche Transistoren mit unterschiedlichen Transistoreigenschaften (z. B. unterschiedlichen Schwellenspannungen für Hochleistungs- bzw. Niedrigenergieanwendungen) ausbildbar sind, indem eine Abstandshalter-Schicht auf einer lateral begrenzten Schichtenfolge aus Gate-Bereich und Gate- isolierender Schicht aufgebracht werden. Bei einer anschließenden Dotierung fungiert die Anordnung aus lateral begrenzter Schichtenfolge und Abstandshalter-Schicht als Abschattungsstruktur und verhindert ein Dotieren des Bereichs zwischen den Source-/Drain-Bereichen. Da die Länge des Kanal- Bereichs unmittelbar von der Dicke der Abstandshalter-Schicht abhängt, ist ein exaktes Einstellen von Transistoreigenschaften, die mit diesen geometrischen Eigenschaften korreliert sind, ermöglicht.
  • Insbesondere ist anzumerken, dass bei Verwendung eines Abscheide-Verfahrens (z. B. Atomic Layer Deposition) zum Ausbilden der Abstandshalter-Schicht deren Dicke mit einer Genauigkeit von wenigen Angstrom eingestellt werden kann, wohingegen die Genauigkeit einer Maskierungstechnik in der Größenordnungen von 20 nm liegt. Dadurch ist eine wesentlich verbesserte Einstellbarkeit der Gate-Länge erfindungsgemäß realisiert. Die Reichweite des Unterdiffundierens von Dotierstoff in den undotierten Kanal-Bereich ist mittels Einstellens der Dicke der Abstandshalter-Schicht und der Parameter beim Dotieren (Art des Dotierstoffs, Auswählen und Einstellen der Parameter des Dotier-Verfahrens) steuerbar.
  • Das Abscheiden eines Abstandshalters ist kostengünstiger als das Verwenden feiner Masken.
  • Bei dem erfindungsgemäßen Verfahren ist das Verwenden von mehr als zwei unterschiedlichen Materialien (p-Typ, n-Typ) für die Gate-Bereiche vermieden. Für jede gewünschte Dicke einer Abstandshalter-Schicht ist lediglich eine zusätzlich Maske erforderlich, um einen Feldeffekttransistor mit einer vorgegebenen Schwellenspannung herzustellen. Bei einer Verwendung einer verarmten, dass heißt undotierten Silizium- Schicht, in die der Transistor integriert wird, sind aufwendige Implantationen im Kanal-Gebiet (LDD-Bereiche, Pocket-Dotierung, Retrograde-Wanne) entbehrlich.
  • Bevorzugte Weiterbildungen der Erfindung ergeben sich aus den abhängigen Ansprüchen.
  • Die vorgegebene Transistoreigenschaft kann die Länge des Kanal-Bereichs zwischen den beiden Source-/Drain-Bereichen, die Schwellenspannung, die Leckstrom-Charakteristik, der Maximal-Strom oder eine Transistor-Kennlinie sein. Die Transistoreigenschaft kann erfindungsgemäß mittels Einstellens des Dotierstoffkonzentrations-Profils bzw. mittels Einstellens der Dicke der Abstandshalter-Schicht eingestellt werden.
  • Die Dicke der Abstandshalter-Schicht kann eingestellt werden, indem die Abstandshalter-Schicht unter Verwendung eines Chemischen Gasphasenabscheide-Verfahrens (CVD-Verfahren, "Chemical Vapour Deposition") oder eines Atomic Layer Deposition-Verfahrens (ALD-Verfahren) ausgebildet wird. Insbesondere bei dem ALD-Verfahren ist es möglich, eine Dicke einer abzuscheidenden Schicht bis auf eine Genauigkeit einer Atomlage, dass heißt bis auf wenige Angstrom genau einzustellen. Die hohe Genauigkeit beim Einstellen der Dicke der Abstandshalter-Schicht bewirkt eine hohe Genauigkeit beim Einstellen der Transistoreigenschaft.
  • Die beiden Source-/Drain-Bereiche werden vorzugsweise unter Verwendung eines Ionenimplantations-Verfahrens oder eines Diffusions-Verfahrens ausgebildet, wobei das Dotierstoffkonzentrations-Profil mittels Auswählens der Art, der Konzentration und/oder der Diffusionseigenschaften der Dotierstoffe eingestellt wird.
  • Vorzugsweise wird ein undotiertes Substrat verwendet, so dass die bei herkömmlichen CMOS-Technologien anfallenden Probleme aufgrund einer statistisch schwankenden Dotierstoffkonzentration vermieden sind. Auch ist ein aufwändiges Dotier-Verfahren vermieden. Als (im Wesentlichen) undotiert kann ein Substrat auch dann angesehen werden, wenn es eine Dotierstoffkonzentration aufweist, die erheblich geringer ist als eine in der herkömmlichen CMOS-Technologie verwendete Dotierstoffkonzentration von typischerweise 1019 m-3.
  • Die Transistoreigenschaften des SOI-Feldeffekttransistors können alternativ mittels Auswählens des Materials des Gate- Bereichs, der Dotierstoffkonzentration des Substrats und/oder des Dotierstoffprofils des Substrats eingestellt werden.
  • Dadurch stehen weitere Parameter zur Verfügung, mittels derer die Transistoreigenschaften einstellbar sind.
  • Insbesondere kann das Dotierstoffprofil des Substrats unter Verwendung einer Pocket-Dotierung und/oder Retrograde-Wanne eingestellt werden.
  • Ferner kann ein zweiter SOI-Feldeffekttransistor gemäß dem erfindungsgemäßen Verfahren zum Herstellen des SOI- Feldeffekttransistors auf und/oder in dem Substrat ausgebildet werden, wobei die Transistoreigenschaften des zweiten SOI-Feldeffekttransistors unterschiedlich von jenen des SOI-Feldeffekttransistors eingestellt werden. Eine solche Notwendigkeit kann sich z. B. in einem Halbleiter-Speicher ergeben, da die Anforderungen an Transistoren in dem Logikbereich eines Speichers bzw. in dem Speicherbereich eines Speichers stark unterschiedlich sind.
  • Die unterschiedlichen Transistoreigenschaften des SOI- Feldeffekttransistors und des zweiten SOI- Feldeffekttransistors resultieren vorzugsweise einzig aus einer unterschiedlichen Dicke der Abstandshalter-Schicht. Mit anderen Worten kann für die Transistoren mit unterschiedlichen Transistoreigenschaften insbesondere dasselbe Gate-Material verwendet werden, was eine erheblich vereinfachte Prozessierung zur Folge hat.
  • Ferner kann ein dritter SOI-Feldeffekttransistor gemäß dem Verfahren zum Herstellen des SOI-Feldeffekttransistors in und/oder auf dem Substrat ausgebildet werden, wobei die Transistoreigenschaften des dritten SOI-Feldeffekttransistors analog eingestellt werden wie diejenigen des SOI- Feldeffekttransistors. Die Leitungstypen des SOI- Feldeffekttransistors und des dritten SOI- Feldeffekttransistors sind zueinander komplementär. Mit anderen Worten kann erfindungsgemäß sowohl ein p-MOS- Transistor als auch ein n-MOS-Transistor ausgebildet werden.
  • Dies trägt den Bedürfnissen der Silizium-Mikroelektronik Rechnung, Transistoren beider Leitungstypen auf einen integrierten Schaltkreis zu haben.
  • Die Gate-Bereiche des SOI-Feldeffekttransistors und des zweiten SOI-Feldeffekttransistors bzw. des SOI- Feldeffekttransistors, des zweiten SOI-Feldeffekttransistors und des dritten SOI-Feldeffekttransistors können aus dem gleichen Material hergestellt werden. Dies vereinfacht die Prozessführung und verringert die Kosten.
  • Das Material der Gate-Bereiche weist vorzugsweise einen Wert der Austrittsarbeit aus, der im Wesentlichen gleich dem arithmetischen Mittelwert der Werte der Austrittsarbeit von stark p-dotiertem Polysilizium (p+-Polysilizium) und stark n- dotiertem Polysilizium (n+-Polysilizium) ist. In diesem Fall spricht man von einem sogenannten "Mid-Gap"-Gate. n+- Polysilizium weist eine Austrittsarbeit von ungefähr 4.15 eV (Elektronenvolt) auf, p+-Polysilizium weist eine Austrittsarbeit von ungefähr 5.27 eV auf. Sowohl für einen n- Typ-Feldeffekttransistors als auch für einen p-Typ- Feldeffekttransistor ist daher ein Gate-Material mit einer Bandlücke zwischen den beiden genannten Werten geeignet, beispielsweise Wolfram, Tantal, Titannitrid oder p+-dotiertes Germanium.
  • Weiter vorzugsweise weist das Material des Gate-Bereichs eine Austrittsarbeit zwischen 4.45 eV und 4.95 eV auf.
  • Vorzugsweise werden die Transistoreigenschaften des SOI- Feldeffekttransistors und des zweiten SOI- Feldeffekttransistors derart eingestellt, dass einer der beiden SOI-Feldeffekttransistoren auf einen geringen Leckstrom und der andere auf eine geringe Schwellenspannung optimiert ist. So ist es für einen Transistor in einem Taktschaltkreis vorteilhaft ermöglicht, dass dieser auf eine hohe Schaltgeschwindigkeit und daher auf eine geringe Schwellenspannung optimiert ist. Dagegen kann auf einfache Weise ein Transistor in einem Speicherbereich derart eingerichtet sein, dass er eine gespeicherte Information dauerhaft aufrecht erhält und daher einen geringeren Leckstrom aufweist.
  • Ferner kann gemäß dem erfindungsgemäßen Verfahren mindestens ein SOI-Feldeffekttransistor als Vertikal-Transistor, als Transistor mit mindestens zwei Gate-Anschlüssen (Doppel-Gate- Transistor) oder als Fin-FET (Fin-Feldeffekttransistor) ausgebildet sein. Das erfindungsgemäße Prinzip ist grundsätzlich auf alle Arten von Transistoren anwendbar.
  • Gemäß dem erfindungsgemäßen Verfahren kann ferner der zweite SOI-Feldeffekttransistor während des Ausbildens der Source-/Drain-Bereiche des SOI-Feldeffekttransistors mittels einer Schutzschicht vor einem Dotieren geschützt werden. Alternativ oder ergänzend kann der SOI-Feldeffekttransistor während des Ausbildens der Source-/Drain-Bereiche des zweiten SOI- Feldeffekttransistors mittels einer Schutzschicht vor einem Dotieren geschützt werden.
  • Mindestens einer der SOI-Feldeffekttransistoren kann mindestens eine zusätzliche Abstandshalter-Schicht auf der Abstandshalter-Schicht aufweisen. Mit anderen Worten ist es möglich, mehrere Abstandshalter-Schichten aufeinander auszubilden, wobei die Eigenschaften des zugehörigen Transistors im Wesentlichen durch die Gesamtdicke der Mehrzahl der aufeinander ausgebildeten Abstandshalter- Schichten definiert ist.
  • Das erfindungsgemäße Verfahren ist sowohl für laterale Dünnschicht-SOI-Transistoren mit einem Gate-Anschluss als auch für Doppelgate-MOSFETs, planare Transistoren, vertikale Transistoren oder Transistoren vom Fin-FET-Typ anwendbar.
  • Ferner lässt sich das Verfahren problemlos auf eine Technologie mit unterschiedlichen Dicken von Gate- isolierenden Schichten anwenden. In diesen Fall wird die Bauelementvielfalt durch Transistoren mit unterschiedlich dicken Gate-isolierenden Schichten (Dicke tox) erweitert (sogenannte Multi-VDD-/VT-/tox-Technik).
  • Erfindungsgemäß wird bei einer vorgegebenen Source-/Drain- Dotierung (vorgebbar ist das Dotierverfahren, die Dotierstoffkonzentration, der Dotierstoff, etc.) und einer festen metallurgischen Länge des Gate-Bereichs die Dicke der Abstandshalter-Schicht variiert. Nimmt man ein Source-/Drain- Dotierprofil mit einer räumlichen Abnahme ΔN/Δy der Dotierstoffkonzentration N in Abhängigkeit vom Dotierort y von 5 nm pro Dekade (logarithmisch) an, so ist die effektive Länge des Kanal-Bereichs, die in dem SOI-Feldeffekttransistor mit undotiertem Silizium-Substrat von der Länge des undotierten Silizium-Gebiets abhängt, mittels Einstellens der Länge der Source-/Drain-Dotierungsausläufer einstellbar. Bei einer dünnen Abstandshalter-Schicht ragen die Source-/Drain- Dotierungsausläufer entsprechend weit in das Kanal-Gebiet herein, wodurch die effektive Kanal-Länge verkürzt ist. Dies hat unterschiedliche elektrische Eigenschaften der Transistoren zur Folge, da die Unterschwellenspannung sowie andere Kurzkanaleffekte wie der den Leckstrom (Off-Strom) dominierende Gate-Induced-Drain-Leakage (GIDL) beeinflusst werden. Ein Transistor mit einem dickeren Abstandshalter hat daher bei unveränderter metallurgischer Gate-Länge eine höhere Schwellenspannung sowie einen niedrigeren Leckstrom (Off-Strom) und einen niedrigeren Maximal-Strom (On-Strom) als ein Transistor mit einem dünneren Abstandshalter.
  • Eine wesentliche Idee der Erfindung besteht in der vereinfachten Einstellung und Optimierung von Transistorparametern mittels präzisen Definierens einer zu dem Gate-Bereich seitlichen Abstandshalter-Schicht unabhängig von der Qualität einer optischen Maske. Auch das Einstellen der Dotiereigenschaften hat einen maßgeblichen Einfluss auf die Schwellenspannung.
  • Es ist anzumerken, dass Ausgestaltungen des Verfahrens zum Ausbilden eines SOI-Feldeffekttransistors mit vorgebbaren Transistoreigenschaften auch für den erfindungsgemäßen SOI- Feldeffekttransistor gelten.
  • Ausführungsbeispiele der Erfindung sind in den Figuren dargestellt und werden im Weiteren näher erläutert.
  • Es zeigen:
  • Fig. 1A einen Feldeffekttransistor gemäß dem Stand der Technik, dessen Transistoreigenschaften mittels Einstellens einer Maske definiert sind,
  • Fig. 1B einen anderen Feldeffekttransistor gemäß dem Stand der Technik, dessen Transistoreigenschaften mittels Einstellens einer Maske definiert sind,
  • Fig. 2A eine schematische Ansicht, die den Zusammenhang zwischen Gate-Länge, Kanal-Länge, Dicke einer Abstandshalter-Schicht und Dotierstoffprofil eines Feldeffekttransistors für eine Niedrigenergieanwendung zeigt,
  • Fig. 2B eine schematische Ansicht, die den Zusammenhang zwischen Gate-Länge, Kanal-Länge, Dicke einer Abstandshalter-Schicht und Dotierstoffprofil eines Feldeffekttransistors für eine Hochleistungsanwendung zeigt,
  • Fig. 3A ein Diagramm, dass Eingangskennlinien eines Feldeffekttransistors für Niedrigenergieanwendungen zeigt,
  • Fig. 3B ein Diagramm, dass Ausgangskennlinien eines Feldeffekttransistors für Niedrigenergieanwendungen zeigt,
  • Fig. 4A ein Diagramm, dass Eingangskennlinien eines Feldeffekttransistors für Hochleistungsanwendungen zeigt,
  • Fig. 4B ein Diagramm, dass Ausgangskennlinien eines Transistors für Hochleistungsanwendungen zeigt,
  • Fig. 5A bis 5D Schichtenfolgen zu unterschiedlichen Zeitpunkten während eines Verfahrens zum Herstellen eines SOI-Feldeffekttransistors mit vorgebbaren Transistoreigenschaften gemäß einem ersten Ausführungsbeispiel der Erfindung,
  • Fig. 6A bis 6D Schichtenfolgen zu unterschiedlichen Zeitpunkten während eines Verfahrens zum Herstellen eines SOI-Feldeffekttransistors mit vorgebbaren Transistoreigenschaften gemäß einem zweiten Ausführungsbeispiel der Erfindung,
  • Fig. 7 eine Schichtenfolge gemäß einer Alternative zum Ausbilden von Abstandshalter-Schichten gemäß der Erfindung,
  • Fig. 8A einen Doppel-Gate-Feldeffekttransistor,
  • Fig. 8B einen Fin-Feldeffekttransistor,
  • Fig. 8C einen vertikalen Feldeffekttransistor.
  • Im Weiteren sind Komponenten, die in unterschiedlichen Ausführungsbeispielen identisch enthalten sind, mit den gleichen Bezugsziffern versehen.
  • Im Weiteren wird bezugnehmend auf Fig. 2A, Fig. 2B der Zusammenhang zwischen der Länge des Kanal-Bereichs eines Feldeffekttransistors, der Länge des Gate-Bereichs bzw. der Gate-isolierenden Schicht, der Dicke einer Abstandshalter- Schicht sowie dem Dotierstoffkonzentrations-Profil beschrieben.
  • In Fig. 2A ist für einen Feldeffekttransistor für Niedrigenergieanwendungen (große Schwellenspannung, kleiner Leckstrom) entlang der horizontalen Achse eine Anordnung von Schichtkomponenten gezeigt, wohingegen entlang der vertikalen Achse in logarithmischer Darstellung die Ortsabhängigkeit der Dotierstoffkonzentration gezeigt ist. Es wird angenommen, dass in einem Oberflächenbereich einer Silizium-Schicht, in welche die Source-/Drain-Bereiche des Feldeffekttransistors implantiert sind, die Dotierstoffkonzentration ausgehend von der Außenseite der Abstandshalter-Schicht in den Kanal- Bereich hinein exponentiell abfällt. Dabei ist angenommen, dass von außen nach innen die Dotierstoffkonzentration in Abständen von jeweils 5 nm kontinuierlich um eine Zehnerpotenz abnimmt. Unter dieser Prämisse ist eine 25 nm dicke Abstandshalter-Schicht erforderlich, um einen Abfall der Dotierstoffkonzentration des Source-/Drain-Bereichs von 1021 cm-3 auf eine Konzentration von 1016 cm-3 (dies entspricht einem annähernd undotierten Substrat) zu erzeugen.
  • In Fig. 2A sind die Abstandshalter-Schichten 201, 202 an dem linken bzw. rechten Seitenrand des Gate-Bereichs 203 gezeigt. Die beiden Abstandshalter-Schichten 210, 202 weisen eine Dicke von jeweils 25 nm auf. Der Gate-Bereich weist in der obersten Darstellung von Fig. 2A eine Breite G = 100 nm auf. Infolge der eingestellten Ortsabhängigkeit der Dotierstoffkonzentration ist die Länge des Kanal-Bereichs L = 100 nm gleich der Länge des Gate-Bereichs G = 100 nm. Der erste Source-/Drain-Bereich 204 und der zweite Source-/Drain- Bereich 205 sind jeweils gebildet aus denjenigen Bereichen der Silizium-Schicht 206, die unterhalb der zugehörigen Abstandshalter-Schicht 201, 202 liegen, sowie durch den links bzw. rechts davon angeordneten Bereich mit einer hohen Dotierstoffkonzentration.
  • Wie in Fig. 2A gezeigt, weisen der erste Source-/Drain-Bereich 204 und der zweite Source-/Drain-Bereich 205 jeweils zwei Teilabschnitte auf. Dabei entspricht der jeweils äußere Abschnitt einem Bereich des Substrats 206, der von einer Bedeckung mit einer der Abstandshalter-Schichten 201 bzw. 202 frei ist und eine im Wesentlichen homogene Dotierstoffkonzentration aufweist. Dagegen weist der von einer der Abstandshalter-Schichten 201 bzw. 202 bedeckte erste bzw. zweite Source-/Drain-Teilbereich eine stark ortsabhängige (gemäß der schematischen Darstellung von Fig. 2A exponentiell ortsabhängige) Dotierstoffkonzentration auf.
  • Wie in den Diagrammen 210, 220, 230, 240 gezeigt, ist mittels Auswählens einer entsprechend kleineren Länge des Gate- Bereichs G auch eine kleinere Länge des Kanal-Bereichs L erreichbar. Jedoch ist die Länge des Kanal-Bereichs L auch von der Dicke der Abstandshalter-Schichten 201, 202 sowie von der räumlichen Abnahme der Dotierstoffkonzentration (hier um eine Dekade je 5 nm) abhängig. Daher ist insbesondere mittels Auswählens der Dotierstoffkonzentration sowie der Dicke der Abstandshalter-Schichten 201, 202 ein Niedrigenergie- Feldeffekttransistor mit gewünschter Länge des Kanal-Bereichs und entsprechend hohem Wert der Schwellenspannung ausbildbar. Mit anderen Worten ist mit einer 25 nm dicken Abstandshalter- Schicht bei einem Abfall der Dotierstoffkonzentration von 5 nm pro Dekade ein Feldeffekttransistor für Niedrigenergieanwendungen erreichbar, bei dem die Länge des Gate-Bereichs der Länge des Kanal-Bereichs entspricht.
  • Dagegen ist es bei dem in Fig. 2B schematisch gezeigten Transistor für Hochleistungsanwendungen vorteilhaft, dass die Länge des Kanal-Bereichs ausreichend gering ist, um eine kleine Schwellenspannung und daher eine geringe Schaltzeit zu erreichen. Die Dicke der Abstandshalter-Schichten 201, 202 sind in den Diagrammen 250, 260, 270, 280 aus Fig. 2B jeweils mit einer Dicke von 10 nm gewählt. Für den Abfall der Dotierstoffkonzentration ist dieselbe Annahme getroffen wie in Fig. 2A. Wie zum Beispiel in Diagramm 250 gezeigt, ergibt sich aufgrund der Unterdiffusion an beiden Randbereichen des Gate-Bereichs 203 ein Bereich einer Dicke von 15 nm unterhalb des Gate-Bereichs, in dem eine Dotierstoffkonzentration von mehr als 1016 cm-3 vorliegt. Die Länge des Kanal-Bereichs L ist daher in den Fällen der Diagramme 250, 260, 270, 280 gegenüber der Länge des Gate-Bereichs L um 2.15 nm = 30 nm verringert. Mittels Wählens der Breite der Abstandshalter- Schichten 201, 202 ist daher bei einer vorgegebenen Länge des Gate-Bereichs die Länge des Kanal-Bereichs einstellbar.
  • Aus Fig. 2A, 2B ist insbesondere ersichtlich, dass sich die Unterdiffusion bei kleiner werdenden Gate-Längen G zunehmend stark auf die Transistoreigenschaften auswirkt, so dass insbesondere in kommenden Technologiegenerationen eine sehr sensitive Möglichkeit zum Beeinflussen von Transistoreigenschaften geschaffen ist.
  • Im Weiteren werden bezugnehmend auf Fig. 3A, Fig. 3B Kennlinien eines Feldeffekttransistors für Niedrigenergieanwendungen mit einer Gate-Länge von 100 nm und einer Kanal-Länge von 100 nm beschrieben. Dies entspricht einer Konfiguration, wie sie dem Diagramm 200 aus Fig. 2A entspricht.
  • In Diagramm 300 aus Fig. 3A ist entlang der Abszisse 301 die elektrische Spannung zwischen Gate-Bereich und Source-Bereich (erster Source-/Drain-Bereich) in Volt aufgetragen. Entlang der Ordinate 302 ist in logarithmischer Darstellung der elektrische Strom ID in Ampere am Drain-Bereich (zweiter Source-/Drain-Bereich) aufgetragen. In Fig. 3A ist eine erste Kurve 303 eingezeichnet, die einer Spannung VDS zwischen den beiden Source-/Drain-Bereichen von 1.2 V entspricht. Ferner entspricht die Kurve 304 einer Spannung VDS = 0.6 V. Es ist anzumerken, dass beiden eingezeichneten Kurven 303, 304 lediglich exemplarisch sind, es kann jede andere Spannung zwischen den Source-/Drain-Bereichen angelegt sein. Die in Fig. 3A eingezeichneten Kurven werden als Eingangskennlinien des Feldeffekttransistors bezeichnet.
  • Die im Diagramm 310 aus Fig. 3B eingezeichneten dritten und vierten Kurven 313, 314 sind Ausgangskennlinien des Feldeffekttransistors für Niedrigenergieanwendungen mit einer Gate-Länge von 100 nm und einer Kanal-Länge von 100 nm. Entlang der Abszisse 311 ist die elektrische Spannung zwischen den beiden Source-/Drain-Bereichen VDS in Volt aufgetragen, wohingegen entlang der Ordinate 312 in Fig. 3B der elektrische Strom an einem der Source-/Drain-Bereiche (Drain-Bereich) ID in Ampere aufgetragen ist. Die dritte Kurve 313 entspricht einer Spannung zwischen dem ersten Source-/Drain-Bereich (Source-Bereich) und dem Gate-Bereich VGS von 1.2 V. Dagegen entspricht die vierte Kurve 314 einer Spannung VGS = 0.6 V.
  • Im Weiteren werden bezugnehmend auf Fig. 4A Eingangskennlinien und bezugnehmend auf Fig. 4B Ausgangskennlinien eines Feldeffekttransistors für Hochleistungsanwendungen mit einer Gate-Länge von 100 nm und einer Kanal-Länge von 70 nm beschrieben.
  • In Diagramm 400 aus Fig. 4A sind Transistorkennlinien für unterschiedliche elektrische Spannungen zwischen den beiden Source-/Drain-Bereichen VDS aufgetragen. Entlang der Abszisse 401 ist die Spannung zwischen dem Source-Bereich (erster Source-/Drain-Bereich) und dem Gate-Bereich in Volt aufgetragen, wohingegen entlang der Ordinate 402 des Diagramms 400 der elektrische Strom an einem der beiden Source-/Drain-Bereiche (Drain-Bereich) ID in Ampere logarithmisch aufgetragen ist. Eine erste Kurve 403 entspricht einer Spannung zwischen den beiden Source-/Drain- Bereichen VDS = 1.0 V, wohingegen eine zweite Kurve 404 einer Spannung VDS = 0.3 V entspricht.
  • In Fig. 4B sind Ausgangskennlinien des Feldeffekttransistors aus Fig. 4A aufgetragen. Entlang der Abszisse 411 des Diagramms 410 ist die Spannung zwischen den beiden Source-/Drain-Bereichen VDS in Volt aufgetragen, wohingegen entlang der Ordinate 412 der Strom an einem der beiden Source-/Drain- Bereiche ID in Ampere aufgetragen ist. Eine dritte Kurve 413 zeigt eine Kennlinie, die einer Spannung zwischen dem Gate- Bereich und dem ersten Source-/Drain-Bereich (Source-Bereich) VGS = 1.0 V entspricht, wohingegen die vierte Kurve 414 einer Spannung VGS = 0.3 V entspricht.
  • Wie ein Vergleich zwischen Fig. 3A und Fig. 4A bzw. zwischen Fig. 3B und Fig. 4B zeigt, sind die Transistorkennlinien als Transistoreigenschaften mittels Aufbringens von unterschiedlich dicken Abstandshalter-Schichten sensitiv einstellbar. Die gezeigten Eingangs- und Ausgangskennlinien des Transistors mit 100 nm Gate-Länge einmal als Niedrigenergievariante mit einer Kanal-Länge von 100 nm (Abstandshalter der Dicke 25 nm) und einmal als Hochleistungsvariante mit einer Kanal-Länge von 70 nm (Abstandshalter der Dicke 10 nm) zeigt deutliche Unterschiede. Alle anderen Parameter dieser Transistoren sind identisch.
  • Die Dotierstoffkonzentration der Silizium-Schicht 206 ist jeweils 1016 cm-3, die Dicke der Gate-isolierenden Schicht ist 2 nm (Siliziumdioxid), die vertikale Dicke der Silizium- Schicht 206 ist 10 nm und das Gate-Material ist p+-dotiertes Germanium.
  • Im Weiteren wird bezugnehmend auf Fig. 5A bis Fig. 5D ein Verfahren zum Herstellen eines SOI-Feldeffekttransistors mit vorgebbaren Transistoreigenschaften gemäß einem ersten Ausführungsbeispiel der Erfindung beschrieben. In Fig. 5A bis Fig. 5D ist jeweils auf der linken Seite ein Feldeffekttransistor für Hochleistungsanforderungen ("High Performance") mit kleiner Schwellenspannung und hohem Leckstrom bzw. auf der rechten Seite ein Transistor für Niedrigenergieanwendungen ("Low Power") mit hoher Schwellenspannung und geringem Leckstrom gezeigt.
  • In Fig. 5A sind Schichtenfolgen 500, 510 gezeigt, die einem teilweise hergestellten Transistor in SOI-Technologie entsprechen. Die Schichtenfolgen 500, 510 sind auf demselben SOI-Substrat 501 aus einem Silizium-Substrat 502, einer Siliziumdioxid-Schicht 503 und einer Silizium-Schicht 504 prozessiert. Eine in der linken Hälfte von Fig. 5A gezeigte erste lateral begrenzte Schichtenfolge ist aus einer ersten Gate-isolierenden Schicht 505 und aus einem ersten Gate- Bereich 506 aufgebaut. Ferner ist auf den Seitenwänden der ersten lateral begrenzten Schichtenfolge eine erste TEOS- Schutzschicht 507 (Tetra Ethyl Ortho Silicate) aufgebracht. Diese dient zum elektrischen und mechanischen Entkoppeln der ersten lateral begrenzten Schichtenfolge von der Umgebung. Eine in der rechten Hälfte von Fig. 5A gezeigte zweite lateral begrenzte Schichtenfolge ist aus einer zweiten Gate- isolierenden Schicht 511, einem zweiten Gate-Bereich 512 und einer zweiten TEOS-Schutzschicht 513 aufgebaut.
  • Um die in Fig. 5B gezeigten Schichtenfolgen 520, 530 zu erhalten, wird der gemäß Fig. 5B rechte Bereich mit einer Photoresist-Schicht 531 abgedeckt, um im Weiteren eine Prozessierung ausschließlich der in Fig. 5B links gezeigten Schichtenfolge zu ermöglichen. In einem weiteren Verfahrens- Schritt werden Dotieratome des n-Leitungstyps unter Verwendung eines Ionenimplantations-Verfahrens in zwei Oberflächenbereiche der Silizium-Schicht 504 implantiert, um zwei Source-/Drain-Bereiche 521, 522 des in der linken Hälfte von Fig. 5B gezeigten Transistors mit geringer Schwellenspannung zu erhalten. Implantations-Ionen sind aufgrund der Bedeckung mit Photoresist 531 vor einem Eindringen in denjenigen Oberflächenbereich des SOI-Substrats 501 geschützt, der in der rechten Hälfte von Fig. 5B dargestellt ist.
  • Um die in Fig. 5C gezeigten Schichtenfolgen 540 bzw. 550 zu erhalten, wird zunächst unter Verwendung eines geeigneten Ätz-Verfahrens der Photoresist 531 entfernt. In einem weiteren Schritt wird auf den Seitenwänden der ersten und zweiten lateral begrenzten Schichtenfolgen jeweils eine Abstandshalter-Schicht 541 bzw. 551 mit vorgegebener Dicke ausgebildet, was unter Verwendung des ALD-Verfahrens (Atomic Layer Deposition) erfolgt. Mit dem ALD-Verfahren ist die Dicke der Abstandshalter-Schicht "d" bis auf eine Genauigkeit einer Atomlage, dass heißt bis auf wenige Angstrom, vorgebbar.
  • Um die in Fig. 5D gezeigten Schichtenfolgen 560, 570 zu erhalten, wird zunächst auf der Schichtenfolge 540 eine weitere Photoresist-Schicht 561 abgeschieden, um den zugehörigen Oberflächenbereich des SOI-Substrats vor einer weiteren Prozessierung abzuschirmen. Nachfolgend werden in dem von der weiteren Photoresist-Schicht 561 freien Oberflächenbereich der SOI-Schichtenfolge 501 mittels Einbringens von Dotierstoffatomen des n-Leitungstyps in zwei Oberflächenbereiche der Silizium-Schicht 504 nahe der Seitenwände der zweiten Abstandshalter-Schicht 551 ein dritter und ein vierter Source-/Drain-Bereich 571, 572 mit einem vorgegebenen Dotierstoffkonzentrations-Profil ausgebildet. Die zweite lateral begrenzte Schichtenfolge und die zweite Abstandshalter-Schicht 551 sind derart eingerichtet, dass sie eine Abschattungsstruktur zum Vermeiden des Einbringens des Dotierstoffs des n-Leitungstyps in Oberflächenbereiche der Silizium-Schicht 504 zwischen dem dritten und dem vierten Source-/Drain-Bereich 571, 572 bilden. Mittels Einstellens der Dicke "d" der zweiten Abstandshalter-Schicht 551 und mittels Einstellens des Dotierstoffkonzentrations-Profils beim Ausbilden der dritten und vierten Source-/Drain-Bereiche 571, 572 werden die Transistoreigenschaften des im rechten Bereich von Fig. 5D gezeigten SOI-Feldeffekttransistors definiert. Als Verfahren zum Implantieren der Dotierstoffatome in dem dritten und vierten Source-/Drain-Bereich 571, 572 wird das Ionenimplantations-Verfahren verwendet. Mittels Einstellen der Dotierstoffatomart, der Energie der Dotieratome sowie weiterer Verfahrensparameter kann das Dotierstoffkonzentrations-Profil des dritten und vierten Source-/Drain-Bereichs 571, 572 vorgegeben werden.
  • Der SOI-Feldeffekttransistor im linken Teilbereich von Fig. 5D hat einen Kanal-Bereich mit einer kleineren Länge als der im rechten Teilbereich von Fig. 5D gezeigte SOI- Feldeffekttransistor. Die Länge des Kanal-Bereichs des linken SOI-Feldeffekttransistors ist näherungsweise um 2d kleiner als im Fall des rechten SOI-Feldeffekttransistors, da bei dem Eindringen von Dotierstoffatomen in den gemäß Fig. 5D rechten Feldeffekttransistor die zusätzlich aufgebrachte zweite Abstandshalter-Schicht 551 als Abschattungsstruktur dient.
  • Ferner ist anzumerken, dass die erste TEOS-Schutzschicht 507 bzw. die zweite TEOS-Schutzschicht 513 eine Dicke von ungefähr 10 nm aufweisen, um eine ausreichend gute Isolationswirkung für den Schichtenstapel aus Gate- isolierender Schicht und Gate-Bereich zu ermöglichen. Dagegen ist die Dicke "d" der zweiten Abstandshalter-Schicht 551 derart eingestellt, dass der rechte SOI-Feldeffekttransistor als Niedrigenergie-Feldeffekttransistor ausgebildet ist. Die Funktionalitäten der TEOS-Schutzschichten 507, 513 einerseits und der Abstandshalter-Schichten 541, 551 sind grundlegend unterschiedlich.
  • Im Weiteren wird bezugnehmend auf Fig. 6A bis Fig. 6D ein zweites bevorzugtes Ausführungsbeispiel des erfindungsgemäßen Verfahrens zum Herstellen eines SOI-Feldeffekttransistors mit vorgegebenen Transistoreigenschaften beschrieben.
  • Die in Fig. 6A gezeigten Schichtenfolgen 600, 610 entsprechen den in Fig. 5A gezeigten Schichtenfolgen 500, 510.
  • Um die in Fig. 6B gezeigten Schichtenfolgen 620, 630 zu erhalten, wird sowohl auf den gemäß Fig. 6B linken als auch auf dem rechten Oberflächenbereich der Schichtenfolgen eine Abstandshalter-Schicht 621 der Dicke "l" abgeschieden. Dies erfolgt durch Verwendung eines CVD-Verfahrens ("Chemical Vapour Deposition"). Die Dicke "l" dieser Abstandshalter- Schicht 621 ist ein maßgeblicher Parameter zum Einstellen der Länge des Kanal-Bereichs des gemäß Fig. 6B rechten SOI- Feldeffekttransistors. Die Abstandshalter-Schicht 621 ist aus Siliziumnitrid hergestellt.
  • Um die in Fig. 6C gezeigten Schichtenfolgen 640, 650 zu erhalten, wird der gemäß Fig. 6C rechte Oberflächenbereich mit einer TEOS-Hartmaske 651 (Tetra Ethyl Ortho Silicate) bedeckt, um diesen Oberflächenbereich in einem weiteren Verfahrensschritt vor einem Ätzen zu schützen. In einem weiteren Verfahrensschritt wird bei dem gemäß Fig. 6C linken Oberflächenbereich die Abstandshalter-Schicht 621 aus Siliziumnitrid unter Verwendung eines nasschemischen Ätz- Verfahrens entfernt. Hierfür wird ein derartiges nasschemisches Ätz-Verfahren verwendet, das zum Ätzen von Siliziumnitrid geeignet ist, wohingegen Siliziumdioxid (d. h. auch die TEOS-Hartmaske 651) vor einem Ätzen geschützt ist. Dadurch wird nur die Abstandshalter-Schicht 621 von dem linken Oberflächenbereich entfernt.
  • Um die in Fig. 6D gezeigten Schichtenfolgen 660, 670 zu erhalten, wird zunächst die TEOS-Schicht 651 unter Verwendung eines geeigneten Ätz-Verfahrens entfernt. Wie in Fig. 6C gezeigt, ist der linke lateral begrenzte Schichtenstapel ungefähr um 2.l schmäler als der rechte Schichtenstapel, wobei l die Dicke der Abstandshalter-Schicht 621 ist. Nachfolgend wird sowohl der linke Schichtenstapel als auch der rechte Schichtenstapel einem Ionenimplantations-Verfahren unterzogen, so dass ein erster Source-/Drain-Bereich 661, ein zweiter Source-/Drain-Bereich 662, ein dritter Source-/Drain- Bereich 663 und ein vierter Source-/Drain-Bereich 664 ausgebildet werden. Mittels des ersten und zweiten Source-/Drain-Bereichs 661, 662 sind die Source-/Drain-Bereiche des gemäß Fig. 6C linken SOI-Feldeffekttransistors ausgebildet, wohingegen mittels der Source-/Drain-Bereiche 663, 664 die Source-/Drain-Bereiche des gemäß Fig. 6C rechten SOI- Feldeffektransistors ausgebildet sind. Infolge der Funktionalität der Abstandshalter-Schicht 621 als Teil einer Abschattungsstruktur ist derjenige Abstand zwischen den beiden Source-/Drain-Bereichen, durch den die Länge des Kanal-Bereichs definiert ist, bei der Schichtenfolge 670 um ungefähr 2.l größer als bei der Schichtenfolge 660. Daher weist der SOI-Feldeffektransistor 660 eine geringere Schwellenspannung auf als der SOI-Feldeffekttransistor 670. Ferner hat der SOI-Feldeffekttransistor 670 einen geringeren Leckstrom als der SOI-Feldeffekttransistor 660.
  • Das bezugnehmend auf Fig. 6A bis Fig. 6D beschriebene Verfahren hat insbesondere den Vorteil, dass ein einziges gemeinsames Implantationsverfahren zum Ausbilden der Source-/Drain- Bereiche beider SOI-Feldeffekttransistoren ausreichend ist.
  • Analog zu den bezugnehmend auf Fig. 5A bis Fig. 5D bzw. Fig. 6A bis Fig. 6D beschriebene Herstellungsverfahren können in einem CMOS-Prozess auch ein p-Kanal-SOI-Feldeffekttransistor und ein n-Kanal-SOI-Feldeffekttransistor hergestellt werden. Des weiteren ist eine mehrfache Anwendung der Prozedur denkbar, um ein noch breites Spektrum unterschiedlicher Bauelemente, insbesondere SOI-Feldeffekttransistoren, herzustellen.
  • Nach Durchführung der bezugnehmend auf Fig. 5A bis Fig. 5D bzw. Fig. 6A bis Fig. 6D beschriebenen Verfahrensschritte können weitere, insbesondere für die Dünnschicht-SOI-Technologie spezifische Prozessschritte durchgeführt werden, wie die Erzeugung von "elevated"-Source-/Drain-Gebieten, eine Silizidierung oder das Ausbilden eines herkömmlichen Back- End-Bereichs. Bei Verwendung eines Gate-Bereichs aus einem metallischen Material anstelle eines p+-dotierten Poly- Silizium-Germanium-Gates wird dieses durch einen metallischen Gate-Bereich ersetzt.
  • In Fig. 7 ist eine Schichtenfolge 700 gezeigt, die ähnlich zu der in dem linken Bereich von Fig. 5C gezeigten Schichtenfolge 540 ist.
  • Ein wesentlicher Unterschied zwischen der Schichtenfolge 700 aus Fig. 7 und der Schichtenfolge 540 aus Fig. 5C ist, dass bei der Schichtenfolge 700 anstelle der ersten Abstandshalter- Schicht 541 eine Abstandshalter-Seitenwand 701 vorgesehen ist. Diese kann beispielsweise erhalten werden, indem die Abstandshalter-Schicht 541 aus Fig. 5C zurückgeätzt wird. Die Abstandshalter-Seitenwand 701 erfüllt im Wesentlichen dieselbe Funktionalität wie die Abstandshalter-Schicht 541.
  • Ferner ist die bezugnehmend auf Fig. 5A bis Fig. 7 beschriebene Herstellung unterschiedlicher Transistortypen (Niedrigenergietransistor, Hochleistungstransistor) unter Verwendung eines Abstandshalters variabler Dicke auch auf andere MOSFETs-Varianten anwendbar. Ausführungsbeispiele hierfür sind in den Fig. 8A bis Fig. 8C gezeigt.
  • In Fig. 8A ist ein Doppel-Gate-Transistor 800 gezeigt, bei dem ein Kanal-Bereich 801 vertikal beidseitig von einem ersten Gate-Bereich 802 und von einem zweiten Gate-Bereich 803 steuerbar umgeben ist. Die Gate-isolierenden Bereiche zwischen dem ersten Gate-Bereich 802 und dem Kanal-Bereich 801 einerseits und zwischen dem zweiten Gate-Bereich 803 und dem Kanal-Bereich 801 anderseits sind in Fig. 8A nicht gezeigt. Ferner weist der Doppel-Gate-Transistor 800 einen ersten Source-/Drain-Bereich 804 und einen zweiten Source-/Drain-Bereich 805 auf. Darüber hinaus sind ein Silizium- Substrat 806 sowie eine Siliziumdioxid-Schicht 807 auf dem Silizium-Substrat 806 vorgesehen. Ferner sind ein erster Abstandshalter-Bereich 808 aus Siliziumnitrid und ein zweiter Abstandshalter-Bereich 809 aus Siliziumnitrid vorgesehen, mittels derer erfindungsgemäß die Länge des Kanal-Bereichs einstellbar ist.
  • Ferner ist in Fig. 8B ein Fin-Feldeffekttransistor (Fin-FET) gezeigt. Gemäß der Fin-FET-Technologie wird der Stromfluss durch den Kanal-Bereich von zwei Seiten her kontrolliert. Durch eine Art "gabelförmiges" Design des Gate-Bereichs werden Leckströme durch den Kanal-Bereich deutlich verringert. In Fig. 8B sind insbesondere ein erster, ein zweiter, ein dritter und ein vierter Abstandshalter-Bereich 821 bis 824 gezeigt, wobei mittels Einstellens der Dicke der Abstandshalter-Schichten 821 bis 824 die Länge des Kanal- Bereichs einstellbar ist.
  • In Figur BC ist ein Vertikal-Feldeffekttransistor 840 gezeigt, der einen Bulk-Silizium-Bereich 841 aufweist. Ein erster Abstandshalter-Bereich 842 bzw. ein zweiter Abstandshalter- Bereich 843 sind derart auf dem ersten bzw. zweiten Gate- Bereich 802, 803 ausgebildet, dass dadurch die Länge des Kanal-Bereichs einstellbar ist.
  • In diesem Dokument sind folgende Veröffentlichungen zitiert:
    [1] Hamada, M, Ootaguro, Y, Kuroda, T (2001) "Utilizing Surplus Timing for Power Reduction", Proceedings of the IEEE Custom Integrated Circuits Conference 2001.
    [2] Schiml, T, Biesemans, S, Brase, G, Burrell, L, Cowley, A, Chen, KC, Ehrenwall, A, Ehrenwall, B, Felsner, P, Gill, J, Grellner, F, Guarin, F, Han, LK, Hoinkis, M, Hsiung, E, Kaltalioglu, E, Kim, P, Knoblinger, G, Kulkarni, S, Leslie, A, Mono, T, Schafbauer, T, Schroeder, P, Schruefer, K, Spooner, T, Towler, F, Warner, D, Wang, C, Wong, R, Demm, E, Leung, P, Stetter, M, Wann, C, Chen, JK, Crabbe, E (2001) "A 0.13 µm CMOS Platform with Cu/Low-k Interconnects for System On Chip Applications" 2001 Symposium on VLSI Technology, Digest of Technical Papers. Bezugszeichenliste 100 SOI-Feldeffekttransistor
    101 Silizium-Substrat
    102 Siliziumdioxid-Schicht
    103 undotierte Silizium-Schicht
    104 Gate-Bereich
    105 Gate-isolierende Schicht
    106 erster Source-/Drain-Bereich
    107 zweiter Source-/Drain-Bereich
    108 Kanal-Bereich
    110 SOI-Feldeffekttransistor
    200 Diagramm
    201 linke Abstandshalter-Schicht
    202 rechte Abstandshalter-Schicht
    203 Gate-Bereich
    204 erster Source-/Drain-Bereich
    205 zweiter Source-/Drain-Bereich
    206 Silizium-Schicht
    210 Diagramm
    220 Diagramm
    230 Diagramm
    240 Diagramm
    250 Diagramm
    260 Diagramm
    270 Diagramm
    280 Diagramm
    300 Diagramm
    301 Abszisse
    302 Ordinate
    303 erste Kurve
    304 zweite Kurve
    310 Diagramm
    311 Abszisse
    312 Ordinate
    313 dritte Kurve
    314 vierte Kurve
    400 Diagramm
    401 Abszisse
    402 Ordinate
    403 erste Kurve
    404 zweite Kurve
    410 Diagramm
    411 Abszisse
    412 Ordinate
    413 dritte Kurve
    414 vierte Kurve
    500 Schichtenfolge
    501 SOI-Substrat
    502 Silizium-Substrat
    503 Siliziumdioxid-Schicht
    504 Silizium-Schicht
    505 erste Gate-isolierende Schicht
    506 erster Gate-Bereich
    507 erste TEOS-Schutzschicht
    510 Schichtenfolge
    511 zweite Gate-isolierende Schicht
    512 zweiter Gate-Bereich
    513 zweite TEOS-Schutzschicht
    520 Schichtenfolge
    521 erster Source-/Drain-Bereich
    522 zweiter Source-/Drain-Bereich
    530 Schichtenfolge
    531 Photoresist
    540 Schichtenfolge
    541 erste Abstandshalter-Schicht
    550 Schichtenfolge
    551 zweite Abstandshalter-Schicht
    560 Schichtenfolge
    561 weiterer Photoresist
    570 Schichtenfolge
    571 dritter Source-/Drain-Bereich
    572 vierter Source-/Drain-Bereich
    600 Schichtenfolge
    610 Schichtenfolge
    620 Schichtenfolge
    621 Abstandshalter-Schicht
    630 Schichtenfolge
    640 Schichtenfolge
    650 Schichtenfolge
    651 TEOS-Schicht
    660 Schichtenfolge
    661 erster Source-/Drain-Bereich
    662 zweiter Source-/Drain-Bereich
    663 dritter Source-/Drain-Bereich
    664 vierter Source-/Drain-Bereich
    670 Schichtenfolge
    700 Schichtenfolge
    701 Abstandshalter-Seitenwand
    800 Dopple-Gate-Transistor
    801 Kanal-Bereich
    802 erster Gate-Bereich
    803 zweiter Gate-Bereich
    804 erster Source-/Drain-Bereich
    805 zweiter Source-/Drain-Bereich
    806 Silizium-Substrat
    807 Siliziumdioxid-Schicht
    808 erster Abstandshalter-Bereich
    809 zweiter Abstandshalter-Bereich
    820 Fin-Feldeffekttransistor
    821 erster Abstandshalter-Bereich
    822 zweiter Abstandshalter-Bereich
    823 dritter Abstandshalter-Bereich
    824 vierter Abstandshalter-Bereich
    840 Vertikal-Feldeffekttransistor
    841 Bulk-Silizium
    842 erster Abstandshalter-Bereich
    843 zweiter Abstandshalter-Bereich

Claims (19)

1. Verfahren zum Herstellen eines SOI-Feldeffekttransistors mit vorgegebenen Transistoreigenschaften,
bei dem
eine lateral begrenzte Schichtenfolge mit einer Gate- isolierenden Schicht und einem Gate-Bereich auf einem Substrat ausgebildet wird;
auf zumindest einem Teil der Seitenwände der lateral begrenzten Schichtenfolge eine Abstandshalter-Schicht mit vorgegebener Dicke ausgebildet wird;
mittels Einbringens von Dotierstoff in zwei Oberflächen- Bereiche des Substrats, an welche die Abstandshalter- Schicht angrenzt, zwei Source-/Drain-Bereiche mit einem vorgegebenen Dotierstoffkonzentrations-Profil ausgebildet werden, wobei die Schichtenfolge und die Abstandshalter-Schicht derart eingerichtet sind, dass sie eine Abschattungsstruktur zum Vermeiden des Einbringens von Dotierstoff in einen Oberflächen-Bereich des Substrats zwischen den beiden Source-/Drain- Bereichen bilden;
wobei mittels Einstellens der Dicke der Abstandshalter- Schicht und mittels Einstellens des Dotierstoffkonzentrations-Profils die Transistor- Eigenschaften des SOI-Feldeffekttransistors eingestellt werden.
2. Verfahren nach Anspruch 1,
bei dem als vorgegebene Transistoreigenschaft
die Länge des Kanal-Bereichs zwischen den beiden Source-/Drain-Bereichen,
die Schwellenspannung,
die Leckstrom-Charakteristik
der Maximal-Strom und/oder
eine Transistor-Kennlinie
eingestellt wird.
3. Verfahren nach Anspruch 1 oder 2,
bei dem die Dicke der Abstandshalter-Schicht eingestellt wird, indem die Abstandshalter-Schicht unter Verwendung
eines Chemischen Gasphasenabscheide-Verfahrens oder
eines Atomic Layer Deposition-Verfahrens
ausgebildet wird.
4. Verfahren nach einem der Ansprüche 1 bis 3,
bei dem die beiden Source-/Drain-Bereiche unter Verwendung
eines Ionenimplantations-Verfahrens oder
eines Diffusions-Verfahrens
ausgebildet werden, wobei das Dotierstoffkonzentrations- Profil mittels Wählens der Art, der Konzentration und/oder der Diffusionseigenschaften der Dotierstoff-Atome eingestellt wird.
5. Verfahren nach einem der Ansprüche 1 bis 4, bei dem ein undotiertes Substrat verwendet wird.
6. Verfahren nach einem der Ansprüche 1 bis 4,
bei dem die Transistoreigenschaften des SOI- Feldeffekttransistors mittels Auswählens
des Materials des Gate-Bereichs,
der Dotierstoffkonzentration des Substrats und/oder
des Dotierstoffprofils des Substrats
eingestellt werden.
7. Verfahren nach Anspruch 6,
bei dem das Dotierstoffprofil des Substrats unter Verwendung
einer Pocket-Dotierung und/oder
einer Retrograde-Wanne
eingestellt wird.
3. Verfahren nach einem der Ansprüche 1 bis 7, bei dem ein zweiter SOI-Feldeffekttransistor gemäß dem Verfahren zum Herstellen des SOI-Feldeffekttransistors auf und/oder in dem Substrat ausgebildet wird, wobei die Transistor-Eigenschaften des zweiten SOI- Feldeffekttransistors unterschiedlich von denen des SOI- Feldeffekttransistors eingestellt werden.
9. Verfahren nach Anspruch 8, bei dem die unterschiedlichen Transistor-Eigenschaften des SOI-Feldeffekttransistors und des zweiten SOI- Feldeffekttransistors einzig aus einer unterschiedlichen Dicke der Abstandhalter-Schichten resultieren.
10. Verfahren nach einem der Ansprüche 1 bis 9 bei dem ein dritter SOI-Feldeffekttransistor gemäß dem Verfahren zum Herstellen des SOI-Feldeffekttransistors auf und/oder in dem Substrat ausgebildet wird, wobei die Transistoreigenschaften des dritten SOI-Feldeffekttransistors analog eingestellt werden wie die des SOI- Feldeffekttransistors, wobei die Leitungstypen des SOI- Feldeffekttransistors und des dritten SOI- Feldeffekttransistors zueinander komplementär sind.
11. Verfahren nach einem der Ansprüche 8 bis 10 bei dem die Gate-Bereiche des SOI-Feldeffekttransistors und des zweiten SOI-Feldeffekttransistors bzw. des SOI- Feldeffekttransistors, des zweiten SOI-Feldeffekttransistors und des dritten SOI-Feldeffekttransistor aus dem gleichen Material hergestellt werden.
12. Verfahren nach Anspruch 11, bei dem das Material der Gate-Bereiche einen Wert der Austrittsarbeit aufweist, der im Wesentlichen gleich dem arithmetischen Mittelwert der Werte der Austrittsarbeit von stark p-dotiertem Poly-Silizium und stark ndotiertem Poly- Silizium ist.
13. Verfahren nach Anspruch 11 oder 12,
bei dem das Material der Gate-Bereiche
Germanium,
Wolfram,
Tantal und/oder
Titannitrid
ist.
14. Verfahren nach Anspruch 12 oder 13, bei dem das Material des Gate-Bereichs eine Austrittsarbeit zwischen 4.45 Elektronenvolt und 4.95 Elektronenvolt aufweist.
15. Verfahren nach einem der Ansprüche 8 bis 14, bei dem die Transistoreigenschaften des SOI- Feldeffekttransistors und des zweiten SOI- Feldeffekttransistors derart eingestellt werden, dass einer der beiden SOI-Feldeffekttransistoren auf einen geringen Leckstrom und der andere auf eine geringe Schwellenspannung optimiert ist.
16. Verfahren nach einem der Ansprüche 1 bis 15,
bei dem mindestens ein SOI-Feldeffekttransistor als Vertikaltransistor,
Transistor mit mindestens zwei Gate-Anschlüssen oder
Fin-FET
ausgebildet wird.
17. Verfahren nach einem der Ansprüche 8 bis 16,
bei dem
der zweite SOI-Feldeffekttransistor während des Ausbildens der Source-/Drain-Bereiche des SOI- Feldeffekttransistors mittels einer Schutzschicht vor Dotieren geschützt wird und/oder
der SOI-Feldeffekttransistor während des Ausbildens der Source-/Drain-Bereiche des zweiten SOI- Feldeffekttransistors mittels einer Schutzschicht vor Dotieren geschützt wird.
18. Verfahren nach einem der Ansprüche 8 bis 17, bei dem mindestens einer der SOI-Feldeffekttransistoren mindestens eine zusätzliche Abstandshalter-Schicht auf der Abstandshalter-Schicht aufweist.
19. SOI-Feldeffekttransistor mit vorgebbaren Transistoreigenschaften, aufweisend
eine lateral begrenzte Schichtenfolge mit einer Gate- isolierenden Schicht und einem Gate-Bereich auf einem Substrat;
eine Abstandshalter-Schicht einer vorgebbaren Dicke auf zumindest einem Teil der Seitenwände der lateral begrenzten Schichtenfolge;
zwei Source-/Drain-Bereiche in zwei Oberflächen- Bereichen des Substrats, an welche die Abstandshalter- Schicht angrenzt, mit einem vorgebbaren Dotierstoffkonzentrations-Profil, wobei die Schichtenfolge und die Abstandshalter-Schicht derart eingerichtet sind, dass sie eine Abschattungsstruktur zum Vermeiden des Einbringens von Dotierstoff in einen Oberflächen-Bereich des Substrats zwischen den beiden Source-/Drain-Bereichen während des Herstellens des SOI- Feldeffekttransistors bilden;
wobei mittels Einstellens der Dicke der Abstandshalter- Schicht und mittels Einstellens des Dotierstoffkonzentrations-Profils die Transistor- Eigenschaften des SOI-Feldeffekttransistors eingestellt sind.
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