DE10213545A1

DE10213545A1 - Method of manufacturing an SOI field effect transistor and SOI field effect transistor

Info

Publication number: DE10213545A1
Application number: DE10213545A
Authority: DE
Inventors: Thomas Schulz; Ralf Goettsche; Christian Pacha; Werner Steinhoegl
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2002-03-26
Filing date: 2002-03-26
Publication date: 2003-10-23
Anticipated expiration: 2022-03-27
Also published as: DE10213545B4; WO2003081675A1; JP2005529479A; EP1488464A1

Abstract

Die Erfindung betrifft ein Verfahren zum Herstellen eines SOI-Feldeffekttransistors und einen SOI-Feldeffekttransistor. Bei dem Verfahren zum Herstellen eines SOI-Feldeffekttransistors mit vorgegebenen Transistoreigenschaften wird eine lateral begrenzte Schichtenfolge mit einer Gate-isolierenden Schicht und einem Gate-Bereich auf einem Substrat ausgebildet. Ferner wird auf zumindest einem Teil der Seitenwände der lateral begrenzten Schichtenfolge eine Abstandshalter-Schicht mit vorgegebener Dicke ausgebildet. Mittels Einbringens von Dotierstoff in zwei Oberflächen-Bereiche des Substrats, an welche die Abstandshalter-Schicht angrenzt, werden zwei Source-/Drain-Bereiche mit einem vorgegebenen Dotierstoffkonzentrations-Profil ausgebildet, wobei die Schichtenfolge und die Abstandshalter-Schicht derart eingerichtet sind, dass sie eine Abschattungsstruktur zum Vermeiden des Einbringens von Dotierstoff in einen Oberflächen-Bereich des Substrats zwischen den beiden Source-/Drain-Bereichen bilden. Mittels Einstellens der Dicke der Abstandshalter-Schicht und mittels Einstellens des Dotierstoffkonzentrations-Profils werden die Transistor-Eigenschaften des SOI-Feldeffekttransistors eingestellt.The invention relates to a method for producing an SOI field-effect transistor and an SOI field-effect transistor. In the method for producing an SOI field-effect transistor with predetermined transistor properties, a laterally delimited layer sequence with a gate-insulating layer and a gate region is formed on a substrate. Furthermore, a spacer layer with a predetermined thickness is formed on at least part of the side walls of the laterally delimited layer sequence. By introducing dopant into two surface regions of the substrate, to which the spacer layer is adjacent, two source / drain regions are formed with a predetermined dopant concentration profile, the layer sequence and the spacer layer being set up in such a way that they form a shading structure to avoid introducing dopant into a surface region of the substrate between the two source / drain regions. By adjusting the thickness of the spacer layer and by adjusting the dopant concentration profile, the transistor properties of the SOI field effect transistor are adjusted.

Description

Die Erfindung betrifft ein Verfahren zum Herstellen eines SOI-Feldeffekttransistors und einen SOI-Feldeffekttransistor. The invention relates to a method for producing a SOI field effect transistor and an SOI field effect transistor.

Für viele Anwendungen der Silizium-Mikroelektronik werden Feldeffekttransistoren benötigt. For many applications of silicon microelectronics Field effect transistors required.

In der Schaltungstechnik ist es häufig wünschenswert, in modernen CMOS-Prozessen mehrere unterschiedliche n-MOS- Transistoren und mehrere unterschiedliche p-MOS-Transistoren mit unterschiedlichen Schwellenspannungen zu haben (sogenannte Multi-V_T-Technik, wobei V_T für die Schwellenspannung des Transistors steht). Für bestimmte Anmeldungen kann es erforderlich sein, Transistoren mit einer besonders hohen Schaltgeschwindigkeit zu haben, wohingegen bei anderen Anwendungen ein minimaler Leckstrom des Transistors angestrebt wird. Kombiniert man die Multi-V_T- Technik mit dem Verwenden unterschiedlicher Versorgungsspannungen V_DD eines integrierten Schaltkreises (Multi-V_DD-/V_T-Technik), so kann je nach Schaltaktivität eines bestimmten Transistors eines integrierten Schaltkreises der optimale Spannungshub ausgewählt werden, um eine möglichst große Überhöhung der Gate-Spannung V_DD-V_T zu erzielen. Beispiele für Transistoren mit derartigen Anforderungen sind Transistoren in Taktschaltungen mit hoher Schaltaktivität, niedrigem Spannungshub und einer niedrigen Schwellenspannung. Bei einem Transistor in einer Taktschaltung ist aufgrund der hohen Aktivität der Leckstrom von geringerer Relevanz, wohingegen die Minimierung der dynamischen Verlustleistung (die von dem Quadrat der Versorgungsspannung V_DD abhängt) von primärem Interesse ist. Dagegen ist in Logikschaltungen mit geringerer Aktivität (beispielsweise geringer als 30%) die statische Verlustleistung aufgrund elektrischer Leckströme im ausgeschalteten Zustand von größerer Relevanz, so dass hier Transistoren mit höherer Schwellenspannung vorteilhaft sind. Um die Schaltgeschwindigkeit im aktiven Zustand nicht zu verschlechtern (die Schaltzeit t_D ist proportional zu 1/[V_DD- V_T]) und um eine unerwünschte Reduzierung der Überhöhung der Gate-Spannung zu vermeiden, wird die Versorgungsspannung V_DD des Logikblocks entsprechend erhöht. In circuit technology, it is often desirable to have several different n-MOS transistors and several different p-MOS transistors with different threshold voltages in modern CMOS processes (so-called multi-V _T technology, where V _{T is} the threshold voltage of the transistor stands). For certain applications, it may be necessary to have transistors with a particularly high switching speed, whereas in other applications a minimal leakage current of the transistor is sought. If you combine the Multi-V _T technology with the use of different supply voltages V _{DD of} an integrated circuit (Multi-V _DD - / V _T technology), the optimum voltage swing can be selected depending on the switching activity of a specific transistor of an integrated circuit to achieve the greatest possible increase in the gate voltage V _DD -V _T. Examples of transistors with such requirements are transistors in clock circuits with high switching activity, low voltage swing and a low threshold voltage. In a transistor in a clock circuit, the leakage current is of less relevance due to the high activity, whereas the minimization of the dynamic power loss (which depends on the square of the supply voltage V _DD ) is of primary interest. In contrast, in logic circuits with less activity (for example less than 30%) the static power loss due to electrical leakage currents when switched off is of greater relevance, so that transistors with a higher threshold voltage are advantageous here. In order not to worsen the switching speed in the active state (the switching time t _D is proportional to 1 / [V _DD - V _T ]) and to avoid an undesirable reduction in the increase in the gate voltage, the supply voltage V _{DD of} the logic block is increased accordingly ,

Eine Übersicht über die Multi-V_DD-/V_T-Schaltungstechnik, insbesondere im Hinblick auf herkömmliche CMOS-Technologie, findet sich beispielsweise in [1]. An overview of the Multi-V _DD - / V _T circuit technology, especially with regard to conventional CMOS technology, can be found, for example, in [1].

Ein zentrales Problem konventioneller, integrierter Schaltkreise ist die zunehmende Verschlechterung der elektrischen Eigenschaften von MOS-Transistoren ("Metal- Oxide-Semiconductor") mit zunehmender Strukturfeinheit, das heißt Miniaturisierung. Ursache hierfür sind zum Beispiel der Punch-Through Effekt, der Latch-Up Effekt sowie die im Verhältnis zur Transistorgröße überproportional stark anwachsende parasitäre Kapazität zwischen dem Drain-/Source- Gebiet und dem Substrat. Als Punch-Through-Effekt wird ein unerwünschter Stromdurchgriff zwischen benachbarten Transistoren einer Transistor-Anordnung bezeichnet. Als Latch-Up-Effekt ist das Phänomen bekannt, dass ein Transistor des p-Leitungstyps und ein Transistor des n-Leitungstyps bei Unterschreitung eines Mindestabstandes voneinander einen parasitären Thyristor bilden können, an dem ein hoher Zündstrom fließen kann, der eine lokale Zerstörung eines integrierten Halbleiterbauelements bewirken kann. A central problem of conventional, integrated Circuits is the increasing deterioration of the electrical properties of MOS transistors ("metal Oxide-Semiconductor ") with increasing structure fineness, the is called miniaturization. The reasons for this are, for example Punch-through effect, the latch-up effect and the im Disproportionately strong in relation to transistor size increasing parasitic capacitance between the drain / source Area and the substrate. The punch-through effect is a unwanted current penetration between neighboring Designated transistors of a transistor arrangement. As Latch-up is the phenomenon known as a transistor of the p-line type and a transistor of the n-line type If the minimum distance between them is less than one can form parasitic thyristor on which a high Ignition current can flow, causing local destruction Integrated semiconductor device can cause.

Bei der SOI-Technologie ("Silicon-on-Insulator"), bei der eine Silizium-Schicht auf einer Siliziumoxid-Schicht auf einem Silizium-Substrat als Grundmaterial zum Ausbilden eines integrierten Schaltkreises verwendet wird, sind die beschriebenen Probleme abgemildert. Insbesondere bei Verwendung einer Silizium-Dünnschicht (z. B. einer Dicke von 20 nm) auf einer elektrisch isolierenden Siliziumoxid-Schicht können die beschriebenen Probleme abgemildert werden. With SOI technology ("Silicon-on-Insulator"), with a silicon layer on a silicon oxide layer a silicon substrate as a base material for forming a integrated circuit is used mitigated problems described. Especially at Using a silicon thin film (e.g. a thickness of 20 nm) on an electrically insulating silicon oxide layer the problems described can be mitigated.

Ferner kann bei Verwendung eines dotierten Substrats das Problem auftreten, dass aufgrund von technologisch bedingten örtlichen Schwankungen der Dotierstoffkonzentrationen eine Variation der Schwellenspannung bei unterschiedlichen Transistoren eines integrierten Schaltkreises auftritt. Dieses Problem ist bei Verwendung eines undotierten Substrats vermieden. Furthermore, when using a doped substrate, the Problem that occur due to technological reasons local fluctuations in dopant concentrations Varying the threshold voltage at different Transistors of an integrated circuit occurs. This problem is when using an undoped substrate avoided.

Verwendet man jedoch eine dünne undotierte Silizium-Schicht als Basisschicht zum Ausbilden eines Feldeffekttransistors, so ist es nicht möglich, die Schwellenspannung des Feldeffekttransistors mittels Einstellens der Dotierung des Kanal-Bereichs zu verändern. In diesem Fall kann die Schwellenspannung eines Feldeffekttransistors mittels Festlegens der Austrittsarbeit des Materials des Gate- Bereichs festgelegt werden. In diesem Fall ist für jeden Transistortyp (Niedrigenergie-Transistor bzw. Hochleistungs- Transistor, p-MOS-Transistor bzw. n-MOS-Transistor) jeweils ein separates Gate-Material erforderlich, wobei mittels Auswählens des Gate-Materials die Schwellenspannung des jeweiligen Transistors definiert ist. However, a thin undoped silicon layer is used as a base layer for forming a field effect transistor, so it is not possible to change the threshold voltage of the Field effect transistor by adjusting the doping of the Change channel range. In this case, the Threshold voltage of a field effect transistor by means of Setting the work function of the material of the gate Range can be set. In this case it is for everyone Transistor type (low-energy transistor or high-performance Transistor, p-MOS transistor or n-MOS transistor) respectively a separate gate material is required, using Selecting the gate material the threshold voltage of the respective transistor is defined.

Allerdings kann aus technologischen Gründen die freie Materialauswahl der Gate-Bereiche unterschiedlicher Transistoren eines integrierten Schaltkreises eingeschränkt sein. Ferner ist es aufwändig und daher teuer, bei einem Verfahren zum Herstellen eines integrierten Schaltkreises mit unterschiedlichen Transistoren unterschiedliche Gate- Materialien zu verwenden. However, for technological reasons, the free Material selection of the gate areas different Transistors of an integrated circuit restricted his. Furthermore, it is complex and therefore expensive, for one Method for manufacturing an integrated circuit with different transistors different gate To use materials.

Insbesondere bei einer CMOS-Technologie mit Dimensionen unterhalb von 50 nm sind Dünnschicht-SOI-Transistoren ("Silicon-on-Insulator") interessant. Wie beispielsweise in [2] angesprochen, sind angesichts der hohen Bauelementvielfalt mehrere unterschiedliche Transistortypen für die Logik in existierenden Prozessen der 130 nm Technologie erforderlich. Im Falle von drei unterschiedlichen Transistortypen mit unterschiedlichen Schwellenspannungen (hohe Schwellenspannung, mittlere Schwellenspannung, niedrige Schwellenspannung) sowie bei zwei unterschiedlichen Ladungsträgertypen (n-MOS-Transistor, p-MOS-Transistor) ergeben sich insgesamt sechs unterschiedliche Materialien für den Gate-Bereich. Ein zugehöriger Dünnschicht SOI-CMOS- Prozess erfordert daher einen sehr hohen Prozessaufwand. Especially with a CMOS technology with dimensions below 50 nm are thin film SOI transistors ("Silicon-on-Insulator") interesting. Like for example in [2] are addressed, given the high Component variety of several different transistor types for logic in existing processes of 130 nm Technology required. In the case of three different ones Transistor types with different threshold voltages (high threshold voltage, medium threshold voltage, low Threshold voltage) and two different ones Charge carrier types (n-MOS transistor, p-MOS transistor) there are a total of six different materials for the gate area. An associated thin film SOI-CMOS Process therefore requires a very high process effort.

In gegenwärtigen CMOS-Technologien wird die Schwellenspannung der dort verwendeten Feldeffekttransistoren in der Regel mittels Dotierens des Kanal-Bereichs eingestellt. Zu solchen Implantationen zählen das Ausbilden von LDD-Bereichen ("Lightly-Doped-Drain"), das Durchführen einer Pocket- Dotierung (lokalisiertes Dotieren des Bereichs zwischen den Source-/Drain-Bereichen bzw. im Kanal-Bereich, wodurch die Empfindlichkeit des Transistors gegenüber technologisch bedingten Schwankungen der Länge des Gate-Bereichs reduziert wird) sowie das Ausbilden einer Retrograde-Wanne (anschaulich ein hochdotierter Bereich im Inneren des Substrats zwischen den Source-/Drain-Bereichen). Allerdings sind diese Implantationen technologisch bedingten Schwankungen unterworfen, woraus unerwünschte Schwankungen der Transistoreigenschaften resultieren. Ferner ist insbesondere bei vollständig verarmten Dünnschicht-SOI-Transistoren vor allem bei Technologieknoten mit Strukturdimensionen von weniger als 50 nm dieses Verfahren zum Einstellen der Schwellwert-Spannung nicht mehr anwendbar, da der dotierungsabhängige Beitrag zur Schwellenspannung V_T ^dot proportional ist zu q.N_A.t_Si. Dabei bezeichnet t_Si die Dicke der Silizium-Schicht, N_A die Dotierstoffkonzentration im Kanal-Bereich sowie q die elektrische Elementarladung. Für t_Si < 20 nm und N_A < 10¹⁶ cm^-3 hat V_T ^dot kaum mehr einen Einfluss auf die Schwellenspannung. In current CMOS technologies, the threshold voltage of the field effect transistors used there is generally set by doping the channel region. Such implantations include the formation of LDD areas ("Lightly-Doped-Drain"), the implementation of a pocket doping (localized doping of the area between the source / drain areas or in the channel area, thereby reducing the sensitivity of the Transistor is reduced compared to technologically-related fluctuations in the length of the gate region) and the formation of a retrograde well (clearly a highly doped region inside the substrate between the source / drain regions). However, these implantations are subject to technological fluctuations, which results in undesirable fluctuations in the transistor properties. Furthermore, in particular in the case of completely depleted thin-film SOI transistors, especially in technology nodes with structure dimensions of less than 50 nm, this method for setting the threshold voltage is no longer applicable, since the doping-dependent contribution to the threshold voltage V _T ^{dot is} proportional to qN _A .t _Si . Here, t _Si denotes the thickness of the silicon layer, N _A the dopant concentration in the channel region and q the electrical elementary charge. For t _Si <20 nm and N _A <10 ¹⁶ cm ^-3 , V _T ^{dot has} hardly any influence on the threshold voltage.

Die Alternative zum Einstellen der Schwellenspannung mittels gezielten Dotierens besteht in der Verwendung mehrerer unterschiedlicher Gate-Materialien für Transistoren mit unterschiedlichen Schwellenspannungen sowie unterschiedlichen Leitungstypen. Allerdings existieren gegenwärtig keine Dünnschicht-SOI-CMOS-Prozesse, die das Ausbilden von MOS- Transistoren mit unterschiedlichen Schwellenspannungen erlauben. The alternative to setting the threshold voltage using targeted doping consists in the use of several different gate materials for transistors with different threshold voltages as well as different Cable types. However, none currently exist Thin-film SOI CMOS processes that form the formation of MOS Transistors with different threshold voltages allow.

Eine Möglichkeit zum Einstellen der Transistoreigenschaften in der SOI-Technologie ist das Verwenden von Transistoren mit unterschiedlichen Längen des Gate-Bereichs, da auch die Länge des Gate-Bereichs einen maßgeblichen Einfluss auf die Schwellenspannung eines Feldeffekttransistors hat. Eine ausreichend exakte Einstellbarkeit der Schwellenspannung von Transistoren mittels Einstellens der Länge des Gate-Bereichs setzt eine ausreichend gute Auflösung einer Maskierungstechnik voraus. One way to set transistor properties in SOI technology is using transistors with different lengths of the gate area because of the length of the gate area has a significant influence on the Has a threshold voltage of a field effect transistor. A sufficiently precise adjustability of the threshold voltage of Transistors by adjusting the length of the gate region sets a sufficiently good resolution Masking technique ahead.

In Fig. 1A ist ein SOI-Feldeffekttransistor 100 einer Technologie mit einer minimal erreichbaren Strukturdimension von F = 150 nm gezeigt. Der SOI-Transistor 100 weist ein Silizium-Substrat 101, eine auf dem Silizium-Substrat 101 angeordnete Siliziumdioxid-Schicht 102 und eine auf der Siliziumdioxid-Schicht 102 angeordnete undotierte Silizium- Schicht 103 auf. Die Schichten 101 bis 103 bilden eine SOI- Schicht. In einem ersten Oberflächenbereich der undotierten Silizium-Schicht 103 ist ein erster Source-/Drain-Bereich 106 implantiert, in einem zweiten Oberflächenbereich der undotierten Silizium-Schicht 103 ist ein zweiter Source-/Drain-Bereich 107 implantiert. Ein Bereich zwischen den beiden Source-/Drain-Bereichen 106, 107 der undotierten Silizium-Schicht 103 bildet den Kanal-Bereich 108. In Fig. 1A ist die laterale Ausdehnung des Gate-Bereichs 104 durch die kleinste in der Technologiegeneration erreichbare Strukturdimension F = 150 nm bestimmt. Ein typischer Wert für die Ungenauigkeit beim Strukturieren ist in Fig. 1A mit ΔF bezeichnet. Mit den gegenwärtig existierenden besten Strukturierungsverfahren (Elektronenstrahl-Lithographie) ist eine Genauigkeit von ungefähr ΔF = ±20 nm erreichbar. In Fig. 1A, an SOI field effect transistor 100 is a technology with a minimum achievable feature size of F = 150 nm shown. The SOI transistor 100 includes a silicon substrate 101, arranged on the silicon substrate 101, silicon dioxide layer 102 and an arranged on the silicon dioxide layer 102 undoped silicon layer 103rd The layers 101 to 103 form an SOI layer. In a first surface region of the undoped silicon layer 103, a first source / drain region 106 is implanted in a second surface region of the undoped silicon layer 103, a second source / drain region 107 is implanted. A region between the two source / drain regions 106 , 107 of the undoped silicon layer 103 forms the channel region 108 . In Fig. 1A, the lateral extent of the gate region is determined by the smallest attainable 104 nm in the technology generation F = 150. A typical value for the inaccuracy when structuring is designated in FIG. 1A with ΔF. With the best structuring methods currently available (electron beam lithography), an accuracy of approximately ΔF = ± 20 nm can be achieved.

In Fig. 1B ist ein Feldeffekttransistor 110 einer Technologiegeneration gezeigt, in der die minimal erreichbare Strukturdimension F = 50 nm ist. Nimmt man die gegenwärtig bestenfalls erreichte Auslösung ΔF = 20 nm an, so ist erkennbar, dass mit herkömmlichen Maskierungstechniken bei angestrebten Technologiegenerationen von 50 nm und weniger die Unsicherheiter bei der Genauigkeit der Maske zu groß sind, um mit ausreichender Genauigkeit die Länge des Gate-Bereichs bzw. die Länge des Kanal-Bereichs einzustellen. Die relative Genauigkeit beim Einstellen der Länge des Gate-Bereichs in einer Technologiegeneration mit F = 50 nm und einer Unsicherheit ΔF = 20 nm beträgt 40%. In Fig. 1B, a field effect transistor 110 is shown a technology generation in which the minimum achievable feature size F = is nm being 50. Assuming the currently achieved at best triggering ΔF = 20 nm, it can be seen that with conventional masking techniques with targeted technology generations of 50 nm and less, the uncertainties in the accuracy of the mask are too great to be the length of the gate region with sufficient accuracy or the length of the channel area. The relative accuracy when setting the length of the gate area in a technology generation with F = 50 nm and an uncertainty ΔF = 20 nm is 40%.

Daher ist bei weiter abnehmenden Strukturdimensionen mit herkömmlicher Maskierungstechnik die Schwellenspannung eines Transistors mittels Einstellens der Länge des Gate-Bereichs mit befriedigender Genauigkeit nicht einstellbar. Darüber hinaus ist der Kostenaufwand bei der Verwendung von Masken sehr groß. Ferner nimmt die Herstellungszeit von Transistoren bei feiner werdenden Masken immer mehr zu. Therefore, with further decreasing structural dimensions conventional masking technology the threshold voltage of a Transistor by adjusting the length of the gate region cannot be set with satisfactory accuracy. About that In addition, the cost of using masks very large. Furthermore, the manufacturing time of transistors increases as the masks become finer, more and more.

Der Erfindung liegt das Problem zugrunde, eine Möglichkeit zu schaffen, eine Transistoreigenschaft eines SOI- Feldeffekttransistors mit ausreichender Genauigkeit und mit vertretbarem Aufwand zu justieren. The invention is based on the problem of a possibility create a transistor property of an SOI Field effect transistor with sufficient accuracy and with justifiable effort to adjust.

Das Problem wird gelöst durch ein Verfahren zum Herstellen eines SOI-Feldeffekttransistors mit vorgebbaren Transistoreigenschaften und durch einen SOI- Feldeffekttransistor mit vorgebbaren Transistoreigenschaften mit den Merkmalen gemäß den unabhängigen Patentansprüchen. The problem is solved by a manufacturing method an SOI field-effect transistor with predeterminable Transistor properties and through an SOI Field effect transistor with predeterminable transistor properties with the features according to the independent claims.

Gemäß dem erfindungsgemäßen Verfahren zum Herstellen eines SOI-Feldeffekttransistors mit vorgebbaren Transistoreigenschaften wird eine lateral begrenzte Schichtenfolge mit einer Gate-isolierenden Schicht und einem Gate-Bereich auf einem Substrat ausgebildet. Ferner wird zumindest auf einem Teil der Seitenwände der lateral begrenzten Schichtenfolge eine Abstandshalter-Schicht mit vorgegebener Dicke ausgebildet. Darüber hinaus werden mittels Einbringens von Dotierstoff in zwei Oberflächenbereiche des Substrats, an welche die Abstandshalter-Schicht angrenzt, zwei Source-/Drain-Bereiche mit einem vorgegebenen Dotierstoffkonzentrations-Profil ausgebildet, wobei die Schichtenfolge und die Abstandshalter-Schicht derart eingerichtet sind, dass sie eine Abschattungsstruktur zum Vermeiden des Einbringens von Dotierstoff in einen Oberflächenbereich des Substrats zwischen den beiden Source-/Drain-Bereichen bilden. Mittels Einstellens der Dicke der Abstandshalter-Schicht und mittels Einstellens des Dotierstoffkonzentrations-Profils werden die Transistoreigenschaften des SOI-Feldeffekttransistors eingestellt. According to the inventive method for producing a SOI field effect transistor with predeterminable Transistor properties becomes a laterally limited Layer sequence with a gate insulating layer and one Gate area formed on a substrate. Furthermore, at least on part of the side walls of the lateral limited layer sequence using a spacer layer given thickness. In addition, by means of Introducing dopant into two surface areas of the Substrate to which the spacer layer is adjacent, two source / drain areas with a given one Dopant concentration profile formed, the Layer sequence and the spacer layer such are set up to have a shading structure for Avoid introducing dopant into one Surface area of the substrate between the two Form source / drain regions. By adjusting the thickness of the Spacer layer and by adjusting the The dopant concentration profile Transistor properties of the SOI field effect transistor set.

Der erfindungsgemäße SOI-Feldeffekttransistor mit vorgebbaren Transistoreigenschaften weist eine lateral begrenzte Schichtenfolge mit einer Gate-isolierenden Schicht und einem Gate-Bereich auf einem Substrat auf. Ferner hat der SOI- Feldeffekttransistor eine Abstandshalter-Schicht einer vorgebbaren Dicke auf zumindest einem Teil der Seitenwände der lateral begrenzten Schichtenfolge sowie zwei Source-/Drain-Bereiche in zwei Oberflächenbereichen des Substrats, an welchen die Abstandshalter-Schicht angrenzt, mit einem vorgebbaren Dotierstoffkonzentrations-Profil. Die Schichtenfolge und die Abstandshalter-Schicht sind derart eingerichtet, dass sie eine Abschattungsstruktur zum Vermeiden des Einbringens von Dotierstoff in einem Oberflächenbereich des Substrats zwischen den beiden Source-/Drain-Bereichen während des Herstellens des SOI- Feldeffekttransistors bilden. Mittels Einstellens der Dicke der Abstandshalter-Schicht und mittels Einstellens des Dotierstoffkonzentrations-Profils werden die Transistoreigenschaften des SOI-Feldeffekttransistors eingestellt. The SOI field effect transistor according to the invention with predeterminable Transistor properties have a laterally limited Layer sequence with a gate insulating layer and one Gate area on a substrate. Furthermore, the SOI Field effect transistor a spacer layer one predeterminable thickness on at least part of the side walls the laterally delimited layer sequence and two Source / drain regions in two surface regions of the substrate which the spacer layer adjoins with a Predeterminable dopant concentration profile. The Layer sequence and the spacer layer are such set up a shading structure for Avoid introducing dopant into one Surface area of the substrate between the two Source / drain regions during the manufacture of the SOI Form field effect transistor. By adjusting the thickness the spacer layer and by adjusting the The dopant concentration profile Transistor properties of the SOI field effect transistor set.

Eine Grundidee der Erfindung besteht darin, eine Transistoreigenschaft (z. B. die Schwellenspannung) eines SOI- Feldeffekttransistors mittels Einstellens der Dicke einer Seitenwand-Abstandshalter-Schicht und mittels Justierens des Dotierstoffkonzentrations-Profils der Source-/Drain-Bereiche vorzugeben. Erfindungsgemäß ist es ermöglicht, die Länge des Gate-Bereichs mittels eines Abscheide-Verfahrens mit einer Genauigkeit im Angstrom-Bereich zu definieren. Aus dem Stand der Technik bekannte Probleme (z. B. Schwankungen der Dotierstoffkonzentration im Substrat, aufwendiges Verwenden einer Vielzahl unterschiedlicher Gate-Materialien, etc.) sind vermieden. A basic idea of the invention is one Transistor property (e.g. the threshold voltage) of an SOI Field effect transistor by adjusting the thickness of one Sidewall spacer layer and by adjusting the Dopant concentration profile of the source / drain regions pretend. According to the invention, the length of the Gate area using a deposition process with a Define accuracy in the angstrom range. From a standing start problems known in the art (e.g. fluctuations in Dopant concentration in the substrate, complex use a variety of different gate materials, etc.) avoided.

Es ist erfindungsgemäß ermöglicht, eine Schaltkreis-Anordnung auf einem SOI-Substrat auszubilden, bei der unterschiedliche Transistoren mit unterschiedlichen Transistoreigenschaften (z. B. unterschiedlichen Schwellenspannungen für Hochleistungs- bzw. Niedrigenergieanwendungen) ausbildbar sind, indem eine Abstandshalter-Schicht auf einer lateral begrenzten Schichtenfolge aus Gate-Bereich und Gate- isolierender Schicht aufgebracht werden. Bei einer anschließenden Dotierung fungiert die Anordnung aus lateral begrenzter Schichtenfolge und Abstandshalter-Schicht als Abschattungsstruktur und verhindert ein Dotieren des Bereichs zwischen den Source-/Drain-Bereichen. Da die Länge des Kanal- Bereichs unmittelbar von der Dicke der Abstandshalter-Schicht abhängt, ist ein exaktes Einstellen von Transistoreigenschaften, die mit diesen geometrischen Eigenschaften korreliert sind, ermöglicht. According to the invention, a circuit arrangement is possible form on an SOI substrate where different Transistors with different transistor properties (e.g. different threshold voltages for High-performance or low-energy applications) can be trained are by placing a spacer layer on a lateral limited layer sequence of gate area and gate insulating layer can be applied. At a subsequent doping, the arrangement functions from the lateral limited layer sequence and spacer layer as Shading structure and prevents doping of the area between the source / drain regions. Because the length of the canal Area immediately from the thickness of the spacer layer depends on is an exact setting of Transistor properties with these geometric Properties are correlated.

Insbesondere ist anzumerken, dass bei Verwendung eines Abscheide-Verfahrens (z. B. Atomic Layer Deposition) zum Ausbilden der Abstandshalter-Schicht deren Dicke mit einer Genauigkeit von wenigen Angstrom eingestellt werden kann, wohingegen die Genauigkeit einer Maskierungstechnik in der Größenordnungen von 20 nm liegt. Dadurch ist eine wesentlich verbesserte Einstellbarkeit der Gate-Länge erfindungsgemäß realisiert. Die Reichweite des Unterdiffundierens von Dotierstoff in den undotierten Kanal-Bereich ist mittels Einstellens der Dicke der Abstandshalter-Schicht und der Parameter beim Dotieren (Art des Dotierstoffs, Auswählen und Einstellen der Parameter des Dotier-Verfahrens) steuerbar. In particular, it should be noted that when using a Deposition process (e.g. atomic layer deposition) for Form the spacer layer with a thickness Accuracy of a few angstroms can be set whereas the accuracy of a masking technique in the Orders of magnitude of 20 nm. This makes one essential improved adjustability of the gate length according to the invention realized. The range of underdiffusing Dopant in the undoped channel area is by means of Adjusting the thickness of the spacer layer and the Doping parameters (type of dopant, selection and Setting the parameters of the doping process) controllable.

Das Abscheiden eines Abstandshalters ist kostengünstiger als das Verwenden feiner Masken. Separating a spacer is less expensive than using fine masks.

Bei dem erfindungsgemäßen Verfahren ist das Verwenden von mehr als zwei unterschiedlichen Materialien (p-Typ, n-Typ) für die Gate-Bereiche vermieden. Für jede gewünschte Dicke einer Abstandshalter-Schicht ist lediglich eine zusätzlich Maske erforderlich, um einen Feldeffekttransistor mit einer vorgegebenen Schwellenspannung herzustellen. Bei einer Verwendung einer verarmten, dass heißt undotierten Silizium- Schicht, in die der Transistor integriert wird, sind aufwendige Implantationen im Kanal-Gebiet (LDD-Bereiche, Pocket-Dotierung, Retrograde-Wanne) entbehrlich. In the method according to the invention, the use of more than two different materials (p-type, n-type) avoided for the gate areas. For any desired thickness a spacer layer is only one additional one Mask required to use a field effect transistor with a establish predetermined threshold voltage. At a Use of an impoverished, i.e. undoped silicon Layer in which the transistor is integrated complex implantations in the canal area (LDD areas, Pocket doping, retrograde tub) unnecessary.

Bevorzugte Weiterbildungen der Erfindung ergeben sich aus den abhängigen Ansprüchen. Preferred developments of the invention result from the dependent claims.

Die vorgegebene Transistoreigenschaft kann die Länge des Kanal-Bereichs zwischen den beiden Source-/Drain-Bereichen, die Schwellenspannung, die Leckstrom-Charakteristik, der Maximal-Strom oder eine Transistor-Kennlinie sein. Die Transistoreigenschaft kann erfindungsgemäß mittels Einstellens des Dotierstoffkonzentrations-Profils bzw. mittels Einstellens der Dicke der Abstandshalter-Schicht eingestellt werden. The specified transistor property can be the length of the Channel area between the two source / drain areas, the threshold voltage, the leakage current characteristic, the Maximum current or a transistor characteristic. The According to the invention, transistor properties can be achieved by means of Setting the dopant concentration profile or by adjusting the thickness of the spacer layer can be set.

Die Dicke der Abstandshalter-Schicht kann eingestellt werden, indem die Abstandshalter-Schicht unter Verwendung eines Chemischen Gasphasenabscheide-Verfahrens (CVD-Verfahren, "Chemical Vapour Deposition") oder eines Atomic Layer Deposition-Verfahrens (ALD-Verfahren) ausgebildet wird. Insbesondere bei dem ALD-Verfahren ist es möglich, eine Dicke einer abzuscheidenden Schicht bis auf eine Genauigkeit einer Atomlage, dass heißt bis auf wenige Angstrom genau einzustellen. Die hohe Genauigkeit beim Einstellen der Dicke der Abstandshalter-Schicht bewirkt eine hohe Genauigkeit beim Einstellen der Transistoreigenschaft. The thickness of the spacer layer can be adjusted by using the spacer layer Chemical vapor deposition process (CVD process, "Chemical Vapor Deposition") or an atomic layer Deposition procedure (ALD procedure) is formed. In the ALD method in particular, it is possible to define a thickness of a layer to be deposited to an accuracy of one Atomic location, that means accurate to within a few angstroms adjust. The high accuracy when setting the thickness the spacer layer ensures high accuracy Setting the transistor property.

Die beiden Source-/Drain-Bereiche werden vorzugsweise unter Verwendung eines Ionenimplantations-Verfahrens oder eines Diffusions-Verfahrens ausgebildet, wobei das Dotierstoffkonzentrations-Profil mittels Auswählens der Art, der Konzentration und/oder der Diffusionseigenschaften der Dotierstoffe eingestellt wird. The two source / drain regions are preferably under Use an ion implantation procedure or Diffusion process formed, the Dopant concentration profile by selecting the type, the concentration and / or the diffusion properties of the Dopants is set.

Vorzugsweise wird ein undotiertes Substrat verwendet, so dass die bei herkömmlichen CMOS-Technologien anfallenden Probleme aufgrund einer statistisch schwankenden Dotierstoffkonzentration vermieden sind. Auch ist ein aufwändiges Dotier-Verfahren vermieden. Als (im Wesentlichen) undotiert kann ein Substrat auch dann angesehen werden, wenn es eine Dotierstoffkonzentration aufweist, die erheblich geringer ist als eine in der herkömmlichen CMOS-Technologie verwendete Dotierstoffkonzentration von typischerweise 10¹⁹ m^-3. An undoped substrate is preferably used, so that the problems associated with conventional CMOS technologies due to a statistically fluctuating dopant concentration are avoided. A complex doping process is also avoided. A substrate can also be regarded as (essentially) undoped if it has a dopant concentration which is considerably lower than a dopant concentration of typically 10 ¹⁹ m ^-3 used in conventional CMOS technology.

Die Transistoreigenschaften des SOI-Feldeffekttransistors können alternativ mittels Auswählens des Materials des Gate- Bereichs, der Dotierstoffkonzentration des Substrats und/oder des Dotierstoffprofils des Substrats eingestellt werden. The transistor properties of the SOI field effect transistor can alternatively be selected by selecting the material of the gate Range, the dopant concentration of the substrate and / or of the dopant profile of the substrate can be set.

Dadurch stehen weitere Parameter zur Verfügung, mittels derer die Transistoreigenschaften einstellbar sind. As a result, further parameters are available by means of which the transistor properties are adjustable.

Insbesondere kann das Dotierstoffprofil des Substrats unter Verwendung einer Pocket-Dotierung und/oder Retrograde-Wanne eingestellt werden. In particular, the dopant profile of the substrate under Use of pocket doping and / or retrograde tub can be set.

Ferner kann ein zweiter SOI-Feldeffekttransistor gemäß dem erfindungsgemäßen Verfahren zum Herstellen des SOI- Feldeffekttransistors auf und/oder in dem Substrat ausgebildet werden, wobei die Transistoreigenschaften des zweiten SOI-Feldeffekttransistors unterschiedlich von jenen des SOI-Feldeffekttransistors eingestellt werden. Eine solche Notwendigkeit kann sich z. B. in einem Halbleiter-Speicher ergeben, da die Anforderungen an Transistoren in dem Logikbereich eines Speichers bzw. in dem Speicherbereich eines Speichers stark unterschiedlich sind. Furthermore, a second SOI field effect transistor according to the Method according to the invention for producing the SOI Field effect transistor on and / or in the substrate are formed, the transistor properties of the second SOI field effect transistor different from those of the SOI field effect transistor can be set. Such Need may arise, for. B. in a semiconductor memory result because the requirements for transistors in the Logic area of a memory or in the memory area of a memory are very different.

Die unterschiedlichen Transistoreigenschaften des SOI- Feldeffekttransistors und des zweiten SOI- Feldeffekttransistors resultieren vorzugsweise einzig aus einer unterschiedlichen Dicke der Abstandshalter-Schicht. Mit anderen Worten kann für die Transistoren mit unterschiedlichen Transistoreigenschaften insbesondere dasselbe Gate-Material verwendet werden, was eine erheblich vereinfachte Prozessierung zur Folge hat. The different transistor properties of the SOI Field effect transistor and the second SOI Field effect transistors preferably result solely from a different thickness of the spacer layer. With in other words, for the transistors different transistor properties in particular the same gate material can be used, which is a significant simplified processing results.

Ferner kann ein dritter SOI-Feldeffekttransistor gemäß dem Verfahren zum Herstellen des SOI-Feldeffekttransistors in und/oder auf dem Substrat ausgebildet werden, wobei die Transistoreigenschaften des dritten SOI-Feldeffekttransistors analog eingestellt werden wie diejenigen des SOI- Feldeffekttransistors. Die Leitungstypen des SOI- Feldeffekttransistors und des dritten SOI- Feldeffekttransistors sind zueinander komplementär. Mit anderen Worten kann erfindungsgemäß sowohl ein p-MOS- Transistor als auch ein n-MOS-Transistor ausgebildet werden. Furthermore, a third SOI field effect transistor according to the Method for manufacturing the SOI field effect transistor in and / or are formed on the substrate, the Transistor properties of the third SOI field effect transistor can be set in the same way as those of the SOI Field effect transistor. The line types of the SOI Field effect transistor and the third SOI Field effect transistors are complementary to each other. With in other words, according to the invention, both a p-MOS Transistor as well as an n-MOS transistor are formed.

Dies trägt den Bedürfnissen der Silizium-Mikroelektronik Rechnung, Transistoren beider Leitungstypen auf einen integrierten Schaltkreis zu haben. This supports the needs of silicon microelectronics Calculation, transistors of both line types on one to have integrated circuit.

Die Gate-Bereiche des SOI-Feldeffekttransistors und des zweiten SOI-Feldeffekttransistors bzw. des SOI- Feldeffekttransistors, des zweiten SOI-Feldeffekttransistors und des dritten SOI-Feldeffekttransistors können aus dem gleichen Material hergestellt werden. Dies vereinfacht die Prozessführung und verringert die Kosten. The gate regions of the SOI field effect transistor and second SOI field effect transistor or the SOI Field effect transistor, the second SOI field effect transistor and the third SOI field effect transistor can from the same material. This simplifies the Litigation and reduces costs.

Das Material der Gate-Bereiche weist vorzugsweise einen Wert der Austrittsarbeit aus, der im Wesentlichen gleich dem arithmetischen Mittelwert der Werte der Austrittsarbeit von stark p-dotiertem Polysilizium (p⁺-Polysilizium) und stark n- dotiertem Polysilizium (n⁺-Polysilizium) ist. In diesem Fall spricht man von einem sogenannten "Mid-Gap"-Gate. n⁺- Polysilizium weist eine Austrittsarbeit von ungefähr 4.15 eV (Elektronenvolt) auf, p⁺-Polysilizium weist eine Austrittsarbeit von ungefähr 5.27 eV auf. Sowohl für einen n- Typ-Feldeffekttransistors als auch für einen p-Typ- Feldeffekttransistor ist daher ein Gate-Material mit einer Bandlücke zwischen den beiden genannten Werten geeignet, beispielsweise Wolfram, Tantal, Titannitrid oder p⁺-dotiertes Germanium. The material of the gate regions preferably has a work function value which is substantially equal to the arithmetic mean of the work function values of heavily p-doped polysilicon (p ⁺ polysilicon) and heavily n-doped polysilicon (n ⁺ polysilicon) , In this case one speaks of a so-called "mid-gap" gate. n ⁺ polysilicon has a work function of approximately 4.15 eV (electron volts), p ⁺ polysilicon has a work function of approximately 5.27 eV. A gate material with a band gap between the two values mentioned is therefore suitable for both an n-type field-effect transistor and a p-type field-effect transistor, for example tungsten, tantalum, titanium nitride or p ⁺ -doped germanium.

Weiter vorzugsweise weist das Material des Gate-Bereichs eine Austrittsarbeit zwischen 4.45 eV und 4.95 eV auf. More preferably, the material of the gate region has a Work-out between 4.45 eV and 4.95 eV.

Vorzugsweise werden die Transistoreigenschaften des SOI- Feldeffekttransistors und des zweiten SOI- Feldeffekttransistors derart eingestellt, dass einer der beiden SOI-Feldeffekttransistoren auf einen geringen Leckstrom und der andere auf eine geringe Schwellenspannung optimiert ist. So ist es für einen Transistor in einem Taktschaltkreis vorteilhaft ermöglicht, dass dieser auf eine hohe Schaltgeschwindigkeit und daher auf eine geringe Schwellenspannung optimiert ist. Dagegen kann auf einfache Weise ein Transistor in einem Speicherbereich derart eingerichtet sein, dass er eine gespeicherte Information dauerhaft aufrecht erhält und daher einen geringeren Leckstrom aufweist. The transistor properties of the SOI are preferably Field effect transistor and the second SOI Field effect transistor set such that one of the two SOI field effect transistors to a low Leakage current and the other to a low threshold voltage is optimized. So it is for a transistor in one Clock circuit advantageously allows this to a high switching speed and therefore low Threshold voltage is optimized. Conversely, on simple Way a transistor in a memory area like this be set up to have stored information permanently maintained and therefore a lower one Has leakage current.

Ferner kann gemäß dem erfindungsgemäßen Verfahren mindestens ein SOI-Feldeffekttransistor als Vertikal-Transistor, als Transistor mit mindestens zwei Gate-Anschlüssen (Doppel-Gate- Transistor) oder als Fin-FET (Fin-Feldeffekttransistor) ausgebildet sein. Das erfindungsgemäße Prinzip ist grundsätzlich auf alle Arten von Transistoren anwendbar. Furthermore, at least according to the method according to the invention an SOI field effect transistor as a vertical transistor, as Transistor with at least two gate connections (double gate Transistor) or as a fin FET (fin field effect transistor) be trained. The principle according to the invention is basically applicable to all types of transistors.

Gemäß dem erfindungsgemäßen Verfahren kann ferner der zweite SOI-Feldeffekttransistor während des Ausbildens der Source-/Drain-Bereiche des SOI-Feldeffekttransistors mittels einer Schutzschicht vor einem Dotieren geschützt werden. Alternativ oder ergänzend kann der SOI-Feldeffekttransistor während des Ausbildens der Source-/Drain-Bereiche des zweiten SOI- Feldeffekttransistors mittels einer Schutzschicht vor einem Dotieren geschützt werden. According to the method according to the invention, the second can also SOI field effect transistor during the formation of the Source / drain regions of the SOI field effect transistor by means of a Protective layer to be protected from doping. alternative or in addition, the SOI field effect transistor during the Forming the source / drain regions of the second SOI Field effect transistor by means of a protective layer in front of one Protect doping.

Mindestens einer der SOI-Feldeffekttransistoren kann mindestens eine zusätzliche Abstandshalter-Schicht auf der Abstandshalter-Schicht aufweisen. Mit anderen Worten ist es möglich, mehrere Abstandshalter-Schichten aufeinander auszubilden, wobei die Eigenschaften des zugehörigen Transistors im Wesentlichen durch die Gesamtdicke der Mehrzahl der aufeinander ausgebildeten Abstandshalter- Schichten definiert ist. At least one of the SOI field effect transistors can at least one additional spacer layer on the Have spacer layer. In other words, it is possible, several spacer layers on top of each other train, the properties of the associated Transistor essentially by the total thickness of the Majority of the spacers formed on one another Layers is defined.

Das erfindungsgemäße Verfahren ist sowohl für laterale Dünnschicht-SOI-Transistoren mit einem Gate-Anschluss als auch für Doppelgate-MOSFETs, planare Transistoren, vertikale Transistoren oder Transistoren vom Fin-FET-Typ anwendbar. The inventive method is for both lateral Thin film SOI transistors with a gate connection as also for double gate MOSFETs, planar transistors, vertical Transistors or transistors of the Fin-FET type applicable.

Ferner lässt sich das Verfahren problemlos auf eine Technologie mit unterschiedlichen Dicken von Gate- isolierenden Schichten anwenden. In diesen Fall wird die Bauelementvielfalt durch Transistoren mit unterschiedlich dicken Gate-isolierenden Schichten (Dicke t_ox) erweitert (sogenannte Multi-V_DD-/V_T-/t_ox-Technik). Furthermore, the method can be easily applied to a technology with different thicknesses of gate insulating layers. In this case, the variety of components is expanded by transistors with gate insulating layers of different thickness (thickness t _ox ) (so-called multi-V _DD - / V _T - / t _ox technology).

Erfindungsgemäß wird bei einer vorgegebenen Source-/Drain- Dotierung (vorgebbar ist das Dotierverfahren, die Dotierstoffkonzentration, der Dotierstoff, etc.) und einer festen metallurgischen Länge des Gate-Bereichs die Dicke der Abstandshalter-Schicht variiert. Nimmt man ein Source-/Drain- Dotierprofil mit einer räumlichen Abnahme ΔN/Δy der Dotierstoffkonzentration N in Abhängigkeit vom Dotierort y von 5 nm pro Dekade (logarithmisch) an, so ist die effektive Länge des Kanal-Bereichs, die in dem SOI-Feldeffekttransistor mit undotiertem Silizium-Substrat von der Länge des undotierten Silizium-Gebiets abhängt, mittels Einstellens der Länge der Source-/Drain-Dotierungsausläufer einstellbar. Bei einer dünnen Abstandshalter-Schicht ragen die Source-/Drain- Dotierungsausläufer entsprechend weit in das Kanal-Gebiet herein, wodurch die effektive Kanal-Länge verkürzt ist. Dies hat unterschiedliche elektrische Eigenschaften der Transistoren zur Folge, da die Unterschwellenspannung sowie andere Kurzkanaleffekte wie der den Leckstrom (Off-Strom) dominierende Gate-Induced-Drain-Leakage (GIDL) beeinflusst werden. Ein Transistor mit einem dickeren Abstandshalter hat daher bei unveränderter metallurgischer Gate-Länge eine höhere Schwellenspannung sowie einen niedrigeren Leckstrom (Off-Strom) und einen niedrigeren Maximal-Strom (On-Strom) als ein Transistor mit einem dünneren Abstandshalter. According to the invention, given a source / drain Doping (the doping method can be specified, the Dopant concentration, the dopant, etc.) and one fixed metallurgical length of the gate area the thickness of the Spacer layer varies. If you take a source / drain Doping profile with a spatial decrease in ΔN / Δy Dopant concentration N as a function of the doping site y from 5 nm per decade (logarithmic), so is the effective one Length of the channel area in the SOI field effect transistor with undoped silicon substrate the length of the undoped silicon region depends on by adjusting the Length of the source / drain doping extensions adjustable. at a thin spacer layer protrudes the source / drain Doping extensions correspondingly far into the channel area in, which shortens the effective channel length. This has different electrical properties of the Transistors result because the sub-threshold voltage as well other short-channel effects such as leakage current (off-current) dominating gate induced drain leakage (GIDL) become. Has a transistor with a thicker spacer therefore with unchanged metallurgical gate length one higher threshold voltage and a lower leakage current (Off current) and a lower maximum current (on current) than a transistor with a thinner spacer.

Eine wesentliche Idee der Erfindung besteht in der vereinfachten Einstellung und Optimierung von Transistorparametern mittels präzisen Definierens einer zu dem Gate-Bereich seitlichen Abstandshalter-Schicht unabhängig von der Qualität einer optischen Maske. Auch das Einstellen der Dotiereigenschaften hat einen maßgeblichen Einfluss auf die Schwellenspannung. An essential idea of the invention is that simplified setting and optimization of Transistor parameters by precisely defining one the spacer layer on the side of the gate is independent of the quality of an optical mask. Also hiring the doping properties has a significant influence on the threshold voltage.

Es ist anzumerken, dass Ausgestaltungen des Verfahrens zum Ausbilden eines SOI-Feldeffekttransistors mit vorgebbaren Transistoreigenschaften auch für den erfindungsgemäßen SOI- Feldeffekttransistor gelten. It should be noted that refinements of the method for Form an SOI field effect transistor with predeterminable Transistor properties also for the SOI according to the invention Field effect transistor apply.

Ausführungsbeispiele der Erfindung sind in den Figuren dargestellt und werden im Weiteren näher erläutert. Embodiments of the invention are in the figures are shown and explained in more detail below.

Es zeigen: Show it:

Fig. 1A einen Feldeffekttransistor gemäß dem Stand der Technik, dessen Transistoreigenschaften mittels Einstellens einer Maske definiert sind, Fig. 1A is a field effect transistor according to the prior art, the transistor properties are defined by means of setting a mask,

Fig. 1B einen anderen Feldeffekttransistor gemäß dem Stand der Technik, dessen Transistoreigenschaften mittels Einstellens einer Maske definiert sind, Fig. 1B another field effect transistor according to the prior art, the transistor properties are defined by means of setting a mask,

Fig. 2A eine schematische Ansicht, die den Zusammenhang zwischen Gate-Länge, Kanal-Länge, Dicke einer Abstandshalter-Schicht und Dotierstoffprofil eines Feldeffekttransistors für eine Niedrigenergieanwendung zeigt, Fig. 2A is a schematic view of a spacer layer and dopant profile showing the relationship between gate length, channel length, thickness of a field effect transistor for a low power application,

Fig. 2B eine schematische Ansicht, die den Zusammenhang zwischen Gate-Länge, Kanal-Länge, Dicke einer Abstandshalter-Schicht und Dotierstoffprofil eines Feldeffekttransistors für eine Hochleistungsanwendung zeigt, Fig. 2B is a schematic view of a spacer layer and dopant profile showing the relationship between gate length, channel length, thickness of a field effect transistor for a high power application,

Fig. 3A ein Diagramm, dass Eingangskennlinien eines Feldeffekttransistors für Niedrigenergieanwendungen zeigt, Fig. 3A is a diagram that shows the input characteristics of a field effect transistor for low-power applications,

Fig. 3B ein Diagramm, dass Ausgangskennlinien eines Feldeffekttransistors für Niedrigenergieanwendungen zeigt, Fig. 3B is a diagram that shows output characteristics of a field effect transistor for low-power applications,

Fig. 4A ein Diagramm, dass Eingangskennlinien eines Feldeffekttransistors für Hochleistungsanwendungen zeigt, FIG. 4A is a diagram that shows the input characteristics of a field effect transistor for high performance applications,

Fig. 4B ein Diagramm, dass Ausgangskennlinien eines Transistors für Hochleistungsanwendungen zeigt, FIG. 4B is a graph that shows output characteristics of a transistor for high performance applications,

Fig. 5A bis 5D Schichtenfolgen zu unterschiedlichen Zeitpunkten während eines Verfahrens zum Herstellen eines SOI-Feldeffekttransistors mit vorgebbaren Transistoreigenschaften gemäß einem ersten Ausführungsbeispiel der Erfindung, Fig. 5A to 5D layer sequences at different times during a method for manufacturing an SOI field effect transistor having transistor characteristics predeterminable according to a first embodiment of the invention,

Fig. 6A bis 6D Schichtenfolgen zu unterschiedlichen Zeitpunkten während eines Verfahrens zum Herstellen eines SOI-Feldeffekttransistors mit vorgebbaren Transistoreigenschaften gemäß einem zweiten Ausführungsbeispiel der Erfindung, FIG. 6A to 6D layer sequences at different times during a method for manufacturing an SOI field effect transistor having transistor characteristics predeterminable according to a second embodiment of the invention,

Fig. 7 eine Schichtenfolge gemäß einer Alternative zum Ausbilden von Abstandshalter-Schichten gemäß der Erfindung, Fig. 7 shows a layer sequence according to one alternative of forming spacer-layers according to the invention,

Fig. 8A einen Doppel-Gate-Feldeffekttransistor, Fig. 8A is a dual gate field effect transistor,

Fig. 8B einen Fin-Feldeffekttransistor, FIG. 8B is a fin field effect transistor,

Fig. 8C einen vertikalen Feldeffekttransistor. Fig. 8C is a vertical field effect transistor.

Im Weiteren sind Komponenten, die in unterschiedlichen Ausführungsbeispielen identisch enthalten sind, mit den gleichen Bezugsziffern versehen. Furthermore, components are in different Embodiments are included identically with the provided with the same reference numbers.

Im Weiteren wird bezugnehmend auf Fig. 2A, Fig. 2B der Zusammenhang zwischen der Länge des Kanal-Bereichs eines Feldeffekttransistors, der Länge des Gate-Bereichs bzw. der Gate-isolierenden Schicht, der Dicke einer Abstandshalter- Schicht sowie dem Dotierstoffkonzentrations-Profil beschrieben. In addition, FIG, referring to Fig. 2A. 2B, the relationship between the length of the channel region of a field effect transistor, the length of the gate region and the gate insulating layer, the thickness of a Abstandshalter- layer and the dopant concentration profile described ,

In Fig. 2A ist für einen Feldeffekttransistor für Niedrigenergieanwendungen (große Schwellenspannung, kleiner Leckstrom) entlang der horizontalen Achse eine Anordnung von Schichtkomponenten gezeigt, wohingegen entlang der vertikalen Achse in logarithmischer Darstellung die Ortsabhängigkeit der Dotierstoffkonzentration gezeigt ist. Es wird angenommen, dass in einem Oberflächenbereich einer Silizium-Schicht, in welche die Source-/Drain-Bereiche des Feldeffekttransistors implantiert sind, die Dotierstoffkonzentration ausgehend von der Außenseite der Abstandshalter-Schicht in den Kanal- Bereich hinein exponentiell abfällt. Dabei ist angenommen, dass von außen nach innen die Dotierstoffkonzentration in Abständen von jeweils 5 nm kontinuierlich um eine Zehnerpotenz abnimmt. Unter dieser Prämisse ist eine 25 nm dicke Abstandshalter-Schicht erforderlich, um einen Abfall der Dotierstoffkonzentration des Source-/Drain-Bereichs von 10²¹ cm^-3 auf eine Konzentration von 10¹⁶ cm^-3 (dies entspricht einem annähernd undotierten Substrat) zu erzeugen. FIG. 2A shows an arrangement of layer components for a field effect transistor for low-energy applications (large threshold voltage, small leakage current) along the horizontal axis, whereas the position dependence of the dopant concentration is shown along the vertical axis in a logarithmic representation. It is assumed that in a surface region of a silicon layer into which the source / drain regions of the field effect transistor are implanted, the dopant concentration drops exponentially from the outside of the spacer layer into the channel region. It is assumed that from outside to inside the dopant concentration decreases continuously by a power of ten at intervals of 5 nm. Under this premise, a 25 nm thick spacer layer is required to produce a drop in the dopant concentration of the source / drain region from 10 ²¹ cm ^-3 to a concentration of 10 ¹⁶ cm ^-3 (this corresponds to an approximately undoped substrate) ,

In Fig. 2A sind die Abstandshalter-Schichten 201, 202 an dem linken bzw. rechten Seitenrand des Gate-Bereichs 203 gezeigt. Die beiden Abstandshalter-Schichten 210, 202 weisen eine Dicke von jeweils 25 nm auf. Der Gate-Bereich weist in der obersten Darstellung von Fig. 2A eine Breite G = 100 nm auf. Infolge der eingestellten Ortsabhängigkeit der Dotierstoffkonzentration ist die Länge des Kanal-Bereichs L = 100 nm gleich der Länge des Gate-Bereichs G = 100 nm. Der erste Source-/Drain-Bereich 204 und der zweite Source-/Drain- Bereich 205 sind jeweils gebildet aus denjenigen Bereichen der Silizium-Schicht 206, die unterhalb der zugehörigen Abstandshalter-Schicht 201, 202 liegen, sowie durch den links bzw. rechts davon angeordneten Bereich mit einer hohen Dotierstoffkonzentration. In Fig. 2A, the spacer layers 201 are shown at the left and right side edge of the gate region 203,202. The two spacer layers 210 , 202 each have a thickness of 25 nm. In the uppermost representation in FIG. 2A, the gate region has a width G = 100 nm. Due to the set location dependence of the dopant concentration, the length of the channel region L = 100 nm is equal to the length of the gate region G = 100 nm. The first source / drain region 204 and the second source / drain region 205 are each formed from those regions of the silicon layer 206 which lie below the associated spacer layer 201 , 202 , and by the region with a high dopant concentration arranged to the left or right thereof.

Wie in Fig. 2A gezeigt, weisen der erste Source-/Drain-Bereich 204 und der zweite Source-/Drain-Bereich 205 jeweils zwei Teilabschnitte auf. Dabei entspricht der jeweils äußere Abschnitt einem Bereich des Substrats 206, der von einer Bedeckung mit einer der Abstandshalter-Schichten 201 bzw. 202 frei ist und eine im Wesentlichen homogene Dotierstoffkonzentration aufweist. Dagegen weist der von einer der Abstandshalter-Schichten 201 bzw. 202 bedeckte erste bzw. zweite Source-/Drain-Teilbereich eine stark ortsabhängige (gemäß der schematischen Darstellung von Fig. 2A exponentiell ortsabhängige) Dotierstoffkonzentration auf. As shown in FIG. 2A, the first source / drain region 204 and the second source / drain region 205 each have two subsections. The respective outer section corresponds to a region of the substrate 206 which is free from being covered with one of the spacer layers 201 or 202 and which has an essentially homogeneous dopant concentration. In contrast, the first or second source / drain subarea covered by one of the spacer layers 201 or 202 has a strongly location-dependent (according to the schematic representation of FIG. 2A exponentially location-dependent) dopant concentration.

Wie in den Diagrammen 210, 220, 230, 240 gezeigt, ist mittels Auswählens einer entsprechend kleineren Länge des Gate- Bereichs G auch eine kleinere Länge des Kanal-Bereichs L erreichbar. Jedoch ist die Länge des Kanal-Bereichs L auch von der Dicke der Abstandshalter-Schichten 201, 202 sowie von der räumlichen Abnahme der Dotierstoffkonzentration (hier um eine Dekade je 5 nm) abhängig. Daher ist insbesondere mittels Auswählens der Dotierstoffkonzentration sowie der Dicke der Abstandshalter-Schichten 201, 202 ein Niedrigenergie- Feldeffekttransistor mit gewünschter Länge des Kanal-Bereichs und entsprechend hohem Wert der Schwellenspannung ausbildbar. Mit anderen Worten ist mit einer 25 nm dicken Abstandshalter- Schicht bei einem Abfall der Dotierstoffkonzentration von 5 nm pro Dekade ein Feldeffekttransistor für Niedrigenergieanwendungen erreichbar, bei dem die Länge des Gate-Bereichs der Länge des Kanal-Bereichs entspricht. As shown in the diagrams 210 , 220 , 230 , 240 , a smaller length of the channel region L can also be achieved by selecting a correspondingly smaller length of the gate region G. However, the length of the channel region L is also dependent on the thickness of the spacer layers 201 , 202 and on the spatial decrease in the dopant concentration (here by a decade of 5 nm). Therefore, in particular by selecting the dopant concentration and the thickness of the spacer layers 201 , 202, a low-energy field-effect transistor with the desired length of the channel region and a correspondingly high value of the threshold voltage can be formed. In other words, with a 25 nm thick spacer layer with a drop in the dopant concentration of 5 nm per decade, a field effect transistor can be achieved for low-energy applications, in which the length of the gate region corresponds to the length of the channel region.

Dagegen ist es bei dem in Fig. 2B schematisch gezeigten Transistor für Hochleistungsanwendungen vorteilhaft, dass die Länge des Kanal-Bereichs ausreichend gering ist, um eine kleine Schwellenspannung und daher eine geringe Schaltzeit zu erreichen. Die Dicke der Abstandshalter-Schichten 201, 202 sind in den Diagrammen 250, 260, 270, 280 aus Fig. 2B jeweils mit einer Dicke von 10 nm gewählt. Für den Abfall der Dotierstoffkonzentration ist dieselbe Annahme getroffen wie in Fig. 2A. Wie zum Beispiel in Diagramm 250 gezeigt, ergibt sich aufgrund der Unterdiffusion an beiden Randbereichen des Gate-Bereichs 203 ein Bereich einer Dicke von 15 nm unterhalb des Gate-Bereichs, in dem eine Dotierstoffkonzentration von mehr als 10¹⁶ cm^-3 vorliegt. Die Länge des Kanal-Bereichs L ist daher in den Fällen der Diagramme 250, 260, 270, 280 gegenüber der Länge des Gate-Bereichs L um 2.15 nm = 30 nm verringert. Mittels Wählens der Breite der Abstandshalter- Schichten 201, 202 ist daher bei einer vorgegebenen Länge des Gate-Bereichs die Länge des Kanal-Bereichs einstellbar. In contrast, in the transistor schematically shown in FIG. 2B for high-performance applications, it is advantageous that the length of the channel region is sufficiently short to achieve a low threshold voltage and therefore a short switching time. The thickness of the spacer layers 201 , 202 are selected in the diagrams 250 , 260 , 270 , 280 from FIG. 2B each with a thickness of 10 nm. The same assumption is made for the drop in the dopant concentration as in FIG. 2A. For example as shown in diagram 250, is due to the lateral diffusion of both edge portions of the gate region 203, a region of 15 nm in thickness below the gate region, in which a dopant concentration of greater than 10 ¹⁶ cm ^-3 is present. The length of the channel area L is therefore reduced in the cases of the diagrams 250 , 260 , 270 , 280 compared to the length of the gate area L by 2.15 nm = 30 nm. By selecting the width of the spacer layers 201 , 202 , the length of the channel region can therefore be set for a predetermined length of the gate region.

Aus Fig. 2A, 2B ist insbesondere ersichtlich, dass sich die Unterdiffusion bei kleiner werdenden Gate-Längen G zunehmend stark auf die Transistoreigenschaften auswirkt, so dass insbesondere in kommenden Technologiegenerationen eine sehr sensitive Möglichkeit zum Beeinflussen von Transistoreigenschaften geschaffen ist. From Fig. 2A, 2B is particularly apparent, the lateral diffusion at decreasing gate lengths G that become increasingly strong on the transistor properties impact, so that particularly in coming generations of technology a very sensitive way to influence of transistor characteristics is provided.

Im Weiteren werden bezugnehmend auf Fig. 3A, Fig. 3B Kennlinien eines Feldeffekttransistors für Niedrigenergieanwendungen mit einer Gate-Länge von 100 nm und einer Kanal-Länge von 100 nm beschrieben. Dies entspricht einer Konfiguration, wie sie dem Diagramm 200 aus Fig. 2A entspricht. Furthermore 3B characteristics, referring to Fig. 3A, Fig. Nm of a field effect transistor for low-power applications with a gate length of 100 and described a channel-length of 100 nm. This corresponds to a configuration as it corresponds to diagram 200 from FIG. 2A.

In Diagramm 300 aus Fig. 3A ist entlang der Abszisse 301 die elektrische Spannung zwischen Gate-Bereich und Source-Bereich (erster Source-/Drain-Bereich) in Volt aufgetragen. Entlang der Ordinate 302 ist in logarithmischer Darstellung der elektrische Strom I_D in Ampere am Drain-Bereich (zweiter Source-/Drain-Bereich) aufgetragen. In Fig. 3A ist eine erste Kurve 303 eingezeichnet, die einer Spannung V_DS zwischen den beiden Source-/Drain-Bereichen von 1.2 V entspricht. Ferner entspricht die Kurve 304 einer Spannung V_DS = 0.6 V. Es ist anzumerken, dass beiden eingezeichneten Kurven 303, 304 lediglich exemplarisch sind, es kann jede andere Spannung zwischen den Source-/Drain-Bereichen angelegt sein. Die in Fig. 3A eingezeichneten Kurven werden als Eingangskennlinien des Feldeffekttransistors bezeichnet. In diagram 300 from FIG. 3A, the electrical voltage between the gate region and the source region (first source / drain region) is plotted in volts along the abscissa 301 . Along the ordinate 302 , the electrical current I _D in amperes is plotted on the drain region (second source / drain region) in a logarithmic representation. A first curve 303 is drawn in FIG. 3A, which corresponds to a voltage V _DS between the two source / drain regions of 1.2 V. Furthermore, curve 304 corresponds to a voltage V _DS = 0.6 V. It should be noted that the two curves 303 , 304 shown are only exemplary; any other voltage can be applied between the source / drain regions. The curves drawn in FIG. 3A are referred to as input characteristics of the field effect transistor.

Die im Diagramm 310 aus Fig. 3B eingezeichneten dritten und vierten Kurven 313, 314 sind Ausgangskennlinien des Feldeffekttransistors für Niedrigenergieanwendungen mit einer Gate-Länge von 100 nm und einer Kanal-Länge von 100 nm. Entlang der Abszisse 311 ist die elektrische Spannung zwischen den beiden Source-/Drain-Bereichen V_DS in Volt aufgetragen, wohingegen entlang der Ordinate 312 in Fig. 3B der elektrische Strom an einem der Source-/Drain-Bereiche (Drain-Bereich) I_D in Ampere aufgetragen ist. Die dritte Kurve 313 entspricht einer Spannung zwischen dem ersten Source-/Drain-Bereich (Source-Bereich) und dem Gate-Bereich V_GS von 1.2 V. Dagegen entspricht die vierte Kurve 314 einer Spannung V_GS = 0.6 V. The third and fourth curves 313 , 314 shown in diagram 310 from FIG. 3B are output characteristic curves of the field effect transistor for low-energy applications with a gate length of 100 nm and a channel length of 100 nm. Along the abscissa 311 , the electrical voltage is between the two Source / drain regions V _{DS are} plotted in volts, whereas along the ordinate 312 in FIG. 3B the electrical current is plotted on one of the source / drain regions (drain region) I _D in amperes. The third curve 313 corresponds to a voltage between the first source / drain region (source region) and the gate region V _GS of 1.2 V. In contrast, the fourth curve 314 corresponds to a voltage V _GS = 0.6 V.

Im Weiteren werden bezugnehmend auf Fig. 4A Eingangskennlinien und bezugnehmend auf Fig. 4B Ausgangskennlinien eines Feldeffekttransistors für Hochleistungsanwendungen mit einer Gate-Länge von 100 nm und einer Kanal-Länge von 70 nm beschrieben. Furthermore 4A input characteristics, and referring to FIG. 4B, the output characteristics, referring to Fig. A field effect transistor for high power applications with a gate length of 100 nm and a channel length of 70 nm described.

In Diagramm 400 aus Fig. 4A sind Transistorkennlinien für unterschiedliche elektrische Spannungen zwischen den beiden Source-/Drain-Bereichen V_DS aufgetragen. Entlang der Abszisse 401 ist die Spannung zwischen dem Source-Bereich (erster Source-/Drain-Bereich) und dem Gate-Bereich in Volt aufgetragen, wohingegen entlang der Ordinate 402 des Diagramms 400 der elektrische Strom an einem der beiden Source-/Drain-Bereiche (Drain-Bereich) I_D in Ampere logarithmisch aufgetragen ist. Eine erste Kurve 403 entspricht einer Spannung zwischen den beiden Source-/Drain- Bereichen V_DS = 1.0 V, wohingegen eine zweite Kurve 404 einer Spannung V_DS = 0.3 V entspricht. Diagram 400 from FIG. 4A shows transistor characteristic curves for different electrical voltages between the two source / drain regions V _DS . The voltage between the source region (first source / drain region) and the gate region is plotted in volts along the abscissa 401 , whereas the electrical current at one of the two source / drain lines is plotted along the ordinate 402 of the diagram 400 . Areas (drain area) I _D is plotted logarithmically in amperes. A first curve 403 corresponds to a voltage between the two source / drain regions V _DS = 1.0 V, whereas a second curve 404 corresponds to a voltage V _DS = 0.3 V.

In Fig. 4B sind Ausgangskennlinien des Feldeffekttransistors aus Fig. 4A aufgetragen. Entlang der Abszisse 411 des Diagramms 410 ist die Spannung zwischen den beiden Source-/Drain-Bereichen V_DS in Volt aufgetragen, wohingegen entlang der Ordinate 412 der Strom an einem der beiden Source-/Drain- Bereiche I_D in Ampere aufgetragen ist. Eine dritte Kurve 413 zeigt eine Kennlinie, die einer Spannung zwischen dem Gate- Bereich und dem ersten Source-/Drain-Bereich (Source-Bereich) V_GS = 1.0 V entspricht, wohingegen die vierte Kurve 414 einer Spannung V_GS = 0.3 V entspricht. Output characteristics of the field effect transistor from FIG. 4A are plotted in FIG. 4B. The voltage between the two source / drain regions V _DS in volts is plotted along the abscissa 411 of the diagram 410 , whereas the current is plotted on one of the two source / drain regions I _D in amperes along the ordinate 412 . A third curve 413 shows a characteristic curve which corresponds to a voltage between the gate region and the first source / drain region (source region) V _GS = 1.0 V, whereas the fourth curve 414 corresponds to a voltage V _GS = 0.3 V ,

Wie ein Vergleich zwischen Fig. 3A und Fig. 4A bzw. zwischen Fig. 3B und Fig. 4B zeigt, sind die Transistorkennlinien als Transistoreigenschaften mittels Aufbringens von unterschiedlich dicken Abstandshalter-Schichten sensitiv einstellbar. Die gezeigten Eingangs- und Ausgangskennlinien des Transistors mit 100 nm Gate-Länge einmal als Niedrigenergievariante mit einer Kanal-Länge von 100 nm (Abstandshalter der Dicke 25 nm) und einmal als Hochleistungsvariante mit einer Kanal-Länge von 70 nm (Abstandshalter der Dicke 10 nm) zeigt deutliche Unterschiede. Alle anderen Parameter dieser Transistoren sind identisch. As a comparison between Fig. 3A and Fig. 4A or between FIG. 3B and FIG. 4B, the transistor characteristics as a transistor characteristics by applying different thicknesses of the spacer layers are sensitive adjustable. The input and output characteristics of the transistor with a 100 nm gate length are shown as a low-energy variant with a channel length of 100 nm (spacers with a thickness of 25 nm) and once as a high-performance variant with a channel length of 70 nm (spacers with a thickness of 10 nm) ) shows clear differences. All other parameters of these transistors are identical.

Die Dotierstoffkonzentration der Silizium-Schicht 206 ist jeweils 10¹⁶ cm^-3, die Dicke der Gate-isolierenden Schicht ist 2 nm (Siliziumdioxid), die vertikale Dicke der Silizium- Schicht 206 ist 10 nm und das Gate-Material ist p⁺-dotiertes Germanium. The dopant concentration of the silicon layer 206 is in each case 10 ¹⁶ cm ^-3 , the thickness of the gate insulating layer is 2 nm (silicon dioxide), the vertical thickness of the silicon layer 206 is 10 nm and the gate material is p ⁺ -doped germanium.

Im Weiteren wird bezugnehmend auf Fig. 5A bis Fig. 5D ein Verfahren zum Herstellen eines SOI-Feldeffekttransistors mit vorgebbaren Transistoreigenschaften gemäß einem ersten Ausführungsbeispiel der Erfindung beschrieben. In Fig. 5A bis Fig. 5D ist jeweils auf der linken Seite ein Feldeffekttransistor für Hochleistungsanforderungen ("High Performance") mit kleiner Schwellenspannung und hohem Leckstrom bzw. auf der rechten Seite ein Transistor für Niedrigenergieanwendungen ("Low Power") mit hoher Schwellenspannung und geringem Leckstrom gezeigt. Furthermore 5A, a method for producing an SOI field effect transistor, referring to FIG. To FIG. 5D with predeterminable transistor characteristics according to a first embodiment of the invention. In FIG. 5A to FIG. 5D, respectively, on the left side of a field effect transistor for high performance requirements ( "High Performance") with small threshold voltage and high leakage current or to the right of a transistor for low-power applications ( "Low Power") with a high threshold voltage, and low leakage current shown.

In Fig. 5A sind Schichtenfolgen 500, 510 gezeigt, die einem teilweise hergestellten Transistor in SOI-Technologie entsprechen. Die Schichtenfolgen 500, 510 sind auf demselben SOI-Substrat 501 aus einem Silizium-Substrat 502, einer Siliziumdioxid-Schicht 503 und einer Silizium-Schicht 504 prozessiert. Eine in der linken Hälfte von Fig. 5A gezeigte erste lateral begrenzte Schichtenfolge ist aus einer ersten Gate-isolierenden Schicht 505 und aus einem ersten Gate- Bereich 506 aufgebaut. Ferner ist auf den Seitenwänden der ersten lateral begrenzten Schichtenfolge eine erste TEOS- Schutzschicht 507 (Tetra Ethyl Ortho Silicate) aufgebracht. Diese dient zum elektrischen und mechanischen Entkoppeln der ersten lateral begrenzten Schichtenfolge von der Umgebung. Eine in der rechten Hälfte von Fig. 5A gezeigte zweite lateral begrenzte Schichtenfolge ist aus einer zweiten Gate- isolierenden Schicht 511, einem zweiten Gate-Bereich 512 und einer zweiten TEOS-Schutzschicht 513 aufgebaut. In Fig. 5A, layer sequences 500, 510 shown corresponding to a partially fabricated transistor in SOI technology. The layer sequences 500 , 510 are processed on the same SOI substrate 501 from a silicon substrate 502 , a silicon dioxide layer 503 and a silicon layer 504 . A first laterally delimited layer sequence shown in the left half of FIG. 5A is constructed from a first gate-insulating layer 505 and from a first gate region 506 . Furthermore, a first TEOS protective layer 507 (Tetra Ethyl Ortho Silicate) is applied to the side walls of the first laterally delimited layer sequence. This serves for the electrical and mechanical decoupling of the first laterally delimited layer sequence from the environment. A second laterally delimited layer sequence shown in the right half of FIG. 5A is composed of a second gate insulating layer 511 , a second gate region 512 and a second TEOS protective layer 513 .

Um die in Fig. 5B gezeigten Schichtenfolgen 520, 530 zu erhalten, wird der gemäß Fig. 5B rechte Bereich mit einer Photoresist-Schicht 531 abgedeckt, um im Weiteren eine Prozessierung ausschließlich der in Fig. 5B links gezeigten Schichtenfolge zu ermöglichen. In einem weiteren Verfahrens- Schritt werden Dotieratome des n-Leitungstyps unter Verwendung eines Ionenimplantations-Verfahrens in zwei Oberflächenbereiche der Silizium-Schicht 504 implantiert, um zwei Source-/Drain-Bereiche 521, 522 des in der linken Hälfte von Fig. 5B gezeigten Transistors mit geringer Schwellenspannung zu erhalten. Implantations-Ionen sind aufgrund der Bedeckung mit Photoresist 531 vor einem Eindringen in denjenigen Oberflächenbereich des SOI-Substrats 501 geschützt, der in der rechten Hälfte von Fig. 5B dargestellt ist. In order to obtain the layer sequences 520 , 530 shown in FIG. 5B, the area on the right in accordance with FIG. 5B is covered with a photoresist layer 531 , in order to further enable processing exclusively of the layer sequence shown on the left in FIG. 5B. In another process step, n-type dopant atoms are implanted into two surface areas of silicon layer 504 using an ion implantation process, around two source / drain areas 521 , 522 of the transistor shown in the left half of FIG. 5B to get with low threshold voltage. Due to the covering with photoresist 531 , implantation ions are protected against penetration into that surface area of the SOI substrate 501 which is shown in the right half of FIG. 5B.

Um die in Fig. 5C gezeigten Schichtenfolgen 540 bzw. 550 zu erhalten, wird zunächst unter Verwendung eines geeigneten Ätz-Verfahrens der Photoresist 531 entfernt. In einem weiteren Schritt wird auf den Seitenwänden der ersten und zweiten lateral begrenzten Schichtenfolgen jeweils eine Abstandshalter-Schicht 541 bzw. 551 mit vorgegebener Dicke ausgebildet, was unter Verwendung des ALD-Verfahrens (Atomic Layer Deposition) erfolgt. Mit dem ALD-Verfahren ist die Dicke der Abstandshalter-Schicht "d" bis auf eine Genauigkeit einer Atomlage, dass heißt bis auf wenige Angstrom, vorgebbar. In order to obtain the layer sequences 540 and 550 shown in FIG. 5C, the photoresist 531 is first removed using a suitable etching method. In a further step, a spacer layer 541 or 551 with a predetermined thickness is formed on the side walls of the first and second laterally delimited layer sequences, which is done using the ALD method (Atomic Layer Deposition). With the ALD method, the thickness of the spacer layer "d" can be specified down to an accuracy of an atomic position, that is to say up to a few angstroms.

Um die in Fig. 5D gezeigten Schichtenfolgen 560, 570 zu erhalten, wird zunächst auf der Schichtenfolge 540 eine weitere Photoresist-Schicht 561 abgeschieden, um den zugehörigen Oberflächenbereich des SOI-Substrats vor einer weiteren Prozessierung abzuschirmen. Nachfolgend werden in dem von der weiteren Photoresist-Schicht 561 freien Oberflächenbereich der SOI-Schichtenfolge 501 mittels Einbringens von Dotierstoffatomen des n-Leitungstyps in zwei Oberflächenbereiche der Silizium-Schicht 504 nahe der Seitenwände der zweiten Abstandshalter-Schicht 551 ein dritter und ein vierter Source-/Drain-Bereich 571, 572 mit einem vorgegebenen Dotierstoffkonzentrations-Profil ausgebildet. Die zweite lateral begrenzte Schichtenfolge und die zweite Abstandshalter-Schicht 551 sind derart eingerichtet, dass sie eine Abschattungsstruktur zum Vermeiden des Einbringens des Dotierstoffs des n-Leitungstyps in Oberflächenbereiche der Silizium-Schicht 504 zwischen dem dritten und dem vierten Source-/Drain-Bereich 571, 572 bilden. Mittels Einstellens der Dicke "d" der zweiten Abstandshalter-Schicht 551 und mittels Einstellens des Dotierstoffkonzentrations-Profils beim Ausbilden der dritten und vierten Source-/Drain-Bereiche 571, 572 werden die Transistoreigenschaften des im rechten Bereich von Fig. 5D gezeigten SOI-Feldeffekttransistors definiert. Als Verfahren zum Implantieren der Dotierstoffatome in dem dritten und vierten Source-/Drain-Bereich 571, 572 wird das Ionenimplantations-Verfahren verwendet. Mittels Einstellen der Dotierstoffatomart, der Energie der Dotieratome sowie weiterer Verfahrensparameter kann das Dotierstoffkonzentrations-Profil des dritten und vierten Source-/Drain-Bereichs 571, 572 vorgegeben werden. In order to obtain the layer sequences 560 , 570 shown in FIG. 5D, a further photoresist layer 561 is first deposited on the layer sequence 540 in order to shield the associated surface area of the SOI substrate from further processing. Subsequently, in the surface area of the SOI layer sequence 501 free from the further photoresist layer 561, by means of introducing dopant atoms of the n-conductivity type into two surface areas of the silicon layer 504 near the side walls of the second spacer layer 551, a third and a fourth source / Drain area 571 , 572 formed with a predetermined dopant concentration profile. The second laterally delimited layer sequence and the second spacer layer 551 are set up in such a way that they have a shading structure to avoid the introduction of the n-type dopant into surface regions of the silicon layer 504 between the third and fourth source / drain regions 571 , 572 form. By adjusting the thickness "d" of the second spacer layer 551 and by adjusting the dopant concentration profile when forming the third and fourth source / drain regions 571 , 572 , the transistor properties of the SOI field effect transistor shown in the right region of FIG. 5D become Are defined. The ion implantation method is used as the method for implanting the dopant atoms in the third and fourth source / drain regions 571 , 572 . The dopant concentration profile of the third and fourth source / drain regions 571 , 572 can be predetermined by setting the dopant atom type, the energy of the dopant atoms and further process parameters.

Der SOI-Feldeffekttransistor im linken Teilbereich von Fig. 5D hat einen Kanal-Bereich mit einer kleineren Länge als der im rechten Teilbereich von Fig. 5D gezeigte SOI- Feldeffekttransistor. Die Länge des Kanal-Bereichs des linken SOI-Feldeffekttransistors ist näherungsweise um 2d kleiner als im Fall des rechten SOI-Feldeffekttransistors, da bei dem Eindringen von Dotierstoffatomen in den gemäß Fig. 5D rechten Feldeffekttransistor die zusätzlich aufgebrachte zweite Abstandshalter-Schicht 551 als Abschattungsstruktur dient. The SOI field effect transistor in the left section of FIG. 5D has a channel area with a smaller length than the SOI field effect transistor shown in the right section of FIG. 5D. The length of the channel region of the left SOI field-effect transistor is approximately 2d smaller than in the case of the right SOI field-effect transistor, since when dopant atoms penetrate into the right field-effect transistor according to FIG. 5D, the additionally applied second spacer layer 551 serves as a shading structure ,

Ferner ist anzumerken, dass die erste TEOS-Schutzschicht 507 bzw. die zweite TEOS-Schutzschicht 513 eine Dicke von ungefähr 10 nm aufweisen, um eine ausreichend gute Isolationswirkung für den Schichtenstapel aus Gate- isolierender Schicht und Gate-Bereich zu ermöglichen. Dagegen ist die Dicke "d" der zweiten Abstandshalter-Schicht 551 derart eingestellt, dass der rechte SOI-Feldeffekttransistor als Niedrigenergie-Feldeffekttransistor ausgebildet ist. Die Funktionalitäten der TEOS-Schutzschichten 507, 513 einerseits und der Abstandshalter-Schichten 541, 551 sind grundlegend unterschiedlich. It should also be noted that the first TEOS protective layer 507 and the second TEOS protective layer 513 have a thickness of approximately 10 nm in order to enable a sufficiently good insulation effect for the layer stack comprising the gate insulating layer and the gate region. In contrast, the thickness "d" of the second spacer layer 551 is set such that the right SOI field-effect transistor is designed as a low-energy field-effect transistor. The functionalities of the TEOS protective layers 507 , 513 on the one hand and the spacer layers 541 , 551 are fundamentally different.

Im Weiteren wird bezugnehmend auf Fig. 6A bis Fig. 6D ein zweites bevorzugtes Ausführungsbeispiel des erfindungsgemäßen Verfahrens zum Herstellen eines SOI-Feldeffekttransistors mit vorgegebenen Transistoreigenschaften beschrieben. Furthermore, referring to FIG. 6A to FIG. 6D, a second preferred embodiment of the inventive method for producing a SOI-FET transistor with predetermined properties.

Die in Fig. 6A gezeigten Schichtenfolgen 600, 610 entsprechen den in Fig. 5A gezeigten Schichtenfolgen 500, 510. The layer sequences 600 , 610 shown in FIG. 6A correspond to the layer sequences 500 , 510 shown in FIG. 5A.

Um die in Fig. 6B gezeigten Schichtenfolgen 620, 630 zu erhalten, wird sowohl auf den gemäß Fig. 6B linken als auch auf dem rechten Oberflächenbereich der Schichtenfolgen eine Abstandshalter-Schicht 621 der Dicke "l" abgeschieden. Dies erfolgt durch Verwendung eines CVD-Verfahrens ("Chemical Vapour Deposition"). Die Dicke "l" dieser Abstandshalter- Schicht 621 ist ein maßgeblicher Parameter zum Einstellen der Länge des Kanal-Bereichs des gemäß Fig. 6B rechten SOI- Feldeffekttransistors. Die Abstandshalter-Schicht 621 ist aus Siliziumnitrid hergestellt. In order to obtain the layer sequences 620 , 630 shown in FIG. 6B, a spacer layer 621 with the thickness “1” is deposited both on the left and on the right surface area of the layer sequences according to FIG. 6B. This is done using a CVD (Chemical Vapor Deposition) process. The thickness "l" of this spacer layer 621 is an important parameter for setting the length of the channel region of the right SOI field effect transistor according to FIG. 6B. The spacer layer 621 is made of silicon nitride.

Um die in Fig. 6C gezeigten Schichtenfolgen 640, 650 zu erhalten, wird der gemäß Fig. 6C rechte Oberflächenbereich mit einer TEOS-Hartmaske 651 (Tetra Ethyl Ortho Silicate) bedeckt, um diesen Oberflächenbereich in einem weiteren Verfahrensschritt vor einem Ätzen zu schützen. In einem weiteren Verfahrensschritt wird bei dem gemäß Fig. 6C linken Oberflächenbereich die Abstandshalter-Schicht 621 aus Siliziumnitrid unter Verwendung eines nasschemischen Ätz- Verfahrens entfernt. Hierfür wird ein derartiges nasschemisches Ätz-Verfahren verwendet, das zum Ätzen von Siliziumnitrid geeignet ist, wohingegen Siliziumdioxid (d. h. auch die TEOS-Hartmaske 651) vor einem Ätzen geschützt ist. Dadurch wird nur die Abstandshalter-Schicht 621 von dem linken Oberflächenbereich entfernt. In order to obtain the layer sequences 640 , 650 shown in FIG. 6C, the right-hand surface area according to FIG. 6C is covered with a TEOS hard mask 651 (Tetra Ethyl Ortho Silicate) in order to protect this surface area from etching in a further method step. In a further method step, the spacer layer 621 made of silicon nitride is removed using a wet-chemical etching method in the surface area on the left according to FIG. 6C. For this purpose, such a wet chemical etching method is used, which is suitable for etching silicon nitride, whereas silicon dioxide (ie also the TEOS hard mask 651 ) is protected against etching. This removes only the spacer layer 621 from the left surface area.

Um die in Fig. 6D gezeigten Schichtenfolgen 660, 670 zu erhalten, wird zunächst die TEOS-Schicht 651 unter Verwendung eines geeigneten Ätz-Verfahrens entfernt. Wie in Fig. 6C gezeigt, ist der linke lateral begrenzte Schichtenstapel ungefähr um 2.l schmäler als der rechte Schichtenstapel, wobei l die Dicke der Abstandshalter-Schicht 621 ist. Nachfolgend wird sowohl der linke Schichtenstapel als auch der rechte Schichtenstapel einem Ionenimplantations-Verfahren unterzogen, so dass ein erster Source-/Drain-Bereich 661, ein zweiter Source-/Drain-Bereich 662, ein dritter Source-/Drain- Bereich 663 und ein vierter Source-/Drain-Bereich 664 ausgebildet werden. Mittels des ersten und zweiten Source-/Drain-Bereichs 661, 662 sind die Source-/Drain-Bereiche des gemäß Fig. 6C linken SOI-Feldeffekttransistors ausgebildet, wohingegen mittels der Source-/Drain-Bereiche 663, 664 die Source-/Drain-Bereiche des gemäß Fig. 6C rechten SOI- Feldeffektransistors ausgebildet sind. Infolge der Funktionalität der Abstandshalter-Schicht 621 als Teil einer Abschattungsstruktur ist derjenige Abstand zwischen den beiden Source-/Drain-Bereichen, durch den die Länge des Kanal-Bereichs definiert ist, bei der Schichtenfolge 670 um ungefähr 2.l größer als bei der Schichtenfolge 660. Daher weist der SOI-Feldeffektransistor 660 eine geringere Schwellenspannung auf als der SOI-Feldeffekttransistor 670. Ferner hat der SOI-Feldeffekttransistor 670 einen geringeren Leckstrom als der SOI-Feldeffekttransistor 660. In order to obtain the layer sequences 660 , 670 shown in FIG. 6D, the TEOS layer 651 is first removed using a suitable etching method. As shown in FIG. 6C, the left laterally delimited layer stack is approximately 2.l narrower than the right layer stack, where l is the thickness of the spacer layer 621 . Subsequently, both the left layer stack and the right layer stack are subjected to an ion implantation process, so that a first source / drain region 661 , a second source / drain region 662 , a third source / drain region 663 and one fourth source / drain region 664 are formed. The source / drain regions of the SOI field-effect transistor on the left in FIG. 6C are formed by means of the first and second source / drain regions 661 , 662 , whereas the source / drain are formed by means of the source / drain regions 663 , 664 Areas of the right SOI field effect transistor according to FIG. 6C are formed. As a result of the functionality of the spacer layer 621 as part of a shading structure, the distance between the two source / drain regions, by which the length of the channel region is defined, is greater by approximately 2.1 in the layer sequence 670 than in the layer sequence 660 . Therefore, the SOI field effect transistor 660 has a lower threshold voltage than the SOI field effect transistor 670 . Furthermore, the SOI field effect transistor 670 has a lower leakage current than the SOI field effect transistor 660 .

Das bezugnehmend auf Fig. 6A bis Fig. 6D beschriebene Verfahren hat insbesondere den Vorteil, dass ein einziges gemeinsames Implantationsverfahren zum Ausbilden der Source-/Drain- Bereiche beider SOI-Feldeffekttransistoren ausreichend ist. The reference to FIG. 6A through FIG. 6D described method, has the particular advantage that a single common implantation process is sufficient to form the source / drain regions of both SOI field effect transistors.

Analog zu den bezugnehmend auf Fig. 5A bis Fig. 5D bzw. Fig. 6A bis Fig. 6D beschriebene Herstellungsverfahren können in einem CMOS-Prozess auch ein p-Kanal-SOI-Feldeffekttransistor und ein n-Kanal-SOI-Feldeffekttransistor hergestellt werden. Des weiteren ist eine mehrfache Anwendung der Prozedur denkbar, um ein noch breites Spektrum unterschiedlicher Bauelemente, insbesondere SOI-Feldeffekttransistoren, herzustellen. Are prepared analogously to the reference to FIG. 5A to FIG. 5D and FIG. Manufacturing process described to Fig. 6D 6A, in a CMOS process, a p-channel SOI field effect transistor and an n-channel SOI field effect transistor. Furthermore, multiple use of the procedure is conceivable in order to produce a still wide spectrum of different components, in particular SOI field effect transistors.

Nach Durchführung der bezugnehmend auf Fig. 5A bis Fig. 5D bzw. Fig. 6A bis Fig. 6D beschriebenen Verfahrensschritte können weitere, insbesondere für die Dünnschicht-SOI-Technologie spezifische Prozessschritte durchgeführt werden, wie die Erzeugung von "elevated"-Source-/Drain-Gebieten, eine Silizidierung oder das Ausbilden eines herkömmlichen Back- End-Bereichs. Bei Verwendung eines Gate-Bereichs aus einem metallischen Material anstelle eines p⁺-dotierten Poly- Silizium-Germanium-Gates wird dieses durch einen metallischen Gate-Bereich ersetzt. After carrying out the reference to FIG. 5A to FIG. 5D and FIG. 6A to FIG. Procedures described 6D, further, specific process steps are carried out in particular for the thin film SOI technology, such as the generation of "elevated" -type source / Drain areas, silicidation or the formation of a conventional back-end area. If a gate region made of a metallic material is used instead of a p ⁺ -doped poly silicon germanium gate, this is replaced by a metallic gate region.

In Fig. 7 ist eine Schichtenfolge 700 gezeigt, die ähnlich zu der in dem linken Bereich von Fig. 5C gezeigten Schichtenfolge 540 ist. FIG. 7 shows a layer sequence 700 which is similar to the layer sequence 540 shown in the left region of FIG. 5C.

Ein wesentlicher Unterschied zwischen der Schichtenfolge 700 aus Fig. 7 und der Schichtenfolge 540 aus Fig. 5C ist, dass bei der Schichtenfolge 700 anstelle der ersten Abstandshalter- Schicht 541 eine Abstandshalter-Seitenwand 701 vorgesehen ist. Diese kann beispielsweise erhalten werden, indem die Abstandshalter-Schicht 541 aus Fig. 5C zurückgeätzt wird. Die Abstandshalter-Seitenwand 701 erfüllt im Wesentlichen dieselbe Funktionalität wie die Abstandshalter-Schicht 541. An essential difference between the layer sequence 700 from FIG. 7 and the layer sequence 540 from FIG. 5C is that the layer sequence 700 instead of the first spacer layer 541 is provided with a spacer side wall 701 . This can be obtained, for example, by etching back the spacer layer 541 from FIG. 5C. Spacer sidewall 701 performs substantially the same functionality as spacer layer 541 .

Ferner ist die bezugnehmend auf Fig. 5A bis Fig. 7 beschriebene Herstellung unterschiedlicher Transistortypen (Niedrigenergietransistor, Hochleistungstransistor) unter Verwendung eines Abstandshalters variabler Dicke auch auf andere MOSFETs-Varianten anwendbar. Ausführungsbeispiele hierfür sind in den Fig. 8A bis Fig. 8C gezeigt. Further, the reference. To FIG 5A to FIG. 7 described production of different types of transistors (low energy transistor, power transistor) of variable using a spacer thickness also applicable to other MOSFETs variants. Embodiments of this are shown in FIGS. 8A to Fig. 8C.

In Fig. 8A ist ein Doppel-Gate-Transistor 800 gezeigt, bei dem ein Kanal-Bereich 801 vertikal beidseitig von einem ersten Gate-Bereich 802 und von einem zweiten Gate-Bereich 803 steuerbar umgeben ist. Die Gate-isolierenden Bereiche zwischen dem ersten Gate-Bereich 802 und dem Kanal-Bereich 801 einerseits und zwischen dem zweiten Gate-Bereich 803 und dem Kanal-Bereich 801 anderseits sind in Fig. 8A nicht gezeigt. Ferner weist der Doppel-Gate-Transistor 800 einen ersten Source-/Drain-Bereich 804 und einen zweiten Source-/Drain-Bereich 805 auf. Darüber hinaus sind ein Silizium- Substrat 806 sowie eine Siliziumdioxid-Schicht 807 auf dem Silizium-Substrat 806 vorgesehen. Ferner sind ein erster Abstandshalter-Bereich 808 aus Siliziumnitrid und ein zweiter Abstandshalter-Bereich 809 aus Siliziumnitrid vorgesehen, mittels derer erfindungsgemäß die Länge des Kanal-Bereichs einstellbar ist. FIG. 8A shows a double gate transistor 800 in which a channel region 801 is vertically surrounded on both sides by a first gate region 802 and a second gate region 803 in a controllable manner. The gate insulating regions between the first gate region 802 and the channel region 801 on the one hand and between the second gate region 803 and the channel region 801 on the other hand are not shown in FIG. 8A. Furthermore, the double gate transistor 800 has a first source / drain region 804 and a second source / drain region 805 . In addition, a silicon substrate 806 and a silicon dioxide layer 807 are provided on the silicon substrate 806 . Furthermore, a first spacer area 808 made of silicon nitride and a second spacer area 809 made of silicon nitride are provided, by means of which the length of the channel area can be adjusted according to the invention.

Ferner ist in Fig. 8B ein Fin-Feldeffekttransistor (Fin-FET) gezeigt. Gemäß der Fin-FET-Technologie wird der Stromfluss durch den Kanal-Bereich von zwei Seiten her kontrolliert. Durch eine Art "gabelförmiges" Design des Gate-Bereichs werden Leckströme durch den Kanal-Bereich deutlich verringert. In Fig. 8B sind insbesondere ein erster, ein zweiter, ein dritter und ein vierter Abstandshalter-Bereich 821 bis 824 gezeigt, wobei mittels Einstellens der Dicke der Abstandshalter-Schichten 821 bis 824 die Länge des Kanal- Bereichs einstellbar ist. A fin field effect transistor (fin FET) is also shown in FIG. 8B. According to the Fin-FET technology, the current flow through the channel area is controlled from two sides. A kind of "fork-shaped" design of the gate area significantly reduces leakage currents through the channel area. In Fig. 8B, in particular a first, a second, a third and a fourth spacer region 821-824 shown wherein by setting the thickness of the spacer layers 821 to 824, the length of the channel region is adjustable.

In Figur BC ist ein Vertikal-Feldeffekttransistor 840 gezeigt, der einen Bulk-Silizium-Bereich 841 aufweist. Ein erster Abstandshalter-Bereich 842 bzw. ein zweiter Abstandshalter- Bereich 843 sind derart auf dem ersten bzw. zweiten Gate- Bereich 802, 803 ausgebildet, dass dadurch die Länge des Kanal-Bereichs einstellbar ist. A vertical field-effect transistor 840 is shown in FIG. BC, which has a bulk silicon region 841 . A first spacer area 842 and a second spacer area 843 are formed on the first and second gate areas 802 , 803 in such a way that the length of the channel area can be adjusted.

In diesem Dokument sind folgende Veröffentlichungen zitiert:
[1] Hamada, M, Ootaguro, Y, Kuroda, T (2001) "Utilizing Surplus Timing for Power Reduction", Proceedings of the IEEE Custom Integrated Circuits Conference 2001.
[2] Schiml, T, Biesemans, S, Brase, G, Burrell, L, Cowley, A, Chen, KC, Ehrenwall, A, Ehrenwall, B, Felsner, P, Gill, J, Grellner, F, Guarin, F, Han, LK, Hoinkis, M, Hsiung, E, Kaltalioglu, E, Kim, P, Knoblinger, G, Kulkarni, S, Leslie, A, Mono, T, Schafbauer, T, Schroeder, P, Schruefer, K, Spooner, T, Towler, F, Warner, D, Wang, C, Wong, R, Demm, E, Leung, P, Stetter, M, Wann, C, Chen, JK, Crabbe, E (2001) "A 0.13 µm CMOS Platform with Cu/Low-k Interconnects for System On Chip Applications" 2001 Symposium on VLSI Technology, Digest of Technical Papers. Bezugszeichenliste 100 SOI-Feldeffekttransistor
101 Silizium-Substrat
102 Siliziumdioxid-Schicht
103 undotierte Silizium-Schicht
104 Gate-Bereich
105 Gate-isolierende Schicht
106 erster Source-/Drain-Bereich
107 zweiter Source-/Drain-Bereich
108 Kanal-Bereich
110 SOI-Feldeffekttransistor
200 Diagramm
201 linke Abstandshalter-Schicht
202 rechte Abstandshalter-Schicht
203 Gate-Bereich
204 erster Source-/Drain-Bereich
205 zweiter Source-/Drain-Bereich
206 Silizium-Schicht
210 Diagramm
220 Diagramm
230 Diagramm
240 Diagramm
250 Diagramm
260 Diagramm
270 Diagramm
280 Diagramm
300 Diagramm
301 Abszisse
302 Ordinate
303 erste Kurve
304 zweite Kurve
310 Diagramm
311 Abszisse
312 Ordinate
313 dritte Kurve
314 vierte Kurve
400 Diagramm
401 Abszisse
402 Ordinate
403 erste Kurve
404 zweite Kurve
410 Diagramm
411 Abszisse
412 Ordinate
413 dritte Kurve
414 vierte Kurve
500 Schichtenfolge
501 SOI-Substrat
502 Silizium-Substrat
503 Siliziumdioxid-Schicht
504 Silizium-Schicht
505 erste Gate-isolierende Schicht
506 erster Gate-Bereich
507 erste TEOS-Schutzschicht
510 Schichtenfolge
511 zweite Gate-isolierende Schicht
512 zweiter Gate-Bereich
513 zweite TEOS-Schutzschicht
520 Schichtenfolge
521 erster Source-/Drain-Bereich
522 zweiter Source-/Drain-Bereich
530 Schichtenfolge
531 Photoresist
540 Schichtenfolge
541 erste Abstandshalter-Schicht
550 Schichtenfolge
551 zweite Abstandshalter-Schicht
560 Schichtenfolge
561 weiterer Photoresist
570 Schichtenfolge
571 dritter Source-/Drain-Bereich
572 vierter Source-/Drain-Bereich
600 Schichtenfolge
610 Schichtenfolge
620 Schichtenfolge
621 Abstandshalter-Schicht
630 Schichtenfolge
640 Schichtenfolge
650 Schichtenfolge
651 TEOS-Schicht
660 Schichtenfolge
661 erster Source-/Drain-Bereich
662 zweiter Source-/Drain-Bereich
663 dritter Source-/Drain-Bereich
664 vierter Source-/Drain-Bereich
670 Schichtenfolge
700 Schichtenfolge
701 Abstandshalter-Seitenwand
800 Dopple-Gate-Transistor
801 Kanal-Bereich
802 erster Gate-Bereich
803 zweiter Gate-Bereich
804 erster Source-/Drain-Bereich
805 zweiter Source-/Drain-Bereich
806 Silizium-Substrat
807 Siliziumdioxid-Schicht
808 erster Abstandshalter-Bereich
809 zweiter Abstandshalter-Bereich
820 Fin-Feldeffekttransistor
821 erster Abstandshalter-Bereich
822 zweiter Abstandshalter-Bereich
823 dritter Abstandshalter-Bereich
824 vierter Abstandshalter-Bereich
840 Vertikal-Feldeffekttransistor
841 Bulk-Silizium
842 erster Abstandshalter-Bereich
843 zweiter Abstandshalter-Bereich
The following publications are cited in this document:
[1] Hamada, M, Ootaguro, Y, Kuroda, T ( 2001 ) "Utilizing Surplus Timing for Power Reduction", Proceedings of the IEEE Custom Integrated Circuits Conference 2001 .
[2] Schiml, T, Biesemans, S, Brase, G, Burrell, L, Cowley, A, Chen, KC, Ehrenwall, A, Ehrenwall, B, Felsner, P, Gill, J, Grellner, F, Guarin, F , Han, LK, Hoinkis, M, Hsiung, E, Kaltalioglu, E, Kim, P, Knoblinger, G, Kulkarni, S, Leslie, A, Mono, T, Schafbauer, T, Schroeder, P, Schruefer, K, Spooner , T, Towler, F, Warner, D, Wang, C, Wong, R, Demm, E, Leung, P, Stetter, M, Wann, C, Chen, JK, Crabbe, E ( 2001 ) "A 0.13 µm CMOS Platform with Cu / Low-k Interconnects for System On Chip Applications "2001 Symposium on VLSI Technology, Digest of Technical Papers. List of Reference Symbols 100 SOI field effect transistor
101 silicon substrate
102 silicon dioxide layer
103 undoped silicon layer
104 gate area
105 gate insulating layer
106 first source / drain region
107 second source / drain region
108 channel area
110 SOI field effect transistor
200 diagram
201 left spacer layer
202 right spacer layer
203 gate area
204 first source / drain region
205 second source / drain region
206 silicon layer
210 diagram
220 diagram
230 diagram
240 diagram
250 diagram
260 diagram
270 diagram
280 diagram
300 diagram
301 abscissa
302 ordinate
303 first curve
304 second curve
310 diagram
311 abscissa
312 ordinate
313 third curve
314 fourth curve
400 diagram
401 abscissa
402 ordinate
403 first curve
404 second curve
410 diagram
411 abscissa
412 ordinate
413 third curve
414 fourth curve
500 sequence of layers
501 SOI substrate
502 silicon substrate
503 silicon dioxide layer
504 silicon layer
505 first gate insulating layer
506 first gate area
507 first TEOS protective layer
510 layer sequence
511 second gate insulating layer
512 second gate area
513 second TEOS protective layer
520 sequence of layers
521 first source / drain region
522 second source / drain region
530 layer sequence
531 photoresist
540 layer sequence
541 first spacer layer
550 sequence of layers
551 second spacer layer
560 layer sequence
561 other photoresists
570 layer sequence
571 third source / drain region
572 fourth source / drain region
600 sequence of layers
610 sequence of layers
620 layer sequence
621 spacer layer
630 layer sequence
640 sequence of layers
650 sequence of layers
651 TEOS layer
660 layer sequence
661 first source / drain region
662 second source / drain region
663 third source / drain region
664 fourth source / drain region
670 sequence of layers
700 layer sequence
701 spacer side wall
800 double gate transistor
801 channel area
802 first gate area
803 second gate area
804 first source / drain region
805 second source / drain region
806 silicon substrate
807 silicon dioxide layer
808 first spacer area
809 second spacer area
820 fin field effect transistor
821 first spacer area
822 second spacer area
823 third spacer area
824 fourth spacer area
840 vertical field effect transistor
841 bulk silicon
842 first spacer area
843 second spacer area

Claims

1. Method for producing an SOI field effect transistor with predetermined transistor properties,
in which
a laterally delimited layer sequence with a gate insulating layer and a gate region is formed on a substrate;
a spacer layer with a predetermined thickness is formed on at least part of the side walls of the laterally delimited layer sequence;
by introducing dopant into two surface regions of the substrate, to which the spacer layer adjoins, two source / drain regions with a predetermined dopant concentration profile are formed, the layer sequence and the spacer layer being set up in such a way that they form a shading structure to avoid introducing dopant into a surface region of the substrate between the two source / drain regions;
wherein the transistor properties of the SOI field-effect transistor are adjusted by adjusting the thickness of the spacer layer and by adjusting the dopant concentration profile.

2. The method according to claim 1,
in the case of the given transistor property
the length of the channel area between the two source / drain areas,
the threshold voltage,
the leakage current characteristic
the maximum current and / or
a transistor characteristic
is set.

3. The method according to claim 1 or 2,
in which the thickness of the spacer layer is adjusted by using the spacer layer
a chemical vapor deposition process or
of an atomic layer deposition process
is trained.

4. The method according to any one of claims 1 to 3,
using the two source / drain regions
an ion implantation procedure or
a diffusion process
are formed, the dopant concentration profile being set by selecting the type, the concentration and / or the diffusion properties of the dopant atoms.

5. The method according to any one of claims 1 to 4, using an undoped substrate.

6. The method according to any one of claims 1 to 4,
in which the transistor properties of the SOI field effect transistor by means of selection
the material of the gate area,
the dopant concentration of the substrate and / or
the dopant profile of the substrate
can be set.

7. The method according to claim 6,
using the dopant profile of the substrate
pocket doping and / or
a retrograde tub
is set.

3. The method according to any one of claims 1 to 7, in which a second SOI field effect transistor according to the Method of manufacturing the SOI field effect transistor and / or is formed in the substrate, the Transistor properties of the second SOI Field effect transistor different from that of the SOI Field effect transistor can be set.

9. The method according to claim 8, where the different transistor properties of the SOI field effect transistor and the second SOI Field effect transistor only from a different Thickness of the spacer layers result.

10. The method according to any one of claims 1 to 9 in which a third SOI field effect transistor according to the Method of manufacturing the SOI field effect transistor and / or is formed in the substrate, the Transistor properties of the third SOI field effect transistor can be set in the same way as that of the SOI Field effect transistor, the line types of the SOI Field effect transistor and the third SOI Field effect transistors are complementary to each other.

11. The method according to any one of claims 8 to 10 in which the gate regions of the SOI field effect transistor and of the second SOI field effect transistor or the SOI Field effect transistor, the second SOI field effect transistor and the third SOI field effect transistor from the same Material are made.

12. The method according to claim 11, where the material of the gate areas has a value of Work function that is substantially equal to that arithmetic mean of the work function values of heavily p-doped poly-silicon and heavily undoped poly- Is silicon.

13. The method according to claim 11 or 12,
where the material of the gate areas
germanium,
Tungsten,
Tantalum and / or
titanium nitride
is.

14. The method according to claim 12 or 13, where the material of the gate area is a work function between 4.45 electron volts and 4.95 electron volts having.

15. The method according to any one of claims 8 to 14, where the transistor properties of the SOI Field effect transistor and the second SOI Field effect transistor can be set so that one of the two SOI field effect transistors to a low one Leakage current and the other to a low threshold voltage is optimized.

16. The method according to any one of claims 1 to 15,
in which at least one SOI field-effect transistor acts as a vertical transistor,
Transistor with at least two gate connections or
Fin FET
is trained.

17. The method according to any one of claims 8 to 16,
in which
the second SOI field effect transistor is protected from doping by means of a protective layer during the formation of the source / drain regions of the SOI field effect transistor and / or
the SOI field effect transistor is protected from doping by means of a protective layer during the formation of the source / drain regions of the second SOI field effect transistor.

18. The method according to any one of claims 8 to 17, in at least one of the SOI field effect transistors at least one additional spacer layer on the Spacer layer has.

19. SOI field effect transistor with predeterminable transistor properties, comprising
a laterally delimited layer sequence with a gate insulating layer and a gate region on a substrate;
a spacer layer of a predeterminable thickness on at least part of the side walls of the laterally delimited layer sequence;
two source / drain regions in two surface regions of the substrate, to which the spacer layer adjoins, with a predeterminable dopant concentration profile, the layer sequence and the spacer layer being set up in such a way that they have a shading structure to avoid the introduction form dopant into a surface region of the substrate between the two source / drain regions during manufacture of the SOI field effect transistor;
the transistor properties of the SOI field-effect transistor are set by adjusting the thickness of the spacer layer and by adjusting the dopant concentration profile.