DE102005018346B4

DE102005018346B4 - Halbleiterchip für eine vollständig verarmte SOI-Mehrfach-Schwellenspannungs-Anwendung und ein Verfahren zu dessen Herstellung

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Publication number: DE102005018346B4
Application number: DE102005018346A
Authority: DE
Inventors: Hao-Yu Chen; Chang-Yun Chang; Di-Hong Austin Lee; Fu-Liang Yang
Original assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Current assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date: 2004-04-28
Filing date: 2005-04-20
Publication date: 2011-02-24
Anticipated expiration: 2025-04-21
Also published as: US7382023B2; US20050242398A1; DE102005018346A1; US20080237717A1; TW200610019A; TWI275126B; US8865539B2; US20110212579A1

Abstract

Halbleiterchip, welcher einen Kernbereich (202) und einen Eingabe-/Ausgabe-(I/O)-Bereich (204) aufweist, umfassend:
ein Substrat (200);
eine Halbleiterschicht, welche das Substrat (200) überlagert;
ein eingebettetes Dielektrikum (210) unter der Halbleiterschicht, wobei das eingebettete Dielektrikum (210) eine erste Dicke in dem Kernbereich (202) und eine zweite Dicke in dem Eingabe-/Ausgabe-(I/O)-Bereich (204) aufweist, wobei eine schräge Seitenwand (212) zwischen dem Kernbereich (202) und dem Eingabe-/Ausgabe-(I/O)-Bereich (204) liegt, wobei die schräge Seitenwand (212) einen ansteigenden Dickebereich und eine Höhe von ungefähr 20 nm oder weniger aufweist;
einen ersten Transistor, welcher eine erste Gate-Elektrode aufweist und einen zweiten Transistor, welcher eine zweite Gate-Elektrode aufweist, die in dem Kernbereich (202) gebildet ist, wobei der erste Transistor ein vollständig verarmter Silizium-auf-Isolator-p-Kanal-Metalloxid-Halbleiter-Transistor (FD-SOI-PMOS) mit einer ersten Arbeitsfunktion ist, die zwischen ungefähr 4,7 eV und ungefähr 5,0 eV beträgt, wobei der zweite Transistor eine FD-SOI-n-Kanal-Metalloxid-Halbleiter(NMOS)-Vorrichtung mit einer zweiten Arbeitsfunktion ist, die zwischen ungefähr 4,2 eV und...

Description

TECHNISCHES GEBIET
Die vorliegende Erfindung bezieht sich im Allgemeinen auf Halbleitervorrichtungen und insbesondere auf einen Halbleiterchip und Verfahren zu dessen Herstellung für eine vollständig verarmte SOI-Mehrfach-Schwellenspannungs-Anwendung (fully depleted SOI multiple threshold voltage application).
HINTERGRUND
Um leistungsfähige elektronische Vorrichtungen herzustellen, wird es oft gewünscht, Halbleiterchips mit mehreren unterschiedlichen Bereichen (z. B. Kernbereich, Niederleistungsbereich, I/O-Bereich) herzustellen, die Halbleitervorrichtungen aufweisen, die beispielsweise bezüglich Geschwindigkeit und Leistung variieren. Halbleitervorrichtungen, die einige oder alle dieser Eigenschaften aufweisen, beinhalten Silizium-auf-Isolator(SOI)-Vorrichtungen. Eine heutige Herausforderung in der SOI-Technologie ist jedoch ein Bilden dünner Si-Kanal-SOI-I/O-Vorrichtungen mit signifikanter Schwellenspannungs(V_th)-Steuerung. Beispielsweise ist in einer SOI-I/O-Anwendung ein höhreres V_th notwendig, weil SOI-Vorrichtungen an einem größeren Drain-induzierten Barrieren-Abnahmeeffekt leiden (drain induced barrier lowering (DIBL) effect) (der durch die Abknickeffekt-Charakterisierungen hervorgerufen wird) als es Bulk-Silizium-Wafer-Vorrichtungen (bulk silicon wafer devices) tun. Weiter erhöhen die hohen Spannungen, die typischerweise in den I/O-Bereichen angewandt werden, den wichtigen Leckstrom. Diese Schwachpunkte zu überwinden, wird zunehmend wichtig, da die SOI-Vorrichtungs-Stärke verringert wird, um den Wirkungsgrad zu verbessern und die Abknickeffekte zu verringern.
Mehrere bekannte Verfahren versuchen V_th durch Steuern des Substratpotentials (body potential) des SOI-Transistors zu steuern. Ein erstes Verfahren ist es, das Transistorsubstrat (transistor body) auf ein festes Spannungsniveau über einen Substratkontakt zu verbinden. Jedoch trotz Verringern des Abknickeffekts (FBE) in SOI-Vorrichtungen, kann das substratverbundene (body-tied) Verfahren Flächen- und Geschwindigkeitsnachteile aufweisen. Zusätzlich können die Vorteile, die durch das substratverbundene Verfahren erreicht worden sind, abnehmen, da sich die SOI-Siliziumstärke verringert, da der zunehmende Substratwiderstand den Substratkontakt nutzlos macht.
Ein weiteres bekanntes Substratverfahren zum Steuern von V_th ist eine Kanalbereichs-Dotierung (channel region doping). Trotz Erhöhen der V_th verringern Kanalimplantate jedoch die Verarmungs-Fähigkeit einer SOI-Vorrichtung, wobei sie dabei eine Leistungsverringerung von dem FBE erleidet.
Ein weiteres häufig verwendetes Verfahren für eine FBE-Verringerung ist es, den Kanalbereich der SOI-Vorrichtung vollständig zu verarmen (fully deplete FD), indem die Siliziumstärke verdünnt wird. Die FD-SOI-Vorrichtung erlaubt einen zusätzlichen Ionisationsstoß(I-I)-induzierten Ladungsträgerdurchlauf aus dem Kanal, wobei dabei der FBE unterdrückt wird. Eine wesentliche Unterdrückung des FBE in dem Transistor-Kanalbereich erhöht signifikant die Schwellenspannungs-Steuerung.
Eine Vorpolung (Biasing) des Substratbereichs eines SOI-Transistors ist üblicherweise ein wichtiger Teil der Vorrichtungs-V_th-Steuerung und Ausdünnen der Silizium-Substratstärke ist ein bevorzugtes Verfahren geworden, das zu der V_th-Steuerung beiträgt. Jedoch gibt es noch immer einen Bedarf für eine SOI-Technologie mit der Kapazität, um ausreichende Rück-Gate-Vorspannung (back gate bias) bereitzustellen, um gewünschte V_th-Werte zu erreichen.
Ein weiteres bekanntes und akzeptiertes Verfahren zum Erreichen einer gewünschten V_th ist es, die Gate-Elektroden-Arbeitsfunktion zu modifizieren, indem die Materialkomposition der Gate-Elektrode modifiziert wird. Die 1a und 1b zeigen bekannte Vorrichtungen 100 und 102 in welchen die Gate-Elektroden-104-Materialkombination und eine entsprechende Gate-Elektroden-104-Arbeitsfunktion variiert wird, um die Schwellenspannung der Vorrichtungen zu steuern. Die in 1a dargestellte CMOS-Struktur 100 ist von Polishchuk, et. al in einer Veröffentlichung „Dual Work Function Metal Gate CMOS Transistors by Ni-Ti Interdiffusion”, IEEE Electron Device Letters, Vol. 23, No. 4, April 2002 offenbart worden, auf die hier Bezug genommen wird. 1a zeigt eine Gate-Elektrode 104, die Nickel und Titan über dem PMOS-Bereich 106 umfasst und Titan über dem NMOS-Bereich 108 aufweist.
Die FD-SOI-Transistoren 102, die in 1b dargestellt sind und von H. Wakabayashi in einer Veröffentlichung „A Novel W/TiNx Metal Gate CMOS Technology Using Nitrogen-Concentration-Controlled TiNx Film”, IEEE IEDM, Dez. 1999, auf die hier Bezug genommen wird, offenbart worden ist, weisen Gate-Elektroden 104-Materialkompositionen von Wolfram W, Titan Ti, eine erste Konzentration von N und eine zweite Konzentration von Stickstoff Nx auf. Die Variation der Materialzusammensetzung verändert die Gate-Arbeitsfunktion jeder Gate-Elektrode 104, wobei dabei die Schwellenspannung der FD-SOI-Transistoren 102 variiert.
Die 1a und 1b zeigen eine Gate-Elektroden-Materialzusammensetzungsvariation innerhalb eines kleinen Bereichs des Chips. Es ist jedoch schwierig, unterschiedliche Gate-Arbeitsfunktions-Materialien für SOI-Kernanwendungen und I/O-Vorrichtungsanwendungen beispielsweise auf dem gleichen Chip anzuwenden. In der herkömmlichen Schaltungsanwendung beträgt die Schwellenspannung für eine 3,3 V I/O-Vorrichtung ungefähr 0,65 V und die Schwellenspannung für eine 1,0 eV Kernvorrichtung beträgt ungefähr 0,2 V. Die Ziel-Schwellenspannungen werden durch Verwenden einer Quellen(well) oder einer Taschen-Implantation in dem Bulk-Substrat erreicht. Jedoch kann für eine völlig verarmte SOI-Vorrichtung die Schwellenspannung nicht durch die Kanal- oder Taschen-Implantation angepasst werden, weil eine starke Substratkonzentration die FD-Vorrichtung in eine teilweise verarmte Vorrichtung verwandelt wird und die Leistungsfähigkeit verringert. Ein Verfahren, um eine unterschiedlichen Schwellenspannung für eine vollständig verarmte SOI-Vorrichtung zu erreichen, ist es, die Gate-Arbeitsfunktion zu verändern. Das kann mit Bezug auf die folgende Formel dargestellt werden:
Falls wir beispielsweise das Na (Substrat-Konzentration) konstant lassen, brauchen wir eine andere Variable, um die Schwellenspannung auf einen gewünschten Wert in einer anderen Anwendung zu steuern. Die Gate-Arbeitsfunktion (ϕ_m) ist ein guter Kandidat für eine V_th-Abstimmung, weil die gegenwärtige Metall-Gate-Entwicklung eine Haupttechnologie geworden ist. Aus dem Grund, weil Metall-Gates nicht nur den Gate-Widerstand verbessern, sondern auch bessere Charakteristiken zeigen, verglichen mit Polysilizium beim Integrieren mit dielektrischen Materialien mit hohem k, wie in 1c dargestellt ist.
DE 198 00 179 A1 offenbart ein Halbleiterbauelement und ein dazugehöriges Herstellungsverfahren, wobei eine Kompromissbeziehung zwischen einem Schwellenwert und einem Diffusionsschicht-Verluststrom beseitigt wird, und es nicht erforderlich ist, eine Gateoxidschicht in einer Vielzahl von Schritten zu bilden.
ZUSAMMENFASSUNG DER ERFINDUNG
Diese Probleme im Stand der Technik werden durch die vorliegende Erfindung gemäß Anspruch 1 gelöst, wobei ein Halbleiterchip offenbart wird, welcher einen Kernbereich und einen Eingabe-/Ausgabe-(I/O)-Bereich aufweist, umfassend: ein Substrat, eine Halbleiterschicht, welche das Substrat überlagert, ein eingebettetes Dielektrikum unter der Halbleiterschicht, wobei das eingebettete Dielektrikum (210) eine erste Dicke in dem Kernbereich und eine zweite Dicke in dem Eingabe-/Ausgabe-(I/O)-Bereich aufweist, wobei eine schräge Seitenwand zwischen dem Kernbereich und dem Eingabe-/Ausgabe-(I/O)-Bereich liegt und wobei die schräge Seitenwand einen ansteigenden Dickebereich und eine Höhe von ungefähr 20 nm oder weniger aufweist. Weiter umfasst der erfindungsgemäße Halbleiterchip einen ersten Transistor, welcher eine erste Gate-Elektrode aufweist und einen zweiten Transistor, welcher eine zweite Gate-Elektrode aufweist, die in dem Kernbereich gebildet ist, wobei der erste Transistor ein vollständig verarmter Silizium-auf-Isolator-p-Kanal-Metalloxid-Halbleiter-Transistor (FD-SOI-PMOS) mit einer ersten Arbeitsfunktion ist, die zwischen ungefähr 4,7 eV und ungefähr 5,0 eV beträgt, und wobei der zweite Transistor eine FD-SOI-n-Kanal-Metalloxid-Halbleiter(NMOS)-Vorrichtung mit einer zweiten Arbeitsfunktion ist, die zwischen ungefähr 4,2 eV und ungefähr 4,5 eV beträgt. Der erfindungsgemäße Halbleiterchip umfasst weiter einen dritten Transistor, welcher eine dritte Gate-Elektrode aufweist und einen vierten Transistor, welcher eine vierte Gate-Elektrode aufweist, die auf dem Eingabe-/Ausgabe-(I/O)-Bereich gebildet ist, wobei der dritte Transistor eine FD-SOI-PMOS-Vorrichtung mit einer dritten Arbeitsfunktion ist, die zwischen ungefähr 4,4 eV und ungefähr 4,7 eV beträgt, wobei der vierte Transistor eine FD-SOI-NMOS-Vorrichtung mit einer vierten Arbeitsfunktion ist, die zwischen ungefähr 4,5 eV und ungefähr 4,8 eV beträgt. Außerdem umfasst der erfindugnsgemäße Halbleiterchip ein erstes Gate-Dielektrikum mit einer ersten Gate-Dielektrikums-Dicke, welche unter der ersten und der zweiten Gate-Elektrode liegt; und ein zweites Gate-Dielektrikum mit einer zweiten Gate-Dielektrikums-Dicke, welche unter der dritten und der vierten Gate-Elektrode liegt, wobei die zweite Gate-Dielektrikums-Dicke von der ersten Gate-Dielektrikums-Dicke verschieden ist.
Außerdem offenbart die vorliegende Erfindung ein Verfahren gemäß Anspruch 17 zum Herstellen einer Multi-Schwellwert-Applikation zur Herstellung eines erfindungsgemäßen Halbleiterchips, wobei das Verfahren umfasst: Bilden eines Halbleiter-auf-Isolator-Substrats, umfassend folgende Schritte: Bilden einer ersten Maske über einen Kernbereich eines Halbleitersubstrates, Implantieren eines ersten Materials in einen Eingabe-/Ausgabe-(I/O)-Bereich des Halbleitersubstrats, wobei ein eingebettetes dielektrisches Material im Halbleitersubstrat gebildet wird Entfernen der ersten Maske, Implantieren eines zweiten Materials in den ersten und in den Eingabe-/Ausgabe-(I/O)-Bereich des Halbleitersubstrats, wobei ein eingebettetes dielektrisches Material in dem Halbleitersubstrat gebildet wird, wobei das eingebettete dielektrisches Material eine erste Dicke in dem Kernbereich aufweist und eine zweite Dicke in dem Eingabe-/Ausgabe-(I/O)-Bereich aufweist, wobei das Halbleitersubstrat (200) dabei in ein Halbleiter-auf-Isolator-Substrat transformiert wird; und Ausglühen des Halbleiter-auf-Isolator-Substrats, Bilden eines Gate-Dielektrikum-Materials über dem ersten und dem Eingabe-/Ausgabe-(I/O)-Bereich des Halbleiter-auf-Isolator-Substrats, und Entfernen eines Abschnitts des Gate-Dielektrikum-Materials in dem Eingabe-/Ausgabe-(I/O)-Bereich, wobei das Gate-Dielektrikum-Material dadurch eine dritte Dicke in dem Kernbereich und eine vierte Dicke in dem Eingabe-/Ausgabe-(I/O)-Bereich aufweist.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
Für ein vollständigeres Verständnis der vorliegenden Erfindung und deren Vorteile, wird jetzt Bezug auf die folgende Beschreibung in Verbindung mit den beigefügten Zeichnungen genommen, in welchen:
die 1a und 1b bekannte Dual-Arbeitsfunktions-Metall-Gate-Transistoren zeigen; und 1c grafisch die Beziehung zwischen Schwellenspannung und der Gate-Arbeitsfunktion zeigt;
die 2a–2c Querschnitts-Ansichten zeigen, die die Schritte eines ersten Herstellungsverfahrens in Übereinstimmung mit einer ersten erläuternden Ausführungsform der vorliegenden Erfindung darstellen;
die 2d eine Querschnittsansicht einer eingebetteten dielektrischen Stufe zeigt;
die 2e eine erste erläuternde Ausführungsform der vorliegenden Erfindung zeigt;
die 2f eine zweite erläuternde Ausführungsform der vorliegenden Erfindung zeigt; und
die 3a–3h zeigen Querschnitts-Ansichten, die Schritte eines zweiten Herstellungsverfahrens in Übereinstimmung mit einer dritten erläuternden Ausführungsform der vorliegenden Erfindung darstellen.
GENAUE BESCHREIBUNG DER ERLÄUTERNDEN AUSFÜHRUNGSFORMEN
Das Herstellen und Verwenden der zurzeit bevorzugten Ausführungsformen werden nachfolgend im Detail besprochen.
Die vorliegende Erfindung wird mit Bezug auf bevorzugte Ausführungsformen in einem speziellen Zusammenhang beschrieben, nämlich einer vollständig verarmten SOI-Mehrfach-Schwellenspannungs-Anwendung. Die Erfindung kann jedoch auch auf andere Halbleiter-Vorrichtungen und Halbleiteranwendungen angewandt werden, die einen Bedarf für Mehrfach-Schwellenspannungen auf dem gleichen Substrat aufweisen.
Ein Substrat 200, welches in 2a dargestellt ist, umfasst ein Halbleiter-Substratmaterial. Das Substratmaterial ist vorzugsweise ein p-Typ-dotiertes, im Wesentlichen kristallines Siliziummaterial mit einer <100> Kristallorientierung. Andererseits kann das Substrat 200 n-Typ-dotiert sein und die gleiche Kristallorientierung wie das p-Typ-dotierte Substrat oder andere Kristallorientierungen, wie beispielsweise <111> und <110> aufweisen. Das Substrat 200 kann irgendein passendes Material als ein Halbleitersubstrat aufweisen, wie Galliumarsenid, Indiumphosphid, Silizium, Germanium, Kohlenstoff und Kombinationen davon, welches Buffer-Schichten beinhaltet, die abgestufte Abschnitte von Halbleitermaterialien, wie beispielsweise eine abgestufte Silizium-Germanium-Bufferschicht beinhalten. Das Substrat 200 kann auch ein gestreckter (strained) Halbleiter, wie beispielsweise gestrecktes Silizium oder ein keramischer Wafer sein.
Das Substrat 200 weist einen Kernbereich 202 und einen Eingabe-/Ausgabe-(I/O)-Bereich 204 auf. Erläuternde Ausführungsformen der vorliegenden Erfindung beinhalten Substrate mit irgendeiner Anzahl von Bereichen, die irgendeine Anzahl von Schwellenspannungs-Anforderungen aufweisen. Beispielsweise beinhalten erläuternde Ausführungsformen Substrate mit Bereichen, die für Nieder-Rausch-Anwendungen (low noise applications) bestimmt sind. Transistoren, die in I/O-Bereichen von Halbleiterchips gebildet werden, weisen typischerweise eine höhere Schwellenspannung auf als beispielsweise Transistoren in den Kernbereichen des gleichen Chips.
Beispiele von I/O-Vorrichtungen können beispielsweise Dreifach-Zustands-Buffer (tri-state buffers), Eingabe-Butter und Ausgabe-Buffer beinhalten. I/O-Vorrichtungen können einen elektrostatischen Entladungs-Schaltkreis (electrostatic discharge circuitry (ESD)) beinhalten und können eine Toleranz von mehreren Volt bereitstellen. I/O-Bereiche, wie der I/O-Bereich 204, werden typischerweise auf dem Randgebiet eines Chips gebildet, bei vom Zentrum entfernten Teilen. Kernbereiche, wie der Kernbereich 202 befinden sich typischerweise in Bereichen eines Chips, die benachbart zum Zentrum sind. Andere Anordnungen von I/O- und Kernbereichen werden jedoch überlegt. Kernbereiche 202 beinhalten typischerweise Transistoren, die Hochgeschwindigkeits- und Niederleistungs-Anforderungen für großformatige integrierte Schaltkreise (large scale integrated circuits (LSI)) (z. B. ULSI, VLSI) aufweisen, wie beispielsweise Prozessoren, Steuerungen und anwendungsspezifische integrierte Schaltkreise (ASICs).
Bezüglich 2b, wird eine Maske 206 über dem I/O-Bereich 204 des Substrats 200 aufgebracht, wobei der Kernbereich 202 des Substrats 200 belichtet wird. Das Substrat 200 wird einer Implantation eines dielektrischen Materials 208 in den belichteten Abschnitten des Siliziumsubstrats 200 ausgesetzt, wobei ein eingebettetes Dielektrikum 210 gebildet wird. Der Implantationsprozess ist vorzugsweise ein Sauerstoff-Implantationsprozess, wie eine Separation durch implantierten Sauerstoff (separation by implanted oxygen (SIMOS)). Der Implantationsprozess kann andererseits beispielsweise eine Separation durch implantierten Stickstoff (separation by implanted nitrogen (SIMNI), Separation durch implantierten Sauerstoff und Stickstoff oder interne thermische Oxidation (internal thermal oxidation (ITOX)) sein. Die SIMOX-Implantationsstufe beinhaltet vorzugsweise eine Ionen-Implantation von Sauerstoff (z. B. 1,8 × 10¹⁸ pro cm²) mit Substrattemperaturen, die größer als ungefähr 600 Grad Celsius sind.
Die Implantation von anderen Materialien wie Stickstoff und Sauerstoff kann gleichzeitig oder aufeinanderfolgend ausgeführt werden. Beispielsweise kann das eingebettete Dielektrikum 210 ein nitriertes Oxid oder eine hydrogeniertes Sauerstoffverbindung von Siliziumoxid sein. Implantieren von nitriertem Oxid trägt zur Verhinderung von Fremdatomdiffusion der Dotiersubstanz (impurity dopant diffusion) in das eingebettete Oxid bei, wobei dabei die Leistungsverschlechterung der Vorrichtung verhindert wird. Fremdatomdiffusion der Dotiersubstanz kann von Fremdatom-Dotiersubstanzen hervorgerufen werden, die während eines Quellenbildungs-Herstellungsschrittes, wie beispielsweise für n-Typ-Quellen (n-Quellen).
Bezüglich 2c wird die Maske 206 abgelöst und dielektrisches Material 208, vorzugsweise Sauerstoff wird wieder in den Kernbereich 202 und den I/O-Bereich 204 des Siliziumsubstrates 200 implantiert. Die zweite Sauerstoff-Implantationsstufe erstreckt das eingebettete Dielektrikum 210 in den I/O-Bereich 204 des Silizium-Substrates 200 und verdickt das eingebettete Dielektrikum 210 in dem Kernbereich 202. Die Stärke t_kern des eingebetteten Dielektrikums 210 in dem Kernbereich 202 beträgt vorzugsweise 100,0 nm. Die Stärke des eingebetteten Dielektrikums 210 in dem I/O-Bereich 204 t_I/O beträgt vorzugsweise ungefähr 30,0 nm. Die Stärke des eingebetteten Dielektrikums kann andererseits zwischen ungefähr 5,0 nm und ungefähr 200,0 nm betragen.
Nach der Implantation beinhaltet der SIMOX-Prozess ein Hochtemperatur (z. B. ungefähr 1300 Grad Celsius) – Ausglühen des Substrates. In anderen erläuternden Ausführungsformen werden die Schritte des Maskieren und eingebetteter dielektrischer Implantation eine beliebige Zahl von Malen wiederholt, wobei ein eingebettetes Dielektrikum beliebiger Stärke und beliebiger Anzahl von Bereichen auf dem Wafer gebildet wird.
Das eingebettete Dielektrikm 210 isoliert eine Halbleiterschicht 222 von dem Wafersubstrat 200. Der Wafer 223, welcher Silizium 222 und einen Isolator 210 umfasst, wird gewöhnlich als ein Silizium-auf-Isolator(silicon-on-insulator (SOI))-Wafer bezeichnet. Die Halbleiterschicht 222 weist häufig eine Stärke 225 von ungefähr 20,0 nm auf. Jedoch kann die Stärke 225 zwischen ungefähr 5,0 nm und ungefähr 50,0 nm liegen.
Obwohl eine eingebettete dielektrische Stufe 215 in der gestrichelten Box 211 mit rechtem Winkel dargestellt wird, weist die Stufe 211 vorzugsweise eine schräge Seitenwand auf, wie in 2d dargestellt ist. Die 2d ist eine vergrößerte Ansicht der gestrichelten Box 211. Die Schräge der Seitenwand 212 ist ein Stärkegradient, welcher von dem Schaltkreis-Design abhängig ist. Beispielsweise kann der Gradientenbereich ein verbotener Bereich für aktive Vorrichtungen sein, wobei aber Dummy-Vorrichtungen oder passive Vorrichtungen darin gebildet sein können. Aus dem Grund, weil der Gradientenbereich Versetzungen [dislocations] und eine nicht-gleichförmige Kapazität beinhalten kann, was sich in einem instabilen elektrischen Wirkungsgrad der aktiven Vorrichtungen auswirkt. In erläuternden Ausführungsformen jedoch, wobei Stufen in dem eingebetteten Oxid unterschiedliche Stärkengradienten aufweisen können, liegt jeder Stärkengradient (in der vertikalen Richtung) vorzugsweise zwischen ungefähr 5,0 nm und ungefähr 20,0 nm. In einigen Fällen, kann ein kleiner Zwischenraum (weniger als ungefähr 0,3 μm) zwischen zwei aktiven Bereichen gewünscht sein, einer mit einem dünnen Barrierendielektrikum und einer mit einem starken Barrieren-Dielektrikum. In diesen Fällen, kann die Stufe vorzugsweise nicht größer als ungefähr 1/10 des Zwischenraums sein, um die Schwellenspannungs-Fluktuation aufgrund eines geschlossenen aktiven Bereichs zu vermeiden.
Aufeinanderfolgende Herstellungsschritte bilden eine erste erläuternde Ausführungsform, die in 2e dargestellt ist. Flache Graben-Isolationsstrukturen 220 isolieren FD-SOI-Transistoren 214. Die Transistoren 214 über dem stärkeren Abschnitt des eingebetteten Dielektrikums 210 in dem Kernbereich 202 werden eine geringere Schwellenspannung als die Transistoren 214 über dem dünneren Abschnitt des eingebetteten Dielektrikums 210 in dem I/O-Bereich 204 aufweisen.
Verändern der Stärke des eingebetteten Dielektrikums 210 in unterschiedlichen Bereichen 202 und 204 des gleichen Substrats 200 liefert eine wesentliche Steuerung der Schwellenspannung der FD-SOI-Vorrichtungen 214. Für jeden Transistor 214 wirkt das eingebettete Dielektrikum 210 als ein Kondensator-Dielektrikum zwischen der Anode, die durch die Quelle oder den Substratbereich 213 dargestellt wird und der Kathode, die durch das jeweilige Substrat 200, das unter dem eingebetteten Dielektrikum 210 liegt. Verändern der Stärke des eingebetteten Dielektrikums 210 verändert die Kapazität, die mit dem Transistorkanal-Bereich in dem Quell-Bereich 213 verbunden ist, wobei dabei eine unterschiedliche Schwellenspannung an die FD-SOI-Vorrichtungen 214 gemäß dem Bereich 202 oder 204 bereitgestellt wird.
Eine FD-SOI-Vorrichtung 214 in dem I/O-Bereich 204 weist eine höhere mögliche V_th als eine im Wesentlichen ähnliche Vorrichtung 214 in dem Kernbereich wegen dem Unterschied in der eingebetteten Dielektrikum-210-Stärke auf. Im Allgemeinen wird ein dünneres eingebettetes Dielektrikum einen größeren V_th-Abstimmungsbereich und ein stärkeres eingebettetes Dielektrikum wird einen geringeren V_th-Abstimmungsbereich liefern.
In weiteren erläuternden Ausführungsformen ist die Variation der eingebetteten Dielektrikumstärke nicht auf eine Bereichsvariation beschränkt. Die eingebettete dielektrische Stärke kann auf einem Chip oder einem Wafer wie gewünscht für eine beliebige Zahl von Bereichen, die eine beliebige Anzahl von Größen aufweisen, variiert werden. Obwohl die eingebettete dielektrische Stärke vorzugsweise in Übereinstimmung mit Schwellenspannungs-Anforderungen für FD-SOI-Vorrichtungen variiert wird, kann die eingebettete dielektrische Stärke andererseits in Übereinstimmung mit anderen Anwendungsanforderungen bezüglich des Halbleitervorrichtungsbetriebs, wie Temperatur (z. B. SOI-Selbsterhitzungs-Effekt), Strom und Rauschen, variiert werden.
Die Ionen-Implantations-Stufen, die die n-Typ- oder p-Typ-Quellbereiche 213 in dem Halbleitermaterial 222 bilden, die das eingebettete Dielektrikum 210 überlagern, können Phosphor- oder Bor-dotiertes Siliziumoxid in den oberen Bereichen des eingebetteten Dielektrikums 210 herstellen. Die Diffusion von III-V-Typ Fremdatomen in das eingebettete Dielektrikum 210 von den überlagernden Quellbereichen 213 kann ebenso zu dotiertem Siliziumoxid in Bereichen des eingebetteten Dielektrikums 210 beitragen.
Eine zweite erläuternde Ausführungsform, die in 2f dargestellt ist, zeigt mehr als zwei eingebettete Dielektrikum-209-Stärken für Bereiche KERN, LP und I/O auf dem gleichen Wafer-Substrat 200. Die FD-SOI-Transistoren, die aufeinanderfolgend auf dem Siliziumsubstrat 222 über dem eingebetteten Dielektrikum 209 gebildet werden, weisen unterschiedliches V_th in Übereinstimmung mit der darunterliegenden Stärke des eingebetteten Dielektrikums 209 auf. Vorzugsweise werden gebildete FD-SOI-Transistoren, die den stärksten Abschnitt des eingebetteten Dielektrikums 209 überlagern, ein geringeres V_th aufweisen als FD-SOI-Transistoren, die in dem LP-Bereich oder dem I/O-Bereich gebildet werden. FD-SOI-Transistoren, die in dem LP-Bereich gebildet sind, werden ein höheres V_th aufweisen, als die Transistoren, die in dem KERN-Bereich gebildet worden sind. Die FD-SOI-Transistoren, die in dem I/O-Bereich gebildet werden, werden ein höheres V_th aufweisen, als die Transistoren in dem LP-Bereich und dem KERN-Bereich.
Ein zweiten Verfahren in Übereinstimmung mit einer dritten erläuternden Ausführungsform, die in den 3a–3h dargestellt ist, umfasst ein eingebettetes Dielektrikum 210 der ersten erläuternden Ausführungsform. In 3a werden flache Graben-Isolationsstrukturen 220 in dem Silizium-Bereich 222 gebildet, die das eingebettete Dielektrikum 210 überlappen. Andererseits können andere Isolationsstrukturen (z. B. Mesa-Isolierung und LOCOS-Isolierung) verwendet werden. Der Siliziumbereich 222 über dem eingebetteten Dielektrikum 210 ist ungefähr 20,0 nm stark.
Ein Gate-Dielektrikum 224, welches Siliziumoxid umfasst, wird aufgetragen. Die Stärke des Gate-Dielektrikums 224 beträgt ungefähr 10,0 nm und kann andererseits zwischen ungefähr 2,0 nm und ungefähr 10,0 nm betragen. Das Gate-Dielektrikum kann andererseits aus einem dielektrischen Material mit hohem k gebildet werden, welches eine hohe dielektrische Konstante, größer als ungefähr 4,0 aufweist. Das dielektrische Material mit hohem k kann ein metallisches Dielektrikum sein, welches Metalloxid wie beispielsweise Al₂O₃, Ta₂O₅, ZrO₂ und HfO₂ oder HfSi beinhaltet. Verschiedene Arten der Behandlung können auf Dielektrika mit hohem k angewandt werden, wie NH₃-Ausglühen, O⁺-Ausglühen, NO-Ausglühen und N₂O-Ausglühen, wobei alle gut bekannt sind.
Ein Maskenmaterial, wie ein Photolack (nicht dargestellt), deckt das Gate-Dielektrikum 224 in dem I/O-Bereich 204 ab und wobei ein Abschnitt des belichteten Gate-Dielektrikums 224 in dem Kernbereich 202 entfernt wird, wie in 3b dargestellt wird. Die sich ergebende Stärke des Gate-Dielektrikums 224 in dem Kernbereich 202 beträgt ungefähr 0,8 nm und kann andererseits zwischen ungefähr 0,8 nm und ungefähr 2,0 nm betragen. Zur Betonung ist die Stufe, die zwischen dem Kernbereich 202 und dem I/O-Bereich gebildet ist, auf einer größeren Skala dargestellt.
Der stärkere Abschnitt des Gate-Dielektrikums 224 erlaubt eine höhere Schwellenspannung in den FD-SOI-Vorrichtungen, die aufeinanderfolgend in dem I/O-Bereich 204 gebildet werden. Dagegen weisen die FD-SOI-Vorrichtungen, die in dem Kernbereich 202 gebildet werden sollen, ein dünneres Gate-Dielektrikum 224 und eine entsprechend niedrigere Schwellenspannung auf.
Eine Schicht aus Polysilizium 228 wird auf dem Gate-Dielektrikum 224, wie in 3c dargestellt, aufgetragen. Obwohl eine Polysilizium-Stufe (nicht dargestellt) über der Gate-Dielektrikum-Stufe 226 auf der Polysilizium-Oberfläche 230 gebildet werden kann, ist die Polysiliziumstufe ein relativ insignifikantes Oberflächenmerkmal und wobei die Polysiliziumoberfläche 230 in 3c als im Wesentlichen planar für erläuternde Zwecke dargestellt ist.
Die 3d stellt aufeinanderfolgende Schritte zum Bilden eines Photolack-Materials 232 auf dem Polysilizium 228 dar. Unmaskierte Abschnitte 234 des Polysiliziums 228 werden dotiert 235 mit einer n-Typ-Dotiersubstanz, welche einen n-dotierten Polysilizium-Bereich 234 bildet. Die Dotiersubstanz wird vorzugsweise durch bekannte Ionen-Implantationsverfahren implantiert, wie beispielsweise Plasma-Immersions-Ionenimplantation (PIII) oder Metall-Plasma-Immersions-Ionenimplantation (MePIII). Die Dotiersubstanz ist vorzugsweise Phosphor und kann alternativ Arsen, Bor, Bordiflurid (BF₂), Wasserstoff, Stickstoff, Sauerstoff, Argon oder Kombinationen davon sein.
Wie in 3e dargestellt, werden eine erste Metallschicht 238 und eine zweite Metallschicht 240 nacheinander über dem Gate-Dielektrikum 224 aufgetragen. Die Stärke der erste Metallschicht 238 beträgt ungefähr 5,0 nm, und die Stärke der zweite Metallschicht 240 beträgt ungefähr 2,0 nm. Die Metallschichten 238 und 240 werden durch Verwendung bekannter Auftragungsverfahren wie beispielsweise Verdampfung, Sputtern oder verschiedene Arten chemischer Dampfabscheidung, wie plasmagestütze chemische Gasphasenabscheidung aufgebracht. Die erste Metallschicht 238 umfasst vorzugsweise Titan und die zweite Metallschicht 240 umfasst vorzugsweise Platin. Jedoch können die erste 238 und zweite 240 Metallschicht andererseits beispielsweise Nickel, Palladium, Iridium, Ruthenium Rhodium, Molybdän, Hafnium, Aluminium, Kobalt, Wolfram oder Kombinationen davon umfassen. Kombinationen können Metalllegierungen wie beispielsweise binäre Metalllegierungen, Metall-Silizide, Metall-Siliziumnitride, dotierte Metalllegierungen und dotierte Silizidlegierungen beinhalten.
Anschließende Photolithografie-Schritte maskieren einen Abschnitt der zweiten Metallschicht 240 in dem I/O-Bereich 204 und wobei der beschichtete Abschnitt der zweiten Metallschicht 240 in dem Kernbereich 202 entfernt wird, wie in 3f dargestellt wird. Ein Nassätzen oder reaktives Ionenätzen kann verwendet werden, um die Abschnitte der zweiten Metallschicht 240 zu entfernen.
Ein thermisches Ausglühen bei ungefähr 500°C für ungefähr 10 Minuten bewirkt, dass die Metalle 238 und 240 in die undotierten 228 und dotierten 234 Bereiche des Polysilizium diffundieren, wie in 3g dargestellt ist. Der Aufglühprozess stellt eine Silizium-Titan-Legierungs-Gateelektrode 250 her und eine n-dotierte Silizium-Titan-Legierungs-Gate-Elektrode 252 in dem Kernbereich 202. Der Aufglühprozess stellt auch eine Titan-, Platin- und Silizium-Legierung 254 und eine n-dotierte Titan-, Platin- und Silizium-Legierung 256 in dem I/O-Bereich 204 her. In den dargestellten Ausführungsformen ist nur eine einfache Gate-Elektrodenstufe dargestellt. Ein Fachmann wird jedoch erkennen, dass die Gateelektroden unterschiedliche Dotierkonzentrationen und unterschiedliche Dotier-Fremdatome aufweisen können. Dies kann z. B. mit mehrfachen Dotierschritten und durch In-Situ-Dotierung während einem Aufbringen einer Gate-Polysiliziumschicht 228 erreicht werden. Vorzugsweise liegt das Verhältnis der Dotierkonzentration zwischen den Gate-Elektroden in der Größenordnung von 10⁵ oder weniger.
Die 3h zeigt die Struktur der 3g nachdem eine weitere Verarbeitung FD-SOI-PMOS-Transistoren 260, 261 und FD-SOI-NMOS-Transistoren 262, 263 herstellt. Verändern der Materialzusammensetzung und dabei der Arbeitsfunktion der Gate-Elektroden 250, 252, 254 und 256 liefert einen entsprechenden Unterschied in der Schwellenspannung zwischen den FD-SOI-Vorrichtungen 260, 261, 262 und 263. Die Schwellenspannung der FD-SOI-Transistoren 260, 261, 262 und 263 in 3h werden teilweise durch die Arbeitsfunktion der Gate-Elektroden 250, 252, 254 und 256 gesteuert. Die Gate-Elektrode 250 weist eine Arbeitsfunktion auf, die zwischen ungefähr 4,7 eV und 5,0 eV liegt. Die Gate-Elektrode 254 weist eine Arbeitsfunktion auf, die zwischen ungefähr 4,4 eV und 4,7 eV liegt. Die Gate-Elektrode 252 weist eine Arbeitsfunktion auf, die zwischen ungefähr 4,2 eV und 4,5 eV liegt. Die Gate-Elektrode 256 weist eine Arbeitsfunktion auf, die zwischen ungefähr 4,5 eV und 4,8 eV liegt. Die Kombination eingebetteter Dielektrikum-210-Stärkenvariation, Gate-Dielektrikum-224-Stärkenvariation und der Variation der Gate-Elektrode 250, 252, 254 und 256 Arbeitsfunktionen liefert einen hohen Grad an Steuerung der Schwellenspannungsvariation der FD-SOI-Transistoren 260, 261, 262 und 263 und anderer Vorrichtungen auf dem gleichen Chip-Plättchen (chip die) 200 oder in dem gleichen Wafer.
Die FD-SOI-Transistoren 260, 261, 262, 263, die in den erläuternden Ausführungsformen hier beschrieben worden sind, sind als erläuternd von verarmten Substratvorrichtungen im Allgemeinen gemeint. Die vorliegende Erfindung kann auch auf teilweise verarmte Vorrichtungen, wie beispielsweise teilweise verarmte Silizium-auf-Isolator(PD-SOI)-Transistoren. Andere Vorrichtungen in erläuternden Ausführungsformen der vorliegenden Erfindung beinhalten Feldeffekttransistoren (FET), wie beispielsweise Metalloxid-Halbleiter-FETs (metall oxide semiconductor FETs (MOSFETs)), Metall-Halbleiter-FETs (metal semiconductor FETs (MESFETs)), Dünnfilm-Transistoren (thin film transistors (TFTs)), gestreckte Kanal-Transistoren, und Doppel-Gate-MOSFETs. Obwohl die vorliegende Erfindung passend für irgendeine Technologieverbindung ist, ist die vorliegende Erfindung für die 65 nm-Verbindung und kleinere Technologieverbindungen passend.
Kontakte 280, wie jene, die beispielsweise mit den Quellen-(source) 270, Drain- 272 und Gate-274-Bereichen des Transistors 263 verbunden sind, verändern sich oder bilden andererseits neue Arbeitsfunktionen in den Transistoren. Beispielsweise liefert Silizid, welches in dem Quellenbereich 270 des FD-SOI-NMOS 263 gebildet wird, eine fünfte Arbeitsfunktion in dem Quellenbereich als ein Ergebnis der Diffusion des Wolframmaterials in den Kontakt 280 mit dem dotierten Polysilizium in dem oberen Abschnitt des Quellenbereichs 270. Eine weitere Gate-Arbeitsfunktion wird durch Diffusion des Wolframmaterials in dem Kontakt 282 mit dem n-dotierten Polysilizium und Titan der Gate-Elektrode 256 in dem oberen Abschnitt der Gate-Elektrode 274 bereitgestellt.
Die bevorzugten Ausführungsformen der vorliegenden Erfindung liefern einen signifikanten Vorteil mit Bezug auf die Steuerung der Schwellenspannung der Halbleitervorrichtungen und speziell auf voll verarmte Silizium-auf-Isolator-Vorrichtungen unterschiedlicher Schaltungsanwendungen auf einem Chip. Die vorliegende Erfindung kann verwendet werden, um Vorrichtungen zu beinhalten, die beispielsweise dünne und ulta-dünne eingebettete Oxide auf einem Plättchen beinhalten. Die Anwendungen beinhalten beispielsweise Kernanwendungen, Niederleistungsanwendungen, und I/O-Anwendungen. Verbesserte Steuerung der Schwellenspannung der Vorrichtungen in unterschiedlichen Anwendungen liefert mehr Steuerung der Drain-induzierten Barrierenverringerung in FD-SOI-Vorrichtungen und einer verbesserten Vorrichtung und Schaltkreisleistung.
Ein Vorteil der bevorzugten Ausführungsformen der vorliegenden Erfindung ist, dass die eingebettete Dielektrikumstärke gemäß den Anwendungen variiert werden kann, die Transistoren mit unterschiedlichen verlangten Schwellenspannungen aufweisen, z. B. Kernanwendungen, Niederleistungsanwendungen und I/O-Anwendungen. Ein weiterer Vorteil ist, dass unterschiedliche eingebettete Oxidstärken in dem gleichen Wafer verwendet werden können, um eine V_th-Anpassung bereitzustellen, die im Wesentlichen für FD-SOI-Rück-Gate-vorgespannte Vorrichtungen (FD SOI back-gate biased devices) reserviert ist, die eine V_th-Anpassung verlangen, z. B. Kernanwendungen, Niederleistungsanwendungen und I/O-Anwendungen.

Claims

Halbleiterchip, welcher einen Kernbereich (202) und einen Eingabe-/Ausgabe-(I/O)-Bereich (204) aufweist, umfassend: ein Substrat (200); eine Halbleiterschicht, welche das Substrat (200) überlagert; ein eingebettetes Dielektrikum (210) unter der Halbleiterschicht, wobei das eingebettete Dielektrikum (210) eine erste Dicke in dem Kernbereich (202) und eine zweite Dicke in dem Eingabe-/Ausgabe-(I/O)-Bereich (204) aufweist, wobei eine schräge Seitenwand (212) zwischen dem Kernbereich (202) und dem Eingabe-/Ausgabe-(I/O)-Bereich (204) liegt, wobei die schräge Seitenwand (212) einen ansteigenden Dickebereich und eine Höhe von ungefähr 20 nm oder weniger aufweist; einen ersten Transistor, welcher eine erste Gate-Elektrode aufweist und einen zweiten Transistor, welcher eine zweite Gate-Elektrode aufweist, die in dem Kernbereich (202) gebildet ist, wobei der erste Transistor ein vollständig verarmter Silizium-auf-Isolator-p-Kanal-Metalloxid-Halbleiter-Transistor (FD-SOI-PMOS) mit einer ersten Arbeitsfunktion ist, die zwischen ungefähr 4,7 eV und ungefähr 5,0 eV beträgt, wobei der zweite Transistor eine FD-SOI-n-Kanal-Metalloxid-Halbleiter(NMOS)-Vorrichtung mit einer zweiten Arbeitsfunktion ist, die zwischen ungefähr 4,2 eV und ungefähr 4,5 eV beträgt; einen dritten Transistor, welcher eine dritte Gate-Elektrode aufweist und einen vierten Transistor, welcher eine vierte Gate-Elektrode aufweist, die auf dem Eingabe-/Ausgabe-(I/O)-Bereich (204) gebildet ist, wobei der dritte Transistor eine FD-SOI-PMOS-Vorrichtung mit einer dritten Arbeitsfunktion ist, die zwischen ungefähr 4,4 eV und ungefähr 4,7 eV beträgt, wobei der vierte Transistor eine FD-SOI-NMOS-Vorrichtung mit einer vierten Arbeitsfunktion ist, die zwischen ungefähr 4,5 eV und ungefähr 4,8 eV beträgt; ein erstes Gate-Dielektrikum- (224) mit einer ersten Gate-Dielektrikums-Dicke, welche unter der ersten und der zweiten Gate-Elektrode liegt; und ein zweites Gate-Dielektrikum (224) mit einer zweiten Gate-Dielektrikums-Dicke, welche unter der dritten und der vierten Gate-Elektrode liegt, wobei die zweite Gate-Dielektrikums-Dicke von der ersten Gate-Dielektrikums-Dicke verschieden ist.
Halbleiterchip nach Anspruch 1, wobei: die erste Gate-Elektrode aus einem ersten Material gebildet ist und eine erste Konzentration eines ersten Fremdatoms darin aufweist, und wobei die zweite Gate-Elektrode aus einem zweiten Material gebildet ist und eine zweite Konzentration eines zweiten Fremdatoms darin aufweist; und die dritte Gate-Elektrode aus einem dritten Material gebildet ist und eine dritte Konzentration eines dritten Fremdatoms darin aufweist, und wobei die vierte Gate-Elektrode aus einem vierten Material gebildet ist und eine vierte Konzentration eines vierten Fremdatoms darin aufweist.
Halbleiterchip nach Anspruch 2, wobei das erste Material und das dritte Material gleich sind.
Halbleiterchip nach Anspruch 2, wobei das zweite Material und das vierte Material gleich sind.
Halbleiterchip nach Anspruch 2, wobei die erste und zweite Konzentration ein Verhältnis aufweisen, welches ungefähr 10⁵ oder weniger beträgt.
Halbleiterchip nach Anspruch 2, wobei die dritte und vierte Konzentration ein Verhältnis aufweisen, welches ungefähr 10⁵ oder weniger beträgt.
Halbleiterchip nach Anspruch 2, wobei die ersten und dritten Fremdatome das gleiche Fremdatom sind.
Halbleiterchip nach Anspruch 2, wobei die zweiten und vierten Fremdatome das gleiche Fremdatom sind.
Halbleiterchip nach Anspruch 2, wobei die erste und dritte Gate-Elektrode ein Silizid von Silizium und ein erstes Metall umfassen, und wobei die zweite und vierte Gate-Elektrode ein Silizid von Silizium und ein zweites Metall umfassen.
Halbleiterchip nach Anspruch 9, wobei die zweite und vierte Gate-Elektrode weiter das erste Metall umfassen.
Halbleiterchip nach Anspruch 1, wobei die erste Gate-Dielektrikums-Dicke dünner ist als die zweite Gate-Dielektrikums-Dicke.
Halbleiterchip nach Anspruch 1, wobei die erste und dritte Gate-Elektrode Titan umfasst.
Halbleiterchip nach Anspruch 2, wobei die zweite und vierte Gate-Elektrode Platin umfasst.
Halbleiterchip nach Anspruch 11, wobei die erste Gate-Dielektrikums-Dicke zwischen ungefähr 0,8 nm und ungefähr 2 nm beträgt.
Halbleiterchip nach Anspruch 11, wobei die zweite Gate-Dielektrikums-Dicke zwischen ungefähr 2 nm und ungefähr 10 nm beträgt.
Halbleiterchip nach Anspruch 1, weiter umfassend einen verbotenen Bereich ohne irgendwelche darauf gebildeten aktiven Vorrichtungen, welcher die Seitenwand (212) überlagert, wobei die Seitenwand (212) einen Gradientenbereich aufweist.
Verfahren zum Herstellen einer Multi-Schwellwert-Applikation zur Herstellung eines Halbleiterchips nach einem der Ansprüche 1 bis 16, wobei das Verfahren umfasst: Bilden eines Halbleiter-auf-Isolator-Substrats (200), umfassend folgende Schritte: Bilden einer ersten Maske über einen Kernbereich (202) eines Halbleitersubstrates (200); Implantieren eines ersten Materials in einen Eingabe-/Ausgabe-(I/O)-Bereich (204) des Halbleitersubstrats (200), wobei ein eingebettetes dielektrisches Material im Halbleitersubstrat (200) gebildet wird Entfernen der ersten Maske; Implantieren eines zweiten Materials in den ersten und in den Eingabe-/Ausgabe-(I/O)-Bereich (204) des Halbleitersubstrats (200), wobei ein eingebettetes dielektrisches Material in dem Halbleitersubstrat (200) gebildet wird, wobei das eingebettete dielektrisches Material eine erste Dicke in dem Kernbereich (202) aufweist und eine zweite Dicke in dem Eingabe-/Ausgabe-(I/O)-Bereich (204) aufweist, wobei das Halbleitersubstrat (200) dabei in ein Halbleiter-auf-Isolator-Substrat (200) transformiert wird; und Ausglühen des Halbleiter-auf-Isolator-Substrats (200); Bilden eines Gate-Dielektrikum-Materials über dem ersten und dem Eingabe-/Ausgabe-(I/O)-Bereich (204) des Halbleiter-auf-Isolator-Substrats (200); und Entfernen eines Abschnitts des Gate-Dielektrikum-Materials in dem Eingabe-/Ausgabe-(I/O)-Bereich (204), wobei das Gate-Dielektrikum-Material dadurch eine dritte Dicke in dem Kernbereich (202) und eine vierte Dicke in dem Eingabe-/Ausgabe-(I/O)-Bereich (204) aufweist.
Verfahren nach Anspruch 17, wobei das erste und zweite Material angrenzend sind.
Verfahren nach Anspruch 17, wobei das Halbleitersubstrat (200) Silizium umfasst und das eingebettete dielektrisches Material ein Oxid umfasst.
Verfahren nach Anspruch 17, weiter umfassend die Schritte von: Aufbringen eines Polysilizium-Materials über dem Gate-Dielektrikum-Material; Planarisieren der oberen Oberfläche des Polysilizium-Materials; Implantieren eines ersten Materials in dem Polysilizium-Material in einem ersten Abschnitt des Kernbereichs (202) und Implantieren eines zweiten Materials in einem ersten Abschnitt des Eingabe-/Ausgabe-(I/O)-Bereichs (204); Aufbringen eines ersten Metalls über dem Polysilizium-Material; Aufbringen eines zweiten Metalls über dem ersten Metall; Entfernen des zweiten Metalls in dem Eingabe-/Ausgabe-(I/O)-Bereich (204); und Ausführen eines thermischen Ausglühens des Halbleiter-auf-Isolator-Substrats (200).
Verfahren nach Anspruch 20, wobei das erste Material und das zweite Material aneinander angrenzen.
Verfahren nach Anspruch 20, wobei das thermische Ausglühen in einem Ofen bei einer Temperatur von ungefähr 500°C für ungefähr 10 Minuten durchgeführt wird, wobei dabei eine erste Polysilizium-Metalllegierung in dem ersten Abschnitt des Kernbereichs (202), eine zweite Polysilizium-Metalllegierung in einem zweiten Abschnitt des Eingabe-/Ausgabe-(I/O)-Bereichs (204), eine dritte Polysilizium-Metalllegierung in dem ersten Abschnitt des Eingabe-/Ausgabe-(I/O)-Bereichs (204) und eine vierte Polysilizium-Metalllegierung in einem zweiten Abschnitt des Eingabe-/Ausgabe-(I/O)-Bereichs (204) gebildet wird.
Verfahren nach Anspruch 22, weiter umfassend die Schritte: selektives Entfernen von Abschnitten der Polysilizium-Metalllegierungen und des darunterliegenden Gate-Dielektrikum-Materials, wobei dabei gebildet wird: eine erste Gate-Elektrode mit einer ersten Arbeitsfunktion in der ersten Polysilizium-Metalllegierung; eine zweite Gate-Elektrode mit einer zweiten Arbeitsfunktion in der zweiten Polysilizium-Metalllegierung; eine dritte Gate-Elektrode mit einer dritten Arbeitsfunktion in der dritten Polysilizium-Metalllegierung; und eine vierte Gate-Elektrode mit einer vierten Arbeitsfunktion in der vierten Polysilizium-Metalllegierung; und Bilden von Source- und Drain-Bereichen auf entgegengesetzt benachbarten Seiten der Gate-Elektroden.
Das Verfahren nach Anspruch 23, weiter umfassend die Schritte: Bilden eines ersten Silizids in einem Abschnitt eines ersten Source-Bereichs mit einem dritten Metall, wobei das erste Silizid dabei eine fünfte Arbeitsfunktion aufweist; und Bilden eines zweiten Silizids in einem Abschnitt der ersten Gate-Elektrode mit einem vierten Metall, wobei das zweite Silizid dabei eine sechste Arbeitsfunktion aufweist.
Das Verfahren nach Anspruch 24, wobei das dritte Metall und das vierte Metall aneinander angrenzen.