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DE102009039573A1 - Bipolartransistor des Typs mit Poly-Emitter, Bipolar-CMOS-DMOS-Bauelement und Verfahren zur Herstellung eines Bipolartransistors des Typs mit Poly-Emitter und eines Bipolar-CMOS-DMOS-Bauelements - Google Patents

Bipolartransistor des Typs mit Poly-Emitter, Bipolar-CMOS-DMOS-Bauelement und Verfahren zur Herstellung eines Bipolartransistors des Typs mit Poly-Emitter und eines Bipolar-CMOS-DMOS-Bauelements Download PDF

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DE102009039573A1
DE102009039573A1 DE102009039573A DE102009039573A DE102009039573A1 DE 102009039573 A1 DE102009039573 A1 DE 102009039573A1 DE 102009039573 A DE102009039573 A DE 102009039573A DE 102009039573 A DE102009039573 A DE 102009039573A DE 102009039573 A1 DE102009039573 A1 DE 102009039573A1
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DE
Germany
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region
poly
area
forming
emitter
Prior art date
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Withdrawn
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DE102009039573A
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English (en)
Inventor
Bon Keun Jun
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
DB HiTek Co Ltd
Original Assignee
Dongbu HitekCo Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Dongbu HitekCo Ltd filed Critical Dongbu HitekCo Ltd
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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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  • Bipolar Transistors (AREA)

Abstract

Ein Bipolartransistor des Typs mit Poly-Emitter umfasst eine vergrabene Schicht, die über einem oberen Bereich eines Halbleitersubstrats ausgebildet ist, eine Epitaxieschicht, die auf dem Halbleitersubstrat ausgebildet ist, ein Kollektorgebiet, das auf der Epitaxieschicht ausgebildet und mit der vergrabenen Schicht verbunden ist, ein Basisgebiet, das bei einem Teil eines oberen Bereichs der Epitaxieschicht ausgebildet ist, und ein Poly-Emitter-Gebiet, das auf einer Oberfläche des Halbleitersubstrats im Basisgebiet ausgebildet ist und ein Polysiliziummaterial umfasst. Ein BCD-Bauelement umfasst einen Bipolartransistor des Typs mit Poly-Emitter, der ein Poly-Emitter-Gebiet aufweist, das ein Polysiliziummaterial umfasst, und mindestens eines von einem CMOS-Bauelement und einem DMOS-Bauelement, das auf einem einzigen Wafer zusammen mit dem Bipolartransistor des Typs mit Poly-Emitter ausgebildet ist.

Description

  • HINTERGRUND
  • Ein bipolares Bauelement, ein CMOS (Komplementär-Metalloxid-Halbleiter) und ein DMOS (Zweifachdiffusions-MOS) können mit einem BCD-Prozess in einem einzigen Wafer ausgebildet werden. Zusätzlich zum bipolaren Baustein, dem CMOS und dem DMOS können eine Logikschaltung, ein PMOS, ein NMOS, ein Widerstand, ein Kondensator und eine Diode durch den BCD-Prozess in einem einzigen Chip integriert werden. Beispielsweise kann ein Bipolartransistor hergestellt werden, während der CMOS und der DMOS durch den BCD-Prozess hergestellt werden.
  • Der Bipolartransistor weist eine Struktur auf, die einen Emitter für einen Übergang verwendet. Daher sind im Falle des durch den betreffenden BCD-Prozess hergestellten Bipolartransistors dessen Prozesse zum Verbessern der Hochfrequenzeigenschaften, zum Erhöhen des Verstärkungsfaktors und der Durchbruchspannung und zum Erweitern des Arbeitsbereichs eingeschränkt.
  • ZUSAMMENFASSUNG
  • Ausführungsformen beziehen sich auf einen Bipolartransistor des Typs mit Poly-Emitter, ein BCD-(Bipolar CMOS DMOS)-Bauelement, ein Verfahren zur Herstellung des Bipolartransistors des Typs mit Poly-Emitter und ein Verfahren zur Herstellung des BCD-Bauelements. Ausführungsformen beziehen sich auf einen Bipolartransistor des Typs mit Poly-Emitter, ein Verfahren zur Herstellung des Bipolartransistors unter Verwendung des BCD-Prozesses, ein BCD-Bauelement und ein Verfahren zur Herstellung des BCD-Bauelements unter Verwendung des BCD-Prozesses.
  • Ein Bipolartransistor des Typs mit Poly-Emitter gemäß Ausführungsformen kann eine vergrabene Schicht umfassen, die über einem oberen Bereich eines Halbleitersubstrats ausgebildet ist; eine Epitaxieschicht, die über dem Halbleitersubstrat ausgebildet ist; ein Kollektorgebiet, das auf der Epitaxieschicht ausgebildet und mit der vergrabenen Schicht verbunden ist; ein Basisgebiet, das über einem oberen Bereich der Epitaxieschicht ausgebildet ist; und ein Poly-Emitter-Gebiet, das über einer Oberfläche des Halbleitersubstrats im Basisgebiet ausgebildet ist und ein Polysiliziummaterial umfasst.
  • Ein BCD-Bauelement gemäß Ausführungsformen kann einen Bipolartransistor des Typs mit Poly-Emitter umfassen, der ein Poly-Emitter-Gebiet aufweist, das ein Polysiliziummaterial umfasst; und mindestens einen von einem CMOS und einem DMOS, der auf einem einzigen Wafer zusammen mit dem Bipolartransistor des Typs mit Poly-Emitter ausgebildet ist.
  • Ein Verfahren zum Ausbilden eines Bipolartransistors des Typs mit Poly-Emitter gemäß Ausführungsformen kann ein Ausbilden einer vergrabenen Schicht über einem oberen Bereich eines Halbleitersubstrats umfassen; Ausbilden einer Epitaxieschicht auf dem Halbleitersubstrat und Ausbilden eines mit der vergrabenen Schicht verbundenen Kollektorgebiets auf der Epitaxieschicht; Ausbilden einer Isolationsschicht, die ein Basisgebiet und ein Emittergebiet festlegt; Ausbilden des Basisgebiets auf einem Substratgebiet unterhalb der Isolationsschicht; Ausbilden einer Basiselektrode auf einem Teil eines oberen Bereichs des Basisgebiets; und Ausbilden eines Poly-Emitter-Gebiets, das ein Polysiliziummaterial umfasst, auf einem durch die Isolationsschicht von der Basiselektrode beabstandeten Teil eines oberen Bereichs des Basisgebiets.
  • Ein Verfahren zur Herstellung eines BCD-Bauelements durch einen BCD-Prozess gemäß Ausführungsformen kann ein Ausbilden eines Poly-Emitter-Gebiets eines Bipolartransistors unter Verwendung eines Polysiliziummaterials umfassen.
  • ZEICHNUNGEN
  • Das Beispiel von 1 ist eine Seitenquerschnittsansicht, die ein einen Bipolartransistor des Typs mit Poly-Emitter umfassendes BCD-Bauelement gemäß Ausführungsformen darstellt.
  • Die Beispiele von 2 bis 7 sind Querschnittsansichten, die das Herstellungsverfahren für einen Bipolartransistor des Typs mit Poly-Emitter gemäß Ausführungsformen veranschaulichen.
  • BESCHREIBUNG
  • Nachstehend werden ein Bipolartransistor des Typs mit Poly-Emitter, ein BCD-Bauelement, ein Verfahren zur Herstellung des Bipolartransistors des Typs mit Poly-Emitter und ein Verfahren zur Herstellung des BCD-Bauelements mit Bezug auf begleitende Zeichnungen im Einzelnen beschrieben.
  • Das Beispiel von 1 ist eine Seitenquerschnittsansicht des BCD-Bauelements, das den Bipolartransistor des Typs mit Poly-Emitter gemäß Ausführungsformen umfasst. Das BCD-Bauelement gemäß Ausführungsformen wird durch den BCD-Prozess hergestellt. Im Beispiel von 1 sind das Gebiet ”A” ein Bipolartransistorgebiet, das Gebiet ”B” ein CMOS-Gebiet und das Gebiet ”C” ein DMOS-Gebiet.
  • Obgleich sie im Beispiel von 1 nicht dargestellt sind, können gemäß dem Verfahren zur Herstellung des BCD von Ausführungsformen zusätzlich zum Bipolartransistor des Typs mit Poly-Emitter eine Logikschaltung, ein PMOS, ein NMOS, ein Hochspannungs-MOS, ein Mittelspannungs-MOS, ein Niederspannungs-MOS, ein DEMOS (Drain Extended MOS), ein LDMOS (Lateral Double diffused MOS), ein Widerstand, ein Kondensator und eine Diode in einem einzigen Chip integriert werden.
  • Mit Bezug auf das Beispiel von 1 umfasst der Bipolartransistor des Typs mit Poly-Emitter eine vergrabene Schicht 110, eine Epitaxieschicht 120, ein Kollektorgebiet 130, ein Basisgebiet 140, eine Basiselektrode 160, eine Isolationsschicht 150 und ein Poly-Emitter-Gebiet 170, die auf einem Substrat 100 im Bipolartransistorgebiet A ausgebildet sind.
  • Der CMOS umfasst einen PMOS und einen NMOS im CMOS-Gebiet B. Der PMOS ist gegen den NMOS durch eine Isolationsschicht 150a isoliert. Der PMOS und der NMOS können beide eine vergrabene Schicht 110a, eine stark dotierte N-Typ-Wanne 205, eine P-Typ-Wanne 200, eine N-Typ-Wanne 210, Gates 215 und 225 und Source/Drain-Gebiete 220 und 230 umfassen. Die Gates 215 und 225 können ferner eine Gateisolierschicht und einen Spacer umfassen.
  • Der DMOS kann eine vergrabene Schicht 110b, eine stark dotierte N-Typ-Wanne 300, einen P-Typ-Body-Bereich 305, eine Isolationsschicht 150b zum Isolieren eines jeden Gebiets, ein Gate 320, ein P-Typ-Ionenimplantationsgebiet 310 und ein auf dem P-Typ-Body-Bereich 305 ausgebildetes erstes N-Typ-Ionenimplantationsgebiet 315 und ein auf der anderen Seite des Gates 320 im DMOS-Gebiet C ausgebildetes zweites N-Typ-Ionenimplantationsgebiet 325 umfassen. Die zwischen dem Gate 320 und dem zweiten N-Typ-Ionenimplantationsgebiet 325 ausgebildete Isolationsschicht 150b kann einen Strompfad zwischen dem P-Typ-Body-Bereich 305 und dem zweiten N-Typ-Ionenimplantationsgebiet 325 verlängern, so dass der DMOS als Hochspannungsbaustein dienen kann.
  • Nachstehend wird ein Verfahren zur Herstellung des den Bipolartransistor des Typs mit Poly-Emitter umfassenden BCD-Bauelements gemäß Ausführungsformen mit Bezug auf die Beispiele von 1 bis 7 im Einzelnen beschrieben. In Ausführungsformen kann der Bipolartransistor des Typs mit Poly-Emitter gleichzeitig mit dem BCD-Bauelement hergestellt werden, weshalb sich die folgende Beschreibung auf den im Bipolartransistorgebiet A ausgebildeten Bipolartransistor des Typs mit Poly-Emitter konzentriert. Jeder unten beschriebene Prozess kann ein einzelner Prozess oder ein komplexer Prozess zur Herstellung von einem oder mindestens zwei aus der den Bipolartransistor des Typs mit Poly-Emitter, die Logikschaltung, den PMOS, den NMOS, den Hochspannungs-MOS, den Mittelspannungs-MOS, den Niederspannungs-MOS, den DEMOS, den LDMOS, den Widerstand, den Kondensator und die Diode umfassenden Gruppe sein.
  • Die Beispiele von 2 bis 7 sind Querschnittsansichten, die das Herstellungsverfahren für den Bipolartransistor des Typs mit Poly-Emitter gemäß Ausführungsformen veranschaulichen. Zuerst wird das im Waferzustand befindliche Halbleitersubstrat 100, beispielsweise ein einkristallines Siliziumsub strat, auf eine vorbestimmte Dicke zugeschnitten. Eine Oberfläche des Halbleitersubstrats 100 kann so poliert werden, dass die Epitaxieschicht 120 auf der Oberfläche ausgebildet werden kann.
  • Wie im Beispiel von 2 gezeigt, kann dann ein N-Typ-Dotierstoff in einen Teil eines oberen Bereichs des Halbleitersubstrats 100 implantiert werden, um eine vergrabene Schicht 110 des N+-Typs auszubilden. Dann kann ein Ionenimplantationsgebiet durch einen Wärmebehandlungsprozess einer Diffusion unterzogen werden. An diesem Punkt können auch die vergrabenen Schichten 110a und 110b im CMOS-Gebiet B beziehungsweise im DMOS-Gebiet C des Substrats 100 ausgebildet werden. Wie im Beispiel von 3 gezeigt, kann nach dem Ausbilden der vergrabenen Schicht 110 des N+-Typs die Epitaxieschicht 120 ausgebildet werden, indem am Halbleitersubstrat 100 ein Prozess zum epitaktischen Aufwachsen ausgeführt wird.
  • Wie im Beispiel von 4 gezeigt, kann nach dem Ausbilden der Epitaxieschicht 120 ein mit der vergrabenen Schicht 110 des N+-Typs verbundenes N+-Typ-Diffusionsgebiet 130 auf der Epitaxieschicht 120 ausgebildet werden. Das N+-Typ-Diffusionsgebiet 130 kann als das Kollektorgebiet dienen. An diesem Punkt können die stark dotierten N-Typ-Wannen 205 und 300 gleichzeitig ausgebildet werden.
  • Dann kann die Isolationsschicht 150 ausgebildet werden. Wie im Beispiel von 5 gezeigt, legt die Isolationsschicht 140 das Basisgebiet und das Emittergebiet fest und isoliert zugleich das Basisgebiet vom Emittergebiet. An diesem Punkt können die Isolationsschichten 150a und 150b gleichzeitig im CMOS-Gebiet B und im DMOS-Gebiet C ausgebildet werden. Dann können ein Ionenimplantationsmaskenprozess und ein Ionenimplantationsprozess ausgeführt werden, um die P-Typ-Wanne 200 und die N-Typ-Wanne 210 im CMOS-Gebiet B und den P-Typ-Body-Bereich 305 im DMOS-Gebiet C auszubilden.
  • Wie im Beispiel von 6 gezeigt, kann ein P-Typ-Dotierstoff implantiert werden, um ein P-Typ-Driftgebiet 140 auszubilden, das als das Basisgebiet dient. Wie im Beispiel von 7 gezeigt, kann nach dem Ausbilden des Basisgebiets 140 die Basiselektrode 160 ausgebildet werden. Dann kann am aktiven Gebiet, das den CMOS, den DMOS, den Niederspannungs-NMOS und den Niederspannungs-PMOS umfasst, ein Implantationsprozess ausgeführt werden, um dadurch die Schwellenspannung anzupassen. Danach wird ein Prozess zum Ausbilden des CMOS und der Gates 215, 225 und 320 des DMOS ausgeführt. An diesem Punkt kann auch der Poly-Emitter 170 des Bipolartransistors des Typs mit Poly-Emitter gemäß Ausführungsformen ausgebildet werden.
  • Dann kann die Isolierschicht über der gesamten Oberfläche des Substrats 100 ausgebildet werden. Die Isolierschicht kann strukturiert werden, so dass die Gateisolierschichten im CMOS-Gebiet B und im DMOS-Gebiet C ausgebildet werden. An diesem Punkt wird die Isolierschicht des Bipolartransistorgebiets A vollständig entfernt.
  • Danach kann eine Polysiliziumschicht auf die gesamte Oberfläche des Substrats aufgetragen werden. Eine Fotolackstruktur kann auf der Polysiliziumschicht ausgebildet werden. Die Fotolackstruktur legt den CMOS, die Gates 215, 225 und 320 des DMOS und das Emittergebiet des Bipolartransistors fest. Dann wird die Polysiliziumschicht unter Verwendung der Fotolack struktur als Ätzmaske geätzt, wodurch die Gates 215, 225 und 320 und der Poly-Emitter 170 ausgebildet werden.
  • Der Bipolartransistor des Typs mit Poly-Emitter, wie er im Gebiet A des Beispiels von 1 dargestellt ist, kann durch die oben erwähnten Prozesse erhalten werden. Dann können ein LDD-(schwach dotiertes Drain)-Bereich des N-Typs und ein LDD-Bereich des P-Typs in jedem MOS-Gebiet ausgebildet werden. Die Seitenwand und der Spacer können auf beiden Seiten der Gates 215, 225 und 320 ausgebildet werden.
  • Nach dem Ausbilden des Spacers können die Source/Drain-Gebiete 220 und 230 im CMOS-Gebiet B ausgebildet werden. Das P-Typ-Ionenimplantationsgebiet 310, das erste N-Typ-Ionenimplantationsgebiet 315 und das zweite N-Typ-Ionenimplantationsgebiet 325 können im DMOS-Gebiet C ausgebildet werden.
  • Dann kann Silizid auf mindestens einem von dem Poly-Emitter 170, der Basiselektrode 160, den Gates 215, 225, 320, den Source/Drain-Gebieten 220 und 230 und den Ionenimplantationsgebieten 310, 315 und 325 ausgebildet werden. Des Weiteren können ferner Prozesse zum Ausbilden der Isolierschicht mit einer Mehrschichtstruktur, eines Kontaktplugs, einer Metallverbindung und einer Schutzschicht ausgeführt werden.
  • Das den Bipolartransistor des Typs mit Poly-Emitter umfassende BCD-Bauelement gemäß Ausführungsformen kann durch die oben erwähnten Prozesse erhalten werden. Gemäß Ausführungsformen kann der Bipolartransistor des Typs mit Poly-Emitter durch den BCD-Prozess in einem einzigen Chip integriert mit dem BCD-Bauelement ausgebildet werden. Daher kann ein Bipolartransistor mit den besseren Frequenzeigenschaften, dem ho hen Verstärkungsfaktor, der hohen Durchbruchspannung und einem großen Arbeitsbereich erhalten werden.
  • Für den Fachmann wird es naheliegend und offenkundig sein, dass verschiedene Abwandlungen und Änderungen an den offenbarten Ausführungsformen vorgenommen werden können. Daher ist es beabsichtigt, dass die offenbarten Ausführungsformen die naheliegenden und offenkundigen Abwandlungen und Änderungen abdecken, sofern sie unter den Umfang der angefügten Ansprüche und ihrer Äquivalente fallen.

Claims (20)

  1. Vorrichtung, umfassend: eine vergrabene Schicht, die über einem oberen Bereich eines Halbleitersubstrats ausgebildet ist; eine Epitaxieschicht, die über dem Halbleitersubstrat ausgebildet ist; ein Kollektorgebiet, das auf der Epitaxieschicht ausgebildet und mit der vergrabenen Schicht verbunden ist; ein Basisgebiet, das bei einem Teil eines oberen Bereichs der Epitaxieschicht ausgebildet ist; und ein Poly-Emitter-Gebiet, das über einer Oberfläche des Halbleitersubstrats im Basisgebiet ausgebildet ist und ein Polysiliziummaterial umfasst.
  2. Vorrichtung nach Anspruch 1, ferner umfassend: eine Basiselektrode, die auf der Oberfläche des Halbleitersubstrats im Basisgebiet ausgebildet und vom Poly-Emitter-Gebiet beabstandet ist; und eine Isolationsschicht, welche die Basiselektrode und das Poly-Emitter-Gebiet festlegt.
  3. Vorrichtung, umfassend: einen Bipolartransistor des Typs mit Poly-Emitter, der ein Poly-Emitter-Gebiet aufweist, das ein Polysiliziummaterial umfasst; und mindestens eines von einem CMOS-Baustein und einem DMOS-Baustein, der auf einem einzigen Wafer zusammen mit dem Bipolartransistor des Typs mit Poly-Emitter ausgebildet ist.
  4. Vorrichtung nach Anspruch 3, bei welcher der Bipolartransistor des Typs mit Poly-Emitter umfasst: eine vergrabene Schicht, die über einem oberen Bereich eines Halbleitersubstrats ausgebildet ist; eine Epitaxieschicht, die auf dem Halbleitersubstrat ausgebildet ist; ein Kollektorgebiet, das auf der Epitaxieschicht ausgebildet und mit der vergrabenen Schicht verbunden ist; und ein Basisgebiet, das in einem oberen Bereich der Epitaxieschicht ausgebildet ist, wobei das Poly-Emitter-Gebiet auf einer Oberfläche des Halbleitersubstrats im Basisgebiet ausgebildet ist.
  5. Vorrichtung nach Anspruch 3 oder 4, bei welcher der CMOS-Baustein ein Wannengebiet, ein Gate und Source/Drain-Gebiete, die in der Epitaxieschicht ausgebildet sind, umfasst und der DMOS-Baustein ein im Epitaxiegebiet ausgebildetes Wannengebiet, ein Gate, einen auf einer Seite des Gates ausgebildeten P-Typ-Body-Bereich, ein P-Typ-Ionenimplantationsgebiet und ein im P-Typ-Body-Bereich ausgebildetes erstes N-Typ-Ionenimplantationsgebiet und ein zweites N-Typ-Ionenimplantationsgebiet umfasst, das auf einer entgegengesetzten Seite des Gates ausgebildet und zugleich vom P-Typ-Body-Bereich durch eine Isolationsschicht beabstandet ist.
  6. Vorrichtung nach einem der Ansprüche 3 bis 5, ferner umfassend mindestens eines von einer Logikschaltung, einem Hochspannungs-MOS-Baustein, einem Mittelspannungs-MOS-Baustein, einem Niederspannungs-MOS-Baustein, einem Drain-Extension-MOS-(DEMOS)-Baustein, einem lateralen doppelt diffundierten MOS-(LDMOS)-Baustein, einem Widerstand, einem Kondensator und einer Diode, die auf einem Halbleitersubstrat im Zustand eines einzigen Wafers ausgebildet sind.
  7. Vorrichtung nach einem der Ansprüche 3 bis 6, bei der das Poly-Emitter-Gebiet, das Gate des CMOS-Bausteins und das Gate des DMOS-Bausteins dasselbe Polysiliziummaterial umfassen.
  8. Vorrichtung nach Anspruch 3 oder 4, bei welcher der Bipolartransistor des Typs mit Poly-Emitter umfasst: eine Basiselektrode, die auf der Oberfläche des Halbleitersubstrats im Basisgebiet ausgebildet und zugleich vom Poly-Emitter-Gebiet beabstandet ist; und eine Isolationsschicht, welche die Basiselektrode und das Poly-Emitter-Gebiet festlegt.
  9. Verfahren, umfassend: Ausbilden einer vergrabenen Schicht über einem Bereich eines Halbleitersubstrats; Ausbilden einer Epitaxieschicht auf dem Halbleitersubstrat und Ausbilden eines mit der vergrabenen Schicht verbundenen Kollektorgebiets auf der Epitaxieschicht; Ausbilden einer Isolationsschicht, die ein Basisgebiet und ein Emittergebiet festlegt; Ausbilden des Basisgebiets auf einem Substratgebiet unterhalb der Isolationsschicht; Ausbilden einer Basiselektrode auf einem oberen Bereich des Basisgebiets; und Ausbilden eines Poly-Emitter-Gebiets, das ein Polysiliziummaterial umfasst, auf einem durch die Isolationsschicht von der Basiselektrode beabstandeten oberen Bereich des Basisgebiets.
  10. Verfahren nach Anspruch 9, bei dem das Ausbilden des Poly-Emitter-Gebiets umfasst: Ausbilden einer Polysiliziumschicht auf der Epitaxieschicht, welche die Basiselektrode umfasst; Ausbilden einer Fotolackstruktur, welche die Polysiliziumschicht mit Ausnahme des durch die Isolationsschicht festgelegten Emittergebiets freilegt; und Ätzen der Polysiliziumschicht unter Verwendung der Fotolackstruktur als Ätzmaske.
  11. Verfahren, umfassend: Ausbilden eines Poly-Emitter-Gebiets eines Bipolartransistors unter Verwendung eines Polysiliziummaterials.
  12. Verfahren nach Anspruch 11, umfassend: Ausbilden von Gates in einem CMOS-Gebiet und einem DMOS-Gebiet eines Halbleitersubstrats; und Ausbilden des Poly-Emitter-Gebiets in einem Bipolartransistorgebiet auf einem durch eine Isolationsschicht von einer Basiselektrode beabstandeten oberen Bereich eines Basisgebiets.
  13. Verfahren nach Anspruch 12, umfassend, vor dem Ausbilden des Poly-Emitter-Gebiets: Ausbilden von vergrabenen Schichten in jeweils oberen Bereichen des Bipolartransistorgebiets, des CMOS-Gebiets und des DMOS-Gebiets des Halbleitersubstrats; Ausbilden einer Epitaxieschicht auf dem Halbleitersubstrat; Ausbilden eines mit den vergrabenen Schichten verbundenen Kollektorgebiets auf der Epitaxieschicht des Bipolartransistorgebiets, Ausbilden der Isolationsschicht, die das Basisgebiet und ein Emittergebiet festlegt, und Ausbilden eines Wannengebiets auf der Epitaxieschicht des CMOS-Gebiets und des DMOS-Gebiets; und Ausbilden des Basisgebiets unterhalb der Isolationsschicht in einem Substratgebiet des Bipolartransistorgebiets und Ausbil den der Basiselektrode auf einem oberen Bereich des Basisgebiets.
  14. Verfahren nach Anspruch 12, bei dem das Poly-Emitter-Gebiet durch einen einzigen Prozess gleichzeitig mit den Gates des CMOS-Gebiets und des DMOS-Gebiets ausgebildet wird.
  15. Verfahren nach Anspruch 13 oder 14, bei dem ein stark dotiertes Wannengebiet im CMOS-Gebiet und im DMOS-Gebiet ausgebildet wird, wenn das Kollektorgebiet ausgebildet wird.
  16. Verfahren nach Anspruch 13, bei dem das Ausbilden des Wannengebiets auf der Epitaxieschicht des CMOS-Gebiets und des DMOS-Gebiets umfasst: Ausbilden von mindestens einem von einem P-Typ-Wannengebiet und einem N-Typ-Wannengebiet des CMOS-Gebiets; und Ausbilden eines P-Typ-Body-Bereichs des DMOS-Gebiets.
  17. Verfahren nach Anspruch 13, bei dem das Ausbilden des Gates und des Poly-Emitter-Gebiets umfasst: Ausbilden einer Isolierschicht auf der Epitaxieschicht, welche die Gate-Elektrode und die Isolationsschicht umfasst; Ausbilden einer Gateisolierschicht des CMOS-Gebiets und des DMOS-Gebiets durch Strukturieren der Isolierschicht und Entfernen der Isolierschicht von der Epitaxieschicht, die das Bipolartransistorgebiet umfasst; Ausbilden einer Polysiliziumschicht auf der Epitaxieschicht, welche die Gateisolierschicht umfasst; und Ausbilden von Gates auf der Gateisolierschicht des CMOS-Gebiets und des DMOS-Gebiets durch Strukturieren der Polysiliziumschicht und Ausbilden des Poly-Emitters auf dem durch die Isolationsschicht festgelegten Emittergebiet.
  18. Verfahren nach Anspruch 11, bei dem mindestens eines von einer Logikschaltung, einem Hochspannungs-MOS-Baustein, einem Mittelspannungs-MOS-Baustein, einem Niederspannungs-MOS-Baustein, einem Drain-Extension-MOS-Baustein, einem lateralen doppelt diffundierten MOS-Baustein, einem Widerstand, einem Kondensator und einer Diode in einem einzigen Wafer zusammen mit dem Bipolartransistor integriert wird.
  19. Verfahren nach Anspruch 13, umfassend, nach dem Ausbilden des Gates und des Poly-Emitters: Ausbilden von schwach dotierten Draingebieten auf beiden Seiten des Gates des CMOS-Gebiets und des DMOS-Gebiets; Ausbilden eines Spacers; und Ausbilden von Source/Drain-Gebieten im CMOS-Gebiet, Ausbilden eines P-Typ-Ionenimplantationsgebiets und eines ersten N-Typ-Ionenimplantationsgebiets im P-Typ-Body-Bereich und Ausbilden eines durch die Isolationsschicht vom P-Typ-Body-Bereich beabstandeten zweiten N-Typ-Ionenimplantationsgebiets im DMOS-Gebiet.
  20. Verfahren nach Anspruch 19, umfassend ein Ausbilden einer Isolierschicht, die mindestens eine Stapelstruktur aufweist, eines Kontaktplugs und einer Metallverbindung, nachdem die Source/Drain-Gebiete und die Ionenimplantationsgebiete ausgebildet wurden.
DE102009039573A 2008-09-02 2009-09-01 Bipolartransistor des Typs mit Poly-Emitter, Bipolar-CMOS-DMOS-Bauelement und Verfahren zur Herstellung eines Bipolartransistors des Typs mit Poly-Emitter und eines Bipolar-CMOS-DMOS-Bauelements Withdrawn DE102009039573A1 (de)

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