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DE10107012A1 - Verfahren zur Herstellung eines Polysilicium-Kondensators unter Verwendung von FET- und bipolaren Basis-Polysiliciumschichten - Google Patents

Verfahren zur Herstellung eines Polysilicium-Kondensators unter Verwendung von FET- und bipolaren Basis-Polysiliciumschichten

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Publication number
DE10107012A1
DE10107012A1 DE10107012A DE10107012A DE10107012A1 DE 10107012 A1 DE10107012 A1 DE 10107012A1 DE 10107012 A DE10107012 A DE 10107012A DE 10107012 A DE10107012 A DE 10107012A DE 10107012 A1 DE10107012 A1 DE 10107012A1
Authority
DE
Germany
Prior art keywords
layer
polysilicon
poly
sige
capacitor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
DE10107012A
Other languages
English (en)
Inventor
Douglas Duane Coolbaugh
Gregory Gower Freemann
Seshadri Subanna
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
GlobalFoundries Inc
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of DE10107012A1 publication Critical patent/DE10107012A1/de
Ceased legal-status Critical Current

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Abstract

Verfahren zur gleichzeitigen Bildung eines Poly-Poly-Kondensators, eines MOS-Transistors und eines bipolaren Transistors auf einem Substrat, das die Schritte der Abscheidung und Strukturierung einer ersten Schicht aus Polysilicium auf dem Substrat umfasst, um eine erste Plattenelektrode des Kondensators und eine Elektrode des MOS-Transistors zu bilden, sowie die Abscheidung und Strukturierung einer zweiten Schicht aus Polysilicium auf dem Substrat, um eine zweite Plattenelektrode des Kondensators und eine Eletrode des bipolaren Transistors zu bilden.

Description

Gebiet der Erfindung
Die vorliegende Erfindung betrifft ein Verfahren zur Herstellung von integrierten Schaltkreisen (integrated circuits, ICs) und im Besonderen ein Verfahren zur Herstellung eines Polysilicium-Polisilicium-Kondensators, d. h. Poly-Poly- Kondensators, auf einer BiCMOS-Vorrichtung, bei dem eine Gateschicht eines Feldeffekttransistors (field effect transistor, FET) und eine bipolare SiGe-Polysiliciumschicht mit störstellenleitender Basis verwendet werden, welche die Basisplatten des Kondensators bilden. Genauer gesagt betrifft die vorliegende Erfindung ein Verfahren zur Herstellung eines Poly-Poly-Kondensators, bei dem Verfahrensschritte und Strukturen verwendet werden, die benutzt werden, um das Gate des Metalloxidhalbleiter-Transistors (metal oxide semiconductor, MOS) und die Basisstruktur des bipolaren Transistors in einem BiCMOS-Verfahren [d. h. bipolare Vorrichtung und komplementärer Metalloxid-Halbleiter (bipolar device and complementary metal oxide semiconductor, CMOS)], zu bilden.
HINTERGRUND DER ERFINDUNG
Auf dem Gebiet der Herstellung von Halbleiter-Vorrichtungen sind CMOS-Techniken (komplementäre Metalloxid-Halbleiter) und BiCMOS-Techniken (bipolare Vorrichtung und komplementärer Metalloxid-Halbleiter) weitverbreitet eingesetzt worden, um hochkomplexe, analog-digitale Teilsysteme auf einem einzelnen Chip zu integrieren. In solchen Teilsystemen werden üblicherweise Hochpräzisionskondensatoren verlangt.
Verschiedene Arten von Kondensatoren, einschließlich Diffusions-Poly-Kondensatoren, Poly-Poly-Kondensatoren und Metall-Metall-Kondensatoren, stehen zur Verfügung. Um bei der heutigen Generation integrierter Vorrichtungen dem Bedarf nach Hochpräzisionskondensatoren gerecht zu werden, sind zunehmend Poly-Poly-Kondensatoren verwendet worden. Trotz seiner hohen Präzision stellt ein Poly-Poly-Kondensator einen Kompromiss zwischen hohen Kosten und idealen Kondensatoreigenschaften dar, da es relativ einfach ist, ihn herzustellen, und er bessere elektrische Eigenschaften als Diffusions-Poly- Kondensatoren, jedoch schlechtere elektrische Eigenschaften als Metall-Metall-Kondensatoren besitzt. Metall-Metall- Kondensatoren sind jedoch viel schwieriger herzustellen als Poly-Poly-Kondensatoren. Somit werden die Poly-Poly- Kondensatoren in der Halbleiterindustrie immer häufiger gewählt, um integrierte Schaltkreise mit BiCMOS-Verfahren herzustellen.
Die US-Patentschrift 5,195,017 beschreibt in ihrem "Hintergrund"-Kapitel einige Doppelschicht-Polysilicium- Verfahren, die bei der Herstellung von Poly-Poly-Kondensatoren eingesetzt worden sind, d. h. das sogenannte "Lin-EPIC- Doppelschicht-Verfahren" (Lin EPIC double level process) und das "4/3-Linearverfahren" (4/3 linear process).
Das Lin-EPIC-Doppelschicht-Verfahren verwendet einen Ansatz mit zwei Masken, um eine Kondensator-Grundplatte festzulegen. Die erste Polysiliciumschicht wird, getrennt von der zweiten Polysiliciumschicht, abgedeckt und geätzt. Aufgrund getrennter Maskierungs- und Ätzschritte ist dieses Verfahren nach dem Stand der Technik teuer, kompliziert und zeitaufwendig.
Außerdem erfordert die Topographie, die mit diesem Verfahren nach dem Stand der Technik verbunden ist, einen zusätzlichen Planarisierungsschritt, bevor Metall auf den geeigneten Kontaktpunkten abgeschieden wird.
Bei dem anderen Doppelschicht-Verfahren, nämlich dem 4/3- Linearverfahren, wird eine einzelne Maske verwendet, um die Grundplatte festzulegen. Die erste Ebene von Polysilicium dient als Grundplatte und als CMOS-Gate. Nachdem das Zwischenschicht-Dielektrikum gebildet ist, wird die zweite Polysiliciumschicht aufgetragen, die die Deckplatte des Kondensators bildet. Um Fäden von den Kanten der Grundplatte und von den Kanten des CMOS-Gates zu entfernen, ist starkes Überätzen nötig. Falls eine negative Neigung auf der Grundplattenkante vorhanden ist, werden Fäden unter der Grundplatte eingeklemmt werden. Da es sich überdies um ein Doppelschicht-Verfahren handelt, verlangt die hinzugefügte Topographie auch zusätzliche Planarisierung vor der Metallisierung.
Im Hinblick auf die Nachteile der Verfahren nach dem Stand der Technik zur Herstellung von Poly-Poly-Kondensatoren besteht fortwährend Bedarf an der Entwicklung eines neuen und verbesserten Verfahrens, welches die Schwierigkeiten und die Kosten, die mit den Verfahren nach dem Stand der Technik verbunden sind, bedeutend reduziert. Es wäre von besonderem Vorteil, wenn ein Verfahren zur Herstellung eines Poly-Poly- Kondensators entwickelt werden könnte, das Bearbeitungsschritte und Strukturen nutzt, die auch zur Bildung des Gates des MOS-Transistors und der Basisstruktur des bipolaren Transistors in einem BiCMOS-Verfahren verwendet werden, da ein solches Verfahren die Anzahl der Bearbeitungsschritte und die Kosten, die mit der Herstellung von integrierten Schaltkreisen verbunden sind, bedeutend reduzieren würde.
ÜBERBLICK ÜBER DIE ERFINDUNG
Eine Aufgabe der vorliegenden Erfindung ist es, ein Verfahren zur Herstellung eines Poly-Poly-Kondensators für den Einsatz in CMOS- oder BiCMOS-integrierten Schaltkreisen bereitzustellen, das weder kompliziert noch teuer in der Herstellung ist.
Eine andere Aufgabe der vorliegenden Erfindung ist es, ein Verfahren zur Herstellung eines Poly-Poly-Kondensators zur Verfügung zu stellen, bei dem bestehende Polysilicium- und Maskierungsschritte verwendet werden und dadurch die Integration des Poly-Poly-Kondensators in die BiCMOS- Vorrichtung bei niedrigen Kosten erreicht wird.
Noch eine weitere Aufgabe der vorliegenden Erfindung ist es, ein Verfahren zur Herstellung eines Poly-Poly-Kondensators zur Verfügung zu stellen, bei dem Schritte und Strukturen genutzt werden, die üblicherweise bei der Bildung des Gates des MOS- Transistors und der Basisstruktur des bipolaren Transistors in einem BiCMOS-Verfahren angewendet werden.
Die vorangegangenen sowie andere Aufgaben werden durch Konstruktion eines Poly-Poly-Kondensators, der zwei Plattenelektroden umfasst, erreicht, bei dem mindestens eine der Plattenelektroden aus SiGe-Polysilicium besteht und die Plattenelektroden durch eine Isolationsschicht getrennt sind.
KURZBESCHREIBUNG DER ZEICHNUNGEN
Die Fig. 1A-1G sind Querschnittansichten, die die grundlegenden Bearbeitungsschritte veranschaulichen, die bei der vorliegenden Erfindung zur Herstellung eines Poly-Poly- Kondensators in einer BiCMOS-Vorrichtung eingesetzt werden. Die Querschnitte verlaufen durch den Schnitt B-B' in Fig. 2.
Fig. 2 ist eine Draufsicht des Poly-Poly-Kondensators, wie er in den Fig. 1A-1G gezeigt ist, und zeigt den Schnitt A-A', der in Fig. 3 dargestellt ist; es wird die Kondensatorstruktur gezeigt, nachdem Metallkontakte in der Struktur von Fig. 1G gebildet worden sind.
Fig. 3 ist eine Querschnittansicht durch A-A', die zeigt, dass Isolationszwischenlagen an der Deckplatte notwendig sind, um die Deckplatte von der Grundplatte elektrisch zu isolieren.
DETAILLIERTE BESCHREIBUNG DER ERFINDUNG
Die vorliegende Erfindung, die ein Verfahren zur Herstellung eines Poly-Poly-Kondensators unter Verwendung eines Feldeffekt-transistorgates sowie bipolarer störstellenleitender SiGe-Polysiliciumschichten bereitstellt, wird nun anhand der Zeichnungen, die der vorliegenden Erfindung beiliegen, detaillierter beschrieben. Es sollte beachtet werden, dass in den beiliegenden Zeichnungen gleiche und entsprechende Elemente mit gleichen Referenznummern bezeichnet werden.
Zunächst wird auf die Fig. 1A-1G eingegangen, bei denen es sich um Querschnittansichten handelt, die die verschiedenen Bearbeitungsschritte zeigen, die in der vorliegenden Erfindung zur Herstellung eines Poly-Poly-Kondensators in einer BiCMOS- Vorrichtung eingesetzt werden, welche einen bipolaren Vorrichtungsbereich und einen MOS-Vorrichtungsbereich einschließt. Der MOS-Vorrichtungsbereich kann eine NMOS- oder eine PMOS-Vorrichtung umfassen. Obwohl die Figuren der vorliegenden Erfindung nur einen Poly-Poly-Kondensator, eine MOS-Vorrichtung und eine bipolare Vorrichtung umfassen, kann eine Vielzahl dieser Vorrichtungen in der endgültigen Struktur vorhanden sein, nachdem die Herstellungsschritte der vorliegenden Erfindung abgeschlossen sind.
Fig. 1A stellt eine Halbleiter-Ausgangsstruktur dar, die im Schritt (a) der vorliegenden Erfindung eingesetzt werden kann. Genau gesagt, die Ausgangsstruktur, die in Fig. 1A gezeigt wird, umfasst ein Substrat 10, das flache Grabenisolationsbereiche 12 und Source-/Drain-Bereiche 14 besitzt, die in der Oberfläche des Substrats gebildet wurden. Obwohl in der vorliegenden Erfindung flache Grabenisolationsbereiche veranschaulicht und beschrieben werden, zieht die vorliegende Erfindung auch tiefe Grabenisolationen sowie andere Isolationsmittel in Betracht. Das Substrat enthält des Weiteren einen Subkollektorbereich 16, d. h. einen N+-Bereich, der zwischen den beiden flachen Grabenisolationsbereichen (shallow trench isolation, STI) zu sehen ist - der Bereich zwischen den beiden STI-Bereichen ist das Gebiet der Struktur, in welcher die bipolare Vorrichtung geformt werden wird. Die Ausgangsstruktur schließt auch eine FET-Vorrichtung 18 ein, die Polysiliciumgate 20, Gateoxid 22 und Zwischenlagen 24, z. B. Nitridzwischenlagen, umfasst, welche oberhalb der Source-/Drain-Bereiche gebildet werden. In Fig. 1A wird auch die Grundplatte 26 gezeigt, welche eine der im Poly-Poly-Kondensator der vorliegenden Erfindung vorhandenen Komponenten ist. Die Grundplatte des Poly-Poly- Kondensators schließt auch Seitenwandzwischenlagen 28 ein. Die Grundplatte des Kondensators besteht aus demselben Material wie das Gate der FET-Vorrichtung, d. h. Polysilicium. In einer Ausführungsart der vorliegenden Erfindung besteht die untere Plattenelektrode aus SiGe-Polysilicium. In dieser Ausführungsart würde das Gate 20 ebenfalls aus SiGe- Polysilicium bestehen.
Die Struktur, die in Fig. 1A gezeigt ist, wird mit herkömmlichen BiCMOS-Bearbeitungsschritten hergestellt, die dem Fachmann wohl bekannt sind. Zudem werden herkömmliche Materialien zur Herstellung derselben verwendet.
Beispielsweise kann das Substrat 10 der Halbleiterstruktur aus beliebigen Halbleitermaterialien einschließlich Si, Ge, SiGe, GaAs, InAs, InP und allen anderen III/V-Halbleiterverbindungen bestehen, es kommen jedoch auch andere Halbleiterverbindungen in Frage. Beschichtete Substrate, die gleiche oder unterschiedliche Halbleitermaterialien, z. B. Si/SiGe, umfassen, werden in der vorliegenden Erfindung ebenfalls in Betracht gezogen. Bei diesen Halbleitermaterialien wird bevorzugt, dass das Substrat aus Si besteht. Das Substrat kann ein p-leitendes Substrat oder ein n-leitendes Substrat sein, abhängig von der Art der MOS-Vorrichtung, die in der endgültigen BiCMOS-Struktur vorliegen soll.
Die in Fig. 1A dargestellte Struktur wird durch herkömmliche BiCMOS-Bearbeitung hergestellt, bis hin zur Herstellung des Gates. Das heißt, in der vorliegenden Erfindung kann eine herkömmliche Basis-nach-Gate-Bearbeitungstechnik oder irgendeine andere Technik eingesetzt werden, mit der die Struktur hergestellt werden kann, die in Fig. 1A gezeigt ist. Somit ist die vorliegende Erfindung nicht auf das Basis-nach- Gate-Verfahren begrenzt, das nachfolgend beschrieben wird. Im Gegenteil, die Beschreibung, die hinsichtlich der Bildung der in Fig. 1A gezeigten Struktur folgt, ist nur zum Zweck der Veranschaulichung bestimmt. In einem solchen Basis-nach-Gate- Verfahren wird das Polysiliciumgate hergestellt, bevor das Basis-Epitaxialsilicium aufgebaut wird.
Genau gesagt, die Struktur, die in Fig. 1A gezeigt wird, kann wie folgt hergestellt werden: Ein Oxidfilm, z. B. SiO2 (in den Zeichnungen nicht dargestellt), wird auf der Oberfläche des Substrates 10 durch ein herkömmliches Abscheidungsverfahren, wie z. B. chemische Dampfabscheidung, (chemical vapor deposition, CVD), plasmaangereichertes CVD oder Sputtern gebildet, oder die Oxidschicht wird, alternativ, thermisch aufgebaut. Dann wird der Subkollektorbereich 16 durch einen herkömmlichen Ionenimplantationsschritt in dem Substrat gebildet. Nach dem Implantationsschritt wird ein dickes Oxid in der Größenordnung von ungefähr 240 nm auf der Oberfläche des Substrates aufgebaut, um Implantationsschäden zu beseitigen. Danach wird das dicke Oxid weggeätzt und eine Epitaxial-Si-Schicht (nicht abgebildet) auf der Oberfläche des Substrates aufgebaut.
Anschließend wird eine strukturierte Abdeckschicht verwendet, um flache Grabenisolationsbereiche (STI) in das Substrat zu ätzen. Die STI-Bereiche werden geformt, indem mittels eines herkömmlichen Trockenätzverfahrens wie reaktives Ionenätzen (reactive-ion etching, RIE) oder Plasmaätzen ein Graben in das Substrat geätzt wird. Die Gräben können optional mit einem herkömmlichen Belagmaterial, z. B. einem Oxid, ausgekleidet werden, und anschließend wird CVD oder ein anderes ähnliches Abscheidungsverfahren eingesetzt, um den Graben mit Polysilicium oder einem anderen ähnlichen STI- Dielektrikummaterial zu füllen. Das STI-Dielektrikum kann optional nach der Abscheidung verdichtet werden. Ein herkömmliches Planarisierungsverfahren, wie das chemisch­ mechanische Polieren (chemical-mechanical polishing, CMP), kann optional verwendet werden, um eine planare Struktur zu liefern.
Als Nächstes wird ein Schutzmaterial wie Si3N4 (in den Zeichnungen nicht gezeigt) über dem Subkollektorbereich der Struktur (d. h. dem bipolaren Bereich) gebildet, indem man ein herkömmliches Abscheidungsverfahren wie CVD verwendet, wobei ein Niedrigdruck-CVD-Verfahren bevorzugt wird. Diese Schicht wird über einer dünnen Anschlussoxidschicht (in den Zeichnungen ebenfalls nicht gezeigt) gebildet, welche in der vorliegenden Erfindung als Abdeckoxid eingesetzt wird. Nachdem der bipolare Bereich mit einer Schutzschicht geschützt ist, wird die FET-Vorrichtung vollständig hergestellt und gleichzeitig die Grundplatte des Poly-Poly-Kondensators geformt. Nach Herstellung der FET-Vorrichtung und der Grundplatte des Poly-Poly-Kondensators wird die Schutzschicht mit herkömmlichen Ablöseverfahren entfernt, die dem Fachmann wohl bekannt sind.
Die FET-Vorrichtung wird durch herkömmliche Bearbeitungsschritte erzeugt, mit denen MOS-Transistor- Vorrichtungen hergestellt werden können. Zu den herkömmlichen Transistor-Bearbeitungsschritten gehören:
N-Mulde für pFET-Fotolithografie, N-Mulden-Implantierung, zugeschnittene pFET-Dünnoxid-Implantierung, P-Mulde für nFET- Fotolithografie, P-Mulden-Implantierung, zugeschnittene n-FET- Dünnoxid-Implantierung, Doppel-Gate-Oxid-Fotolithografie, Doppel-Gate-Oxid-Neuaufbau, FET-Gate-Fotolithografie, FET- Gitterätzen, thermische Bildung der Oxidzwischenlagenbildung, nFET-Erweiterungsfotolithografie, nFET- Erweiterungsimplantierung [leicht dotierte Senken, (lightly doped drains, LDD)], erste Zwischenlagenbildung, pFET- Erweiterungsfotolithografie, pFET-Erweiterung (LDD), zweite Zwischenlagenabscheidung, zweites Zwischenlagenätzen, nFET- Source-/Drain-Implantationsfotolithografie, nFET-Source- /Drain-Glühen.
Diese Transistor-Bearbeitungsschritte bilden in der Struktur, die in Fig. 1A gezeigt wird, die FET-Vorrichtung 18. Genau gesagt, die FET-Vorrichtung umfasst Muldenimplantate (nicht gezeigt), Source-/Drain-Bereiche 14, Source-/Drain- Erweiterungen (in den Bereichen 14 enthalten) und einen Gatebereich, der Polysiliciumgate 20, Gateoxid 22 und Zwischenlagen 24 umfasst. Die Zwischenlagen, die in den Zeichnungen veranschaulicht werden, schließen verschiedene Schichten ein, die an den Seitenwänden des Gatebereiches gebildet werden, sowie eine horizontale Schicht, die auf dem Substrat gebildet wird. In einer Ausführungsart der Vorliegenden Erfindung bestehen das Gate 20 und die Grundplatte 26 aus SiGe-Polysilicium.
Wie oben dargelegt, wird während der Herstellung der FET- Vorrichtung gleichzeitig die untere Polysilicium-Grundplatte 26 des Poly-Poly-Kondensators gebildet. Genau gesagt, die untere Basisplatte wird gleichzeitig mit dem Polysiliciumgate 20 mittels eines herkömmlichen Abscheidungsverfahrens geformt und danach werden beide Polysiliciumbereiche, d. h. Polysiliciumgate 20 und Basisplatte 26, mittels herkömmlicher Lithografie und reaktivem Ionenätzen strukturiert. Die Zwischenlagen 28 werden ebenfalls gleichzeitig mit den Zwischenlagen 24 geformt und bestehen aus demselben Material.
Danach wird, wie in Fig. 1B gezeigt, ein Filmstapel 30 über der Oberfläche des Substrates 10 geformt, der die FET- Vorrichtung 18 und die untere Basisplatte 26 einschließt. Der Filmstapel, der in der vorliegenden Erfindung eingesetzt wird, umfasst eine beliebige Anzahl von Materialschichten, vorausgesetzt, dass der Filmstapel eine Polysiliciumschicht 34 einschließt. In den Zeichnungen schließt der Filmstapel auch eine untere Isolationsschicht 32 und eine obere Isolationsschicht 36 ein. Die Isolationsschichten 32 und 36 können aus demselben oder aus unterschiedlichen Isolationsmaterialien, ausgewählt aus der Gruppe von SiO2, Si- Oxynitrid und anderen ähnlichen isolierenden Materialien, bestehen. In einer Ausführungsart der vorliegenden Erfindung bestehen beide Isolationsschichten des Filmstapels 30 aus SiO2. Es wird angemerkt, dass die obere Isolationsschicht in der vorliegenden Erfindung optional ist.
In der besonderen Ausführungsart, die in Fig. 1B dargestellt ist, wird der Filmstapel 30 mittels herkömmlicher Abscheidungsverfahren erzeugt, die dem Fachmann wohl bekannt sind. Zum Beispiel wird die untere Isolationsschicht 32 des Filmstapels 30 durch ein herkömmliches Abscheidungsverfahren gebildet, zu denen unter anderem CVD, plasmaangereichertes CVD, Niedrigdruck-CVD, Sputtern und andere ähnliche Abscheidungsverfahren zählen. Die Dicke der unteren Isolationsschicht kann variieren, sie reicht jedoch normalerweise von ungefähr 50 bis ungefähr 1000 Å, wobei eine Dicke von ungefähr 100 bis ungefähr 200 Å stark bevorzugt wird.
Die Polysiliciumschicht 34 wird sodann oben auf der unteren Isolationsschicht mit herkömmlichen Abscheidungsverfahren wie CVD und plasmaangereichertem CVD gebildet. Die Dicke der Polysiliciumschicht ist für die vorliegende Erfindung nicht entscheidend, jedoch reicht die Dicke der Polysiliciumschicht üblicherweise von ungefähr 100 bis ungefähr 1000 Å, wobei eine Dicke von ungefähr 400 bis ungefähr 500 Å stark bevorzugt wird.
Wenn die obere Isolationsschicht eingesetzt wird, wird diese mit demselben Abscheidungsverfahren gebildet, das im Zusammenhang mit der unteren Isolationsschicht genannt wurde. Die Dicke der oberen Isolationsschicht kann variieren, jedoch reicht die Dicke der Isolationsschicht normalerweise von ungefähr 100 bis ungefähr 1000 Å, wobei eine Dicke von ungefähr 300 bis ungefähr 500 Å stark bevorzugt wird. Bei Ausführungsarten, bei denen keine obere Isolationsschicht eingesetzt wird, kann zum Bilden der bipolaren Öffnung eine Maske verwendet werden.
Nachdem der Filmstapel 30 auf der Oberfläche der Struktur gebildet wurde, wird durch Anwendung von herkömmlicher Lithografie und reaktivem Ionenätzen eine bipolare Öffnung 38 (siehe Fig. 1C) in der Struktur gebildet. Nun wird der Kollektor mit einem n-leitenden Dotierstoff implantiert, indem Verfahrensschritte benutzt werden, die dem Fachmann wohl bekannt sind. Genau gesagt, die bipolare Öffnung wird durch Bereitstellung eines strukturierten Photolacks (nicht dargestellt) auf der Oberfläche der oberen Isolationsschicht 36 (oder auf der Siliciumschicht 34) gebildet, und danach wird durch den Filmstapel 30 geätzt, d. h. durch die Schichten 36, 34 und 32, mit Hilfe eines herkömmlichen Ätzverfahrens wie reaktivem Ionenätzen oder Ionenstrahlätzen, das beim Entfernen jener Schichten höchst selektiv wirkt, da eine schützende Nitridschicht, die zuvor benutzt wurde, um die FET-Vorrichtung zu bilden, nicht entfernt wird. Die Nitridschicht wird durch ein Nassätzverfahren weggeätzt, bei dem ein chemisches Ätzmittel, wie beispielsweise heiße Phosphorsäure, eingesetzt wird. Es wird angemerkt, dass die bipolare Öffnung über dem Subkollektorbereich 16 geformt wird, und dass die Öffnung den Bereich bildet, in dem anschließend die bipolare Vorrichtung geformt wird.
Wenn die obere Isolationsschicht 36 vorhanden ist, wird diese als Nächstes mit einem herkömmlichen chemischen Nassätzverfahren, das die obere Isolationsschicht im Vergleich zu der darunterliegenden Polysiliciumschicht höchst selektiv entfernt, von der gesamten Struktur entfernt. Bei diesem Schritt der vorliegenden Erfindung wird die Polysiliciumschicht des Filmstapels freigelegt. Jedes chemische Ätzmittel, wie z. B. gepufferte Flusssäure, kann bei diesem Schritt der vorliegenden Erfindung verwendet werden. Es wird angemerkt, dass mit diesem Schritt auch die oben erwähnte Basisanschlussoxidschicht von der Emitterzone der Struktur entfernt wird. Wenn keine obere Isolationsschicht eingesetzt wird, kann dieser Schritt des Entfernens vermieden werden.
Nachdem die optionale obere Isolationsschicht und die Basisanschlussoxidschicht von der Struktur entfernt wurden, wird in der bipolaren Öffnung eine SiGe-Epischicht 40 und gleichzeitig ein SiGe-Polysiliciumfilm 42 über Teile der freigelegten Polysiliciumschicht gebildet (siehe Fig. 1D). Die SiGe-Schichten 40 und 42 werden in der vorliegenden Erfindung unter Verwendung eines Abscheidungsverfahrens gebildet, bei dem die Abscheidungstemperatur niedrig ist, d. h. niedriger als 900°C. Genauer gesagt beträgt die Abscheidungstemperatur bei diesem Schritt der vorliegenden Erfindung ungefähr 400°C bis ungefähr 500°C. Die Dicke der beiden SiGe-Schichten kann variieren und muss nicht gleich sein, jedoch wird es in der vorliegenden Erfindung bevorzugt, dass die SiGe-Epischicht 40 und die SiGe-Polysilicium- Filmschicht 42 dieselbe Dicke besitzen. Üblicherweise beträgt die Dicke jeder dieser beiden Niedrigtemperatur-SiGe-Schichten ungefähr 1000 bis ungefähr 5000 Å, wobei für jede Schicht eine Dicke von ungefähr 2000 bis ungefähr 2500 Å bevorzugt wird. Es wird angemerkt, dass die SiGe-Schicht die p-dotierte eigenleitende Basis enthält.
Der bipolare Bereich besitzt eine störstellenleitende Basis, die sich gegenüber der bipolaren Öffnung 38 selbst ausrichtet. Andererseits kann der Poly-Poly-Kondensator mit einem sich nicht selbstausrichtenden Verfahren hergestellt werden. Einige Opferschichten (in den Zeichnungen nicht dargestellt) und Passivierungsschichten, z. B. Oxid/Nitrid, werden dann über der Struktur gebildet und mit herkömmlichen Mitteln, z. B. reaktivem Ionenätzen, geätzt, um Opferzwischenlagen (ebenfalls nicht in den Zeichnungen dargestellt) und strukturierte Passivierungsschichten 50 zu bilden. Die SiGe-Epischicht 40 wird dann mit einem P+-Dotierungsstoff (oder N+- Dotierungsstoff) unter Verwendung eines herkömmlichen Ionenimplantationsverfahrens dotiert. Ein bevorzugter P+- Dotierungsstoff, der bei diesem Schritt der vorliegenden Erfindung eingesetzt wird, ist Bor, und die bevorzugte Dosis beträgt 4×1015 Atome/cm2. Es wird angemerkt, dass während dieses Implantationsschrittes die SiGe-Polysiliciumschicht 42 ebenfalls mit einem P+-Dotierungsstoff (N+-Dotierungsstoff) dotiert wird. Die Opferzwischenlagen, die zuvor verwendet wurden, werden dann entfernt, um so das Emitterfenster zu öffnen, während die strukturierten Passivierungsschichten 50 in der Struktur verbleiben und ein Emitterfenster bilden.
Der Emitter wird durch das Abscheiden von Polysilicium über dem Emitterfenster gebildet, wobei ein herkömmliches Abscheidungsverfahren wie zum Beispiel CVD, plasmaangereichertes CVD, Sputtern und andere ähnliche Abscheidungsverfahren verwendet werden. Die Dicke des Emitterpolysiliciums reicht von ungefähr 500 bis ungefähr 5000 Å, wobei eine Dicke von ungefähr 1000 bis ungefähr 1600 Å stärker bevorzugt wird. Das Emitterpolysilicium wird dann mit einem N+-leitenden Dotierungsstoff wie zum Beispiel As (oder alternativ einem P+-leitenden Dotierungsstoff) hochdotiert, und danach wird das Emitterpolysilicium durch Anwendung von herkömmlicher Lithografie und Ätzung strukturiert. Die Struktur, die durch die oben beschriebenen Bearbeitungsschritte entsteht, wird in Fig. 1D veranschaulicht. Die Emittertiefe wird durch eine schnelle thermale Glühbehandlung bei hoher Temperatur (900-1100°C) eingestellt.
Die Maske, die zur Strukturierung des Emitterpolysiliciums 52 verwendet wird, wird dann durch herkömmliche Ablöseverfahren, die dem Fachmann wohl bekannt sind, von der Struktur entfernt, und danach werden die Ätzmasken 46a und 46b sowohl über dem bipolaren Vorrichtungsbereich der Struktur als auch über das Gebiet der Struktur, welche die untere Basisplatte einschließt, d. h. den Poly-Poly-Kondensatorbereich, gebildet. Die Struktur einschließlich der beiden Ätzmasken wird in Fig. 1E gezeigt. Die beiden Ätzmasken werden mittels herkömmlicher Lithografie und Ätzung erzeugt. Nach der Bildung der Ätzmasken werden freiliegende Teile des dotierten Polysiliciumfilms 42 und die verbleibenden Schichten des Filmstapels 30, d. h. die Schichten 32 und 34, mittels eines herkömmlichen chemischen Nassätzverfahrens entfernt, welches bei der Entfernung der Schichten von der Struktur hochselektiv wirkt. Die Struktur, die nach dem Entfernen der freiliegenden Teile des dotierten Polysiliciumfilms und der verbleibenden Schichten des Filmstapels entsteht, wird in Fig. 1E gezeigt.
Fig. 1F zeigt die Struktur, nachdem die beiden Ätzmasken mit herkömmlichen Ablöseverfahren, die dem Fachmann wohl bekannt sind, entfernt worden sind. Genau gesagt, die Struktur, die in Fig. 1F gezeigt wird, umfasst den FET-Vorrichtungsbereich 18, einen vervollständigten bipolaren Vorrichtungsbereich 48 und den Poly-Poly-Kondensatorbereich 49.
Jetzt wird Bezug auf Fig. 1G genommen, die einen Teil der Struktur, die in Fig. 1F dargestellt ist, vergrößert und ohne die FET-Vorrichtung 18 zeigt. Genau gesagt zeigt Fig. 1G nur den bipolaren Vorrichtungsbereich und den Poly-Poly- Kondensatorbereich der Struktur, nachdem jeder Bereich vervollständigt wurde. Wie in Fig. 1G gezeigt wird, können die Zwischenlagen 56 optional auf freiliegenden Kanten des Poly- Poly-Kondensators gebildet werden, indem zunächst eine Isolationsschicht wie z. B. Si3N4 abgeschieden und diese dann geätzt wird. Es sollte angemerkt werden, dass die Bearbeitungsschritte, die bei der Vervollständigung der bipolaren Vorrichtung und des Poly-Poly-Kondensators zum Einsatz kommen, nicht die FET-Vorrichtung der Struktur beeinflussen.
Dann werden Silicidbereiche in ausgewählten Gebieten der bipolaren/FET-Vorrichtungen geformt, indem herkömmliche Silicidverfahren angewendet werden, die dem Fachmann wohl bekannt sind.
Als Nächstes können eine Passivierungsschicht und eine Dielektrikumschicht über dem FET und den bipolaren Vorrichtungen gebildet werden, und durch diese Schichten werden Metalldurchgänge und Kontaktbolzen zu Metall- Polysilicium-Kontakten geformt. Zur Bildung der Passivierungs- und Dielektrikumschichten werden herkömmliche Abscheidungsverfahren verwendet, und die Kontaktöffnungen werden mittels herkömmlicher Lithografie und Ätzung erzeugt. Die Kontaktöffnungen werden mittels herkömmlicher Abscheidungsverfahren gefüllt und, falls notwendig, ein herkömmliches Planarisierungsverfahren eingesetzt.
Jedes herkömmliche Passivierungsmaterial wie Si3N4 oder ein Polyimid kann zur Bildung der Passivierungsschicht verwendet werden, und jedes herkömmliche dielektrische Material wie SiO2 oder Si3N4 kann zur Bildung der Dielektrikumschicht eingesetzt werden. Was die Kontaktbolzen betrifft, kann in der vorliegenden Erfindung jedes herkömmliche leitfähige Metall wie Ti, W, Cu, Cr und Pt verwendet werden. Als Nächstes wird der Kontakt zwischen den Vorrichtungen und den Metallkontakten hergestellt, und die Vorrichtung wird in der Nachbearbeitungsphase (back end of the line processing) vervollständigt.
Fig. 2 ist eine Draufsicht des Poly-Poly-Kondensators, der in Fig. 1G gezeigt wird, nachdem auf diesem die Metallkontakte 58 gebildet worden sind. In dieser Figur umfasst der Poly-Poly- Kondensator die untere Polysiliciumschicht 26 und die dotierte SiGe-Polysiliciumschicht 42 als Deckplatte des Kondensators. Fig. 3 ist eine Querschnittansicht durch A-A' von Fig. 2. Wie in Fig. 3 gezeigt wird, umfasst der Poly-Poly-Kondensator das Substrat 10, den STI-Bereich 12, die Grundplatte 26, die untere Isolationsschicht 32 und die Deckplatte 42. Die Zwischenlagen 28 und 56 sieht man an freiliegenden Kanten des Poly-Poly-Kondensators; die Zwischenlagen dienen dazu, die Deckplatte von der Grundplatte des Kondensators elektrisch zu isolieren.
Es wird betont, dass der Poly-Poly-Kondensator der vorliegenden Erfindung mindestens eine Plattenelektrode einschließt, welche SiGe-Polysilicium enthält. In einigen Ausführungsarten der vorliegenden Erfindung bestehen beide Elektroden aus SiGe-Polysilicium.
Obwohl diese Erfindung besonders hinsichtlich ihrer bevorzugten Ausführungsarten gezeigt und beschrieben worden ist, wird der Fachmann verstehen, dass die vorhergehenden sowie andere Änderungen bei den Formen und Details vorgenommen werden können, ohne vom Sinn und Geltungsbereich der vorliegenden Erfindung abzuweichen. Es ist daher so zu verstehen, dass die vorliegende Erfindung nicht auf die beschriebenen und dargestellten genauen Formen und Details beschränkt sein soll, sondern im Geltungsbereich der im Anhang befindlichen Ansprüche liegt.

Claims (30)

1. Verfahren zur gleichzeitigen Bildung eines Poly-Poly- Kondensators, eines MOS-Transistors und eines bipolaren Transistors auf einem Substrat, das folgende Schritte umfasst:
Auftragen und Strukturieren einer ersten Schicht aus Polysilicium auf dem Substrat, um eine erste Plattenelektrode des Kondensators und eine Elektrode des MOS-Transistors zu bilden; und
Auftragen und Strukturieren einer zweiten Schicht aus Polysilicium auf dem Substrat, um eine zweite Plattenelektrode des Kondensators und eine Elektrode des bipolaren Transistors zu bilden,
wobei die zweite Polysiliciumschicht SiGe-Polysilicium umfasst.
2. Verfahren nach Anspruch 1, worin die Elektrode des MOS- Transistors ein Polysiliciumgate umfasst, das auf einem Gateoxid gebildet ist, wobei das Gateoxid auf einer Oberfläche des Substrates gebildet ist und das Substrat unterhalb des Polysiliciumgates Source- und Drain- Bereiche besitzt.
3. Verfahren nach Anspruch 2, worin das Substrat ein Halbleitermaterial ist, ausgewählt aus der Gruppe, die aus Si, Ge, SiGe, GaAs, InAs und geschichteten Halbleitersubstraten besteht.
4. Verfahren nach Anspruch 2, worin das Substrat des Weiteren flache Grabenisolationsbereiche und einen Subkollektorbereich umfasst, wobei der Subkollektorbereich zwischen den flachen Grabenisolationsbereichen gebildet wird.
5. Verfahren zur Bildung eines Poly-Poly-Kondensators, das folgende Schritte umfasst:
  • a) Bildung eines Filmstapels auf einer Oberfläche einer Halbleiterstruktur, wobei die Struktur mindestens einen Gatebereich einer Metalloxid-Halbleitervorrichtung und eine untere Polysiliciumplatte eines Poly-Poly- Kondensators, die auf einer Oberfläche desselben gebildet wurde, umfasst, wobei der Filmstapel mindestens eine Polysiliciumschicht einschließt;
  • b) Bildung einer bipolaren Öffnung in dem Filmstapel zur Freilegung von mindestens einem Teil der Oberfläche der Halbleiterstruktur, wobei die bipolare Öffnung in einem Bereich gebildet wird, in dem anschließend eine bipolare Vorrichtung hergestellt werden wird;
  • c) gleichzeitige Bildung einer SiGe-Epischicht in der bipolaren Öffnung während der Bildung eines SiGe- Polysiliciumfilms auf freiliegenden Teilen der Polysiliciumschicht des Filmstapels;
  • d) selektive Dotierung von Teilen des SiGe-Polysiliciumfilms als auch der SiGe-Epischicht mit einem Dotierungsstoffatom eines ersten Leitfähigkeitstyps;
  • e) Bildung einer strukturierten Passivierungsschicht auf einem Teil der dotierten SiGe-Epischicht;
  • f) Bildung einer strukturierten dotierten Emitterpolysiliciumschicht sowohl auf der strukturierten Passivierungsschicht als auch auf der dotierten SiGe- Epischicht, die in der bipolaren Öffnung gebildet wurde, dadurch Vervollständigung der Herstellung der bipolaren Vorrichtung, wobei die dotierte Emitterpolysiliciumschicht eine andere Leitfähigkeit aufweist als die dotierte SiGe-Epischicht; und
  • g) Entfernen ausgewählter Teile des dotierten SiGe- Polysiliciumfilms und verbleibender Schichten des Filmstapels, um so das Gate des Metalloxid-Halbleiters freizulegen, während der bipolare Vorrichtungsbereich und die dotierte SiGe-Polysiliciumschicht, welche auf der unteren Polysiliciumplatte des Poly-Poly-Kondensators liegt, geschützt werden.
6. Verfahren nach Anspruch 5, worin der Filmstapel des Weiteren eine untere Isolationsschicht und eine optionale obere Isolationsschicht umfasst.
7. Verfahren nach Anspruch 6, worin die obere und untere Isolationsschicht des Filmstapels aus demselben oder unterschiedlichen isolierenden Materialien bestehen, ausgewählt aus der Gruppe von SiO2 und Si-Oxynitriden.
8. Verfahren nach Anspruch 7, worin beide, die obere und die untere Isolationsschicht, aus SiO2 bestehen.
9. Verfahren nach Anspruch 6, worin die obere Isolationsschicht eine Dicke von ungefähr 100 bis ungefähr 1000 Å besitzt.
10. Verfahren nach Anspruch 6, worin die untere Isolationsschicht eine Dicke von ca. 50 bis ca. 1000 Å besitzt.
11. Verfahren nach Anspruch 5, worin die Polysiliciumschicht eine Dicke von ungefähr 100 bis ungefähr 1000 Å besitzt.
12. Verfahren nach Anspruch 5, worin die bipolare Öffnung durch Lithografie und Ätzen erzeugt wird.
13. Verfahren nach Anspruch 12, worin der Ätzvorgang durch reaktives Ionenätzen oder Ionenstrahlätzen ausgeführt wird.
14. Verfahren nach Anspruch 6, worin die optionale obere Isolationsschicht unter Verwendung eines Ätzverfahrens entfernt wird, das bei der Entfernung der oberen Isolationsschicht, im Vergleich zu der darunterliegenden Polysiliciumschicht, hochselektiv wirkt.
15. Verfahren nach Anspruch 5, worin die SiGe-Epischicht und der SiGe-Polysiliciumfilm mit einem Abscheidungsverfahren, das bei Temperaturen von ungefähr 900°C oder niedriger ausgeführt wird, gleichzeitig gebildet werden.
16. Verfahren nach Anspruch 15, worin die Temperatur des Abscheidungsverfahrens bei ungefähr 400°C bis ungefähr 500°C liegt.
17. Verfahren nach Anspruch 5, worin die SiGe-Epischicht und der SiGe-Polysiliciumfilm dieselbe oder eine unterschiedliche Dicke aufweisen.
18. Verfahren nach Anspruch 17, worin die SiGe-Epischicht und der SiGe-Polysiliciumfilm dieselbe Dicke aufweisen, die bei jeder der Schichten ungefähr 1000 bis ungefähr 5000 Å beträgt.
19. Verfahren nach Anspruch 5, worin der Dotierungsstoff, der zum Dotieren der SiGe-Epischicht verwendet wird, Bor ist, das eine Konzentration von ungefähr 4×1015 Atomen/cm2 besitzt.
20. Verfahren nach Anspruch 5, worin der Dotierungsstoff, der zum Dotieren des Emitterpolysiliciums verwendet wird, As ist.
21. Verfahren nach Anspruch 5, worin die strukturierte emitterdotierte Polysiliciumschicht durch Abscheidung einer Schicht aus Polysilicium gebildet wird, diese Schicht mit einem Dotierungsstoff dotiert wird und danach die emitterdotierte Polysiliciumschicht der Lithografie und dem Ätzen unterzogen wird.
22. Verfahren nach Anspruch 1, worin optionale Zwischenlagen auf dem Poly-Poly-Kondensator gebildet werden.
23. Verfahren nach Anspruch 22, worin die optionalen Zwischenlagen durch Abscheidung, Lithografie und Ätzen gebildet werden.
24. Poly-Poly-Kondensator, der zwei Plattenelektroden umfasst, bei dem mindestens eine der Plattenelektroden aus SiGe-Polysilicium besteht und die Plattenelektroden durch eine Isolationsstruktur getrennt sind.
25. Poly-Poly-Kondensator nach Anspruch 24, bei dem eine der Plattenelektroden aus Polysilicium und die andere Plattenelektrode aus SiGe-Polysilicium besteht.
26. Poly-Poly-Kondensator nach Anspruch 24, bei dem beide Plattenelektroden aus SiGe-Polysilicium bestehen.
27. Poly-Poly-Kondensator nach Anspruch 24, bei dem mindestens eine der Plattenelektroden aus Polysilicium eines FET-Gates oder eines bipolaren Emitters besteht.
28. Poly-Poly-Kondensator nach Anspruch 24, der des Weiteren einen bipolaren Vorrichtungsbereich und einen FET-Bereich enthält, wobei der Kondensator, der bipolare Vorrichtungsbereich und der FET-Bereich durch Isolationsbereiche elektrisch voneinander isoliert sind.
29. Halbleitervorrichtung, die Folgendes umfasst:
einen Kondensator mit erster und zweiter Plattenelektrode, wobei eine der Plattenelektroden aus einer ersten leitenden strukturierten Schicht besteht, und
eine bipolare Vorrichtung mit erster und zweiter Elektrode, wobei eine der Elektroden aus der genannten ersten leitenden strukturierten Schicht besteht;
wobei die erste leitende strukturierte Schicht aus SiGe- Material besteht.
30. Halbleiterstruktur, die Folgendes umfasst:
eine erste Schicht aus Polysilicium, die strukturiert ist, um eine erste Elektrode einer MOS-Vorrichtung und eine erste Plattenelektrode eines Kondensators zu bilden, und
eine zweite Schicht aus SiGe-Polysilicium, die strukturiert ist, um eine erste Elektrode einer bipolaren Vorrichtung und eine zweite Plattenelektrode des Kondensators zu bilden,
wobei die zweite Schicht aus SiGe-Polysilicium besteht.
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