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DE102008064959B3 - Halbleitervorrichtungen - Google Patents

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DE102008064959B3
DE102008064959B3 DE102008064959.7A DE102008064959A DE102008064959B3 DE 102008064959 B3 DE102008064959 B3 DE 102008064959B3 DE 102008064959 A DE102008064959 A DE 102008064959A DE 102008064959 B3 DE102008064959 B3 DE 102008064959B3
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channel region
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semiconductor device
gate electrode
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DE102008064959.7A
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Yasushi Tateshita
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
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Abstract

Halbleitervorrichtung (1), die aufweist:einen Bauelementausbildungsbereich (12);wobei an beiden Seiten des Bauelementausbildungsbereichs (12) ein Bauelementisolationsbereich (13) in einem Halbleitersubstrat (11) in einer ersten Richtung ausgebildet ist;eine Gateelektrode (22), die ein Kanalgebiet (14) des Bauelementausbildungsbereichs (12) in der ersten Richtung kreuzt, wobei die Gateelektrode (22) ein metallisches Material oder laminierte Strukturen aufweist und innerhalb eines ersten Gebiets (29) ausgebildet ist;Source-Drain Gebiete (27, 28), die in dem Bauelementausbildungsbereich (12) an beiden Seiten des Kanalgebiets (14) in einer zweiten Richtung ausgebildet sind,eine SiN Schicht, die lateral benachbart zur Gateelektrode (22) ausgebildet ist;wobei die Source-Drain Gebiete (27, 28) SiGe Gebiete aufweisen, und wobei das Kanalgebiet (14) zwischen den Source-Drain Gebieten (27, 28) angeordnet ist; undwobei an beiden Seiten des Kanalgebiets (14) eine Vertiefung (15) in dem Bauelementisolationsbereich (13) unterhalb der Gateelektrode (22) ausgebildet ist.

Description

  • HINTERGRUND DER ERFINDUNG
  • 1. Gebiet der Erfindung
  • Die vorliegende Erfindung betrifft eine Halbleitereinrichtung, bei welcher eine Spannung oder mechanische Spannung (stress) auf einen Kanalbereich oder auf ein Kanalgebiet (channel region) aufgeprägt wird, sowie ein Herstellungsverfahren für eine Halbleitereinrichtung.
  • 2. Beschreibung des Standes der Technik
  • Jüngst wurden viele Berichte im Hinblick auf Techniken zum Verbessern des Betriebs oder der Betriebsmöglichkeiten ohne Abhängigkeit von einem Skalierungsgesetz oder Skalengesetz veröffentlicht. Diese bekannten Techniken verbessern die Betriebsmöglichkeiten durch Aufprägen oder Anwenden einer Spannung oder mechanischen Spannung (stress) auf ein Siliziumgebiet oder einen Siliziumbereich (z.B. ein Siliziumsubstrat), in welchem ein Kanalgebiet oder ein Kanalbereich ausgebildet ist, und um dadurch die Mobilität oder Beweglichkeit von Elektronen oder Löchern zu steigern. Als eine derartige Technik wurde ein Verfahren in die praktische Verwendung aufgenommen, bei welchem ein Drainsourcebereich (drain-source part) durch Siliziumätzen eingebracht oder in die Tiefe eingebracht wird oder in der Tiefe vergraben wird und bei welchem eine Siliziumverbindung mit einer zu Silizium (Si) unterschiedlichen Gitterkonstante durch ein epitaktisches Aufwachsverfahren aufgewachsen wird, wodurch eine Spannung oder mechanische Spannung (stress) auf den Kanalbereich aufgeprägt oder ausgeübt wird (siehe z.B. japanische Patentoffenlegungsschrift JP 2000 - 315 789 A . Zudem wird auf den Offenbarungsgehalt in den Druckschriften JP 2006- 12 924 A , US 2006 / 0 223 290 A1 und US 2006 / 0 157 797 A1 verwiesen.
  • Zusätzlich wurden verschiedene Versuche unternommen, die z.B. so genannte Stressliner oder verwenden, welche den Kanal dadurch verzerren oder deformieren, dass eine Auskleidungs-, Abdeck- oder Deckschicht ausgebildet wird aus einer Siliziumnitridschicht, welche einen Stress oder eine mechanische Spannung nach dem Ausbilden eines Transistors ausüben, und Techniken, welche den Kanal dadurch verzerren oder deformieren, dass eine Schicht verwendet wird, die einen Stress oder eine mechanische Spannung ausübt, und zwar als Teil eines verborgenen oder vergrabenen Materials, z.B. für eine STI-Struktur (Shallow Trench Isolation), und dergleichen.
  • Der Mechanismus wird unter Bezugnahme auf ein schematisches Diagramm erläutert. Die 10A und 10B zeigen die dreidimensionalen Richtungen des Stresses bei der mechanischen Spannung, die am wirksamsten sind, wenn diese die jeweiligen Transistoren eines pMOSFET, wie er in 10A dargestellt ist, und eines nMOSFET, wie er in 10B dargestellt ist, aufgeprägt wird, um den Kanal zu deformieren oder zu verzerren. Eine wirksame Spannung oder ein wirksamer Stress, welcher für den NMOS Und den PMOS gemeinsam vorliegen, werden in einer Richtung des Streckens oder Dehnens des aktiven Gebiets oder des aktiven Bereichs in einer x-Richtung aufgeprägt.
  • Ein Schnitt in der Richtung der Breite oder Weite des Gates (einer Richtung orthogonal zur Richtung des Sourcedraingebiets) eines (planaren) MOS-Transistors vom zweidimensionalen Typ aus dem Stand der Technik wird unter Bezugnahme auf 11 beschrieben, welche eine Querschnittsansicht des Aufbaus oder der Konfiguration zeigt. Es ist bekannt, dass, wie das in 11 dargestellt ist, eine isolierende Schicht (ein Plasma hoher Dichte high density plasma; HDP oder der gleichen) eine Kompressionsspannung besitzt oder erzeugt, wenn diese in einem Graben oder Trench 115 verborgen oder vergraben ist oder wird, welcher in einem Halbleitersubstrat 111 ausgebildet ist, um Elementisolationsbereiche oder -gebiete 113 einer STI-Struktur aufzubauen. Die auf den Kanalbereich oder auf das Kanalgebiet 114 des Transistors aufgeprägte Spannung wirkt in einer Richtung, die die Mobilität verschlechtert (die Richtung der Pfeile).
  • Andererseits haben sich mit der Entwicklung der Transistorgenerationen viele Forscher damit auseinander gesetzt, Transistoren mit einer dreidimensionalen Struktur oder mit einem dreidimensionalen Aufbau anstelle von Transistoren vom zweidimensionalen Typ (planar) im Stand der Technik zu entwickeln. Ein typischer Transistor wird als Finnengatetransistor (fin gate transistor) bezeichnet, bei welchem eine Gateelektrode auf einem Siliziumsubstrat angeordnet ist, wobei ein Gatedielektrikum zwischen der Gateelektrode und dem Siliziumsubstrat vorgesehen ist und wobei das Gatedielektrikum einen Teil des Kanalgebiets eines Finnenteils oder eines Finnenabschnitts (fin part) abdeckt, um nach Art oder in Form einer Finne (fin) hervorzustehen, hervorzuragen oder überzustehen (siehe z.B. japanische Offenlegungsschrift JP 2006- 12 924 A Zusätzlich wurde ein so genannter Trigatetransistor (tri gate transistor) vorgesehen, welcher als Kanal nicht nur eine Oberseitenfläche eines Halbleitersubstrats verwendet, in welchem ein Trench oder Graben ausgebildet wird, sondern auch einen Seitenwandbereich einer Oberseite des Grabens (siehe z.B. japanische Patentoffenlegungsschrift JP 2002 - 198 532 A ).
  • 12 ist ein schematisches dreidimensionales Diagramm eines gewöhnlichen MOS-Transistors. 13 ist eine vertikale Querschnittsansicht mit einer oder entlang einer Linie A-A' aus 12. Wenn die Silizidschichten 131 und 132 zum Absenken des Widerstands auf den Oberflächen der Sourcedrainbereiche 127 und 128 in einem Transistor 101 mit einer Struktur ausgebildet sind, in welcher der Kanalbereich 114 und die Sourcedrainbereiche 127 und 128 von der oder aus der Oberfläche des Halbleitersubstrats 111 hervorstehen, wie das in den 12 und 13 dargestellt ist, entsteht ein Lecken oder ein Leckstrom im Ergebnis der Silizidschichten 131 und 132, weil diese in der Nähe sind von oder in Kontakt stehen mit dem PN-Übergang der Sourcedrainbereiche 127 und 128, die ausgebildet sind mittels einer Ionenimplantation und aus der oder von der Oberfläche des Halbleitersubstrats 111 hervorstehen.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Die zu lösenden Probleme bestehen darin, Stress oder mechanische Spannung, die in einer Breitenrichtung oder Weitenrichtung des Gates aufgeprägt werden (nachfolgend bezieht sich die Breitenrichtung oder Weitenrichtung des Gates auf eine Richtung senkrecht zur Richtung des Sourcedraingebiets oder -bereichs) des Kanalbereichs oder Kanalgebiets des Transistors in einer Richtung des Verschlechterns oder Abschwächens der Mobilität wirkt, wenn die STI-Struktur als Elementisolationsbereich oder Elementisolationsgebiet verwendet wird und dass ein Lecken oder ein Leckstrom auftritt, wenn die Sourcedraingebiete in einem Zustand ausgebildet werden, in welchem sie vom Siliziumsubstrat hervorstehen, und die Silizidschichten derart ausgebildet werden, dass sie den Widerstand der Sourcedrainbereiche verringern.
  • Die der Erfindung zugrunde liegenden Aufgaben werden bei einer Halbleitereinrichtung erfindungsgemäß mit den Merkmalen der unabhängigen Patentansprüche gelöst. Bevorzugte Weiterbildungen sind Gegenstand der jeweiligen abhängigen Ansprüche.
  • Es ist wünschenswert, den Stress oder die mechanische Spannung so auszubilden und aufzuprägen, dass diese in einer Richtung der Breite oder Weite des Gates des Kanalbereichs oder Kanalgebietes in einer Richtung wirken, welche die Mobilität oder Beweglichkeit verbessert, wobei ein Lecken oder ein Leckstrom verhindert werden, wobei diese auftreten, wenn die Silizidschichten ausgebildet werden, um den Widerstand auf den Flächen oder Oberflächen der Sourcedrainbereiche zu verringern, und zwar durch Verbessern der Struktur des Kanalbereichs oder Kanalgebiets und des Elementisolationsbereichs oder Elementisolationsgebiet.
  • Gemäß einem ersten Beispiel wird eine Halbleitereinrichtung geschaffen mit: Element- oder Bauelementisolationsbereichen oder -gebieten (element isolating/isolation regions), die ausgebildet werden in einem Zustand, in welchem sie verborgen oder vergraben vorliegen in einem Halbleitersubstrat, z.B. derart, dass ein Element- oder Bauelementausbildungbereich oder - gebiet (element forming/formation region) des Halbleitersubstrats zwischen den Element- oder Bauelementisolationsbereichen oder -gebieten angeordnet ist; einer Gateelektrode, die auf dem Element- oder Bauelementausbildungbereich oder -gebiet angeordnet ist mit einer Gateisolationsschicht, welche zwischen der Gateelektrode und dem Element- oder Bauelementausbildungbereich oder -gebiet angeordnet ist, wobei die Gateelektrode so ausgebildet ist, dass sie den Element- oder Bauelementausbildungbereich kreuzt; und Sourcedrainbereichen oder -Gebieten, die ausgebildet sind im Element- oder Bauelementausbildungbereich oder -gebiet auf beiden Seiten der Gateelektrode, wobei ein Kanalgebiet oder Kanalbereich des Element- oder Bauelementausbildungbereichs oder -gebiets unter der Gateelektrode ausgebildet ist, um von den Element- oder Bauelementisolationsbereichen oder -gebieten hervorzustehen, und wobei die Sourcedrainbereiche an einer Stelle oder Position tiefer als die Oberflächen der Bauelemente- oder Elementisolationsbereiche oder -gebiete ausgebildet sind.
  • Bei dem oben beschriebenen ersten Beispiel wird der Kanalbereich aus einem Element- oder Bauelementbildungsbereich oder -gebiet unter der Gateelektrode gebildet, um von dem Element- oder Bauelementisolationsbereichen oder -gebieten hervorzustehen oder sich über diesen zu erheben. Folglich wird die Kompressionsspannung, die bewirkt wird durch die mechanische Spannung, die dem Kanalbereich oder dem Kanalgebiet direkt unter der Gateelektrode aufgeprägt wird von den Element- oder Bauelementisolationsbereichen oder -gebieten, und zwar in einer Richtung der Weite oder Breite des Gates des unteren Bereichs des Kanalbereichs oder Kanalgebiets, im Kanalgebiet oder Kanalbereich abgegeben oder freigesetzt. Daher wirkt eine starke Zugspannung in der Richtung der Breite oder Weite des Gates des Kanalbereichs oder Kanalgebiets. Zusätzlich sind die Sourcedrainbereiche an einer Stelle oder Position ausgebildet, welche tiefer liegt als die Flächen oder Oberflächen der Element- oder Bauelementisolationsbereiche oder -gebiete. Daher sind die Stellen oder Positionen der Übergänge (junction positions) der Sourcedraingebiete tiefer angeordnet als die Flächen oder Oberflächen der Element- oder Bauelementisolationsbereiche oder -gebiete. Selbst dann, wenn Silizidschichten für einen niedrigen Widerstand auf den Flächen oder Oberflächen der Sourcedrainbereiche oder - Gebiete ausgebildet sind, nähern sich die Silizidschichten nicht dem Halbleitersubstrat an oder geraten mit diesem in Kontakt im tiefer liegenden Bereich der Sourcedraingebiete, so dass das Auftreten einer Leckstelle oder von Leckströmen verhindert wird.
  • Gemäß einem zweiten Beispiel wird ein Herstellungsverfahren für eine Halbleitereinrichtung geschaffen mit den Schritten: Ausbilden von Element- oder Bauelementisolationsbereichen oder -gebieten in einem Halbleitersubstrat derart, dass ein Element- oder Bauelementausbildungsbereich oder -gebiet zwischen den Element- oder Bauelementisolationsbereichen oder -gebieten ausgebildet ist und die Element- oder Bauelementisolationsbereiche oder -gebiete im Halbleitersubstrat verborgen oder vergraben sind, Ausbilden eines Dummygates oder Opfergates auf dem Element- oder Bauelementausbildungsbereich oder -gebiet derart, dass das Dummygate dem Element- oder Bauelementausbildungsbereich oder das entsprechende Gebiet kreuzt oder überquert, Ausbilden von Sourcedrainbereichen oder -Gebieten im Element- oder Bauelementausbildungsbereich oder -gebiet auf beiden Seiten des Dummygates derart, dass Stellen oder Positionen von Übergängen der Sourcedraingebiete tiefer liegen als Flächen oder Oberflächen der Element- oder Bauelementisolationsbereiche oder -gebiete, Ausbilden einer ersten Isolationsschicht auf dem Halbleitersubstrat, wobei eine Fläche oder Oberfläche des Dummygates freigelegt bleibt oder wird, Ausbilden einer Ausnehmung durch Entfernen des Dummygates, Entfernen der oberen oder obersten Teile oder Abschnitte der Element- oder Bauelementisolationsbereiche oder -gebiete innerhalb der Ausnehmung und Ausbilden einer Gateelektrode auf dem Halbleitersubstrat innerhalb der Ausnehmung, wobei eine Gateisolationsschicht zwischen der Gateelektrode und dem Halbleitersubstrat angeordnet wird.
  • Bei dem oben beschriebenen zweiten Beispiel wird der Kanalbereich aus dem Element- oder Bauelementausbildungsbereich oder -gebiet unter der Gateelektrode so ausgebildet, dass er sich von den Element- oder Bauelementisolationsbereichen oder -gebieten erstreckt oder von diesen hervorsteht. Folglich wird eine Kompressionsspannung (compressive stress), welche bewirkt wird durch die mechanische Spannung, die dem Kanalbereich oder Kanalgebiet direkt unter der Gateelektrode von den Element- oder Bauelementisolationsbereichen oder -gebieten in Richtung einer Breite oder Weite des Gates des unteren Bereichs oder Teils des Kanalbereichs oder -gebiets aufgeprägt wird, im Kanalbereich oder Kanalgebiet abgegeben oder freigesetzt. Daher wirkt eine starke Zugspannung (tensile stress) in einer Richtung der Breite oder Weite des Gates des Kanalbereichs. Zusätzlich liegen die Stellen oder Positionen der Übergänge der Sourcedraingebiete oder -bereiche tiefer als die Flächen oder Oberflächen der Element- oder Bauelementisolationsbereiche oder - gebiete. Selbst dann, wenn Silizidschichten für einen niedrigen Widerstand auf den Flächen oder Oberflächen der Sourcedraingebiete ausgebildet sind, kommen diese Silizidschichten dem Halbleitersubstrat im tieferen Teil oder niedrigeren Teil der Sourcedraingebiete nicht nahe oder geraten mit diesen in Kontakt, so dass das Auftreten von Leckstellen oder Leckströmen verhindert wird.
  • Das oben beschriebene erste Beispiel besitzt einen Vorteil dahingehend, dass es möglich ist, eine mechanische Spannung (stress) im Kanalbereich direkt unterhalb der Gateelektrode in einer Längsrichtung in vorteilhafter Weise für die Transistorcharakteristika (Träger- oder Ladungsträgermobilität oder -beweglichkeit) zu erzeugen. Dadurch wird folglich der Einschaltstrom (on current) Ion des Transistors verbessert, so dass die Performance oder das Verhalten des Transistors verbessert werden. Zusätzlich kann ein Leckstrom zwischen den Silizidschichten und dem Halbleitersubstrat vermieden werden, weil die Übergangsstellen (junction positions) der Sourcedraingebiete tiefer liegen als die Flächen oder Oberflächen der Element- oder Bauelementisolationsbereiche oder -gebiete, und zwar selbst dann, wenn ein Silizid für einen niedrigen Widerstand auf den Flächen oder Oberflächen der Sourcedraingebiete ausgebildet ist. Die Zuverlässigkeit des Transistors wird durch diese Maßnahmen verbessert. Die oben beschriebenen Wirkungen werden mit einem Verringern der Gatebreite des Transistors gesteigert.
  • Das oben beschriebene zweite Beispiel besitzt einen Vorteil dahingehend, dass es möglich ist, eine mechanische Spannung (stress) im Kanalbereich direkt unterhalb der Gateelektrode in einer Längsrichtung in vorteilhafter Weise für die Transistorcharakteristika (Träger- oder Ladungsträgermobilität oder -beweglichkeit) zu erzeugen. Dadurch wird folglich der Einschaltstrom (on current) Ion des Transistors verbessert, so dass die Performance oder das Verhalten des Transistors verbessert werden. Zusätzlich kann ein Leckstrom zwischen den Silizidschichten und dem Halbleitersubstrat vermieden werden, weil die Übergangsstellen (junction positions) der Sourcedraingebiete tiefer liegen als die Flächen oder Oberflächen der Element- oder Bauelementisolationsbereiche oder -gebiete, und zwar selbst dann, wenn ein Silizid für einen niedrigen Widerstand auf den Flächen oder Oberflächen der Sourcedraingebiete ausgebildet ist. Die Zuverlässigkeit des Transistors wird durch diese Maßnahmen verbessert. Die oben beschriebenen Wirkungen werden mit einem Verringern der Gatebreite des Transistors gesteigert.
  • Figurenliste
    • 1 ist eine schematische perspektivische Ansicht, welche in schematischer Art und Weise eine Ausführungsform (erste Ausführungsform) einer Halbleitereinrichtung gemäß der vorliegenden Erfindung zeigt.
    • 2 ist eine vertikale Querschnittsansicht entlang der Linie A-A' aus 1.
    • 3 ist eine vertikale Querschnittsansicht entlang der Linie B-B' aus 1.
    • 4 ist eine vertikale Querschnittsansicht entlang der Linie C-C' aus 1.
    • 5 ist eine vertikale Querschnittsansicht entlang der Linie D-D' aus 1.
    • 6A-P sind Querschnittsansichten für ein Herstellungsverfahren einer Ausführungsform (erstes Ausführungsform) einer Halbleitereinrichtung gemäß der vorliegenden Erfindung.
    • 7A, B sind schematische und geschnittene Ansichten eines Aufbaus einer Ausführungsform (zweite Ausführungsform) einer Halbleitereinrichtung gemäß der vorliegenden Erfindung.
    • 8A, B sind schematische und geschnittene Ansichten eines Aufbaus einer Ausführungsform (dritte Ausführungsform) einer Halbleitereinrichtung gemäß der vorliegenden Erfindung.
    • 9A-O sind Querschnittsansichten in Bezug auf ein Herstellungsverfahren einer Ausführungsform (zweite Ausführungsform), und zwar in Bezug auf ein Herstellungsverfahren für eine Halbleitereinrichtung gemäß der vorliegenden Erfindung.
    • 10A, B sind schematische Aufsichtsdiagramme in Bezug auf den Aufbau zur Unterstützung bei der Erklärung der mechanischen Spannungen, die einem aktiven Gebiet oder aktiven Bereich eines Transistors aufgeprägt werden.
    • 11 ist eine schematische Querschnittsansicht eines Aufbaus, welche einen Querschnitt in einer Breitenrichtung eines Gates eines MOS-Transistors vom zweidimensionalen Typ (planar) aus dem Stand der Technik zeigt;
    • 12 ist eine schematische und perspektivische Ansicht, welche in schematischer Art und Weise eine dreidimensionale Struktur eines gewöhnlichen MOS-Transistors zeigt.
    • 13 ist eine vertikale Schnittansicht entlang der Linie A-A' aus 12.
  • DETAILBESCHREIBUNG BEVORZUGTER AUSFÜHRUNGSFORMEN
  • Eine bevorzugte Ausführungsform (erste Ausführungsform) einer Halbleitereinrichtung gemäß der vorliegenden Erfindung wird unter Bezugnahme auf die schematische und perspektivische Ansicht der 1, eine vertikale Querschnittsansicht entlang der Linie A-A' der 1 in 2, eine vertikale Querschnittsansicht entlang der Linie B-B' aus 1 in 3, eine vertikale Querschnittsansicht entlang einer Linie C-C' aus 1 in 4 und eine vertikale Querschnittsansicht entlang einer Linie D-D' aus 1 in 5 erläutert. Gleichzeitig ist 1 ein Diagramm, welches den grundsätzlichen Aufbau erläutert, wobei bei diesem Diagramm ein Teil der den Aufbau bildenden Bestandteile nicht dargestellt ist. In den 3 und 5 ist eine Isolationszwischenschicht nicht gezeigt.
  • Unter hauptsächlicher Bezugnahme auf die 1 und 2 wird nachfolgend der Aufbau einer Halbleitereinrichtung 1 beschrieben.
  • In einem Halbleitersubstrat 11 sind Element- oder Bauelementisolationsbereiche oder -gebiete 13 ausgebildet zum elektrischen Isolieren eines Element- oder Bauelementausbildungsbereichs oder -gebiets 12, in welchem ein Transistor ausgebildet ist. Es wird z.B. ein Siliziumsubstrat als Halbleitersubstrat 11 verwendet. Es kann z.B. eine gewöhnliche STI-Struktur (STI: Shallow Trench Isolation) im Zusammenhang mit den Element- oder Bauelementisolationsbereichen oder -gebieten 13 verwendet werden. Folglich bildet ein Teil des Halbleitersubstrats 11, welcher zwischen den Element- oder Bauelementisolationsbereichen oder -gebieten 13 angeordnet ist, den Element- oder Bauelementausbildungsbereich 12 oder das entsprechende Gebiet.
  • Ausnehmungen oder Vertiefungen (depressions) 15 sind in oberen Teilen oder Bereichen der Element- oder Bauelementisolationsbereiche oder -gebiete auf beiden Seiten eines Kanalbereichs (channel region) 14 im Element- oder Bauelementausbildungsbereich oder -gebiet 12 derart vorgesehen, dass sich der Kanalbereich 14 von den Flächen oder Oberflächen der Element- oder Bauelementisolationsbereiche oder -gebiete 13 erhebt oder von diesen hervorsteht (siehe auch die vertikale Querschnittsansicht aus 3 entlang der Linie B-B' aus 1 und die vertikale Querschnittsansicht aus 4 entlang der Linie C-C' aus 1). Folglich sind die Ausnehmungen oder Vertiefungen 15 in den Element- oder Bauelementisolationsbereichen oder -gebieten 13 auf beiden Seiten des Kanalbereichs 14 derart ausgebildet, dass nur der Kanalbereich 14 sich von Element- oder Bauelementisolationsbereichen oder -gebieten 13 erhebt oder von diesen hervorsteht. In diesem Fall sind die Stärke oder der Wert des Hervorstehens oder des sich Erhebens des Kanalbereichs 14 von den Flächen oder Oberflächen der Element- oder Bauelementisolationsbereiche oder -gebiete 13 am Boden der Vertiefungen oder Ausnehmungen 15 z.B. im Bereich von etwa 3 nm bis etwa 30 nm gewählt oder eingestellt. (Die Kanalbreite ist auf einen Wert von 0,5 µm oder darunter eingestellt.) Ein wirksamer Stress oder eine wirksame mechanische Spannung werden dadurch in einer Richtung der Gatebreite des Kanalbereichs 14 (X-Richtung) aufgeprägt. Wenn der Wert des Hervorstehens oder des sich Erhebens geringer ausfällt als 3 nm, wird der Kanalbereich 14 im Übrigen durch den Stress oder die mechanische Spannung in den Element- oder Bauelementisolationsbereichen 13 beeinflusst. Folglich kann eine Wirkung des Ausbildens des Kanalbereichs 14 in einer sich erhebenden oder hervorstehenden Art und Weise durch das Ausbilden von Vertiefungen oder Ausnehmungen 15 nicht erhalten werden. Wenn sich der Kanalbereich 14 um mehr als 30 nm erhebt oder hervorsteht, kann das Auslösen oder die Abgabe des Stresses oder der mechanischen Spannung in den Element- oder Bauelementisolationsbereichen oder -gebieten 13 sättigen, wobei die mechanische Spannung auf einen unteren Teil des Kanalgebiets 14 wirksam wird, folglich treten dann der Stress oder die mechanische Spannung nicht im Kanalgebiet oder Kanalbereich 14 auf.
  • Wie in der vertikalen Schnittansicht der 3 entlang der Linie B-B' aus 1 dargestellt ist, werden die Wirkung und der Einfluss der direkten mechanischen Spannung aus den Element- oder Bauelementisolationsbereichen oder -gebieten 13 im Kanalbereich oder Kanalgebiet 14 unterdrückt. Das bedeutet, dass im Kanalbereich oder Kanalgebiet 14 der Stress oder die mechanische Spannung (angedeutet durch die Pfeile B) in einer Richtung des Abgebens oder Auslösens des Stresses oder der mechanischen Spannung (angezeigt durch die Pfeile A) in einem Teil oder Bereich des Halbleitersubstrats 11 als unteren Teil oder Bereich des Kanalgebiets 14 auftritt, wobei dieser Teil oder Bereich direkt beeinflusst wird durch den Stress oder die mechanische Spannung aus dem Element-Bauelementisolationsbereichen oder -gebieten 13. Der Wert oder die Stärke des sich Erhebens oder des Hervorstehens des Kanalgebietes oder Kanalbereichs 14 kann angepasst werden durch Steuern der Tiefe der Ausnehmungen oder Vertiefungen 15. Im Übrigen wird die Fläche oder Oberfläche der Sourcedrainbereiche 27 und 28 mit dem oben beschriebenen Kanalgebiet 14 auf derselben Höhe ausgebildet wie die Fläche oder Oberfläche des Halbleitersubstrats 11 in einem anderen Gebiet. Dies ist aber nur ein Beispiel.
  • Es ist bekannt, dass eine Isolationsschicht (z.B. ein Siliziumoxid auf der Grundlage eines hochdichten Plasmas (high density plasma (HDP) silicon oxide) oder dergleichen), welche verborgen oder vergraben ausgebildet ist, um die Element- oder Bauelementisolationsbereiche oder -gebiete 13 der STI-Struktur auszubilden, im Allgemeinen eine mechanische Kompressionsspannung (compressive stress) aufweist. Die in Richtung der Gatebreite oder -weite des Kanalgebiets 14 aufgeprägte mechanische Spannung wirkt in einer Richtung des Abschwächens oder Verschlechterns der Mobilität oder Beweglichkeit. Mit dem Aufbau der oben beschriebenen Ausführungsform der vorliegenden Erfindung wird die Wirkung der direkten mechanischen Kompressionsspannung der Element- oder Bauelementisolationsbereiche oder -gebiete 13 auf dem Kanalbereich 14 unterdrückt. Eine mechanische Dehnungs- oder Zugspannung (tensile stress) tritt im Kanalbereich 14 in einer Richtung des Abgebens oder Auslösens der mechanischen Kompressionsspannung in dem Teil des Halbleitersubstrats 11 auf, der als unterer Bereich des Kanalgebiets 14 fungiert, wobei dieser Bereich direkt beeinflusst wird durch die mechanische Kompressionsspannung der Element- oder Bauelementisolationsbereiche oder -gebiete 13. Folglich wirkt in der Richtung der Gatebreite oder -weite des Kanalgebiets 14 die mechanische Zugspannung in einer Richtung zur Verbesserung der Mobilität oder Beweglichkeit des Transistors, bzw. der Ladungsträger des Transistors.
  • Auf dem Halbleitersubstrat 11 wird eine Gateelektrode 22 ausgebildet, wobei eine Gateisolationsschicht 21 zwischen der Gateelektrode 22 und dem Halbleitersubstrat 11 vorgesehen ist. Die Gateelektrode 22 ist oder wird in einer Art und Weise ausgebildet, dass diese sich beispielsweise über das Kanalgebiet 14 oder den Kanalbereich 14 und die Ausnehmungen oder Vertiefungen 15 erstreckt. Es kann z.B. eine Schicht mit einer hohen Dielektrizitätskonstante (High-k) als Gateisolationsschicht 21 verwendet werden. Die Schicht aus einem Material mit einer hohen Dielektrizitätskonstante kann z.B. ein nitriertes Hafniumsilikat (HfSiON), ein Hafniumnitrid oder -oxid oder Oxynitrid, ein Aluminiumnitrid oder Oxid- oder Oxynitrid sein. Im Übrigen kann auch eine gewöhnliche Siliziumoxidschicht als Gateisolationsschicht 21 verwendet werden. Als Gateelektrode 22 kann z.B. eine Einzelschichtstruktur eines Metalls oder einer metallischen Verbindung für ein metallisches Gate verwendet werden. Denkbar ist auch eine laminierte Struktur. Im Übrigen kann als Material für die Gateelektrode 22 auch Polysilizium verwendet werden. Als Hartmaske 53 kann z.B. eine Siliziumnitridschicht verwendet werden.
  • An den Seitenwänden der Gateelektrode 22 werden so genannte Offsetspacer (offset spacer) 23 ausgebildet (mit der Gateisolationsschicht 21). Die Offsetspacer 23 werden mittels einer dünnen Isolationsschicht von beispielsweise etwa 1 nm bis etwa 10 nm ausgebildet. Es kann z.B. eine Isolationsschicht mit einer Ätzselektivität in Bezug auf die Element-Bauelementisolationsbereiche oder -gebiete 13 als dünne Isolationsschicht verwendet werden. Die dünne Isolationsschicht kann z.B. eine Siliziumnitridschicht (SiN) sein.
  • Es werden Erstreckungsbereiche oder Erweiterungsbereiche (extension regions) 24 und 25 im Halbleitersubstrat 11 auf beiden Seiten der Gateelektrode 22 ausgebildet, wobei die Offsetspacer 23 zwischen den Erweiterungsbereichen 24 und 25 und der Gateelektrode 22 vorgesehen sind. Für die Erweiterungsbereiche 24 und 25 können ein Fremdstoffanteil oder eine Verunreinigung (impurity) vom n-Typ ausgebildet sein, z.B. Arsen (As+), Phosphor (P+) oder dergleichen, wenn ein NMOS-Transistor ausgebildet wird. Es können aber auch ein Fremdstoffanteil oder eine Verunreinigung vom p-Typ vorgesehen sein, z.B. Bor (B+), Indium (In+) oder dergleichen, wenn ein PMOS-Transistor ausgebildet wird. Die Erweiterungsbereiche 24 und 25 werden mit einem flachen oder oberflächlich gelegenen Übergang (shallow junction) ausgebildet.
  • Des Weiteren sind die Seitenwandspacer oder -abstandselemente (side wall spacer) 26 auf beiden Seiten der Gateelektrode 22 mit Offsetspacern 23 zwischen den Seitenwandspacern 26 und der Gateelektrode 22 ausgebildet. Die Sourcedrainbereiche 27 und 28 sind im Halbleitersubstrat 11 auf beiden Seiten der Gateelektrode 22 ausgebildet, wobei die Erweiterungsbereiche 24 und 25 zwischen den Sourcedrainbereichen 27 und 28 und der Gateelektrode 22 vorgesehen sind. Schichten 31 und 32 zum Absenken des Widerstands sind auf den Sourcedrainbereichen 27 und 28 ausgebildet. Die Schichten 31 und 32 zum Absenken des Widerstands sind z.B. aus Kobalt (Co), Nickel (Ni), Platin (Pt) oder einer Verbindung aus diesen Elementen gebildet. Die Verbindung kann z.B. auch Metallsilizide dieser Metalle aufweisen. Wie auch bei der senkrechten Querschnittsansicht der 5 auf der Grundlage der in 1 gezeigten Linie D-D' gezeigt ist, werden die Sourcedrainbereiche 27 und 28 an einer Stelle ausgebildet, die tiefer liegt als die Fläche oder Oberfläche der Teile der Element- oder Bauelementisolationsbereiche 13, die auf beiden Seiten (Richtung der Gatebreite) der Sourcedrainbereiche 27, 28 ausgebildet sind. Folglich nähern sich die den Widerstand absenkenden Schichten 31 und 32 dem Halbleitersubstrat 11 nicht an oder geraten mit dem Halbleitersubstrat 11 in Kontakt, und zwar selbst dann nicht, wenn die den Widerstand absenkenden Schichten 31 und 32 (in 5 ist die den Widerstand absenkende Schicht 32 nicht dargestellt) durch einen Salizidvorgang oder Silizidvorgang ausgebildet werden, z.B. auf den Flächen oder Oberflächen der Sourcedrainbereiche 27 und 28 (in 5 ist der Sourcedrainbereich 28 nicht dargestellt). Dadurch wird ein Leckstrom aus dem den Widerstand absenkenden Schichten 31 und 32 zum Halbleitersubstrat 11 hin verhindert.
  • Des Weiteren wird eine Isolationszwischenschicht (interlayer insulating film) 41 über dem Halbleitersubstrat 11 derart ausgebildet, dass dieser die Halbleitereinrichtung 1 des oben beschriebenen Aufbaus, welcher auf dem Halbleitersubstrat 11 ausgebildet ist, abdeckt oder bedeckt. Im Übrigen, obwohl dies in den Figuren nicht dargestellt ist, können Kontaktabschnitte (contact parts), welche mit der Gateelektrode 22 und mit den Sourcedrainbereichen 27 und 28 verbunden sind und Verdrahtungen, die mit den jeweiligen Kontaktbereichen verbunden sind und dergleichen in der Isolationszwischenschicht 41 ausgebildet sein.
  • Die Halbleitereinrichtung 1 mit dem oben beschriebenen Aufbau ist dahingehend von Vorteil, dass es möglich ist, den Stress oder die mechanische Spannung im Kanalbereich 14 direkt unterhalb der Gateelektrode 22 in einer Richtung der Gatebreite oder Gateweite in vorteilhafter Weise im Hinblick auf die Transistorcharakteristika (Träger- oder Ladungsträgermobilität oder -beweglichkeit) zu erzeugen und also dadurch den Einschaltstrom (Ion) des Transistors derart zu verbessern, dass die Performance und das Verhalten des Transistors verbessert werden. Zusätzlich tritt ein Leckstrom zwischen den den Widerstand absenkenden Schichten 31 und 32 und dem Halbleitersubstrat 11 nicht auf, weil die Übergangsstellen oder Übergangspositionen (junction positions) der Sourcedrainbereiche 27 und 28 tiefer liegen als die Flächen oder Oberflächen der Element- oder Bauelementisolationsbereiche der -gebiete, und zwar selbst dann nicht, wenn die den Widerstand absenkenden Schichten 31 und 32 aus einer Silizidschicht im Hinblick auf einen niedrigen Widerstand auf den Flächen oder Oberflächen der Sourcedrainbereiche 27 und 28 ausgebildet sind. Dadurch wird die Zuverlässigkeit der Halbleitereinrichtung 1 (Transistor) verbessert. Die oben beschriebenen Effekte und Wirkungen werden noch vergrößert und verstärkt, wenn die Halbleitereinrichtung 1 (Transistor) mit einer reduzierten Gatebreite oder Gateweite ausgebildet wird.
  • Wie in den 10A und 10B gezeigt und oben beschrieben ist, ist die Wirkung der Verbesserung im Hinblick auf den Einschaltstrom Ion um so größer, je mehr der Stress oder die mechanische Spannung in der y-Richtung dem Kanalbereich ursprünglich aufgeprägt wird. Eine stärkere Wirkung kann erreicht werden durch Aufprägen einer mechanischen Spannung oder eines Stresses in der y-Richtung durch Ausbilden der Sourcedrainbereiche in Form von Siliziumgermaniumepitaxieschichten oder durch Vorsehen einer Abdeckung mittels eines Liners für eine Kompressionsspannung im Hinblick auf einen pMOSFET oder durch Aufprägen eines Stresses oder einer mechanischen Spannung in der y-Richtung durch Ausbilden der Sourcedrainbereiche in Form epitaktischer Siliziumcarbidschichten oder durch Vorsehen einer Abdeckung in Form eines Liners im Hinblick auf eine Zugspannung für einen nMOSFET. Diese Strukturen und Zusammenhänge werden später im Zusammenhang mit einer zweiten Ausführungsform und einer dritten Ausführungsform für eine Halbleitereinrichtung gemäß der vorliegenden Erfindung beschrieben.
  • Eine Ausführungsform (erste Ausführungsform) für ein Herstellungsverfahren für eine Halbleitereinrichtung gemäß der vorliegenden Erfindung wird nachfolgend unter Bezugnahme auf die Querschnittsansichten für einen Herstellungsvorgang gemäß den 6A bis 6P beschrieben. Dieses Herstellungsverfahren wird als Beispiel für ein Herstellungsverfahren für den Aufbau einer Halbleitereinrichtung 1 angeführt. Im Übrigen stellen die 6A, 6K, 6L und 6P Querschnitte in der so genannten Gatebreitenrichtung oder Gateweitenrichtung dar (Querschnitte an einer Stelle, die mit dem vertikalen Schnitt entlang der Linie B-B' in 1, wie es oben beschrieben wurde, korrespondiert). In den 6B bis 6J und 6M bis 60 sind Schnitte in einer so genannten Längsrichtung des Gates dargestellt (Schnitte an einer Stelle, die mit dem vertikalen Schnitt entlang der Linie A-A' in 1, so wie es oben beschrieben wurde, korrespondiert).
  • Wie in 6A dargestellt ist, sind Element- oder Bauelementisolationsbereiche 13 zum elektrischen Isolieren eines Element- oder Bauelementausbildungsbereichs oder -gebiets 12, in welchem ein Transistor ausgebildet ist, in einem Halbleitersubstrat 11 ausgebildet. Ein Siliziumsubstrat kann z.B. als das Halbleitersubstrat 11 vorgesehen sein. Für die Element- oder Bauelementisolationsbereiche 13 kann z.B. eine gewöhnliche STI-Struktur (Shallow Trench Isolation) vorgesehen sein.
  • Nachfolgend wird dann, wie das in 6B dargestellt ist, eine Schutzschicht (nicht dargestellt) zum Verhindern des so genannten Channelings beim Durchführen einer Ionenimplantation zum Einfügen einer Verunreinigung oder eines Fremdstoffes in das Halbleitersubstrat 11 auf dem Halbleitersubstrat 11 ausgebildet. Diese Schutzschicht wird z.B. von einem Siliziumoxid (SiO2) gebildet. Zum Beispiel kann ein Verfahrne zum Ausbilden der Schutzschicht auf der Grundlage eines Oxidationsvorgangs in Bezug auf die Oberfläche des Halbleitersubstrats 11 durchgeführt werden.
  • Nachfolgend erfolgt dann die Injektion der Verunreinigung oder der Fremdstoffe zum Ausführen der Transistorelementisolation und der Anpassung des Schwellwerts. Dies erfolgt durch Ionenimplantation. Nach der Ionenimplantation wird die zuvor ausgebildete Siliziumoxidschicht (SiO2), die als Ionenimplantationsschutzschicht diente, entfernt, um die Fläche oder Oberfläche des Halbleitersubstrats 11 freizulegen.
  • Nachfolgend werden dann eine Isolationsschicht 51 für ein vorzusehendes Dummygate, ein Dummygate 52 selbst und eine Hartmaske 53 in dieser Reihenfolge auf dem Halbleitersubstrat 11 ausgebildet.
  • Die Isolationsschicht 51 für das Dummygate ist z.B. eine Oxidschicht und wird z.B. zunächst mit einer Schichtstärke von etwa 1 nm bis etwa 3 nm auf dem Halbleitersubstrat 11 ausgebildet. Dann wird z.B. nachfolgend eine Schicht zum Ausbilden des Dummygates auf der Isolationsschicht 51 für das Dummygate ausgebildet. Diese Schicht zum Ausbilden des Dummygates kann z.B. gebildet werden durch ein Abscheiden einer polykristallinen Siliziumschicht (Polysilizium), und somit beispielsweise einer Schichtstärke von etwa 100 nm bis etwa 200 nm. Es kann dabei z.B. ein chemisches Dampfabscheidungsverfahren (CVD) als Verfahren zum Ausbilden der Schicht zum Herstellen des Dummygates verwendet werden. Des Weiteren kann z.B. eine Hartmaskenschicht durch eine Siliziumnitridschicht auf der Schicht zum Ausbilden des Dummygates vorgesehen werden. Diese Siliziumnitridschicht kann z.B. mit einer Schichtstärke von etwa 30 nm bis etwa 100 nm unter Verwendung beispielsweise eines chemischen Dampfabscheidungsverfahren (CVD) ausgebildet werden.
  • Für den Lithografieprozess kann z.B. eine Resistschicht (nicht dargestellt) auf der Hartmaskenschicht ausgebildet werden. Es wird dabei ein Resist für die Resistschicht verwendet, der geeignet ist, im Zusammenhang mit einer bestimmten Belichtungsquelle verwendet zu werden. Dann wird die Resistschicht Licht ausgesetzt und belichtet, um eine Dummygateanordnung (nicht dargestellt) auszubilden. Nachfolgend wird dann die Dummygateanordnung als Ätzmaske verwendet. Die Hartmaskenschicht wird geätzt, um die Hartmaske 53 auszubilden. Optische Lithografie unter Verwendung von z.B. KrF, ArF, F2 oder dergleichen als eine Lichtquelle oder eine Elektronenstrahllithografie werden zur Belichtung bei dem oben beschriebenen Lithografievorgang verwendet. Beim Ätzen der Hartmaskenschicht kann die Hartmaskenschicht mit einer Linienstärke kleiner als derjenigen der Resistanordnung verwendet werden (z.B. durch Ausdünnen und Abgleichen (sliming and trimming), um die Gatelänge zu reduzieren. Nachfolgend wird die von der Resistschicht gebildete Dummygateanordnung oder -vorlage entfernt. Mit der Hartmaske 53, die mittels des Ätzprozesses ausgebildet wurde, als Hartmaske wird die Schicht zum Ausbilden des Dummygates durch Trockenätzen verarbeitet, um das Dummygate 52 auszubilden. Die Linienbreite oder Linienstärke (line width) des Dummygates 52 wird zu diesem Zeitpunkt eingestellt auf einen Wert im Bereich von einigen nm bis zu einigen zig nm. Bei diesem Ätzvorgang wird auch die Isolationsschicht 51 für das Dummygate geätzt.
  • Nachfolgend werden dann, wie das in 6C dargestellt ist, die Offsetspacer 23 an den Seitenwänden des Dummygates 52 ausgebildet (ein Teil dessen, welches gebildet wird durch die Isolationsschicht 51 des Dummygates, durch das Dummygate 52 selbst und durch die Hartmaske 53, wird nachfolgend als Dummygate bezeichnet). Die Offsetspacer 23 werden z.B. durch Ausbilden einer dünnen Isolationsschicht von etwa 1 nm bis etwa 10 nm zum Abdecken des Dummygates 52 und durch nachfolgendes Rückätzen der dünnen Isolationsschicht derart, dass die dünne Isolationsschicht nur an den Seitenwänden des Dummygates 52 verbleibt, gebildet. Die die Offsetspacer 23 bildende dünne Isolationsschicht wird z.B. aus Siliziumoxid (SiO2) oder von Siliziumnitrid (SiN) ausgebildet. Die dünne Isolationsschicht auf dem Halbleitersubstrat 11 wird durch das oben beschriebene Rückätzen entfernt. Nachfolgend werden die Erweiterungs- oder Erstreckungsbereiche (extension regions) 24 und 25 im Halbleitersubstrat 11 auf beiden Seiten des Dummygates 52 ausgebildet, wobei die Offsetspacer 23 zwischen den Erweiterungsbereichen 24 und 25 und dem Dummygate 52 vorgesehen und ausgebildet sind. Die Erweiterungsbereiche 24 und 25 können z.B. mittels Ionenimplantation ausgebildet werden. Es werden eine Verunreinigung oder ein Fremdstoffanteil vom n-Typ, z.B. Arsen (As+), Phosphor (P+) oder dergleichen verwendet, wenn ein NMOS-Transistor ausgebildet wird. Andererseits können Verunreinigungen oder Fremdstoffanteile vom p-Typ wie z.B. Bor (B+), Indium (In+) oder dergleichen verwendet werden, wenn ein PMOS-Transistor energie (100 eV bis 300 eV) und einer Dosis von 5 × 1014 (/cm2) bis 2 × 1015 (/cm2) ausgeführt werden, wodurch die Erweiterungsbereiche 24 und 25 mit einem flachen oder oberflächennahen Übergang ausgebildet werden. Nachfolgend werden dann, wie das in 6D gezeigt ist, auf beiden Seiten des Dummygates 52 Wandspacer 26 ausgebildet, wobei die Offsetspacer 23 zwischen den Seitenwandspacern 26 und dem Dummygate 52 ausgebildet sind. Zum Zeitpunkt des Zurückätzens zum Ausbilden der Seitenwandspacer 26 wird der Ätzvorgang so ausgeführt, dass die Hartmaske 53 zurückbleibt.
  • Nachfolgend werden dann, wie das in 6E dargestellt ist, die Sourcedrainbereiche 27 und 28 im Halbleitersubstrat 11 auf beiden Seiten des Dummygate 52 ausgebildet, wobei die Erweiterungsbereiche 24 und 25 jeweils zwischen den Sourcedrainbereichen 27 und 28 und dem Dummygate 52 ausgebildet sind bzw. werden. Nachfolgend wird dann ein Aktivierungsvorgang durchgeführt durch schnelles thermisches Angleichen (RTA : rapid thermal annealing) und zwar bei einer Temperatur von z.B. 1000°C.
  • Wenn ein PMOS-Transistor und ein NMOS-Transistor auf dem Halbleitersubstrat 11 ausgebildet werden, werden die Fremdstoffinjektion zum Anpassen des Schwellwerts des Transistors, die Ionenimplantation zum Ausbilden der Erweiterungs- oder Erstreckungsbereiche 24 und 25 und die Ionenimplantation zum Ausbilden der Sourcedrainbereiche 27 und 28 für den NMOS-Bereich und für den PMOS-Bereich jeweils separat durchgeführt. Zum Beispiel wird eine erste Maske im NMOS-Bereich ausgebildet. Die Ionenimplantation wird im PMOS-Bereich durchgeführt. Dann wird die erste Maske entfernt. Dann wird die zweite Maske im PMOS-Bereich ausgebildet und die Ionenimplantation wird in Bezug auf den NMOS-Bereich durchgeführt. Die zweite Maske wird nachfolgend dann entfernt.
  • Nachfolgend wird, wie das in 6F dargestellt ist, eine Mehrzahl Schichten 31 und 32 zum Verringern des Widerstands auf den Sourcedrainbereichen 27 und 28 ausgebildet. Die Schichten 31 und 32 zum Verringern des Widerstands werden selektiv auf den Flächen oder Oberflächen der Sourcedrainbereiche 27 und 28 mittels eines Salizidvorgangs oder eines Silizidvorgangs ausgebildet. Die Schichten 31 und 32 zum Verringern des Widerstandes können z.B. gebildet werden aus Kobalt (Co), Nickel (Ni), Platin (Pt) oder einer Verbindung dieser Elemente. Die Verbindung weist auf Metallsilizide dieser Metalle.
  • Wie in 6G dargestellt ist, wird dann eine erste isolierende Zwischenschicht 42 ausgebildet, welche das Dummygate 52 und dergleichen abdeckt oder bedeckt.
  • Wie in 6H dargestellt ist, wird dann nachfolgend ein oberer Bereich der ersten isolierenden Zwischenschicht 42 entfernt, um die Fläche oder Oberfläche der Hartmaske 53 freizulegen. Es wird z.B. ein chemisch-mechanisches Polierverfahren (CMP) verwendet, um den oberen Teil oder Bereich der ersten isolierenden Zwischenschicht 52 zu entfernen. Im Übrigen können auch sämtliche andere Polierverfahren verwendet werden. Der obere Teil oder Bereich der ersten isolierenden Zwischenschicht 42 kann auch mittels eines Rückätzverfahrens entfernt werden. Im Übrigen kann das chemisch-mechanische Polieren auch die polierte Oberfläche planarisieren helfen.
  • Nachfolgend werden dann die Hartmaske 53 und das Dummygate 52 entfernt. Ein Beschädigen des Halbleitersubstrats 11 durch das Trockenätzen kann verhindert werden, indem beim Dampftrockenätzen die Isolationsschicht 51 für das Dummygate beibehalten wird. Dann wird die Isolationsschicht 51 für das Dummygate entfernt. Es kann auch ein Nassätzverfahren für den Vorgang des Entfernens verwendet werden. Ätzschäden werden am Halbleitersubstrat 11 verhindert, durch Ausführen des Entfernungsprozesses mittels eines Vorgangs des Nassätzens. Im Ergebnis davon wird, wie das in 61 dargestellt ist, eine Ausnehmung 59 ausgebildet, die durch die Offsetspacer 23 eingeschlossen ist. Wie in der Querschnittsansicht der 6K in einer Richtung der Gatebreite oder Gateweite dargestellt ist, wird der Kanalbereich 14, der im Halbleitersubstrat 11 direkt unterhalb desjenigen Bereichs ausgebildet ist, in welchem das Dummygate 52 vorgesehen ist, auf im Wesentlichen derselben Höhe ausgebildet wie die Fläche oder Oberfläche der Element- oder Bauelementisolationsbereiche oder -gebiete 13. Der Stress oder die mechanische Spannung der Element- oder Bauelementisolationsbereiche oder -gebiete 13 werden dem Kanalgebiet 14 aufgeprägt. Folglich wird das Kanalgebiet 14 direkt beeinflusst durch den Stress oder die mechanische Spannung der Element- oder Bauelementisolationsbereiche oder -gebiete 13.
  • Wie in der Querschnittsansicht der 6L in einer Richtung der Gatebreite oder Gateweite dargestellt ist, kann das oben beschriebene Nassätzverfahren die Flächen oder Oberflächen der Element- oder Bauelementeisolationsbereiche oder -gebiete 13 unterhalb des Gebiets oder des Bereichs absenken, wo das Dummygate 52 durch das Ausbilden der Ausnehmungen oder Vertiefungen 15 ausgebildet wurde. Dadurch kann die Höhe der Element- oder Bauelementisolationsbereiche oder -gebiete 13 unter dem Gebiet, wo das Dummygate 52 ausgebildet wurde, niedriger ausgebildet werden als die Oberfläche des Halbleitersubstrats 11 (Kanalbereich oder Kanalgebiet 14). Die Höhe der Element- oder Bauelementisolationsbereiche oder -gebiete 13 kann gesteuert werden durch die Stärke oder den Grad des Nassätzens. Der Grad des Hervorstehens oder Aufragens des Kanalgebiets oder Kanalbereichs 14 von den Flächen oder Oberflächen der Element- oder Bauelementisolationsbereiche der -gebiete 13 entspricht einer Höhe von z.B. etwa 3 nm bis etwa 30 nm. Das oben beschriebene Nassätzen verringert die Höhe der Element- oder Bauelementisolationsbereiche oder -gebiete 13 auf beiden Seiten der Sourcedraingebiete oder - Bereiche 27 oder 28 (in einer Richtung der Gatebreite oder Gateweite) auf beiden Seiten nicht. Zusätzlich können die Sourcedrainbereiche oder -Gebiete 27 und 28 mit dem oben beschriebenen Kanalbereich oder Kanalgebiet 14 auf im Wesentlichen derselben Höhe gehalten werden wie das Halbleitersubstrat 11, z.B. in einem anderen Bereich davon.
  • Nachfolgend wird, wie es in 6J dargestellt ist, eine Gateisolationsschicht 21 auf dem Halbleitersubstrat 11 innerhalb der Ausnehmung 29 ausgebildet. Die Gateisolationsschicht 21 wird tatsächlich auf den inneren Flächen oder Oberflächen der Ausnehmungen 20 und der Fläche oder Oberfläche der ersten Isolationszwischenschicht 42 ausgebildet. Die Gateisolationsschicht kann z.B. gebildet werden von einer isolierenden Schicht aus einer Schicht mit einer hohen Dielektrizitätskonstante (High-k) oder einer Siliziumoxidschicht. In diesem Fall wird die Gateisolationsschicht 21 beispielsweise von einer Schicht mit einer hohen Dielektrizitätskonstante gebildet. In diesem Fall wird eine Wärmebehandlung (annealing treatment) zum Modifizieren der Gateisolationsschicht 21 durchgeführt.
  • Dann wird, wie das in 6M dargestellt ist, eine Schicht 61 zum Ausbilden der Gateelektrode auf der Gateisolationsschicht 21 derart ausgebildet, dass das Innere der Ausnehmung 29 gefüllt wird. Die Schicht 61 zum Ausbilden der Gateelektrode kann beispielsweise durch Laminieren von Metallen oder metallischer Verbindungen zum Herstellen eines Metallgates oder einer einschichtigen Struktur ausgebildet werden.
  • Wie in 6N dargestellt ist, wird dann nachfolgend ein überschüssiger Anteil der Schicht 61 zum Ausbilden der Gateelektrode entfernt. Die Gateelektrode 22 wird somit aus der Schicht 61 zum Ausbilden der Gateelektrode auf dem Halbleitersubstrat 11 innerhalb der Ausnehmung 29 ausgebildet, wobei die Gateisolationsschicht 21 zwischen der Gateelektrode 22 und dem Halbleitersubstrat 11 angeordnet ist. Der Vorgang des Entfernens wird beispielsweise durch chemisch-mechanisches Polieren (CMP) ausgeführt.
  • In 6O wird dargestellt, dass dann eine zweite Isolationszwischenschicht 42 auf der ersten Isolationszwischenschicht 42 derart ausgebildet wird, dass die Gateelektrode 22 bedeckt oder abgedeckt wird. Die erste Isolationszwischenschicht 42 und die zweite Isolationszwischenschicht 43 bilden eine Isolationszwischenschicht 41. In der geschnittenen Ansicht der 6P ist dargestellt, dass zu diesem Zeitpunkt in einer Richtung der Gateweite oder Gatebreite ein Stress oder eine mechanische Spannung im Kanalbereich oder Kanalgebiet 14 zu diesem Zeitpunkt erhalten bleibt oder wird in einem Spannungszustand, der auftritt, wenn die oberen Bereiche der Element- oder Bauelementisolationsbereiche oder -gebiete 13 unterhalb des Gebiets, wo das Dummygate 52 in der oben beschriebenen Weise unter Bezugnahme auf die 6L erzeugt wurde, entfernt werden oder wurden.
  • Obwohl das nicht dargestellt ist, werden nachfolgend Kontaktbereiche elektrisch mit den jeweiligen Sourcedrainbereichen 27 und 28, metallischer Verbindungen, welche zu den Kontaktteilen verlegt sind, und dergleichen nachfolgend in der Isolationszwischenschicht 41 ausgebildet. Dadurch wird die Halbleitereinrichtung vervollständig.
  • Das Verfahren zum Herstellen einer Halbleitereinrichtung gemäß dieser ersten Ausführungsform ist insofern vorteilhaft, als dabei das Erzeugen eines Stresses oder einer mechanischen Spannung im Kanalbereich 14 direkt unterhalb der Gateelektrode 22 möglich ist, und zwar in einer Richtung der Gatebreite oder Gateweite, wobei vorteilhaft die Transistoreigenschaften (Träger- oder Ladungsträgermobilität oder -beweglichkeit) beeinflusst werden und dadurch der Einschaltstrom Ion des Transistors verbessert wird, so dass die Performance und das Verhalten des Transistors verbessert werden. Da die Übergangspositionen (junction positions) der Sourcedrainbereiche 27 und 28 tiefer liegen als die Flächen oder Oberflächen der Element- oder Bauelementisolationsbereiche oder -gebiete 13, und zwar selbst dann, wenn Schichten 31 und 32 zum Absenken des Widerstands, gebildet von einer Silizidschicht zum Absenken des Widerstands, auf den Flächen oder Oberflächen der Sourcedrainbereiche 27 und 28 ausgebildet sind oder werden, tritt ein Leckstrom zwischen den Schichten 31 und 32 zum Absenken des Widerstands und dem Halbleitersubstrat 11 nicht auf. Dadurch wird die Zuverlässigkeit der Halbleitereinrichtung 1 (Transistor) verbessert. Die oben beschriebenen Wirkungen und Einflüsse verstärken sich, wenn bei der Halbleitereinrichtung 1 (Transistor) die Gatebreite oder Gateweite reduziert wird.
  • Nachfolgend wird eine Ausführungsform (zweite Ausführungsform) einer Halbleitereinrichtung gemäß der vorliegenden Erfindung unter Bezugnahme auf die schematischen Schnittansichten hinsichtlich der Strukturen in Bezug auf die 7A und 7B beschrieben. 7A zeigt einen Schnitt in Richtung der Gatelänge. 7B zeigt einen Schnitt in Richtung der Gatebreite oder Gateweite. Die in den 7A und 7B gezeigte Halbleitereinrichtung 2 ist unter Verwendung einer Spannungsaufprägungsschicht zum Aufprägen einer mechanischen Spannung oder eines Stresses auf dem Kanalbereich 14 ausgebildet, und zwar wie bei den Sourcedrainbereichen 27 und 28 der Halbleitereinrichtung 1 aus dem ersten Ausführungsbeispiel.
  • Wie in den 7A und 7B dargestellt ist, werden insbesondere Element- oder Bauelementisolationsbereiche oder -gebiete 13 zum elektrischen Isolieren eines Element- oder Bauelementausbildungsbereichs oder -gebiets 12, in welchem ein Transistor ausgebildet ist oder wird, in einem Halbleitersubstrat 11 ausgebildet. Als Halbleitersubstrat 11 wird z.B. ein Siliziumsubstrat verwendet. Als Element- oder Bauelementisolationsbereiche 13 wird z.B. eine herkömmliche STI-Struktur (Shallow Trench Isolation) verwendet. Folglich bildet ein Teil des Halbleitersubstrats 11, welcher nämlich zwischen den Element- oder Bauelementisolationsbereichen der -gebieten ausgebildet ist (nicht dargestellt) den Element- oder Bauelementausbildungsbereich 12.
  • In oberen Bereichen oder Teilen der Element- oder Bauelementisolationsbereiche oder -gebiete 13, die auf beiden Seiten eines Kanalbereichs 14 ausgebildet sind, welcher seinerseits im Element- oder Bauelementausbildungsbereich oder -gebiet 12 ausgebildet ist, werden Ausnehmungen oder Vertiefungen 15 ausgebildet, und zwar derart, dass der Kanalbereich 14 sich von den Flächen oder Oberflächen der Element- oder Bauelementisolationsbereiche oder -gebiete 13 erhebt oder von diesen vorsteht. Also werden die Ausnehmungen oder Vertiefungen 15 in den Element- o der Bauelementisolationsbereichen oder -gebieten 13 auf beiden Seiten des Kanalbereichs 14 derart ausgebildet, dass ausschließlich der Kanalbereich 14 von den Element- oder Bauelementisolationsbereichen oder -gebieten 13 hervorsteht. In diesem Fall ist wie beim ersten Ausführungsbeispiel der Grad des Hervorstehens oder des sich Erhebens des Kanalbereichs 14 von den Flächen oder Oberflächen der Element- oder Bauelementisolationsbereiche oder -gebiete 13 am Boden oder Grund der Ausnehmungen oder Vertiefungen 15 z.B. auf einen Wert im Bereich von etwa 3 nm bis etwa 30 nm eingestellt. Dadurch werden die Einwirkungen eines direkten Stresses oder einer direkten mechanischen Spannung von den Element- oder Bauelement Isolationsbereichen oder -gebieten 13 im Kanalbereich 14 unterdrückt. Das bedeutet, dass im Kanalbereich 14 ein Stress oder eine mechanische Spannung (angedeutet durch Pfeile B) auftritt in einer Richtung des Abgebens oder Auslösens des Stresses oder der mechanischen Spannung (angezeigt durch Pfeile A) in einem Teil oder Bereich des Halbleitersubstrats 11 als unteren Teil des Kanalbereichs oder Kanalgebiets 14, wobei dieser Teil oder Bereich direkt beeinflusst wird durch den Stress oder die mechanische Spannung der Element- oder Bauelementisolationsbereiche oder -gebiete 13. Der Grad des Hervorstehens des Kanalbereichs 14 kann angepasst werden durch Steuern der Tiefe der Ausnehmungen oder Vertiefungen 15.
  • Auf dem Halbleitersubstrat 11 wird eine Gateelektrode 22 ausgebildet, wobei zwischen der Gateelektrode 22 und dem Halbleitersubstrat 11 eine Gateisolationsschicht 21 vorgesehen wird. Die Gateelektrode 22 wird derart ausgebildet, dass sie sich über dem Kanalbereich 14 und die Ausnehmungen oder Vertiefungen 15 erstreckt. Dies ist jedoch nur ein Beispiel. Als Gateisolationsschicht 21 kann z.B. eine Schicht mit einer hohen Dielektrizitätskonstanten (High-k) verwendet werden. Es kann jedoch eine gewöhnliche Siliziumoxidschicht verwendet werden. Als Gateelektrode 22 kann z.B. eine einschichtige Struktur eines Metalls oder einer metallischen Verbindung verwendet werden. Es kann jedoch auch eine laminierte Struktur verwendet werden. Im Übrigen kann auch Polysilizium als Material für die Gateelektrode 22 verwendet werden. Als Hartmaske 53 kann z.B. eine Siliziumnitridschicht verwendet werden.
  • So genannte Offsetspacer 23 werden an den Seitenwänden der Gateelektrode 22 vorgesehen (mit der Gateisolationsschicht 21). Die Offsetspacer 23 können z.B. gebildet werden in einer dünnen Isolationsschicht mit einer Stärke im Bereich von etwa 1 nm bis etwa 10 nm. Es kann z.B. als dünne Isolationsschicht eine Isolationsschicht mit einer Ätzselektivität in Bezug auf die Element-Bauelementisolationsbereiche oder -gebiete 13 verwendet werden. Zum Beispiel kann als dünne Isolationsschicht eine Siliziumnitridschicht (SiN) verwendet werden.
  • Es werden Erweiterungsbereiche oder Erstreckungsbereiche 24 und 25 im Halbleitersubstrat 11 auf beiden Seiten der Gateelektrode 22 vorgesehen, wobei die Offsetspacer 23 zwischen den Erweiterungsbereichen 24 und 25 und der Gateelektrode 22 angeordnet sind. Für die Erweiterungsbereiche 24 und 25 können z.B. eine Verunreinigung oder ein Fremdstoffanteil vom n-Typ z.B. in Form von Arsen (As+), Phosphor (P+) oder dergleichen vorgesehen sein, wenn ein NMOS-Transistor ausgebildet wird. Andererseits können eine Verunreinigung oder ein Fremdstoffanteil vom p-Typ z.B. in Form von Bor (B+), Indium (In+) oder dergleichen vorgesehen sein, wenn ein PMOS-Transistor ausgebildet wird. Die Erweiterungsbereiche 24 und 25 können mit einem flachen oder oberflächlichen Übergang (shallow junction) ausgebildet sein.
  • Ferner werden die Seitenwandspacer oder Seitenwandabstandselemente 26 auf beiden Seiten der Gateelektrode 22 ausgebildet, wobei die Offsetspacer 23 zwischen den Seitenwandspacern 26 und der Gateelektrode 22 angeordnet sind oder werden. Die Sourcedrainbereiche 27 und 28 werden im Halbleitersubstrat 11 auf beiden Seite der Gateelektrode 22 ausgebildet, wobei die Erweiterungsbereiche 24 und 25 zwischen den Sourcedrainbereichen 27 und 28 und der Gateelektrode 22 angeordnet sind. Die Sourcedrainbereiche 27 und 28 werden ausgebildet, indem eine Spannungsaufprägungsschicht (stress applying layer) zum Aufprägen eines Stresses oder einer mechanischen Spannung auf den Kanalbereich 14 zwischen den Sourcedrainbereichen 27 und 28 ausgebildet. Wenn z.B. die Halbleitereinrichtung 2 ein FET (field-effect transistor, Feldeffekttransistor) vom p-Typ ist, werden die Sourcedrainbereiche 27 und 28 gebildet von einer Silizium-Germaniumschicht, die epitaktisch aufgewachsen ist oder wird, wobei diese eine Kompressionsspannung dem Kanalgebiet oder dem Kanalbereich 14 aufprägen. Wenn die Halbleitereinrichtung 2 z.B. ein FET (field-effect transistor, Feldeffekttransistor) vom n-Typ ist, können die Sourcedrainbereiche 27 und 28 gebildet werden von einer Siliziumcarbidschicht mittels epitaktischem Aufwachsens, welche dem Kanalgebiet oder Kanalbereich 14 eine Zugspannung aufprägen. In jedem Fall ist es wirksam, die Sourcedrainbereiche 27 und 28 in einer eingebetteten Source-Drain-Struktur auszubilden, die von der Fläche oder Oberfläche des Halbleitersubstrats 11 angehoben ist. Die Schichten 31 und 32 zum Absenken des Widerstands sind oder werden auf den Sourcedrainbereichen 27 und 28 ausgebildet. Die Schichten 31 und 32 zum Absenken des Widerstandes können z.B. bestehen aus Kobalt (Co), Nickel (Ni), Platin (Pt) oder deren Verbindungen. Die Verbindung kann auch ein Metallsilizid dieser Metalle sein.
  • Die Sourcedrainbereiche 27 und 28 werden an einer Stelle ausgebildet, die tiefer liegt als die Fläche oder Oberfläche der Teile der Element- oder Bauelementisolationsbereiche oder -gebiete 13 auf beiden Seiten (in Richtung der Gateweite oder Gatebreite) der Sourcedrainbereiche 27 und 28. Selbst dann, wenn die Schichten 31 und 32 zum Absenken des Widerstands gebildet werden im Rahmen eines Salizidprozesses oder Silizidprozesses, und zwar auf den Flächen oder Oberflächen der Sourcedrainbereiche 27 und 28, geraten die Schichten 21, 31 und 32 zum Absenken des Widerstands nicht in die Nähe des Halbleitersubstrats 11 oder in Kontakt damit. Damit werden Leckströme von den Schichten 31 und 32 zum Absenken des Widerstands zum Halbleitersubstrat 11 hin verhindert.
  • Des Weiteren wird eine Zwischenisolationsschicht 41 über dem Halbleitersubstrat 11 derart ausgebildet, dass die Halbleitereinrichtung 2 mit dem oben beschriebenen Aufbau, welche im Halbleitersubstrat ausgebildet ist, abgedeckt oder bedeckt wird. Im Übrigen werden, obwohl dies nicht explizit in den Figuren gezeigt ist. Kontaktbereiche, verbunden mit der Gateelektrode 22 und mit den Sourcedrainbereichen 27 und 28, Verdrahtungen, verbunden mit jedem der Kontaktbereiche, und dergleichen in der Zwischenisolationsschicht 41 ausgebildet.
  • Die Halbleitereinrichtung 2 hat ähnliche Eigenschaften und Wirkungen wie die Halbleitereinrichtung 1. Dabei wird in ähnlicher Art und Weise ein Stress oder eine mechanische Spannung zur Verbesserung der Mobilität oder Beweglichkeit von den Sourcedrainbereichen 27 und 28 dem Kanalgebiet oder Kanalbereich 14 aufgeprägt. Die Halbleitereinrichtung 2 kann daher eine gegenüber der Halbleitereinrichtung 1 stärker verbesserte Mobilität oder Beweglichkeit aufweisen.
  • Nachfolgend wird eine Ausführungsform (dritte Ausführungsform) einer Halbleitereinrichtung gemäß der vorliegenden Erfindung unter Bezugnahme auf die schematischen Querschnittsansichten in Bezug auf den Aufbau im Hinblick auf die 8A und 8B beschrieben. Die 8A zeigt einen Schnitt in einer Richtung der Gatelänge. 8B zeigt einen Schnitt in Richtung der Gatebreite oder Gateweite. Die Halbleitereinrichtung 3, die in den 8A und 8B dargestellt ist, wird erhalten durch Ausbilden einer Stresslinerschicht zum Aufprägen eines Stresses oder einer mechanischen Spannung auf den Kanalbereich oder das Kanalgebiet 14 der Halbleitereinrichtung 1 gemäß der ersten Ausführungsform.
  • Dies bedeutet insbesondere, wie dies in den 8A und 8B dargestellt ist, dass die Element- oder Bauelementisolationsbereiche oder -gebiete 13 zum elektrischen Isolieren eines Element- oder Bauelementausbildungsbereichs oder -gebiets 12, in welchem ein Transistor ausgebildet ist, in einem Halbleitersubstrat 11 ausgebildet sind. Als Halbleitersubstrat 11 kann z.B. ein Siliziumsubstrat verwendet werden. Für die Element- oder Bauelementisolationsbereiche oder -gebiete 13 kann z.B. eine gewöhnliche STI-Struktur (Shallow Trench Isolation) verwendet werden. Folglich bildet ein Teil des Halbleitersubstrats, welcher zwischen den Element- oder Bauelementisolationsbereichen oder -gebieten vorgesehen ist (nicht dargestellt), den Element- oder Bauelementausbildungsbereich 12.
  • Es sind Ausnehmungen oder Vertiefungen 15 in oberen Bereichen oder Teilen der Element- oder Bauelementisolationsbereiche oder -gebiete 13 auf beiden Seiten eines Kanalgebiets oder Kanalbereichs 14, welches im Element- oder Bauelementausbildungsbereich oder -gebiet 12 ausgebildet ist, derart vorgesehen, dass das Kanalgebiet 14 über die Flächen oder Oberflächen der Element- oder Bauelementisolationsbereiche oder -gebiete 13 übersteht. Also sind die Ausnehmungen oder Vertiefungen 15 in den Element- oder Bauelementisolationsbereichen oder -gebieten 13 auf beiden Seiten des Kanalgebiets oder Kanalbereichs 14 derart ausgebildet, dass ausschließlich der Kanalbereich 14 sich von den Element- oder Bauelementisolationsbereichen oder -gebieten 13 erhebt. In diesem Fall wird wie bei der ersten Ausführungsform der Grad des sich Erhebens des Kanalbereichs 14 von Flächen oder Oberflächen der Element- oder Bauelementisolationsbereiche oder -gebiete 13 am Boden der Ausnehmungen oder Vertiefungen 15 auf einen Wert im Bereich von z.B. etwa 3 nm bis etwa 30 nm eingestellt. Dadurch können Einflüsse eines direkten Stresses oder einer direkten mechanischen Spannung von den Element- oder Bauelementisolationsbereichen oder -gebieten 13 im Kanalgebiet oder Kanalbereich 14 unterdrückt werden. Das bedeutet, dass im Kanalgebiet oder Kanalbereich 14 ein Stress oder eine mechanische Spannung (angedeutet durch Pfeile B) in einer Richtung des Abgebens oder Auslösens des Stresses oder mechanischen Spannung (angezeigt durch Pfeile A) in einem Teil oder Bereich des Halbleitersubstrats 11 als unteren Bereich oder Teil des Kanalgebiets oder Kanalbereichs 14 auftritt, welches oder welcher direkt beeinflusst wird durch den Stress oder die mechanische Spannung der Element- oder Bauelementisolationsbereiche oder -gebiete 13. Der Grad des sich Erhebens des Kanalbereichs 14 kann angepasst werden durch Steuern der Tiefe der Ausnehmungen oder Vertiefungen 15.
  • Es wird eine Gateelektrode 22 auf dem Halbleitersubstrat 11 vorgesehen, wobei eine Gateisolationsschicht 21 zwischen der Gateelektrode 22 und dem Halbleitersubstrat 11 vorgesehen ist. Die Gateelektrode 22 wird z.B. derart ausgebildet, dass sie sich über dem Kanalgebiet oder dem Kanalbereich 14 und die Ausnehmungen oder Vertiefungen 15 erstreckt. Als Gateisolationsschicht 21 kann z.B. eine Schicht mit einer hohen Dielektrizitätskonstanten (High-k) verwendet werden. Denkbar ist auch die Verwendung einer gewöhnlichen Siliziumoxidschicht. Als Gateelektrode 22 kann ein Einzelschichtaufbau eines Metalls oder einer metallischen Verbindung für ein metallisches Gate oder eine laminierte Struktur verwendet werden. Im Übrigen kann auch Polysilizium als Material für die Gateelektrode 22 verwendet werden. Als Hartmaske 53 kann z.B. eine Siliziumnitridschicht verwendet werden.
  • Es werden so genannte Offsetspacer 23 auf den Seitenwänden der Gateelektrode 22 (mit der Gateisolationsschicht 21) ausgebildet. Die Offsetspacer 23 werden z.B. durch eine dünne isolierende Schicht mit einer Schichtstärke im Bereich von z.B. etwa 1 nm bis etwa 10 nm gebildet. Es kann z.B. eine Isolationsschicht verwendet werden, die eine Ätzselektivität in Bezug auf die Element- oder Bauelementisolationsbereiche oder -gebiete 13 besitzt, als dünne Isolationsschicht verwendet werden. Zum Beispiel ist es denkbar, als dünne Isolationsschicht eine Schicht aus Siliziumnitrid (SiN) zu verwenden.
  • Es werden Erweiterungs- oder Erstreckungsbereiche oder -gebiete 24 und 25 im Halbleitersubstrat 11 auf beiden Seiten der Gateelektrode 22 ausgebildet, wobei die Offsetspacer 23 zwischen den Erweiterungsbereichen 24 und 25 und der Gateelektrode 22 angeordnet sind oder werden. Für die Erweiterungsbereiche 24 und 25 können eine Verunreinigung oder ein Fremdstoffanteil vom n-Typ z.B. in Form von Arsen (As+), Phosphor (P+) oder dergleichen verwendet werden, wenn ein NMOS-Transistor ausgebildet wird. Andererseits können z.B. eine Verunreinigung oder ein Fremdstoffanteil vom p-Typ, z.B. in Form von Bor (B+), Indium (In+) oder dergleichen verwendet werden, wenn ein PMOS-Transistor ausgebildet wird. Die Erweiterungsbereiche 24 und 25 werden mit einem flachen oder oberflächlichen Übergang (shallowjunction) ausgebildet.
  • Ferner werden die Seitenwandspacer 26 auf beiden Seiten der Gateelektrode 22 ausgebildet, wobei die Offsetspacer 23 zwischen den Seitenwandspacern 26 und der Gateelektrode 22 angeordnet sind oder werden. Die Sourcedrainbereiche 27 und 28 werden im Halbleitersubstrat 11 auf beiden Seiten der Gateelektrode 22 ausgebildet, wobei die Erweiterungsbereiche 24 und 25 zwischen den Sourcedrainbereichen 27 und 28 und der Gateelektrode 22 angeordnet sind oder werden. Die Schichten 31 und 32 zum Absenken des Widerstands können z.B. gebildet werden von Kobalt (Co); Nickel (Ni), Platin (Pt) oder deren Verbindungen. Die Verbindungen können auch Metallsilizide dieser Metalle sein.
  • Die Sourcedrainbereiche 27 und 28 werden an einer Stelle ausgebildet, die tiefer liegt als die Fläche oder Oberfläche der Teile oder Bereiche der Element- oder Bauelementisolationsbereiche oder -gebiete 13, die auf beiden Seiten (in einer Richtung der Gatebreite oder Gateweite) der Sourcedrainbereiche 27 und 28 ausgebildet sind. Selbst dann, wenn die Schichten 31 und 32 zum Absenken des Widerstands z.B. mittels eines Salizidprozesses oder Silizidprozesses auf den Flächen oder Oberflächen der Sourcedrainbereiche 27 und 28 ausgebildet sind oder werden, kommen die Schichten 31 und 32 zum Absenken des Widerstands dem Halbleitersubstrat 11 nicht nahe oder gelangen nicht in Kontakt mit dem Halbleitersubstrat 11. dadurch wird das Auftreten von Leckströmen aus den Schichten 31 und 32 zum Absenken des Widerstands zum Substrat 11 hin verhindert.
  • Ferner wird eine Spannungs- oder Stressauskleidungsschicht oder -linerschicht (stress liner film) 71 zum Aufprägen eines Stresses oder einer mechanischen Spannung auf den Kanalbereich 14 derart ausgebildet, dass diese die Halbleitereinrichtung 3 mit dem oben beschriebenen Aufbau, welche im Halbleitersubstrat 11 ausgebildet ist, abdeckt oder überdeckt. Diese Stress- oder Spannungsauskleidungsschicht oder -linerschicht (stress liner film) 71 wird z.B. von einer Siliziumnitridschicht gebildet und kann z.B. im Rahmen eines Plasma-CVD-Verfahrens hergestellt werden. Durch Ändern der Bedingungen beim Ausbilden der Schicht ist es möglich, eine Siliziumnitridschicht herzustellen, die eine Zugspannung besitzt, oder aber eine Siliziumnitridschicht, die eine Kompressionsspannung ersetzt. Wenn die Halbleitereinrichtung 3 z.B. ein FET (field-effect transistor; Feldeffekttransistor) vom p-Typ ist, wird als Stress- oder Spannungsauskleidungsschicht oder -linerschicht (stress liner film) 71 eine Kompressionsspannungsauskleidungsschicht oder -linerschicht verwendet, um auf den Kanalbereich oder das Kanalgebiet 14 eine Kompressionsspannung auszuüben. Wenn die Halbleitereinrichtung 3 ein FET (field-effect transistor; Feldeffekttransistor) vom p-Typ ist, wird als Stress- oder Spannungsauskleidungsschicht oder -linerschicht 71 eine Zugspannungsauskleidungsschicht oder - linerschicht verwendet, um eine Zugspannung auf dem Kanalbereich oder das Kanalgebiet 14 auszuüben.
  • Des Weiteren wird eine Isolationszwischenschicht 41 ausgebildet. Im Übrigen werden, obwohl dies nicht explizit in den Figuren dargestellt ist, Kontaktbereiche oder -gebiete, verbunden mit der Gateelektrode 22 und den Sourcedrainbereichen 27 und 28, Verdrahtungen, verbunden mit jedem der Kontaktbereiche oder Kontaktgebiete, und dergleichen in der Isolationszwischenschicht 41 ausgebildet.
  • Um die Halbleitereinrichtung 3 herzustellen, wird beim Herstellungsverfahren gemäß der ersten Ausführungsform die Gateelektrode 22 auf der Gateisolationsschicht 21 innerhalb der Ausnehmungen 29 ausgebildet. Danach wird die erste Isolationszwischenschicht 42 entfernt. Dann wird die Stress- o der Spannungsauskleidungsschicht oder -linerschicht 71 ausgebildet, um die Gateelektrode 22 und die Seitenwandspacer 26 zu bedecken oder abzudecken. Nachfolgend wird dann erneut die erste Zwischenisolationsschicht 42 ausgebildet. Des Weiteren wird dann die zweite Zwischenisolationsschicht 43 ausgebildet. Es ist wünschenswert, die Oberfläche der so wieder ausgebildeten ersten Isolationszwischenschicht 42 zu planarisieren.
  • Die Halbleitereinrichtung 3 besitzt dieselben Eigenschaften und Wirkungen wie die Halbleitereinrichtung 1, wobei der Stress oder die mechanische Spannung in wirkungsvoller Art und Weise aufgeprägt werden, um die Mobilität oder Beweglichkeit zu verbessern, und zwar ebenso von der Stress- oder Spannungsauskleidungsschicht oder -linerschicht 71 auf den Kanalbereich oder das Kanalgebiet 14. Daher ist bei der Halbleitereinrichtung 3 die Mobilität oder Beweglichkeit noch stärker verbessert als bei der Halbleitereinrichtung 1.
  • Zusätzlich wird eine Stress-Spannungsauskleidungsschicht oder -linerschicht 71 ähnlich zu der Stress- oder Spannungsauskleidungsschicht oder -linerschicht 71 im Zusammenhang mit der Halbleitereinrichtung 3 gemäß der dritten Ausführungsform verwendet, um die Halbleitereinrichtung 2 gemäß der zweiten Ausführungsform weiterzubilden. Dies bedeutet mit anderen Worten, dass die Sourcedrainbereiche 27 und 28, gebildet durch die Stress- oder Spannungsaufprägungsschicht ähnlich zu der Stress- oder Spannungsaufprägungsschicht im Zusammenhang mit der Halbleitereinrichtung 2 gemäß der zweiten Ausführungsform, in der Halbleitereinrichtung 3 gemäß der dritten Ausführungsform verwendet werden kann.
  • Es wird nun eine Ausführungsform (zweite Ausführungsform) eines Herstellungsverfahrens bei einer Halbleitereinrichtung gemäß der vorliegenden Erfindung unter Bezugnahme auf die Schnittansichten zu einem Herstellungsprozess gemäß den 9A bis 9O beschrieben. Dieses Herstellungsverfahren wird beschrieben als Verfahren zum Herstellen des Aufbaus der Halbleitereinrichtung 2.
  • Wie oben unter Bezugnahme auf 6A beschrieben wurde, werden Element- oder Bauelementisolationsbereiche oder -gebiete (nicht dargestellt) zum elektrischen Isolieren eines Element- oder Bauelementausbildungsbereichs oder -gebiets 12, in welchem ein Transistor ausgebildet ist, in einem Halbleitersubstrat 11 ausgebildet. Zum Beispiel wird ein Siliziumsubstrat als Halbleitersubstrat 11 verwendet. Es kann z.B. für die Element- oder Bauelementisolationsbereiche oder -gebiete 13 eine gewöhnliche STI-Struktur (Shallow Trench Isolation) verwendet werden.
  • Wie in 9A dargestellt ist, wird auf dem Halbleitersubstrat 11 eine Schutzschicht (nicht gezeigt) zum Verhindern eines Channelingvorgangs, wenn eine Ionenimplantation zum Einführen einer Verunreinigung oder eines Fremdstoffanteils in das Halbleitersubstrat 11 ausgeführt wird, ausgebildet. Diese Schutzschicht kann z.B. gebildet werden von einer Siliziumoxidschicht (SiO2). Als Beispiel für ein Verfahren zum Ausbilden der Schutzschicht kann auch ein Oxidationsvorgang der Oberfläche des Halbleitersubstrats 11 genannt werden.
  • Nachfolgend wird dann eine Injektion einer Verunreinigung oder eines Fremdstoffanteils zum Ausführen der Isolation des Transistorelements und zur Anpassung des Schwellwerts mittels Ionenimplantation durchgeführt. Nach der Ionenimplantation wird die zuvor als Ionenimplantationsschutzschicht ausgebildete Siliziumoxidschicht (SiO2) entfernt, um die Oberfläche des Halbleitersubstrats 11 freizulegen.
  • Nachfolgend werden eine Isolationsschicht 51 für ein Dummygate, ein Dummygate 52 selbst sowie eine Hartmaske 53 in dieser Reihenfolge auf dem Halbleitersubstrat 11 ausgebildet.
  • Es kann z.B. zunächst die Isolationsschicht 51 für das Dummygate in Form einer Oxidschicht mit einer Schichtstärke im Bereich von etwa 1 nm bis etwa 3 nm auf dem Halbleitersubstrat 11 ausgebildet werden. Dann wird nachfolgend eine Schicht zum Ausbilden des Dummygates auf der Isolationsschicht 51 für das Dummygate ausgebildet. Diese Schicht zum Ausbilden des Dummygates kann z.B. durch Abscheiden einer polykristallinen Siliziumschicht (Polysilizium) mit einer Schichtstärke im Bereich von etwa 100 nm bis etwa 200 nm ausgebildet werden. Zum Ausbilden der Schicht zum Herstellen des Dummygates kann beispielsweise ein chemisches Dampfabscheideverfahren (CVD) verwendet werden. Des Weiteren kann eine Hartmaskenschicht, z.B. in Form einer Siliziumnitridschicht, auf der Schicht zum Ausbilden des Dummygates ausgebildet werden. Diese Siliziumnitridschicht kann z.B. mit einer Schichtstärke im Bereich von etwa 30 nm bis etwa 100 nm ausgebildet werden, und zwar beispielsweise unter Verwendung eines Verfahrens der chemischen Dampfabscheidung (CVD).
  • Nachfolgend wird dann eine Resistschicht (nicht dargestellt) für einen Lithografievorgang auf der Hartmaskenschicht ausgebildet. Dabei wird ein Resist für die Resistschicht verwendet, der geeignet ist, einer Belichtungsquelle ausgesetzt zu werden. Dann wird die Resistschicht mit Licht belichtet, um eine Dummygatestruktur (nicht gezeigt) auszubilden. Nachfolgend wird dann die Dummygatestruktur als Ätzmaske verwendet. Die Hartmaskenschicht wird dann geätzt, um die Hartmaske 53 auszubilden. Es werden Verfahren der optischen Lithografie unter Verwendung von z.B. KrF, ArF, F2 oder dergleichen für eine Lichtquellen- oder Elektronenstrahllithografie für die Belichtung der oben beschriebenen Lithografieverfahren verwendet. Beim Ätzen der Hartmaske kann die Hartmaskenschicht mit einer Linienstärke oder Linienbreite verarbeitet oder behandelt werden, die geringer ist als diejenige der Resistanordnung (z.B. durch Ausdünnen und entsprechendes Ausrichten (sliming/trimming)), und zwar um dadurch die Länge des Gates zu verringern. Nachfolgend wird dann die Dummygatestruktur, die gebildet wird von der Resistschicht, entfernt. Dies geschieht, indem die Hartmaske 53, die durch den Ätzvorgang ausgebildet wurde, als Ätzmaske verwendet wird. Die Schicht zum Ausbilden des Dummygates wird verarbeitet mittels eines Vorgangs des Trockenätzens, um das Dummygate 52 zu bilden. Die Linienbreite oder Linienstärke des Dummygates 52 wird zu diesem Zeitpunkt beispielsweise im Bereich von einigen nm bis zu einigen zig nm eingestellt. Bei diesem Ätzvorgang wird auch die Isolationsschicht 51 für das Dummygate geätzt.
  • Dann werden, wie das in der 9B dargestellt ist, so genannte Offsetspacer 53 an den Seitenwänden des Dummygates 52 ausgebildet (ein Teil oder Bereich, der gebildet wird von der Isolationsschicht 51 für das Dummygate, vom Dummygate 52 selbst und von der Hartmaske 53, wird nachfolgend als Dummygate bezeichnet). Die Offsetspacer 23 können z.B. gebildet werden aus einer dünnen Isolationsschicht und einer Schichtstärke z.B. im Bereich von etwa 1 nm bis etwa 10 nm, um das Dummygate 52 abzudecken oder zu bedecken. Es findet dann insbesondere ein nachfolgendes Zurückätzen der dünnen Isolationsschicht derart statt, dass die dünne Isolationsschicht nur an den Seitenwänden des Dummygates 52 bestehen bleibt. Die dünne Isolationsschicht, welche die Offsetspacer 53 bildet, wird beispielsweise aus einem Siliziumoxid (SiO2) oder einem Siliziumnitrid (SiN) hergestellt. Die dünne Isolationsschicht auf dem Halbleitersubstrat 11 wird mittels des oben beschriebenen Rückätzvorgangs entfernt.
  • Wie in 9C dargestellt ist, werden dann die Dummyseitenwände 55 auf beiden Seiten des Dummygates 52 ausgebildet, wobei die Offsetspacer zwischen den Dummyseitenwänden 55 und dem Dummygate 52 vorgesehen sind oder werden. Zum Zeitpunkt des Rückätzens zum Ausbilden der Dummyseitenwände 55, wird ein Ätzvorgang ausgeführt, und zwar derart, dass die Hartmaske 53 zurückbleibt.
  • Wie in 9D dargestellt ist, werden nachfolgend die Ausnehmungen oder Vertiefungen 33 und 34 für die Sourcedrainbereiche 27 und 28 im Halbleitersubstrat 11 auf beiden Seiten des Dummygates 52 ausgebildet. Dann findet ein Aktivierungsprozess statt, und zwar durch einen schnellen thermischen Ausheilungs- oder Annealingprozess (RTA; rapid thermal annealing) z.B. bei einer Temperatur von etwa 1000°C statt.
  • Wie das in 9E dargestellt ist, werden dann die Sourcedrainbereiche 27 und 28 durch Aufwachsen einer Stress- oder Spannungsaufprägungsschicht in den Ausnehmungen oder Vertiefungen 33 und 34 im Rahmen eines epitaktischen Aufwachsverfahrens ausgebildet. Wenn die Halbleitereinrichtung 2 z.B. ein FET (field-effect transistor; Feldeffekttransistor) vom p-Typ ist, werden die Sourcedrainbereiche 27 und 28 von einer Silizium-Germaniumschicht gebildet, die im Rahmen eines epitaktischen Aufwachsverfahrens aufgewachsen werden, wobei diese dann dem Kanalgebiet oder Kanalbereich 14 eine Kompressionsspannung aufprägen. Als Beispiel für die Bedingungen zum Ausbilden der Schicht wird eine Verarbeitungstemperatur (Substrattemperatur) auf einen Wert im Bereich von etwa 650°C bis etwa 750°C bei einem Druck der Wachstumsatmosphäre im Bereich von etwa 6,7 kPa bis etwa 13,3 kPa genannt. Es wird z.B. Dichlorsilan (SiCl2H; DCS) als Siliziumrohmaterialgas sowie German oder Germaniumhydrid (GeH4, germane) als Germaniumrohmaterialgas verwendet. Wenn die Halbleitereinrichtung 2 ein FET (field-effect transistor; Feldeffekttransistor) vom n-Typ ist, werden die Sourcedrainbereiche 27 und 28 von einer Siliziumcarbidschicht gebildet, die mittels eins epitaktischen Aufwachsverfahrens aufgewachsen ist oder wird, wobei dem Kanalbereich oder Kanalgebiet 14 eine mechanische Zugspannung aufgeprägt wird. In jedem Fall ist es wirksam, die Sourcedraingebiete 27 und 28 in einer eingebetteten Source-Drain-Struktur auszubilden, die von der Fläche oder Oberfläche des Halbleitersubstrats 11 angehoben ist.
  • Dann werden die Dummyseitenwände 55 entfernt, um das Halbleitersubstrat 11 zwischen dem Dummygate 52 und den Sourcedrainbereichen 27 und 28 freizulegen, wie es in der 9F dargestellt ist.
  • Wie in 9G dargestellt ist, werden dann die Erweiterungsbereiche oder -gebiete 24 und 25 im Halbleitersubstrat 11 auf beiden Seiten des Dummygates 52 ausgebildet, wobei die Offsetspacer 53 zwischen den Erweiterungsbereichen 24 und 25 und dem Dummygate 52 ausgebildet werden. Die Erweiterungsbereiche 24 und 25 können z.B. mittels Ionenimplantation ausgebildet werden. Es können z.B. eine Verunreinigung oder ein Fremdstoffanteil vom n-Typ, z.B. in Form von Arsen (As*), Phosphor (P+) oder dergleichen, verwendet werden, wenn ein NMOS-Transistor ausgebildet wird. Andererseits kann eine Verunreinigung oder ein Fremdstoffanteil vom p-Typ, z.B. Bor (B+), Indium (In+) oder dergleichen, verwendet werden, wenn ein PMOS-Transistor ausgebildet wird. Zum Beispiel kann die Implantation durchgeführt werden mit einer niedrigen Beschleunigungsenergie (100 eV bis 300 eV) und mit einer Dosis z.B. im Bereich von 5 × 1014 (/cm2) bis 2 × 1015 (/cm2), wobei die Erweiterungsbereiche 24 und 25 mit einem flachen oder oberflächlichen Übergang ausgebildet werden (shallow junction). Es werden also die Sourcedrainbereiche 27 und 28 im Halbleitersubstrat 11 auf beiden Seiten des Dummygates 52 ausgebildet, wobei die Erweiterungsbereiche 24 und 25 zwischen dem Dummygate 52 und den Sourcedrainbereichen 27 und 28 ausgebildet werden.
  • Wie in 9H dargestellt ist, werden dann die Seitenwandspacer oder Seitenwandabstandselemente 26 auf beiden Seiten des Dummygates 52 ausgebildet, wobei die Offsetspacer 23 zwischen den Seitenwandspacern 26 und dem Dummygate 52 ausgebildet werden. Zu diesem Zeitpunkt decken die Seitenwandspacer 26 die Flächen oder Oberflächen der Erweiterungsbereiche 24 und 25 ab. Zum Zeitpunkt des Rückätzens zum Ausbilden der Seitenwandspacer 26 wird das Ätzen derart ausgeführt, dass die Hartmaske 53 zurückbleibt.
  • Dann werden auf den Sourcedrainbereichen 27 und 28 die Schichten 31 und 32 zum Absenken des Widerstands ausgebildet. Die Schichten 31 und 32 zum Absenken des Widerstands werden selektiv auf den Flächen oder Oberflächen des Sourcedraingebiets 27 und 28 mittels eines Salizidprozesses oder eines Silizidprozesses ausgebildet. Die Schichten 31 und 32 zum Absenken des Widerstands können z.B. gebildet werden von Kobalt (Co), Nickel (Ni), Platin (Pt) oder deren Verbindungen. Als Verbindungen können auch Metallsalizide dieser Verbindungen vorgesehen sein.
  • Unter Bezugnahme auf die 91 wird dargestellt, dass nachfolgend eine erste Isolationszwischenschicht 42 ausgebildet wird, welche das Dummygate 52, die Seitenwandspacer 56, die Schichten 31 und 32 zum Absenken des Widerstands und dergleichen bedeckt oder abdeckt.
  • Die 9J zeigt, dass nachfolgend ein oberer Bereich der ersten Isolationszwischenschicht 42 entfernt wird, um die Oberfläche der Hartmaske 53 freizulegen. Zum Entfernen des oberen Bereichs oder Teils der ersten Isolationszwischenschicht 42 kann ein Vorgang des chemisch-mechanischen Polierens (CMP) beispielsweise verwendet werden. Im Übrigen kann jedes andere Polierverfahren verwendet werden. Auch kann der obere Teil oder Bereich der ersten Isolationszwischenschicht 42 durch einen Rückätzprozess entfernt werden. Im Übrigen kann durch das chemisch-mechanische Polieren auch die polierte Oberfläche planarisiert werden.
  • Dann werden die Hartmaske 53 und das Dummygate 52 entfernt. Für diesen Vorgang des Entfernens kann z.B. ein Trockenätzverfahren verwendet werden. Beschädigungen durch das Trockenätzen im Hinblick auf das Halbleitersubstrat 11 kann verhindert werden, indem beim Trockenätzen die Isolationsschicht 51 für das Dummygate zurückbleibt. Dann wird die Isolationsschicht 51 für das Dummygate entfernt. Es kann auch ein Nassätzverfahren verwendet werden, um den Vorgang des Entfernens durchzuführen. Beschädigungen durch das Ätzen im Hinblick auf das Halbleitersubstrat 11 können verhindert werden, indem die Vorgänge des Entfernens durch ein Nassätzen durchgeführt werden. Im Ergebnis dieser Vorgänge wird, wie das in 9K dargestellt ist, eine Ausnehmung 29 ausgebildet, die von Offsetspacern 23 eingeschlossen ist. Wie in der Querschnittsansicht der 6K in Richtung der Gatebreite oder Gateweite dargestellt ist, wird der Kanalbereich 14 im Halbleitersubstrat 11 direkt unter dem Bereich ausgebildet, in welchem das Dummygate 52 vorgesehen ist, und zwar im Wesentlichen auf derselben Höhe wie die Flächen oder Oberflächen der Element- oder Bauelementisolationsbereiche der -gebiete 13. Der Stress oder die mechanische Spannung der Element- oder Bauelementisolationsbereiche oder -gebiete 13 werden dem Kanalbereich oder Kanalgebiet 14 aufgeprägt. Also wird der Kanalbereich 14 direkt durch den Stress oder die mechanische Spannung der Element- oder Bauelementisolationsbereiche der -gebiete 13 beeinflusst.
  • Wie in der Querschnittsansicht der 6L in der Richtung der Gatebreite oder Gateweite dargestellt ist, kann der oben beschriebene Vorgang des Nassätzens die Flächen oder Oberflächen der Element- oder Bauelementisolationsbereiche oder -gebiete 13 unterhalb des Gebiets, in welchem das Dummygate 52 durch Ausbilden von Ausnehmungen 15 ausgebildet wurde, abgesenkt werden. Dadurch wird die Höhe der Element- oder Bauelementisolationsbereiche 13 unter dem Gebiet, in welchem das Dummygate ausgebildet ist, niedriger als diejenige der Fläche oder Oberfläche des Halbleitersubstrats 11 (Kanalbereich oder Kanalgebiet 14). Die Höhe der Element- oder Bauelementisolationsbereiche oder -gebiete 13 kann gesteuert werden durch den Grad oder die Stärke des Nassätzens. Der Grad des Überstands des Kanalgebietes oder Kanalbereichs 14 in Bezug auf die Flächen oder Oberflächen der Element- oder Bauelementisolationsbereiche oder -gebiete 13 beträgt z.B. den Wert einer Höhe von etwa 3 nm bis etwa 30 nm. Das oben beschriebene Verfahren des Nassätzens senkt die Höhe der Element- oder Bauelementisolationsbereiche oder -gebiete 13 auf beiden Seiten (in einer Richtung der Gatebreite oder Gateweite) der Sourcedrainbereiche 27 und 28 nicht ab. Zusätzlich können die Sourcedraingebiete 27 und 28 mit dem oben beschriebenen Kanalbereich oder Kanalgebiet 14 im Wesentlichen auf derselben Höhe wie das Halbleitersubstrat 11 in einem anderen Bereich gehalten werden.
  • Wie in der 9L dargestellt ist, wird danach eine Gateisolationsschicht 21 auf dem Halbleitersubstrat 11 in der Ausnehmung 29 ausgebildet. Die Gateisolationsschicht 21 wird tatsächlich auf den inneren Flächen der Ausnehmung 29 und auf der Fläche oder Oberfläche der ersten Isolationszwischenschicht 42 ausgebildet. Die Gateisolationsschicht 21 kann z.B. durch eine Isolationsschicht, z.B. einer Schicht mit einer hohen Dielektrizitätskonstante (High-k) oder z.B. durch eine Siliziumoxidschicht, gebildet werden. In diesem Fall wird die Gateisolationsschicht 21 von einer Schicht mit einer hohen Dielektrizitätskonstanten als Beispiel gebildet. In diesem Fall wird eine Wärmebehandlung (annealing treatment) zum Modifizieren der Gateisolationsschicht 21 ausgeführt.
  • Wie in 9M dargestellt ist, wird dann eine Schicht 61 zum Ausbilden der Gateelektrode auf der Gateisolationsschicht 21 derart ausgebildet, dass das Innere der Ausnehmung 29 gefüllt wird. Diese Schicht 61 zum Ausbilden der Gateelektrode wird ausgebildet durch ein Laminieren von Metallen oder metallischen Verbindungen für ein metallisches Gate oder mittels einer Einzelschichtstruktur.
  • Wie im Zusammenhang mit der 9N gezeigt ist, wird dann der überflüssige Teil oder Anteil der Schicht 61 zum Ausbilden der Gateelektrode entfernt. Dadurch wird innerhalb der Ausnehmung 29 eine Elektrode 22 aus der Schicht 61 zum Ausbilden der Gateelektrode auf dem Halbleitersubstrat 11 ausgebildet, wobei die Gateisolationsschicht 21 zwischen der Gateelektrode 22 und dem Halbleitersubstrat 11 vorgesehen ist. Der Vorgang des Entfernens kann z.B. durchgeführt werden auf der Grundlage eines Verfahrens zum chemisch-mechanischen Polieren (CMP).
  • Wie im Zusammenhang mit der 9O dargestellt ist, wird dann eine zweite Isolationszwischenschicht 43 auf der ersten Isolationszwischenschicht 42 derart ausgebildet, dass die Gateelektrode 22 bedeckt oder abgedeckt wird. Die erste Isolationszwischenschicht 42 und die zweite Isolationszwischenschicht 43 bilden eine Isolationszwischenschicht 41. Der Stress oder die mechanische Spannung im Kanalbereich oder Kanalgebiet 14 werden zu diesem Zeitpunkt in einem Stress- oder Spannungszustand gehalten, welcher auftritt, wenn die oberen Bereiche oder Anteile der Element- oder Bauelementisolationsbereiche oder -gebiete 13 unter demjenigen Bereich, wo das Dummygate 52 ausgebildet wurde (siehe 9J und die obige Beschreibung) entfernt werden.
  • Obwohl dies nicht gezeigt ist, werden Kontaktbereiche, elektrisch verbunden mit den jeweiligen Sourcedrainbereichen 27 und 28, metallische Verdrahtungen, verbunden mit den Kontaktbereichen, und dergleichen nachfolgend in der Isolationszwischenschicht 41 ausgebildet. Dadurch wird die Halbleitereinrichtung vervollständigt.
  • Das oben beschrieben Herstellungsverfahren für eine Halbleitereinrichtung erzielt ähnliche Ergebnisse und Wirkungen, wie diejenigen bei der ersten Ausführungsform für ein Herstellungsverfahren für eine Halbleitereinrichtung. Es werden in wirkungsvoller Art und Weise ein Stress oder eine mechanische Spannung zur Verbesserung der Mobilität oder Beweglichkeit auch von den Sourcedrainbereichen 27 und 28 auf den Kanalbereich 14 aufgeprägt. Die Halbleitereinrichtung 2 verbessert daher die Mobilität oder Beweglichkeit mehr als eine Halbleitereinrichtung, die mittels eines Herstellungsverfahrens für eine Halbleitereinrichtung gemäß der ersten Ausführungsform hergestellt wurde.
  • Zusätzlich wird darauf hingewiesen, dass bei jeder der vorangehend beschriebenen Ausführungsformen eine Schicht als Gateelektrode 22 verwendet werden kann, die einen Stress oder eine mechanische Spannung aufweist. In Bezug auf die Gateelektrode 22 kann z.B. im Fall eines MOSFET (field-effect transistor; Feldeffekttransistor) vom n-Typ Hafnium, Hafniumsilizide, Tantal, Tantalsilizide oder dergleichen verwendet werden, um eine Zugspannung in einer Längsrichtung des Gates dem Kanalbereich 14 aufzuprägen. Im Fall eines MOSFET (field-effect transistor; Feldeffekttransistor) vom p-Typ können Titan, Titannitrid, Ruthenium, Wolfram oder dergleichen verwendet werden, um dem Kanalgebiet oder Kanalbereich 14 eine Kompressionsspannung aufzuprägen. Die Verwendung derartiger Schichten kann die Mobilität oder Beweglichkeit weiter verbessern.

Claims (19)

  1. Halbleitervorrichtung (1), die aufweist: einen Bauelementausbildungsbereich (12); wobei an beiden Seiten des Bauelementausbildungsbereichs (12) ein Bauelementisolationsbereich (13) in einem Halbleitersubstrat (11) in einer ersten Richtung ausgebildet ist; eine Gateelektrode (22), die ein Kanalgebiet (14) des Bauelementausbildungsbereichs (12) in der ersten Richtung kreuzt, wobei die Gateelektrode (22) ein metallisches Material oder laminierte Strukturen aufweist und innerhalb eines ersten Gebiets (29) ausgebildet ist; Source-Drain Gebiete (27, 28), die in dem Bauelementausbildungsbereich (12) an beiden Seiten des Kanalgebiets (14) in einer zweiten Richtung ausgebildet sind, eine SiN Schicht, die lateral benachbart zur Gateelektrode (22) ausgebildet ist; wobei die Source-Drain Gebiete (27, 28) SiGe Gebiete aufweisen, und wobei das Kanalgebiet (14) zwischen den Source-Drain Gebieten (27, 28) angeordnet ist; und wobei an beiden Seiten des Kanalgebiets (14) eine Vertiefung (15) in dem Bauelementisolationsbereich (13) unterhalb der Gateelektrode (22) ausgebildet ist.
  2. Halbleitervorrichtung (1), die aufweist: einen Bauelementausbildungsbereich (12); wobei an beiden Seiten des Bauelementausbildungsbereichs (12) ein Bauelementisolationsbereich (13) in einem Halbleitersubstrat (11) in einer ersten Richtung ausgebildet ist; eine Gateelektrode (22), die ein Kanalgebiet (14) des Bauelementausbildungsbereichs (12) in der ersten Richtung kreuzt, wobei die Gateelektrode (22) ein metallisches Material oder laminierte Strukturen aufweist und innerhalb eines ersten Gebiets (29) ausgebildet ist; Source-Drain Gebiete (27, 28), die in dem Bauelementausbildungsbereich (12) an beiden Seiten des Kanalgebiets (14) in einer zweiten Richtung ausgebildet sind, wobei die Source-Drain Gebiete (27, 28) SiGe Gebiete aufweisen, und wobei das Kanalgebiet (14) zwischen den Source-Drain Gebieten (27, 28) angeordnet ist; wobei die Source-Drain Gebiete (27, 28) bis zu einer tieferen Position als eine Oberfläche des Bauelementisolationsbereichs (13) ausgebildet sind; und wobei an beiden Seiten des Kanalgebiets (14) eine Vertiefung (15) in der Oberfläche des Bauelementisolationsbereichs (13) unterhalb der Gateelektrode (22) ausgebildet ist.
  3. Halbleitervorrichtung (1), die aufweist: einen Bauelementausbildungsbereich (12); wobei an beiden Seiten des Bauelementausbildungsbereichs (12) ein Bauelementisolationsbereich (13) in einem Halbleitersubstrat (11) in einer ersten Richtung ausgebildet ist; eine Gateelektrode (22), die ein Kanalgebiet (14) des Bauelementausbildungsbereichs (12) in der ersten Richtung kreuzt, wobei die Gateelektrode (22) ein metallisches Material oder laminierte Strukturen aufweist und innerhalb eines ersten Gebiets (29) ausgebildet ist; Source-Drain Gebiete (27, 28), die in dem Bauelementausbildungsbereich (12) an beiden Seiten des Kanalgebiets (14) in einer zweiten Richtung ausgebildet sind; wobei die Source-Drain Gebiete (27, 28) SiGe Gebiete aufweisen, und wobei das Kanalgebiet (14) zwischen den Source-Drain Gebieten (27, 28) angeordnet ist, und das Kanalgebiet (14) ein vom Material der SiGe Gebiete verschiedenes Material aufweist; und wobei an beiden Seiten des Kanalgebiets (14) eine Vertiefung (15) in dem Bauelementisolationsbereich (13) unterhalb der Gateelektrode (22) ausgebildet ist.
  4. Halbleitervorrichtung nach Anspruch 2 oder 3, ferner aufweisend eine SiN Schicht, die lateral benachbart zur Gateelektrode (22) ausgebildet ist.
  5. Halbleitervorrichtung nach einem der Ansprüche 1 bis 4, wobei das Kanalgebiet (14) unterhalb der Gateelektrode (22) in der zweiten Richtung flankiert ist von den SiGe Gebieten, und in der ersten Richtung flankiert ist von den Vertiefungen (15).
  6. Halbleitervorrichtung nach einem der Ansprüche 1 bis 5, wobei dem Kanalgebiet (14) in der zweiten Richtung eine kompressive Verspannung auferlegt ist.
  7. Halbleitervorrichtung nach einem der Ansprüche 1 bis 6, ferner aufweisend eine Gateisolationsschicht (21), die eine Schicht mit hoher dielektrischer Konstante aufweist, und wobei die Gateisolationsschicht (21) Seitenflächen und eine Unterseite aufweist, und die Seitenflächen der Gateisolationsschicht (21) mit der Unterseite der Gateisolationsschicht (21) zur Definition des ersten Gebietes (29) verbunden sind.
  8. Halbleitervorrichtung nach einem der Ansprüche 1 bis 7, wobei sich die Vertiefung (15) in der ersten Richtung erstreckt.
  9. Halbleitervorrichtung nach einem der Ansprüche 1 bis 8, wobei das Kanalgebiet (14) von den Oberflächen des Bauelementisolationsbereichs (13) an der Unterseite der Vertiefung (15) um einen Abstand von, einschließlich, 3 nm bis 30 nm hervorsteht.
  10. Halbleitervorrichtung nach einem der Ansprüche 1 bis 9, ferner aufweisend eine Silizidschicht, die auf einer Oberfläche der Source-Drain Gebiete (27, 28) ausgebildet ist.
  11. Halbleitervorrichtung nach einem der Ansprüche 1 bis 10, wobei die Silizidschicht oberhalb einer Oberseite des Bauelementisolationsbereichs (13) ausgebildet ist.
  12. Halbleitervorrichtung nach Anspruch 1 oder 4, wobei die SiN Schicht eine Spannungsauskleidungsschicht ist.
  13. Halbleitervorrichtung nach Anspruch 12, wobei die Spannungsauskleidungsschicht dem Kanalgebiet in der zweiten Richtung eine kompressive Verspannung auferlegt.
  14. Halbleitervorrichtung nach einem der Ansprüche 1 bis 13, wobei die SiGe Gebiete dem Kanalgebiet (14) in der zweiten Richtung eine kompressive Verspannung auferlegen.
  15. Halbleitervorrichtung nach einem der Ansprüche 1 bis 14, wobei zumindest ein Teil einer dem Kanalgebiet (14) in der ersten Richtung auferlegten kompressiven Verspannung durch die Vertiefung zumindest teilweise aufgehoben wird.
  16. Halbleitervorrichtung nach einem der Ansprüche 1 bis 15, wobei das Kanalgebiet (14) die Oberseite und Seitenflächen in der ersten Richtung aufweist.
  17. Halbleitervorrichtung nach einem der Ansprüche 1 bis 16, wobei eine Breite der Oberseite des Kanalgebiets (14) in der ersten Richtung länger ist als eine Höhe von Seitenflächen des Kanalgebiets (14).
  18. Halbleitervorrichtung nach Anspruch 7, ferner aufweisend einen Offsetspacer (23) auf beiden Seiten der Gateisolationsschicht (21).
  19. Halbleitervorrichtung nach Anspruch 18, wobei ein Seitenwandspacer (26) auf beiden Seiten des Offsetspacers (23) ausgebildet ist; und wobei der Offsetspacer (23) zwischen dem Seitenwandspacer (26) und der Gateisolationsschicht (21) angeordnet ist.
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Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5668277B2 (ja) 2009-06-12 2015-02-12 ソニー株式会社 半導体装置
US20110042728A1 (en) * 2009-08-18 2011-02-24 International Business Machines Corporation Semiconductor device with enhanced stress by gates stress liner
JP5434365B2 (ja) * 2009-08-24 2014-03-05 ソニー株式会社 半導体装置及びその製造方法
US9245805B2 (en) 2009-09-24 2016-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Germanium FinFETs with metal gates and stressors
US8436404B2 (en) * 2009-12-30 2013-05-07 Intel Corporation Self-aligned contacts
US8981495B2 (en) 2010-02-08 2015-03-17 Taiwan Semiconductor Manufacturing Company, Ltd. Laterally diffused metal oxide semiconductor transistor with partially unsilicided source/drain
CN101866859B (zh) * 2010-07-07 2012-07-04 北京大学 一种沟道应力引入方法及采用该方法制备的场效应晶体管
US8796759B2 (en) * 2010-07-15 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Fin-like field effect transistor (FinFET) device and method of manufacturing same
FR2964787B1 (fr) 2010-09-13 2013-08-02 St Microelectronics Grenoble 2 Procede de fabrication d'un transistor mos a canal contraint
US8907405B2 (en) * 2011-04-18 2014-12-09 International Business Machines Corporation Semiconductor structures with dual trench regions and methods of manufacturing the semiconductor structures
US8637359B2 (en) * 2011-06-10 2014-01-28 International Business Machines Corporation Fin-last replacement metal gate FinFET process
US8901665B2 (en) * 2011-12-22 2014-12-02 Taiwan Semiconductor Manufacturing Company, Ltd. Gate structure for semiconductor device
KR101876793B1 (ko) 2012-02-27 2018-07-11 삼성전자주식회사 전계효과 트랜지스터 및 그 제조 방법
US20130237046A1 (en) * 2012-03-09 2013-09-12 Chien-Ting Lin Semiconductor process
US9368596B2 (en) 2012-06-14 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for a field effect transistor
KR101909204B1 (ko) 2012-06-25 2018-10-17 삼성전자 주식회사 내장된 스트레인-유도 패턴을 갖는 반도체 소자 및 그 형성 방법
CN103854984B (zh) * 2012-12-03 2017-03-01 中国科学院微电子研究所 一种后栅工艺假栅的制造方法和后栅工艺假栅
US9362386B2 (en) 2013-02-27 2016-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. FETs and methods for forming the same
US8987791B2 (en) 2013-02-27 2015-03-24 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs and methods for forming the same
KR102044468B1 (ko) * 2013-05-13 2019-11-15 에스케이하이닉스 주식회사 반도체 소자 및 그 형성 방법
US9093531B2 (en) * 2013-06-11 2015-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure of semiconductor device
CN104576376A (zh) * 2013-10-13 2015-04-29 中国科学院微电子研究所 一种mosfet结构及其制造方法
EP2866264A1 (de) * 2013-10-22 2015-04-29 IMEC vzw Verfahren zur Herstellung eines Feldeffekttransistors vom nichtplanaren Typ
US10153371B2 (en) * 2014-02-07 2018-12-11 Stmicroelectronics, Inc. Semiconductor device with fins including sidewall recesses
US9553171B2 (en) * 2014-02-14 2017-01-24 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (FinFET) device and method for forming the same
US9231080B2 (en) * 2014-03-24 2016-01-05 International Business Machines Corporation Replacement metal gate
US9190272B1 (en) 2014-07-15 2015-11-17 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same
KR102241974B1 (ko) 2014-09-23 2021-04-19 삼성전자주식회사 반도체 장치 및 그 제조 방법
JP6070680B2 (ja) * 2014-12-17 2017-02-01 ソニー株式会社 半導体装置
US9876114B2 (en) 2014-12-30 2018-01-23 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for 3D FinFET metal gate
US9716165B1 (en) 2016-06-21 2017-07-25 United Microelectronics Corporation Field-effect transistor and method of making the same
US10727226B2 (en) * 2017-07-18 2020-07-28 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure and method for forming the same
KR102394925B1 (ko) 2017-11-16 2022-05-04 삼성전자주식회사 반도체 장치 및 이의 제조 방법
DE102020112695A1 (de) 2019-05-31 2020-12-03 Taiwan Semiconductor Manufacturing Co., Ltd. Optimiertes näheprofil für verspanntes source/drain-merkmal und verfahren zu dessen herstellung
US11201091B2 (en) * 2020-03-30 2021-12-14 Nanya Technology Corporation Semiconductor structure implementing series-connected transistor and resistor and method for forming the same
US11430893B2 (en) 2020-07-10 2022-08-30 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000315789A (ja) 1999-04-30 2000-11-14 Toshiba Corp 半導体装置及びその製造方法
JP2002198532A (ja) 2000-10-28 2002-07-12 Samsung Electronics Co Ltd 拡張された活性領域の有効幅を有する半導体装置及びその製造方法
JP2006012924A (ja) 2004-06-22 2006-01-12 Sharp Corp 電界効果トランジスタおよびその製造方法
US20060157797A1 (en) 2005-01-06 2006-07-20 Yasushi Tateshita Insulated gate field-effect transistor and a method of manufacturing the same
US20060223290A1 (en) 2005-04-01 2006-10-05 International Business Machines Corporation Method of producing highly strained pecvd silicon nitride thin films at low temperature

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6346468B1 (en) * 2000-02-11 2002-02-12 Chartered Semiconductor Manufacturing Ltd. Method for forming an L-shaped spacer using a disposable polysilicon spacer
JP2002118255A (ja) * 2000-07-31 2002-04-19 Toshiba Corp 半導体装置およびその製造方法
JP2002151688A (ja) * 2000-08-28 2002-05-24 Mitsubishi Electric Corp Ｍｏｓ型半導体装置およびその製造方法
US6614079B2 (en) * 2001-07-19 2003-09-02 International Business Machines Corporation All-in-one disposable/permanent spacer elevated source/drain, self-aligned silicide CMOS
GB0117949D0 (en) 2001-07-24 2001-09-19 Koninkl Philips Electronics Nv Trench-gate semiconductor devices and their manufacture
JP3997089B2 (ja) 2002-01-10 2007-10-24 株式会社ルネサステクノロジ 半導体装置
KR100416628B1 (ko) * 2002-06-22 2004-01-31 삼성전자주식회사 게이트 스페이서를 포함하는 반도체 소자 제조 방법
US6720619B1 (en) * 2002-12-13 2004-04-13 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor-on-insulator chip incorporating partially-depleted, fully-depleted, and multiple-gate devices
US6867433B2 (en) * 2003-04-30 2005-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor-on-insulator chip incorporating strained-channel partially-depleted, fully-depleted, and multiple-gate transistors
JP2005033136A (ja) 2003-07-11 2005-02-03 Matsushita Electric Ind Co Ltd 半導体集積回路の設計方法
US7105908B2 (en) * 2003-09-05 2006-09-12 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM cell having stepped boundary regions and methods of fabrication
KR100518602B1 (ko) * 2003-12-03 2005-10-04 삼성전자주식회사 돌출된 형태의 채널을 갖는 모스 트랜지스터 및 그 제조방법
KR100642632B1 (ko) * 2004-04-27 2006-11-10 삼성전자주식회사 반도체소자의 제조방법들 및 그에 의해 제조된 반도체소자들
DE102005022306B4 (de) * 2004-05-17 2009-12-31 Samsung Electronics Co., Ltd., Suwon Verfahren zum Herstellen einer Halbleitervorrichtung mit einem Fin-Feldeffekttransistor (FinFET)
US7192856B2 (en) * 2005-01-18 2007-03-20 Intel Corporation Forming dual metal complementary metal oxide semiconductor integrated circuits
JP2006278754A (ja) 2005-03-29 2006-10-12 Fujitsu Ltd 半導体装置及びその製造方法
KR100608377B1 (ko) * 2005-05-02 2006-08-08 주식회사 하이닉스반도체 메모리 소자의 셀 트랜지스터 제조방법
JP2006351694A (ja) 2005-06-14 2006-12-28 Fujitsu Ltd 半導体装置およびその製造方法
US7579617B2 (en) * 2005-06-22 2009-08-25 Fujitsu Microelectronics Limited Semiconductor device and production method thereof
KR100696197B1 (ko) * 2005-09-27 2007-03-20 한국전자통신연구원 실리콘 기판을 이용한 다중 게이트 모스 트랜지스터 및 그제조 방법
US7479421B2 (en) * 2005-09-28 2009-01-20 Intel Corporation Process for integrating planar and non-planar CMOS transistors on a bulk substrate and article made thereby
US7297584B2 (en) * 2005-10-07 2007-11-20 Samsung Electronics Co., Ltd. Methods of fabricating semiconductor devices having a dual stress liner
JP4452673B2 (ja) 2005-10-27 2010-04-21 京セラ株式会社 基地局装置及び漏洩信号判定方法
US7402856B2 (en) * 2005-12-09 2008-07-22 Intel Corporation Non-planar microelectronic device having isolation element to mitigate fringe effects and method to fabricate same
US7592675B2 (en) * 2006-10-02 2009-09-22 Taiwan Semiconductor Manufacutring Company, Ltd. Partial FinFET memory cell

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000315789A (ja) 1999-04-30 2000-11-14 Toshiba Corp 半導体装置及びその製造方法
JP2002198532A (ja) 2000-10-28 2002-07-12 Samsung Electronics Co Ltd 拡張された活性領域の有効幅を有する半導体装置及びその製造方法
JP2006012924A (ja) 2004-06-22 2006-01-12 Sharp Corp 電界効果トランジスタおよびその製造方法
US20060157797A1 (en) 2005-01-06 2006-07-20 Yasushi Tateshita Insulated gate field-effect transistor and a method of manufacturing the same
US20060223290A1 (en) 2005-04-01 2006-10-05 International Business Machines Corporation Method of producing highly strained pecvd silicon nitride thin films at low temperature

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