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DE102006051492B4 - Halbleiterbauelement mit NMOS- und PMOS-Transistoren mit eingebettetem Si/Ge-Material zum Erzeugen einer Zugverformung und einer Druckverformung und Verfahren zur Herstellung eines solchen Halbleiterbauelements - Google Patents

Halbleiterbauelement mit NMOS- und PMOS-Transistoren mit eingebettetem Si/Ge-Material zum Erzeugen einer Zugverformung und einer Druckverformung und Verfahren zur Herstellung eines solchen Halbleiterbauelements Download PDF

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DE102006051492B4
DE102006051492B4 DE102006051492A DE102006051492A DE102006051492B4 DE 102006051492 B4 DE102006051492 B4 DE 102006051492B4 DE 102006051492 A DE102006051492 A DE 102006051492A DE 102006051492 A DE102006051492 A DE 102006051492A DE 102006051492 B4 DE102006051492 B4 DE 102006051492B4
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semiconductor
region
active
layer
transistor
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Wolfgang Buchholtz
Sven Beyer
Manfred Horstmann
Patrick Press
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Advanced Micro Devices Inc
Original Assignee
Advanced Micro Devices Inc
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Publication date
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Priority to KR1020097011349A priority patent/KR101378987B1/ko
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Priority to CN200780041137XA priority patent/CN101632167B/zh
Priority to TW096140541A priority patent/TWI431760B/zh
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  • Insulated Gate Type Field-Effect Transistor (AREA)
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Abstract

Halbleiterbauelement mit:
einem ersten Transistor (120a) einer ersten Leitfähigkeitsart, wobei der erste Transistor ein erstes aktives Gebiet (105a) mit einer darauf ausgebildeten ersten Gateelektrode (121) aufweist, wobei das erste aktive Gebiet (105a) eine erste Halbleiterlegierung (107r) aufweist, die sich in einem zusammenhängenden Bereich lateral zwischen einer Isolationsstruktur (103) erstreckt, die das erste aktive Gebiet (105a) begrenzt, wobei das erste aktive Gebiet (105a) ferner eine Schicht (113a) aus Halbleitermaterial aufweist, die auf der ersten Halbleiterlegierung ausgebildet ist, und wobei die erste Halbleiterlegierung (107r) eine erste Art an Verformung in der Schicht (113a) aus Halbleitermaterial erzeugt; und
einem zweiten Transistor (120b) einer zweiten Leitfähigkeitsart, wobei der zweite Transistor ein zweites aktives Gebiet (105b) mit einer darauf ausgebildeten zweiten Gateelektrode aufweist, wobei das zweite aktive Gebiet (105b) eine zweite Halbleiterlegierung aufweist, die in einem ersten Bereich und in einem zweiten Bereich vorgesehen ist, wobei der erste und der zweite Bereich lateral...

Description

  • Gebiet der vorliegenden Erfindung
  • Im Allgemeinen betrifft die vorliegende Erfindung die Herstellung integrierter Schaltungen und betrifft insbesondere die Herstellung Transistoren mit verformten Kanalgebieten unter Anwendung eines eingebetteten Si/Ge-Materials (Silizium/Germanium), um die Ladungsträgerbeweglichkeit in den Kanalgebieten der Transistoren zum Verbessern.
  • Beschreibung des Stands der Technik
  • Die Herstellung komplexer integrierter Schaltungen erfordert das Bereitstellen einer großen Anzahl an Transistorelementen, die in Logikschaltungen als effiziente Schalter eingesetzt werden und das dominierende Schaltungselement zum Gestalten von Logikschaltungen repräsentieren. Im Allgemeinen werden mehrere Prozesstechnologien aktuell eingesetzt, wobei für komplexe Schaltungen, wie etwa Mikroprozessoren, Speicherchips und dergleichen, die CMOS-Technologie aktuell die vielversprechendste Lösung aufgrund der guten Eigenschaften im Hinblick auf die Arbeitsgeschwindigkeit und/oder Leistungsaufnahme und/oder die Kosteneffizienz ist. In CMOS-Schaltungen werden komplementäre Transistoren, d. h. p-Kanaltransistoren und n-Kanaltransistoren, zur Herstellung von Schaltungselementen, etwa Invertern und anderen Logikgattern verwendet, um hochkomplexe Schaltungsanordnungen, etwa CPUs, Speicherchips und dergleichen zu gestalten. Während der Herstellung komplexer integrierter Schaltungen. unter Anwendung der CMOS-Technologie werden Millionen Transistoren, d. h. n-Kanaltransistoren und p-Kanaltransistoren, auf einem Substrat ausgebildet, das eine kristalline Halbleiterschicht aufweist. Ein Feldeffekttransistor oder ein MOS-Transistor enthält, unabhängig davon, ob ein n-Kanaltransistor oder ein p-Kanaltransistor betrachtet wird, so genannte pn-Übergänge, die durch eine Grenzfläche stark dotierter Drain- und Sourcegebiete mit einem invers dotierten Kanalgebiet gebildet sind, das zwischen dem Draingebiet und dem Sourcegebiet angeordnet ist. Die Leitfähigkeit des Kanalgebiets, d. h. das Durchlassstromvermögen des leitenden Kanals, wird durch eine Gateelektrode gesteuert, die in der Nähe des Kanalgebiets angeordnet und davon durch eine dünne Isolierschicht getrennt ist. Die Leitfähigkeit des Kanalgebiets beim Aufbau eines leitenden Kanals aufgrund des Anlegens einer geeigneten Steuerspannung an die Gateelektrode, hängt von der Dotierstoffkonzentration, der Beweglichkeit der Majoritätsladungsträger und – für eine gegebene Ausdehnung des Kanalgebiets in der Transistorbreitenrichtung – von dem Abstand zwischen dem Sourcegebiet und dem Draingebiet ab, der auch als Kanallänge bezeichnet wird. Somit bestimmt die Fähigkeit, rasch einen leitenden Kanal unter der isolierenden Schicht beim Anlegen der Steuerspannung an die Gateelektrode aufzubauen, die Gesamtleitfähigkeit des Kanalgebiets im Wesentlichen das Leistungsverhalten der MOS-Transistoren. Damit wird die Reduzierung der Kanallänge und damit verknüpft die Verringerung des Kanalwiderstands ein wichtiges Entwurfskriterium, um einen Anstieg der Arbeitsgeschwindigkeit integrierter Schaltungen zu erreichen.
  • Die ständig voranschreitende Reduzierung der Transistormessungen beinhaltet jedoch eine Reihe damit verknüpfter Probleme, die es zu lösen gilt, um nicht unerwünschterweise die Vorteile aufzuheben, die durch das stetige Reduzieren der Kanallänge von MOS-Transistoren erreicht werden. Beispielsweise sind sehr anspruchsvolle Dotierstoffprofile in vertikaler Richtung und in lateraler Richtung in den Drain- und Sourcegebieten erforderlich, um für den geringen Schichtwiderstand und Kontaktwiderstand in Verbindung mit einer gewünschten Kanalsteuerbarkeit zu sorgen. Ferner ist das Gatedielektrikumsmaterial an die reduzierte Kanallänge anzupassen, um damit die Kanalsteuerbarkeit in dem erforderlichen Maße beizubehalten. Jedoch können einige Mechanismen zum Erreichen einer besseren Kanalsteuerbarkeit einen negativen Einfluss auf die Ladungsträgerbeweglichkeit in dem Kanalgebiet des Transistors ausüben, wodurch teilweise die durch die Verringerung der Kanallänge erreichten Vorteile aufgehoben werden.
  • Da die kontinuierliche Größenreduzierung der kritischen Abmessungen, d. h. der Gatelänge der Transistoren, das Anpassen und möglicherweise das Neuentwickeln äußerst komplexer Prozesstechniken erfordert und auch zu einem geringeren Leistungszuwachs aufgrund der Beweglichkeitsbeeinträchtigung beiträgt, wurde vorgeschlagen, die Kanalleitfähigkeit der Transistorelemente zu verbessern, indem die Ladungsträgerbeweglichkeit in dem Kanalgebiet für eine vorgegebene Kanallänge erhöht wird, wodurch die Möglichkeit geschaffen wird, eine Leistungssteigerung zu schaffen, die vergleichbar ist mit dem Fortschreiten zu einer künftigen Technologie, wobei viele der Prozessanpassungen, die mit der Größenreduzierung der Bauelemente verknüpft sind, vermieden oder zumindest verschoben werden können. Ein effizienter Mechanismus zum Erhöhen der Ladungsträgerbeweglichkeit ist die Modifizierung der Gitterstruktur in dem Kanalgebiet, indem beispielsweise eine Zugverspannung oder Druckverspannung in der Nähe des Kanalgebiets erzeugt wird, um damit eine entsprechende Verformung in dem Kanalgebiet zu erzeugen, die zu einer modifizierten Beweglichkeit für Elektronen bzw. Löcher führt. Beispielsweise erhöht das Erzeugen einer Zugverformung in dem Kanalgebiet für eine standardmäßige Kristallkonfiguration des aktiven Siliziummaterials, d. h. eine (100) Oberflächenorientierung, wobei die Kanallänge in der <110>-Richtung ausgerichtet ist, die Beweglichkeit von Elektronen, was sich direkt in einem entsprechenden Zuwachs der Leitfähigkeit ausdrückt. Andererseits erhöht die Druckverformung in dem Kanalgebiet die Beweglichkeit von Löchern, wodurch die Möglichkeit geschaffen wird, das Leistungsverhalten von p-Transistoren zu verbessern. Die Einführung einer Verspannungs- oder Verformungstechnologie bei der Herstellung integrierter Schaltungen ist ein äußerst vielversprechender Ansatz für weitere Bauteilgenerationen, da verformtes Silizium als eine neue Art an Halbleitermaterial betrachtet werden kann, das die Herstellung schneller leistungsfähiger Halbleiterbauelemente ermöglicht, ohne dass teuere Halbleitermaterialien erforderlich sind, wobei viele der gut etablierten Fertigungsverfahren weiterhin benutzt werden können.
  • In der US 7 023 018 B2 wird ein PMOS-Bauteil mit zugverspannter Siliziumschicht auf einem Silizium-Germanium-Substrat und mit Silizium-Germanium-Source-/Draingebieten auf oder in der zugverspannten Siliziumschicht beschrieben.
  • In der US 7 057 216 B2 wird ein Heterojunction-FET beschrieben, der eine epitatktisch gewachsenen Si-Ge-Schicht und Ge-enthaltende Source-/Draingebiete umfasst.
  • Es wurde vorgeschlagen, beispielsweise eine Silizium/Germaniumschicht in der Nähe des Kanalgebiets einzufügen, und damit eine kompressive Verspannung zu erzeugen, die zu einer entsprechenden Verformung führt. Das Transistorverhalten von p-Kanaltransistoren kann durch das Einführen von verspannungserzeugenden Schichten in der Nähe des Kanalgebiets deutlich erhöht werden. Zu diesem Zweck wird eine verformte Silizium/Germaniumschicht in den Drain- und Sourcegebieten der Transistoren hergestellt, wobei die kompressiv verformten Drain- und Sourcegebiete eine uniaxiale Verformung in dem benachbarten Siliziumkanalgebiet hervorrufen. Beim Herstellen der Si/Ge-Schicht werden die Drain- und Sourcegebiete der PMOS-Transistoren selektiv mit einer Vertiefung versehen, während die NMOS-Transistoren maskiert sind, und nachfolgend wird die Silizium/Germanium-Schicht im PMOS-Transistor selektiv epitaktisch aufgewachsen. Obwohl diese Technik deutliche Vorteile im Hinblick auf den Leistungszuwachs der PMOS-Transistoren und damit des gesamten CMOS-Bauteils liefert, muss eine derartige Gestaltung angewendet werden, die den Unterschied aufwiegt, der durch den Leistungszuwachs der PMOS-Transistoren hervorgerufen werden, während der NMOS-Transistor nicht in ähnlich effizienter Weise zu dem Gesamtbauteilverhalten beiträgt.
  • Angesichts der zuvor beschriebenen Situation besteht ein Bedarf für eine verbesserte Technologie, die es ermöglicht, in effizienter Weise die Leistung von PMOS-Transistoren und NMOS-Transistoren zu erhöhen, wobei eines oder mehrere der oben erkannten Probleme vermieden oder zumindest in seiner Auswirkung reduziert wird.
  • Überblick über die Erfindung
  • Im Allgemeinen richtet sich die vorliegende Erfindung an ein Halbleiterbauelement mit aktiven Gebieten unterschiedlicher Art, wobei eine unterschiedliche Art an Verformung hervorgerufen wird, zumindest in einem Kanalbereich, der nahe an der entsprechenden Gateisolationsschicht angeordnet ist, indem eine Halbleiterlegierung in den aktiven Gebieten vorgesehen wird, die in anschaulichen Ausführungsformen auf Grundlage der gleichen Atomsorte in den unterschiedlichen aktiven Gebieten gebildet wird. Somit können effiziente verformungsinduzierende Mechanismen für unterschiedliche Transistorarten, etwa n-Kanaltransistoren und p-Kanaltransistoren, auf der Grundlage eingebetteter Halbleiterlegierungen in Verbindung mit einem siliziumbasierten Material erhalten werden, wobei eine einzelne Art einer Halbleiterlegierung ausreichend ist, um einen entsprechenden Leistungszuwachs für beide Arten an Transistoren zu erreichen. Somit wird durch einen größeren Gesamtleistungszuwachs ein besserer Ausgleich im Leistungszuwachs zwischen n-Kanalbauelementen und p-Kanalbauelementen im Vergleich zu konventionellen Lösungen erreicht, in denen eine Silizium/Germaniumlegierung verwendet wird, um ausschließlich das Leistungsverhalten von p-Kanaltransistoren zu verbessern.
  • Gemäß einer anschaulichen Ausführungsform der vorliegenden Erfindung umfasst ein Halbleiterbauelement einen ersten Transistor einer ersten Leitfähigkeitsart, wobei der erste Transistor ein erstes aktives Gebiet mit einer darauf ausgebildeten ersten Gateelektrode aufweist, wobei das erste aktive Gebiet eine erste Halbleiterlegierung aufweist, die sich in einem zusammenhängenden Bereich lateral zwischen einer Isolationsstruktur erstreckt, die das erste aktive Gebiet begrenzt, wobei das erste aktive Gebiet ferner eine Schicht aus Halbleitermaterial aufweist, die auf der ersten Halbleiterlegierung ausgebildet ist, und wobei die erste Halbleiterlegierung eine erste Art an Verformung in der Schicht aus Halbleitermaterial erzeugt; und
    einen zweiten Transistor einer zweiten Leitfähigkeitsart, wobei der zweite Transistor ein zweites aktives Gebiet mit einer darauf ausgebildeten zweiten Gateelektrode aufweist, wobei das zweite aktive Gebiet eine zweite Halbleiterlegierung aufweist, die in einem ersten Bereich und in einem zweiten Bereich vorgesehen ist, wobei der erste und der zweite Bereich lateral ausschließlich durch ein Gebiet getrennt sind, das aus dem Halbleitermaterial gebildet ist und sich bis zu einem unter dem ersten Bereich und unter dem zweiten Bereich der zweiten Halbleiterlegierung angeordneten Bereich mit Halbleitermaterial erstreckt und eine zweite Art an Verformung in dem Gebiet hervorrufen, wobei die zweite Art an Verformung entgegengesetzt der ersten Art an Verformung ist.
  • Gemäß einer noch weiteren anschaulichen Ausführungsform der vorliegenden Erfindung umfasst ein Verfahren das Bilden einer Halbleiterlegierung in einem ersten aktiven Gebiet und einem zweiten aktiven Gebiet eines Halbleiterbauelementes. Ein Teil der Halbleiterlegierung wird in dem zweiten aktiven Gebiet selektiv entfernt, um ein zentrales Gebiet zu definieren, das zwischen einem ersten Bereich und einem zweiten Bereich der Halbleiterlegierung ausgebildet ist. Das Verfahren umfasst ferner das Bilden einer Schicht aus Halbleitermaterial auf zumindest einem Teil des ersten aktiven Gebiets und Füllen des zentralen Gebiets mit dem Halbleitermaterial.
  • Kurze Beschreibung der Zeichnungen
  • Ausführungsformen der vorliegenden Erfindung sind in den angefügten Patentansprüchen definiert und gehen deutlicher aus der folgenden detaillierten Beschreibung hervor, wenn diese mit Bezug zu den begleitenden Zeichnungen studiert wird, in denen:
  • 1a bis 1j schematisch Querschnittsansichten eines Halbleiterbauelements während diverser Herstellungsphasen bei der Herstellung unterschiedlich verformter aktiver Gebiete auf der Grundlage einer Halbleiterlegierung gemäß anschaulicher Ausführungsformen der vorliegenden Erfindung zeigen;
  • 2a bis 2f schematisch Querschnittsansichten eines Halbleiterbauelements während diverser Fertigungsphasen bei der Herstellung unterschiedlich verformter aktiver Gebiete zeigen, wobei eine obere Halbleiterschicht in einem aktiven Gebiet gebildet und nachfolgend ein zentraler Bereich aus Haibleitermaterial in der anderen Art an aktivem Gebiet gemäß anschaulicher Ausführungsformen gebildet wird;
  • 3a bis 3h schematisch Querschnittsansichten eines Halbleiterbauelements während diverser Fertigungsphasen zur Herstellung unterschiedlich verformter aktiver Gebiete und entsprechender Gateelektroden zeigen, wobei die Gateelektrode auf der Grundlage einer Maskenschicht gemäß noch anderer anschaulicher Ausführungsformen gebildet werden; und
  • 4a bis 4e schematisch Querschnittsansichten eines Halbleiterbauelements während diverser Fertigungsphasen bei der Herstellung unterschiedlich verformter aktiver Gebiete zeigen, wobei eine entsprechende Halbleiterlegierung in unterschiedlichen Fertigungsphasen gemäß weiterer anschaulicher Ausführungsformen gebildet wird.
  • Detaillierte Beschreibung
  • Im Allgemeinen betrifft die vorliegende Erfindung eine Technik zum Erzeugen unterschiedlicher Arten an Verformung in unterschiedlichen aktiven Gebieten auf der Grundlage einer eingebetteten Halbleiterlegierung, um damit individuell das Transistorleistungsverhalten unterschiedlicher Transistorarten zu verbessern. Wie zuvor erläutert ist, kann Silizium/Germaniummaterial, das eine häufig verwendete Halbleiterlegierung zum Vorsehen von Verformung in p-Kanaltransistoren repräsentiert, gemäß den Prinzipien der vorliegenden Erfindung auch effektiv eingesetzt werden, um eine entsprechende Verformung für n-Kanaltransistoren zu erhalten, so dass gut etablierte Prozessverfahren, die für p-Kanaltransistoren entwickelt werden, in effizienter Weise zur Verbesserung er Ladungsträgerbeweglichkeit in n-Kanaltransistoren eingesetzt werden können. Somit wird in einigen anschaulichen Ausführungsformen eine eingebettete Halbleiterlegierung in Form von Silizium/Germanium in einer geeigneten Konfiguration so verwendet, dass eine Zugverformung zumindest in einem oberen Bereich eines entsprechenden Kanalgebiets des n-Kanaltransistors erzeugt wird, während andererseits eine entsprechende Druckverformung in dem Kanalgebiet des p-Kanaltransistors erzeugt wird. Im Fall von Silizium/Germanium können gut etablierte selektive epitaktische Wachstumsverfahren eingesetzt werden in Verbindung mit entsprechenden Maskierungsschemata, um die Halbleiterlegierung in einer geeigneten Konfiguration zur Hervorrufung der gewünschten Art an Verformung bereitzustellen, wobei auch ein hohes Maß an Prozesskompatibilität mit konventionellen Prozessverfahren erreicht wird. In dieser Hinsicht wird in einigen anschaulichen Ausführungsformen die Halbleiterlegierung in beiden aktiven Gebieten in einem gemeinsamen Prozess hergestellt und danach wird in einem der aktiven Gebiete eine entsprechende Strukturierungssequenz ausgeführt, um eine gewünschte geometrische Konfiguration an Halbleiterlegierung und Basishalbleitermaterial zu schaffen, um damit eine gewünschte Differenz in den entsprechenden induzierten Verformungen in den unterschiedlichen aktiven Gebieten zu erhalten.
  • Beispielsweise kann durch Vorsehen einer im Wesentlichen kontinuierlichen bzw. zusammenhängenden Silizium/Germaniumlegierung in dem aktiven Gebiet eines n-Kanaltransistors und durch das Ausbilden eines siliziumbasierten Materials darauf ein hohes Maß an Zugverformung hervorgerufen werden, d. h. zumindest in dem oberen Halbleitermaterial, wodurch die Elektronenbeweglichkeit deutlich verbessert wird. Andererseits kann die Silizium/Germaniumlegierung in dem aktiven Gebiet des p-Kanaltransistors in geeigneterweise strukturiert und mit dem Halbleitermaterial aufgefüllt werden, das dann ein hohes an kompressiver Verformung vorfindet, um damit die Löcherbeweglichkeit zu verbessern. In anderen Prozessstadien können die entsprechenden Halbleiterlegierungen in den unterschiedlichen aktiven Gebieten in separaten Prozesssequenzen hergestellt werden, wodurch eine höhere Prozessflexibilität geschaffen wird. In noch weiteren anschaulichen Ausführungsformen wird ein entsprechendes Maskierungsschema zum selektiven Vorsehen einer Vertiefung in einer Halbleiterlegierung in einem der aktiven Gebiete eingesetzt, wobei ein entsprechendes Maskierungsschema auch für das Ausbilden entsprechender Gateelektroden angewendet wird, wodurch die entsprechenden Gateelektroden in hohem Maße zu dem darunter liegenden verformenden Bereich des Halbleitermaterials, zumindest in einem der aktiven Gebiete, ausgerichtet werden. Auf der Grundlage zuvor beschriebenen Prozessabläufe und der nachfolgend detaillierter beschriebenen Abläufe kann ein effizienter verformungsinduzierender Mechanismus vorgesehen werden, der mit weiteren Techniken kombiniert werden kann, etwa verspannten Schichten, verspannten Seitenabstandshaltern und dergleichen, um das Gesamtleistungsverhalten des Bauelements weiter zu verbessern.
  • Es sollte beachtet werden, dass die vorliegende Erfindung äußerst vorteilhaft in Verbindung mit einer Silizium/Germaniumhalbleiterlegierung ist, da für dieses Material eine Vielzahl gut etablierter selektiver epitaktischer Wachstumsverfahren verfügbar sind. Wie nachfolgend detaillierter erläutert ist, können die Prinzipien der vorliegenden Erfindung auch auf eine beliebige Art an Halbleiterlegierung angewendet werden, etwa Silizium/Kohlenstoff und dergleichen, wobei die entsprechende Differenz in der Verformung mit einer inversen geometrischen Konfiguration im Vergleich zu Ausführungsformen, in denen ein Silizium/Germaniummaterial eingesetzt wird, erhalten werden kann. Es sollte ferner beachtet werden, dass zusätzlich oder alternativ zu selektiv epitaktischen Wachstumsverfahren andere Prozesse zur Herstellung einer Halbleiterlegierung, etwa Implantation, in Verbindung mit der vorliegenden Erfindung angewendet werden können, wobei im Wesentlichen die gleichen Maskierungsschemata eingesetzt werden können. In diesem Falle können eine oder mehrere der entsprechenden epitaktischen Wachstumsprozesse durch einen entsprechenden Ionenimplantationsprozess ersetzt werden. Zum Beispiel kann Silizium/Kohlenstoff in effizienter Weise auf der Grundlage eines Ionenimplantationsprozesses in Verbindung mit entsprechenden Voramorphisierungsrezepten und Ausheizverfahren hergestellt werden, so dass Silizium/Kohlenstoff eine sehr vielversprechende Halbleiterlegierung in Verbindung mit der vorliegenden Erfindung ist, obwohl entsprechende epitaktische Wachstumsverfahren für diese Legierung aktuell nur unter Schwierigkeiten in momentane CMOS-Prozesse einzubinden sind.
  • Mit Bezug zu den begleitenden Zeichnungen werden nunmehr weitere Ausführungsformen der vorliegenden Erfindung detaillierter beschrieben.
  • Mit Bezug zu den 1a bis 1j werden nun entsprechende Ausführungsformen beschrieben, in denen eine Halbleiterlegierung einer speziellen Art, etwa Silizium/Germanium, in einer gemeinsamen Prozesssequenz in einem ersten und einem zweiten aktiven Gebiet gebildet wird, wobei in einer späteren Fertigungsphase ein Halbleitermaterial, etwa Silizium, auf einem der aktiven Gebiete als eine im Wesentlichen zusammenhängende Schicht gebildet wird, wobei in dem zweiten aktiven Gebiet ein Bereich entsprechend der Gateelektrode das Halbleitermaterial erhält.
  • 1a zeigt schematisch ein Halbleiterbauelement 100 mit einem Substrat 101, das ein beliebiges geeignetes Trägermaterial repräsentieren kann, um darauf eine Halbleiterschicht 102 vorzusehen. In einigen anschaulichen Ausführungsformen repräsentiert das Substrat 101 ein SOI(Silizium-auf-Isolator)-Substrat, das ein geeignetes Trägermaterial aufweist, etwa Silizium mit einer vergrabenen isolierenden Schicht, etwa einer vergrabenen Siliziumdioxidschicht (nicht gezeigt), auf der die Halbleiterschicht 102 gebildet ist, die in einigen anschaulichen Ausführungsformen durch ein Siliziummaterial repräsentiert ist. In anderen anschaulichen Ausführungsformen bildet das Substrat 101 ein Halbleitervollsubstrat, wobei ein oberer Bereich davon die Halbleiterschicht 102 bilden kann. In dieser Hinsicht sollte beachtet werden, dass Positionsangaben, etwa ”über”, ”unter”, ”lateral”, ”vertikal”, und dergleichen als relative Positionsangaben in Bezug auf das Substrat 101 zu verstehen sind, das als Referenz zu betrachten ist. In diesem Sinne ist die Halbleiterschicht 102 ”über” dem Substrat 101 ausgebildet und erstreckt sich ”lateral”, wobei damit angegeben ist, dass sich die Halbleiterschicht 102 parallel zu einer Oberfläche 101 des Substrats 101 erstreckt. In ähnlicher Weise gibt die Dicke der Halbleiterschicht 102 eine Ausdehnung der Halbleiterschicht 102 in einer Richtung an, die im Wesentlichen senkrecht zu der Oberfläche 101s liegt.
  • Das Halbleiterbauelement 100 umfasst ferner in dieser Fertigungsphase mehrere Isolationsstrukturen 103, etwa flache Grabenisolationen und dergleichen, die in der Halbleiterschicht 102 gebildet sein können, um damit ein erstes aktives Gebiet 105a und ein zweites aktives Gebiet 105b abzugrenzen und damit zu definieren. In dieser Hinsicht ist ein aktives Gebiet als ein Halbleitergebiet zu verstehen, das darin ausgebildet eine spezielle Dotierstoffverteilung aufweist oder eine solche erhalten soll, um in entsprechender Weise die Leitfähigkeit einzustellen. Im Zusammenhang mit der vorliegenden Erfindung wird ein aktives Gebiet auch als ein Halbleitergebiet verstanden, das darin ausgebildet ein Dotierstoffprofil aufweist oder erhalten soll, um einen pn-Übergang an speziellen Bereichen innerhalb des aktiven Gebiets zu bilden. Beispielsweise besitzen in der in 1a gezeigten Ausführungsform die aktiven Gebiete 105a, 105b eine entsprechende Dotierstoffkonzentration, um eine p-Leitfähigkeit und eine n-Leitfähigkeit entsprechend zu schaffen. Beispielsweise kann das erste aktive Gebiet 105a das aktive Gebiet für einen n-Kanaltransistoren repräsentieren und hat daher eine entsprechend p-Dotierung. In diesem Falle kann das zweite aktive Gebiet 105b darin ein n-Dotiermittel enthalten, um damit eine n-Leitfähigkeit zu schaffen, die zur Ausbildung eines p-Kanaltransistors geeignet ist. In anderen anschaulichen Ausführungsformen sind andere Konfigurationen berücksichtigt.
  • Das Halbleiterbauelement 100, wie es in 1a gezeigt ist, kann auf der Grundlage gut etablierter Prozessverfahren hergestellt werden, etwa dem Strukturieren entsprechender Gräben und einem nachfolgenden Auffüllen der Gräben mit einem geeigneten dielektrischen Material, etwa Siliziumdioxid, Siliziumnitrid, und dergleichen.
  • 1b zeigt schematisch das Halbleiterbauelement 100 in einem weiter fortgeschrittenen Herstellungsstadium. Hier ist das Bauelement 100 in eine selektive Ätzumgebung 106 eingebracht, um in selektiver Weise Material von dem ersten und dem zweiten aktiven Gebiet 105a, 105b zu entfernen und damit entsprechende Öffnungen 106a, 106b zu schaffen. Der Ätzprozess 106 kann auf der Grundlage gut etablierter Rezepte ausgeführt werden, um selektiv das Material der Gebiete 105a, 105b in Bezug auf die Isolationsstrukturen 103 abzutragen. Beispielsweise sind hochselektive Ätzrezepte für Silizium in Bezug auf Siliziumdioxid, Siliziumnitrid und dergleichen verfügbar. Der Ätzprozess 106 kann so gesteuert werden, dass zumindest ein Teil des Basismaterials der Halbleiterschicht 102 bewahrt wird. Somit verbleibt eine entsprechende kristalline Schablonenschicht, die als 105 bezeichnet ist, um damit eine entsprechende Halbleitermatrix zum epitaktischen Aufwachsen einer entsprechenden Halbleiterlegierung in einem nachfolgenden Prozessschritt bereitzustellen. Es sollte beachtet werden, dass in einer SOI-Konfiguration die Halbleiterschicht 102 entlang der horizontalen Richtung durch eine vergrabene isolierende Schicht (nicht gezeigt) begrenzt sein kann, und die Isolationsstruktur 103 kann sich bis zu der vergrabenen isolierenden Schicht erstrecken. In diesem Falle kann der Ätzprozess 106 gestoppt werden, bevor die vergrabene isolierende Schicht freigelegt wird, während in einer Vollsubstratkonfiguration die entsprechende Steuerung des Ätzprozesses 106 weniger kritisch ist, da das Material des Substrats 101 auch als ein entsprechendes Schablonenmaterial dienen kann. Nach dem Herstellen der entsprechenden Öffnungen 106a 106b werden geeignete Prozessschritte ausgeführt, um die Oberfläche der Schablonenschicht 105 für einen nachfolgenden epitaktischen Wachstumsprozess vorzubereiten. Beispielsweise sind gut etablierte Prozessrezepte für Silizium/Germanium verfügbar, wobei das epitaktische Aufwachsen des abgeschiedenen Silizium/Germaniummaterials im Wesentlichen auf freiliegende Oberflächen der Schablonenschicht 105 begrenzt wird, während eine merkliche Materialabscheidung auf anderen freiliegenden Oberflächenbereichen, etwa den Isolationsstrukturen 103, deutlich unterdrückt ist.
  • 1c zeigt schematisch das Halbleiterbauelement 100 nach dem zuvor beschriebenen selektiven epitaktischen Wachstumsprozess. Somit umfasst das Bauelement 100 eine Halbleiterlegierung 107 in dem ersten und dem zweiten aktiven Gebiet 105a, 105b, die in einer anschaulichen Ausführungsform aus Silizium/Germanium aufgebaut ist. In einer anschaulichen Ausführungsform wird die Halbleiterlegierung 107 in Form eines im Wesentlichen intrinsischen Halbleitermaterials vorgesehen, wobei ein erforderliches Dotierprofil in den aktiven Gebieten 105a, 105b auf der Grundlage eines Ionenimplantationsprozesses auf Grundlage eines entsprechenden Maskierungsschemas geschaffen wird, wie dies auch in konventionellen Bauelementen der Fall ist, wenn entsprechende aktive Gebiete definiert werden. In anderen anschaulichen Ausführungsformen wird die Halbleiterlegierung 107 in Form eines in-situ-dotierten Materials abgeschieden, um damit eine Basisdotierkonzentration zu schaffen, die zumindest für eines der aktiven Gebiete 105a, 105b geeignet ist. Nachfolgend wird ein entsprechender Implantationsprozess ausgeführt, um eine ausreichende Menge an Gegendotierstoffen in das andere aktive Gebiet 105a, 105b einzubringen, um damit die gewünschte Art an Leitfähigkeit zu schaffen. In einigen anschaulichen Ausführungsformen kann die Halbleiterlegierung 107 eine variable Konzentration an Atomsorten aufweisen, beispielsweise ein variables Verhältnis von Silizium- und Germaniumatomen in vertikaler Richtung, um damit die gewünschten Verformungseigenschaften zu erhalten. Beispielsweise kann die Germaniumkonzentration von unten nach oben ansteigen, wodurch auch der Grad an Gitterfehlanpassung in Bezug auf die Schablonenschicht 105 anwächst, so dass die Anzahl der Kristalldefekte während des epitaktischen Wachstumsprozesses auf einem geringen Niveau gehalten werden kann. In anderen Fällen kann jedoch ein beliebiges vertikales Konzentrationsprofil während des selektiven epitaktischen Wachstumsprozesses in Abhängigkeit von den Bauteilerfordernissen erzeugt werden.
  • 1d zeigt schematisch das Halbleiterbauelement 100 nach einem Einebnungsprozess, der beispielsweise auf der Grundlage eines CMP(chemisch-mechanischer Polier)-Prozesses ausgeführt wird, wodurch in effizienter Weise überschüssiges Material der Halbleiterlegierung 107 entfernt wird. Ferner kann eine im Wesentlichen ebene Oberflächentopografie 107s für die weitere Bearbeitung des Bauelements 100 geschaffen werden.
  • 1e zeigt schematisch das Halbleiterbauelement 100 in einem weiter fortgeschrittenen Herstellungsstadium. In dieser Phase ist eine Maskenschicht 108 so gebildet, dass diese das zweite aktive Gebiet 105b abdeckt, während das erste aktive Gebiet 105a einer Ätzumgebung 109 ausgesetzt ist. Während des Ätzprozesses 109 wird ein Teil des freiliegenden Halbleiterlegierungsmaterials 107 in dem ersten aktiven Gebiet 105a bis zu einer spezifizierten Tiefe entfernt, die so gewählt ist, dass nachfolgend eine ausreichende Dicke einer Schicht aus Halbleitermaterial, etwa Silizium, in einer späteren Fertigungsphase erhalten wird, wobei das Material auf dem vertieften Bereich 107r der Halbleiterlegierung 107 gebildet wird. Der Ätzprozess 109 kann auf der Grundlage gut etablierter Prozessrezepte ausgeführt werden, wobei die Halbleiterlegierung 107 selektiv in Bezug auf die Maskenschicht 108 getragen wird, die aus einem geeigneten dielektrischen Material, etwa Siliziumnitrid, Siliziumdioxid und dergleichen, aufgebaut sein kann. Die Maskenschicht 108 kann auf der Grundlage gut etablierter Techniken hergestellt und strukturiert werden, beispielsweise mit dem Abscheiden eines geeigneten Maskenmaterials durch CVD (chemische Dampfabscheidung) und einem Fotolithografieprozess zum geeigneten Strukturieren der Maskenschicht 108 auf der Grundlage einer Lackmaske.
  • 1f zeigt schematisch das Halbleiterbauelement 100 mit einer zusätzlichen Maskenschicht 110, die aus einem geeigneten Material, etwa Siliziumnitrid, Siliziumdioxid, und dergleichen, aufgebaut ist. In einer anschaulichen Ausführungsform ist die Maskenschicht 110 aus einem Material aufgebaut, das eine hohe Ätzselektivität in Bezug auf das Material der Maskenschicht 108 aufweist. Beispielsweise kann die Maskenschicht 110 als ein Siliziumdioxidmaterial vorgesehen werden, wenn die Schicht 108 aus Siliziumnitrid aufgebaut ist. Danach werden die Maskenschichten 108 und 110 strukturiert, um eine entsprechende Öffnung über dem zweiten aktiven Gebiet 105b zu bilden, was auf der Grundlage entsprechend gestalteter Lithografieprozesse möglich ist.
  • 1g zeigt schematisch das Halbleiterbauelement 100 nach dem entsprechenden Strukturierungsprozess, so dass eine entsprechende Öffnung 108 einen Teil der Halbleiterlegierung 107 in dem zweiten aktiven Gebiet 105b freiliegt. In einer anschaulichen Ausführungsform entspricht die Öffnung 110a in ihrer Größe und Lage im Wesentlichen einer Gateelektrode, die über dem zweiten aktiven Gebiet 105b in einer späteren Fertigungsphase herzustellen ist. In anderen anschaulichen Ausführungsformen wird die Größe der Öffnung 110a, d. h. die horizontale Abmessung der Öffnung 110a in 1g, größer gewählt als eine entsprechende Gatelänge, um einen ausreichenden Prozesstoleranzbereich zu schaffen, und damit Justierungenauigkeiten während späterer Fertigungsprozesse zur Erstellung der entsprechenden Gateelektrode zu berücksichtigen. In anderen Fällen führt eine größere laterale Abmessungsöffnung 110a zu einem höheren Maße an Kompatibilität bei der Herstellung einer entsprechenden Gateisolationsschicht, die sich dann unter entsprechende Seitenwände einer Gateelektrode, die noch zu bilden ist, erstreckt, wobei die entsprechenden Eigenschaften der Gateisolationsschicht selbst an den Seitenwänden der entsprechenden Gateelektrode im Wesentlichen unabhängig von den Eigenschaften der Halbleiterlegierung 107 bereitgestellt werden können. Wenn beispielsweise die entsprechende Gateisolationsschicht auf der Grundlage eines Oxidationsprozesses zu bilden ist, kann das entsprechende Oxid zuverlässig und mit hoher Qualität selbst in dem Bereich der Seitenwände der Gateelektrode gebildet werden, wie dies nachfolgend detaillierter erläutert ist.
  • Des Weiteren ist das Halbleiterbauelement 100 einer Ätzumgebung 111 ausgesetzt, um einen Teil der Halbleiterlegierung 107 auf der Grundlage der Öffnung 110a zu entfernen, wodurch ein zentrales Gebiet 107b in dem zweiten aktiven Gebiet 105b definiert wird, das ein Halbleitermaterial im nachfolgenden Prozessschritt enthalten soll. In einigen anschaulichen Ausführungsformen wird der Ätzprozess 111 so gesteuert, dass eine entsprechende Öffnung bis hinunter zu der Schablonenschicht 105 gebildet wird, während in anderen Ausführungsformen die Tiefe der sich ergebenden Öffnung weniger kritisch ist, da verbleibendes Material der Halbleiterlegierung 107 im Wesentlichen den gleichen Gitterabstand aufweist im Vergleich zu den Schablonenmaterial 105, wodurch eine Kristallschablone bereitgestellt wird, die im Wesentlichen die gleichen Kristalleigenschaften im Hinblick auf den Gitterabstand im Vergleich zu der Schablonenschicht 105 aufweist.
  • 1h zeigt schematisch das Halbleiterbauelement 100 in einem weiter fortgeschrittenen Herstellungsstadium. Hier ist die Öffnung 107b in der Halbleiterlegierung 107 gebildet, um das entsprechende zentrale Gebiet zu definieren. Die Maskenschicht 110 ist entfernt, um damit das erste aktive Gebiet 105a freizulegen. Dazu wird ein entsprechender selektiver Prozess ausgeführt, wobei das Material der Maskenschicht 110 selektiv in Bezug auf die Schicht 108 und in Bezug auf das Material der Schablonenschicht 105 entfernt wird. Beispielsweise sind entsprechende selektive Ätzrezepte für Siliziumdioxid, Siliziumnitrid und Silizium im Stand der Technik bekannt. Des Weiteren wird das Bauelement 100 einem selektiven epitaktischen Wachstumsprozess 112 unterzogen, um damit die Öffnung 107b mit Halbleitermaterial, etwa Silizium, erneut aufzufüllen, wobei auch ein entsprechendes Halbleitermaterial über der Halbleiterlegierung mit der reduzierten Dicke, die als 107r bezeichnet ist, in dem ersten aktiven Gebiet 105a aufgewachsen wird. Während des selektiven epitaktischen Wachstumsprozesses 112 dient die kristalline Halbleiterlegierung 107r als eine Schablone, wobei abhängig von dem Grad der Gitterfehlanpassung zwischen der darunter liegenden Schablonenschicht 105 das neu abgeschiedene Halbleitermaterial, etwa Silizium, so abgeschieden wird, dass es im Wesentlichen die Kristallkonfiguration annimmt, die durch das Material 107r vorgegeben ist, wodurch dem neu aufgewachsenen Halbleitermaterial ein gewisses Maß an Verformung verliehen wird. Wenn beispielsweise die Halbleiterlegierung 107r im Wesentlichen aus Silizium/Germanium aufgebaut ist, das auf der Schablonenschicht 105 aufgewachsen wird, d. h. auf einem im Wesentlichen nicht verzerrten Siliziummaterial, besitzt die Halbleiterlegierung eine geringfügig kleinere Gitterkonstante im Vergleich zu ihrer natürlichen Gitterkonstante. Somit besitzt die Halbleiterlegierung 107r die Neigung, sich auszudehnen und damit eine entsprechende Verspannung in das neu aufgewachsene Halbleitermaterial zu übertragen, das daher ein gewisses Maß an Zugverformung erhält, was vorteilhaft sein kann für das Erhöhen der Elektronenbeweglichkeit in dem entsprechenden aufgewachsenen Halbleitermaterial. Andererseits nimmt das zunehmend in der Öffnung 107 aufgewachsene Halbleitermaterial eine kompressiv verformte Kristallkonfiguration aufgrund des Schablonenmaterials 105 und der moderat verformten Halbleiterlegierung 107 an. Somit kann in dem neu aufgewachsenen Halbleitermaterial in der Öffnung 107b eine Zunahme der Löcherbeweglichkeit für die zuvor beschriebene Situation erreicht werden. Wenn die Halbleiterlegierung 107r, 107 eine Materialzusammensetzung mit einer natürlichen Gitterkonstante repräsentiert, die kleiner ist als die natürliche Gitterkonstante des Siliziums, kann andererseits die induzierte Verformung die inverse Konfiguration aufweisen, d. h. das Halbleitermaterial in dem ersten aktiven Gebiet 105a erhält eine kompressive Verformung, während das Gebiet 107b mit einer Zugverformung aufgewachsen wird. Beispielsweise kann in diesem Falle Silizium/Kohlenstoff verwendet werden.
  • 1i zeigt schematisch das Halbleiterbauelement 100 in einer weiter fortgeschrittenen Fertigungsphase. Wie gezeigt, ist die Schicht aus Halbleitermaterial 113a auf der Halbleiterlegierung 107r ausgebildet und ein entsprechendes Halbleitermaterial 113b ist in dem zentralen Gebiet 107b gebildet, das nunmehr als Gebiet 113b bezeichnet wird. Ferner ist die Maskenschicht 108 entfernt und die resultierende Oberflächentopografie kann eingeebnet sein, beispielsweise auf der Grundlage eines CMP-Prozesses. Während des Einebnens und Entfernens der Maskenschicht 108 kann auch überschüssiges Material, das während des zuvor ausgeführten epitaktischen Wachstumsprozesses 112 geschaffen wurde, ebenso effizient entfernt werden. Danach werden erforderliche Prozessschritte ausgeführt, beispielsweise in Bezug auf das Einrichten eines gewünschten vertikalen Dotierstoffprofils in den aktiven Gebieten 105a, 105b, wobei entsprechende Maskierungsschemata eingesetzt werden, wie sie auch typischerweise in konventionellen Prozessstrategien angewendet werden. Folglich kann ein siliziumbasiertes Halbleitermaterial in Form der Schicht 113a im ersten aktiven Gebiet und im zweiten aktiven Gebiet 105b in Form des Materials 113b zumindest in dem zentralen Gebiet für die weitere Bearbeitung bereitgestellt werden, wodurch ein hohes Maß an Kompatibilität mit konventionellen CMOS-Abläufen erreicht wird. Folglich können gut etablierte Gatestrukturierungsprozesse einschließlich der Herstellung einer gewünschten Gateisolationsschicht auf der Grundlage von Oxidation und/oder Abscheidung angewendet werden.
  • 1j zeigt schematisch das Halbleiterbauelement 100 in einem weiter fortgeschrittenen Herstellungsstadium. Wie gezeigt, ist ein erster Transistor 120a in und über dem ersten aktiven Gebiet 105a ausgebildet, während ein zweiter Transistor 120b in und über dem zweiten Gebiet 105b gebildet ist. Die Transistoren 120a, 120b sind von unterschiedlicher Leitfähigkeitsart und können einen n-Kanaltransistor bzw. einen p-Kanaltransistor repräsentieren, während die Halbleiterlegierungen 107r und 107 für eine Verformung in den entsprechenden aktiven Bereichen sorgen, um damit die Elektronenbeweglichkeit bzw. die Löcherbeweglichkeit zu erhöhen. Der erste und der zweite Transistor 120a, 120b weisen jeweils eine Gateelektrode 121 auf, die über einem entsprechenden Kanalgebiet 125 vorgesehen ist, wobei eine entsprechende Gateisolationsschicht 122 die Gateelektrode 121 elektrisch von dem Kanalgebiet 125 isoliert. Ferner ist eine geeignete Seitenwandabstandhalterstruktur 123 abhängig von dem Prozesserfordernissen vorgesehen, und entsprechende Drain- und Sourcegebiete 124 sind in den aktiven Gebieten 105a, 105b gebildet. Wie zuvor erläutert ist, kann die Fertigungssequenz zur Herstellung der Transistoren 120a, 120b auf der Grundlage konventioneller CMOS-Prozesse erfolgen, da insbesondere die Herstellung der Gateisolationsschichten 122 und der Gateelektroden 121 auf Grundlage gut etablierter Rezepte erfolgen kann. Danach werden die Drain- und Sourcegebiete 124 auf der Grundlage geeigneter Implantationssequenzen hergestellt, möglicherweise in Verbindung mit einem entsprechenden Zwischenfertigungszustand der Seitenwandabstandshalterstruktur 123, um das erforderliche laterale und vertikale Dotierstoffprofil zu erhalten. Es sollte beachtet werden, dass die modifizierten Konfigurationen der aktiven Gebiete 105a, 105b berücksichtigt werden können, wenn entsprechende Implantationsprozesse zum Erzeugen des gewünschten Dotierstoffprofils gestaltet werden.
  • Danach werden weitere Fertigungsprozesse ausgeführt, beispielsweise können Metallsilizidgebiete (nicht gezeigt) in den Drain- und Sourcegebieten 124 und der Gateelektrode 121 bei Bedarf vorgesehen werden. Aufgrund der Halbleiterschicht 113a kann eine entsprechende Prozesssequenz, wie in konventionellen Bauelementen, für den Transistor 120a angewendet werden, während für den Transistor 120b gut etablierte Prozesstechniken angewendet werden, die für CMOS-leistungssteigernde Verfahren auf Grundlage von eingebetteten Silizium/Germaniummaterial eingesetzt werden, die Halbleiterlegierung 107r, 107 Silizium und Germanium aufweist. Selbst für andere Halbleiterlegierungen, beispielsweise mit Atomsorten mit einem größeren kovalenten Radius im Vergleich zu Germanium oder einem kleineren kovalenten Radius im Vergleich zu Silizium kann ein hohes Maß an Prozesskompatibilität beibehalten werden, da die entsprechenden Gateisolationsschichten dennoch auf Grundlage gut etablierter Prozessbedingungen selbst für den zweiten Transistor 120b gebildet werden. Somit kann eine individuelle Transistorleistungssteigerung für den ersten und zweiten Transistor 120a, 120b auf der Grundlage einer einzelnen Art an Halbleiterlegierung geschaffen werden, wobei nicht unnötig zur Prozesskomplexität beigetragen wird.
  • Mit Bezug zu den 2a bis 2f werden nunmehr weitere veranschaulichende Ausführungsformen beschrieben, in denen ein größeres Maß an Flexibilität auf Grund einer separaten Abscheidung des Halbleitermaterials in einem ersten Transistor im Vergleich zum Abscheiden des Halbleitermaterials in dem zentralen Gebiet eines zweiten Transistors erreicht wird.
  • 2a zeigt schematisch ein Halbleiterbauelement 200 mit einem Substrat 201, das darauf ausgebildet eine Halbleiterschicht 202 aufweist, in der entsprechende Isolationsstrukturen 203 vorgesehen sind, die ein erstes aktives Gebiet 205a und eine zweites aktives Gebiet 205b bilden. Das erste und das zweite aktive Gebiet 205a, 205b weisen eine Halbleiterlegierung 207, die in einigen anschaulichen Ausführungsformen auf einer entsprechenden Schablonenschicht 205 gebildet ist, das ein kristallines Material der Halbleiterschicht 202 repräsentiert. In Bezug auf die bislang beschriebenen Komponenten des Halbleiterbauelements 200 gelten im Wesentlichen die gleichen Kriterien, wie sie zuvor mit Bezug zu dem Halbleiterbauelement 100 erläutert sind. Dabei wird eine detaillierte Beschreibung dieser Komponenten weggelassen. Ferner ist eine Maskenschicht 208 über dem ersten und dem zweiten aktiven Gebiet 205a, 205b gebildet, wobei die Maskenschicht 208 die Halbleiterlegierung 207 in dem ersten aktiven Gebiet 205 freilässt, während die Legierung 207 in dem zweiten aktiven Gebiet 205b abgedeckt ist.
  • Ein typischer Prozessablauf zur Herstellung des Halbleiterbauelements 200, wie es in 2a gezeigt ist, kann ähnliche Prozesse umfassen, wie sie bereits mit Bezug zu den in 1a bis 1d gezeigten Bauelement 100 beschrieben sind. In Bezug auf das Bereitstellen der Halbleiterlegierung 207 sei angemerkt, dass es eine beliebige geeignete Materialzusammensetzung ausgewählt werden kann, um damit die gewünschten Verformungseigenschaften in dem ersten und dem zweiten aktiven Gebiet 205a, 205b zu erhalten. Daher kann ein beliebiges geeignetes selektives epitaktisches Wachstumsschema zur Herstellung einer geeigneten Halbleiterlegierung, etwa Silizium/Germanium, Silizium/Kohlenstoff aus der gleichen eingesetzt werden. In anderen anschaulichen Ausführungsformen wird die Halbleiterlegierung 107 auf der Grundlage einer Ionenimplantation gebildet, wobei die Halbleiterschicht 202 eine Amorphisierungsimplantation, beispielsweise auf der Grundlage von Silizium unterzogen werden, um das entsprechende Halbleitermaterial, etwa Silizium, bis zu einer Tiefe wesentlich zu amorphisieren, die näherungsweise der Höhenposition der Schablonenschicht 205 entspricht. Danach wird eine geeignete Atomsorte, etwa Kohlenstoff, durch Ionenimplantation mit einer geeigneten Dosis und Energie eingeführt, um damit eine moderat hohe Konzentration in dem ersten und dem zweiten aktiven Gebiet 205a, 205b zu erhalten. Da eine Ionenimplantation auf der Grundlage einer Lackmaske zum Bereitstellen einer gewünschten lateralen Profilierung der implantierten Sorten ausgeführt werden kann, können unterschiedliche Konzentrationen und Konzentrationsgradienten in effizienter Weise in dem ersten und dem zweiten aktiven Gebiet 205a, 205b erzeugt werden. Nach dem entsprechenden Einführen einer Atomsorte zum Modifizieren der Gitterstruktur, wobei die entsprechende Implantationssequenz auch entsprechendes Einbauen einer geeigneten Dotierstoffgattung umfassen kann, wird das Halbleiterbauelement 200 einem Ausheizprozess unterzogen, um das im Wesentlichen amorphisierte Gebiete einschließlich der Atomensorte zu rekristallisieren, um damit die Halbleiterlegierung 207 zu erhalten, wie dies in 2a gezeigt ist. Danach wird die Maskenschicht 208 auf der Grundlage gut etablierter Verfahren entfernt.
  • 2b zeigt schematisch das Halbleiterbauelement 200 während eines Ätzprozesses 206 zum selektiven Entfernen eines Teils der Halbleiterlegierung 207 in dem ersten aktiven Gebiet 205a, wobei die Legierungsart als 207r bezeichnet ist.
  • 2c zeigt schematisch das Halbleiterbauelement 200 während eines selektiven epitaktischen Wachstumsprozesses 212a, in welchem eine gewünschte Menge des Halbleitermaterials auf der Halbleiterlegierung 207r aufgewachsen wird. Wie zuvor erläutert ist, kann in Abhängigkeit von den Eigenschaften der Halbleiterlegierung 207r eine entsprechende Verformung in dem neu aufgewachsenen Halbleitermaterial 213a hervorgerufen werden. Der Wachstumsprozess 213a kann so gesteuert werden, dass dieser zu einer entsprechenden Überschussdicke führt, wie dies durch die gestrichelte Linie angedeutet ist, wenn ein zusätzliches Material der Schicht 213a für die weitere Bearbeitung des Bauelements 200 als geeignet erachtet wird. Beispielsweise ist die Maskenschicht 208 auf der Grundlage eines selektiven Ätzprozesses und/oder eines CMP-Prozesses entfernt, wobei überschüssiges Material der Schicht 213a für eine verbesserte Schichtintegrität während dieser Prozesssequenzen sorgen kann.
  • 2d zeigt schematisch das Halbleiterbauelement 200 in einer weiter fortgeschrittenen Herstellungsphase, wobei eine weitere Maskenschicht 210 vorgesehen ist, beispielsweise in Form einer Siliziumnitridschicht, und dergleichen, die ein zentrales Gebiet oder eine Öffnung 207b in dem zweiten aktiven Gebiet 205b definiert, während das erste aktive Gebiet 205a von der Maskenschicht 210 bedeckt ist. Des Weiteren ist das Bauelement einer Ätzumgebung 211 ausgesetzt, um einen Bereich der Halbleiterlegierung 207 in dem zentralen Gebiet 207b zu entfernen, das im Wesentlichen der Position entspricht, an der eine entsprechende Gateelektrode in einer späteren Fertigungsphase zu bilden ist.
  • 2e zeigt schematisch das Halbleiterbauelement 200 während eines selektiven epitaktischen Wachstumsprozesses zum Wiederbefüllen des zentralen Gebiets 207b mit einem geeigneten Halbleitermaterial 213b, etwa Silizium, das als Kanalmaterial dient und das in Abhängigkeit von den Eigenschaften der umgebenden Halbleiterlegierung 207 eine entsprechende Art an Verformung erhält. Danach wird die Maskenschicht 210 auf der Grundlage geeigneter Prozessverfahren, etwa selektiven Ätzens, CMP, oder dergleichen, abgetragen, wobei auch eine im Wesentlichen ebene Oberflächentopografie geschaffen wird. Folglich wird auch nach dieser Prozesssequenz die Halbleiterschicht 213a freigelegt und ist zusammen mit dem eingeebneten und freigelegten Halbleitermaterial 213b für die weitere Verarbeitung verfügbar, wodurch ein hohes Maß an Prozesskompatibilität mit konventionellen Prozessabläufen zur Herstellung eines Gateisolationsmaterials und einer entsprechenden Gateelektrode geschaffen wird.
  • 2f zeigt schematisch das Halbleiterbauelement 200 in einem weiter fortgeschrittenen Herstellungsstadium, wobei Gateelektroden 221 eines entsprechenden ersten und zweiten Transistors auf entsprechenden Gateisolationsschichten 222 gebildet sind, die die entsprechenden Gateelektroden 221 von entsprechenden Kanalgebieten 225 trennen. Wie zuvor erläutert ist, können die entsprechenden Kanalgebiete 225 unterschiedliche Arten an Verformung für das erste und das zweite aktive Gebiet 205a, 205b aufweisen, abhängig von der Art der Halbleiterlegierung 207 in dem ersten und dem zweiten aktiven Gebiet 205a, 205b.
  • Folglich wird durch Bilden der Halbleiterschicht 213a und in dem zentralen Gebiet 213b in separaten epitaktischen Aufwachsprozessen ein größeres Maß an Flexibilität bereitgestellt, da die entsprechenden Wachstumsparameter speziell ausgewählt werden können, um damit ein gewünschtes Prozessergebnis zu erhalten. Beispielsweise kann das Halbleitermaterial 213b so aufgewachsen werden, dass spezielle Dotierstoffe zur Anpassung spezifischer Transistoreigenschaften enthalten sind. Da die einzelnen Abscheideprozesse 213a, 213b voneinander entkoppelt sind, kann die entsprechende Menge an gewünschtem überschüssigem Material individuell eingestellt werden, wodurch auch die Komplexität eines nachfolgenden Prozessschrittes zum Entfernen von überschüssigem Material und zum Einebnen der Oberflächentopografie reduziert wird.
  • Mit Bezug zu den 3a und 3d werden nunmehr weitere anschauliche Ausführungsformen detaillierter beschrieben, in denen unterschiedliche Arten an Verformung auf Grundlage einer einzelnen Art an Halbleiterlegierung erzeugt werden, wobei zusätzlich eine erhöhte Justiergenauigkeit der Gateelektroden in Bezug auf das zuvor aufgewachsene Halbleitermaterial erreicht werden kann.
  • 3a zeigt schematisch ein Halbleiterbauelement 300 mit einem Substrat 301, das darauf ausgebildet eine Halbleiterschicht 302 aufweist, in entsprechende Isolationsstrukturen 303 ein erstes aktives Gebiet 305a und ein zweites aktives Gebiet 305b definieren. Eine entsprechende Halbleiterlegierung 307 ist auf einer entsprechenden Schablonenschicht 305 ausgebildet, die ein Restmaterial der Halbleiterschicht 302 repräsentieren kann. Im Hinblick auf die bislang beschriebenen Komponenten gelten die gleichen Kriterien, wie sie zuvor für das Halbleiterbauelement 100 und 200 erläutert sind. Somit kann die Halbleiterlegierung 307 geeignete Atomsorten zur Herstellung einer Halbleiterlegierung aufweisen, die in Verbindung mit einem siliziumbasierten Material der Halbleiterschicht 302 eine gewünschte Gitterfehlanpassung besitzen, die zum Erzeugen unterschiedlicher Arten an Verformung aus ausgenutzt werden kann, wie dies zuvor erläutert ist. Die Halbleiterlegierung 307 wird in einigen anschaulichen Ausführungsformen auf der Grundlage selektiver Ätzverfahren und epitaktischer Wachstumsprozesse hergestellt, wie dies zuvor beschrieben ist. In anderen Fällen wird die Legierung 307 auf der Grundlage von Implantation und Aushärtsequenzen gebildet, wie dies mit Bezug zu 2a beschrieben.
  • 3b zeigt schematisch das Halbleiterbauelement 300 mit einer darauf ausgebildeten Maskenschicht 308, die aus einem beliebigen geeigneten Material aufgebaut sein kann, kann etwa Siliziumnitrid, Siliziumdioxid, oder einer Kombination davon. Die Maskenschicht 308 besitzt eine geeignete Dicke 208t, die größer ist oder zumindest gleich ist wie eine gewünschte Entwurfshöhe einer Gateelektrode, die noch über dem ersten und dem zweiten aktiven Gebiet 305a, 305b herzustellen ist. Diese Fertigungsphase weist die Maskenschicht 308 eine entsprechende Öffnung 308b auf, um ein zentrales Gebiet der Halbleiterlegierung 307 in dem zweiten aktiven Gebiet 305b freizulegen. In Bezug auf eine Fertigungssequenz zur Herstellung der Maskenschicht 308, wie dies gezeigt ist, können geeignete gut etablierte Verfahren eingesetzt werden, wozu beispielsweise das Abscheiden eines geeigneten Materials, etwa Siliziumnitrid, gehört, woran sich ein entsprechender Fotolithografieprozess anschließt, um die Schicht 308 auf der Grundlage einer geeigneten Maske zu strukturieren.
  • 3c zeigt schematisch das Halbleiterbauelement 300 während eines Ätzprozesses 311 zum Entfernen eines Teils der Halbleiterlegierung 307, wodurch ein zentrales Gebiet 307b in dem aktiven Gebiet 305b definiert wird. Der Ätzprozess 311 kann als ein äußerst selektiver Ätzprozess gestaltet sein, in welchem das Material der Halbleiterlegierung 307 selektiv in Bezug auf das Material der Ätzmaske 308 und selektiv in Bezug auf das Material der Isolationsstruktur 303 abgetragen wird, um eine unerwünschte Materialsentfernung in Isolationsgebieten zu vermeiden, auf denen eine Gateelektrode zu bilden ist, in denen jedoch ein entsprechender Graben in Isolationsmaterial nicht gewünscht ist. Beispielsweise sind gut selektive Ätzrezepte für siliziumbasierte Materialien in Bezug auf Siliziumnitrid, Siliziumdioxid, und viele andere dielektrische Materialien verfügbar.
  • 3d zeigt schematisch das Halbleiterbauelement 300 während eines selektiven epitaktischen Wachstumsprozesses 312b zum Wiederbefüllen des zentralen Gebiets 307b mit einem entsprechenden Halbleitermaterial 313b. Auch in diesem Falle kann das hohe Maß an Selektivität des Abscheideprozesses 312b vorteilhaft für eine Abscheiderate in der Öffnung 307b sorgen, während ein Abscheiden eines Halbleitermaterials in Gebieten der Isolationsstruktur 303, die von der Öffnung 308b freigelegt sind, deutlich unterdrückt ist. Jedoch kann eine geringfügige Halbleiterabscheidung in diesen Bereichen durch einen nachfolgenden kurzen Ätzprozess kompensiert werden, der nicht in unerwünschter Weise das Halbleitermaterial 313b beeinflusst, das im gewünschten Maß an Überschussmaterial vorgesehen ist, während andererseits ein unerwünschtes Halbleitermaterial von dielektrischen Oberflächen entfernt wird. Wie zuvor erläutert ist, kann der Wachstumsprozess 313b speziell in Bezug auf die Transistoreigenschaften in dem zweiten aktiven Gebiet 305b gestaltet sein, und kann daher bei Bedarf das Abscheiden eines speziellen vertikalen Dotierstoffprofils in dem Material 313b beinhalten. Ferner kann der Prozess 312 so gesteuert werden, dass die Höhe des Materials 313b begrenzt ist.
  • 3e zeigt schematisch das Halbleiterbauelement 300 in einem weiter fortgeschrittenen Herstellungsstadium. Hier ist eine weitere Maskenschicht 311 über der Maskenschicht 308 vorgesehen, um damit die Öffnung 308b zu füllen und einen zentralen Bereich des ersten aktiven Gebiets 305a freizulegen. Beispielsweise wird die Maskenschicht 311 in Form eines geeigneten Materials vorgesehen, etwa eines Polymermaterials, eines Fotolackmaterials, und dergleichen, das auf der Grundlage gut etablierter Lithografieverfahren strukturiert werden kann. Danach wird die Maskenschicht 308 auf der Grundlage der Maskenschicht 311 strukturiert, um eine entsprechende Öffnung 308a zum Freilegen der Halbleiterlegierung 307 in dem ersten aktiven Gebiet 305a zu bilden. Danach wird die Maskenschicht 311 entfernt und die entsprechenden freiliegenden Bereiche des ersten und des zweiten aktiven Gebiets 305a, 305b können für einen nachfolgenden selektiven epitaktischen Wachstumsprozess vorbereitet werden, in welchem eine gewünschte Menge an Halbleitermaterial abgeschieden wird, das auf der Halbleiterlegierung 307 in dem ersten aktiven Gebiet 305a aufwächst, während in dem zweiten aktiven Gebiet 305b das Material 313b als eine Kristallschablone dient. Durch Bilden eines entsprechenden Halbleitermaterials kann die weitere Bearbeitung des Bauelements 300 auf gut etablierten Verfahren beruhen, beispielsweise ist eine gewünschte siliziumbasierte Oberfläche für die Herstellung eines spezifizierten Gatedielektrikums verfügbar.
  • 3f zeigt schematisch das Halbleiterbauelement 300 nach der zuvor beschriebenen Prozesssequenz. Somit ist eine Halbleiterschicht 313a über der Halbleiterlegierung 307 gebildet, wobei die Höhe des Materials 313b in dem zweiten aktiven Gebiet 305b entsprechend vergrößert ist. Ferner sind entsprechende Gateisolationsschichten 322 auf den entsprechenden Halbleitermaterialien 313a, 313b gebildet. Beispielsweise werden die Gateisolationsschichten 322 auf der Grundlage eines Oxidationsprozesses gemäß etablierter Prozessverfahren hergestellt. Wie zuvor erläutert ist, kann die Halbleiterschicht 313a eine gewünschte Art an Verformung darin aufweisen, aufgrund des Vorhandenseins der Halbleiterlegierung 307, während das Material 313b eine andere Art an Verformung aufgrund der Tatsache aufweist, dass es von der Halbleiterlegierung 307 umschlossen ist.
  • 3g zeigt schematisch das Halbleiterbauelement 300 in einem weiter fortgeschritten Herstellungsstadium. Wie gezeigt, unterliegt das Bauelement 300 einem Abscheidprozess 314 zum Auffüllen eines geeigneten Gateelektrodenmaterials in den Öffnungen 308a, 308b, wodurch entsprechende Gateelektroden 321 gebildet werden. Somit ist die Gateelektrode 321, die über dem zweiten aktiven Gebiet 305 gebildet ist, zum entsprechenden zentralen Gebiet, in dem das Halbleitermaterial 313b enthalten ist, ”selbst justiert”. Der Abscheideprozess 314 ist in einigen Ausführungsformen als ein moderat selektiver Abscheideprozess geschaltet, in welchem die Abscheiderate auf dem dielektrischen Material der entsprechenden Gateisolationsschicht 322 und auch auf Material freiliegender Bereiche der Isolationsstrukturen 303 ausgeprägter ist im Vergleich zu einer Abscheiderate auf der Maskenschicht 308. In anderen anteiligen Ausführungsformen wird ein geeigneter Abscheideprozess ausgeführt, der ein hohes Spaltenfüllvermögen aufweist, wobei überschüssiges Material auf der Grundlage von CMP und dergleichen entfernt werden. Beispielsweise kann ein CVD-Prozess bei geringem Druck ausgeführt werden, um polykristallines Silizium in den Öffnungen 308a, 308b abzuscheiden, wobei überschüssiges Material durch CMP abgetragen wird, und wobei die Maskenschicht 308 als eine effiziente CMP-Stoppschicht dienen kann. Danach wird die Maskenschicht 308 durch einen selektiven Ätzprozess, beispielsweise auf der Grundlage heißer Phosphorsäure und dergleichen, entfernt, und damit die Gateelektroden 313 freizulegen. Nachfolgend wird die weitere Bearbeitung fortgesetzt, indem entsprechende Abstandselemente gebildet werden und eine gewünschte Art an Dotierstoffgattung in die entsprechenden aktiven Gebiete 305a, 305b eingeführt wird.
  • 3h zeigt schematisch das Halbleiterbauelement 300 gemäß einer anschaulichen Ausführungsform, in der entsprechende Seitenabstandshalter 315 in den Öffnungen 308a, 308b vor dem Abscheiden des Gateelektrodenmaterials gebildet sind. Die Seitenwandabstandshalter 315 können aus einem Material mit einer hohen Ätzselektivität in Bezug auf das Material der Maskenschicht 308 gebildet werden, wodurch eine größere Integrität des Gateelektrodenmaterials während des Entfernens der Maskenschicht 308 erreicht wird. Zu diesem Zweck kann ein geeignetes Material, etwa Siliziumdioxid, konform abgeschieden und nachfolgend anisotrop geätzt werden, wodurch das Material von horizontalen Bereichen entfernt wird, während die Seitenabstandshalter 315 bewahrt bleiben. Danach werden Reinigungsprozesse ausgeführt und nachfolgend wird das Bauelement 300 einer Fertigungssequenz unterworfen, um die Gateisolationsschichten 322 zu bilden, wobei ein Oxidationsprozess und/oder ein Abscheideprozess enthalten sein kann, wie dies zuvor erläutert worden ist. Danach wird der Abscheideprozess 314 ausgeführt, um die Gateelektrode 321 zu erhalten. Die Abstandshalter 315 werden mit einer geeigneten Dicke hergestellt, und damit die schließlich gewünschte Gatemenge der Gateelektrode 321 definieren. Auf diese Weise kann die Gatelänge auf der Grundlage eines Abscheideprozesses anstelle auf der Grundlage des vorhergehenden Lithografieprozesse zur Strukturierung der Öffnungen 308a, 308b eingestellt werden.
  • In noch anderen anschaulichen Ausführungsformen umfasst das Strukturieren der entsprechenden Öffnungen 308a, 308b (siehe 3b, 3e) auch einen oder mehrere Prozesse zum Herstellen von Abstandshaltern, um die Anforderungen, die den begleitenden Fotolithografieprozess auferlegt werden, zu reduzieren, um damit eine deutliche Verbesserung des Gesamtauflösungsverhaltens der beteiligten Strukturierungsprozesse zu erreichen. Beispielsweise kann die Öffnung 308b (siehe 3b) in einer ersten Phase auf der Grundlage von Fotolithografie gebildet werden, woran sich ein oder mehrere Abscheide- und anisotrope Ätzschritte anschließen, um die schließlich gewünschte Breite der entsprechenden Öffnungen 308b zu erhalten. Folglich kann die schließlich erreichte Gatelänge im Wesentlichen auf der Grundlage von Abscheideprozesse festgelegt werden, wodurch der Gatestrukturierungsprozess verbessert wird. In ähnlicher Weise kann die Öffnung 308a auf der Grundlage eines oder mehrerer Abscheide- und anisotroper Ätzprozesse gebildet werden. Folglich kann zusätzlich zu einem gut selbst justierten Prozess zum Ausrichten der Gateelektrode 321 in Bezug auf das Halbleitermaterial 312b der entsprechende Strukturierungsprozess für die Gateelektroden verbessert werden, indem konforme Abscheideverfahren in Verbindung mit anisotropen Ätzprozessen eingesetzt werden.
  • Nach dem Herstellen der Abstandshalter 315 und dem Füllen der Öffnungen 308a, 308b mit dem Gateelektrodenmaterial und nach Prozessen zum Entfernen von überschüssigem Material und dem Einebnen der Oberflächentopografie, wird die Maskenschicht 308 zuverlässig entfernt, wobei die Seitenwände der Gateelektroden 321 zuverlässig durch die Abstandshalter 315 geschützt sind, um damit eine Materialkorrosion zu verringern. Bei Bedarf kann die Höhendifferenz zwischen der Halbleiterlegierung 307 und den entsprechenden Halbleitermatieralien 313a und 313b in 3h nicht dargestellt reduziert werden oder kann kompensiert oder überkompensiert werden, indem ein zusätzlicher selektiver epitaktischer Wachstumsprozess ausgeführt wird, wodurch ein im Wesentlichen kontinuierliches Halbleitermaterial in dem ersten und dem zweiten aktiven Gebiet 305a, 305b geschaffen wird. Danach wird die weitere Bearbeitung fortgesetzt, wie dies zuvor beschrieben ist.
  • Folglich bieten die mit Bezug zu den 1 bis 3 beschriebenen anschaulichen Ausführungsformen einen effizienten verformungsinduzierenden Mechanismus für p-Kanaltransistoren und n-Kanaltransistoren auf der Grundlage, einer einzelnen Art an Halbleiterlegierung, wobei dennoch ein hohes Maß an Prozesskompatibilität für die Herstellung einer Gatedielektrikumsschicht beibehalten, wobei in einigen Fällen sogar eine verbesserte Strukturierungsfähigkeit in Bezug auf eine gewünschte Gatemenge erreicht werden kann.
  • Mit Bezug zu den 4a bis 4e werden nunmehr weitere anschauliche Ausführungsformen der vorliegenden Erfindung beschrieben, in denen eine im Wesentlichen kontinuierliche Halbleiterlegierung auf einem aktiven Gebiet gebildet wird, während in einem anderen aktiven Gebiet eine gut etablierte Prozesssequenz zur Herstellung eingebetteter Halbleiterlegierungen, etwa Silizium/Germanium, angewendet werden.
  • 4a zeigt schematisch ein Halbleiterbauelement 400, das ein Substrat 401 mit einer darüber ausgebildeten Halbleiterschicht 402 aufweist, in der entsprechende Isolationsstrukturen 403 ein erstes aktives Gebiet 405a und ein zweites aktives Gebiet 405b definieren. Hinsichtlich der bislang beschriebenen Komponenten gelten die gleichen Kriterien, wie sie zuvor mit Bezug zu den Halbleiterbauelementen 100, 200 und 300 beschrieben sind. Des Weiteren umfasst das Bauelement 400 eine Halbleiterlegierung 407, die in dem ersten aktiven Gebiet 405a auf Grundlage einer Schablonenschicht 405 gebildet ist. In einer anschaulichen Ausführungsform ist die Halbleiterlegierung 407 aus Silizium/Germanium aufgebaut, während in anderen Ausführungsformen andere geeignete Materialien eingesetzt werden, wie dies zuvor beschrieben ist. Die Halbleiterlegierung 407 kann auf der Grundlage einer entsprechenden Maskenschicht 408 gebildet werden, die zum selektiven Bilden einer Vertiefung in dem ersten aktiven Gebiet 405a und zum nachfolgenden Befüllen 405a durch die Halbleiterlegierung auf Grundlage eines selektiven epitaktischen Wachstumsprozesses verwendet wird. Da die Halbleiterlegierung 407 individuell in dem ersten aktiven Gebiet 405a vorgesehen werden kann, kann eine entsprechende Zusammensetzung in Bezug auf das Konzentrationsprofil, den Dotierstoffanteil und dergleichen speziell gestaltet werden, um damit die gewünschten Transistoreigenschaften in dem ersten aktiven Gebiet 405a zu erhalten. Beispielsweise kann ein bestimmter Betrag der Dotierstoffkonzentration in der Halbleiterlegierung 407 vorgesehen werden, wobei die Dotierstoffkonzentration mit der Höhe entsprechend den Bauteilerfordernissen variieren kann. In ähnlicher Weise kann die vertikale Konzentration einer Atomsorte, etwa der Germaniumanteil, entsprechend den Bauteilerfordernissen angepasst werden, um damit das gewünschte Verformungsprofil zu erreichen. Nach dem selektiven epitaktischen Wachstumsprozess oder einem anderen Prozess zur Herstellung der Halbleiterlegierung 407, beispielsweise einem Ionenimplantationsprozess, wie dies zuvor erläutert ist, wird die Maskenschicht 408 entfernt und die resultierende Oberflächentopografie wird bei Bedarf eingeebnet.
  • 4b zeigt schematisch das Halbleiterbauelement 400 während eines selektiven epitaktischen Wachstumsprozesses 212 zur Herstellung einer Halbleiterschicht 413a und 413b auf dem ersten und dem zweiten aktiven Gebiet 405a, 405b. In einigen anschaulichen Ausführungsformen wird vor dem Abscheideprozess 412 das Material in den aktiven Gebieten 405a, 405b selektiv abgetragen, um eine im Wesentlichen ebene Oberflächentopografie nach dem Abscheidprozess 412 zu erzeugen. In anderen anschaulichen Ausführungsformen wird die Oberflächentopografie des Bauelements 400, wie es in 4b gezeigt ist, bei Bedarf eingeebnet, indem ein geeignetes dielektrisches Material, wie etwa Siliziumnitrid, Siliziumdioxid und dergleichen, abgeschieden wird und überschüssiges Material entfernt wird, wodurch die Schichten 413a, 413b zuverlässig freigelegt werden, wobei ebenso eine ebene Oberflächentopografie erhalten wird.
  • 4c zeigt schematisch das Halbleiterbauelement 400 in einem weiter fortgeschrittenen Herstellungsstadium. Wie gezeigt, sind entsprechende Gateelektroden 412 auf entsprechenden Gateisolationsschichten 422 über den entsprechenden aktiven Gebieten 405a, 405 ausgebildet, wobei die Gateelektrode 421 in dem zweiten aktiven Gebiet 405b von einem entsprechenden Abstandshalter 415 und einer geeigneten Deckschicht 416 eingekapselt ist. Andererseits kann das erste aktive Gebiet 405a vollständig von einer Maskenschicht 411 bedeckt sein.
  • Das in 4c gezeigte Halbleiterbauelement 400 kann auf der Grundlage der folgenden Prozesse hergestellt werden. Basierend auf den Halbleiterschichten 412a, 412b werden die Gateelektroden 421 und die Gateisolationsschichten 422 auf Grundlage gut etablierter CMOS-Verfahren hergestellt, wobei die Schichten 413a, 413b für ein hohes Maß an Prozesskompatibilität sorgen. Während der Strukturierung der Gateelektroden 421 können auch die entsprechenden Deckschichten 416 gebildet werden, und danach werden die Seitenwandabstandshalter 415 auf Grundlage gut etablierter Verfahren hergestellt. Anschließend wird die Maskenschicht 411 gebildet und auf der Grundlage gut etablierter Lithografieverfahren strukturiert.
  • 4d zeigt schematisch das Halbleiterbauelement 400 während eines Ätzprozesses 417 zum Erzeugen entsprechender Aussparungen 417a, 417b benachbart zu der Gateelektrode 421 mit einem entsprechenden Abstand, der durch die Seitenwandabstandshalter 415 definiert ist. Danach wird das Bauelement 400 für das selektive epitaktische Abscheiden einer Halbleiterlegierung vorbereitet, um damit die gewünschte Art an Verformung in dem verbleibenden Bereich des zweiten aktiven Gebiets 405b hervorzurufen. In einigen anschaulichen Ausführungsformen wird im Wesentlichen die gleiche Halbleiterlegierung in den Aussparungen 417a, 417b abgeschieden, wie es auch für das Material 407 in dem ersten aktiven Gebiet 405a vorgesehen ist. Zum Beispiel können entsprechend selektive epitaktische Wachstumsverfahren für Silizium/Germanium zum Füllen der Vertiefungen 417a, 417b verwendet werden, die im Stand der Technik gut etabliert sind. Während der entsprechenden Materialabscheidung wird ein geeigneter Germaniumanteil und ein Dotierstoffanteil bei Bedarf entsprechend den Bauteilerfordernissen eingebaut. Obwohl damit die gleiche Art an Halbleiterlegierung für das erste und das zweite aktive Gebiet 405a, 405b verwendet wird, können dennoch die entsprechenden Eigenschaften individuell angepasst werden. Somit wird ein hohes Maß an Flexibilität bei der geeigneten Gestaltung der Verformungseigenschaften in dem ersten und dem zweiten aktiven Gebiet 405a, 405b erreicht. In anderen anschaulichen Ausführungsformen können selbst unterschiedliche Arten an Halbleiterlegierungen eingesetzt werden, abhängig von den gesamten Bauteilanforderungen.
  • 4e zeigt schematisch das Halbleiterbauelement 400 in einem weiter fortgeschrittenen Herstellungsstadium. Hier ist eine entsprechende Halbleiterlegierung 407c in den entsprechenden Vertiefungen 407a, 407b gebildet, wobei abhängig von den Bauteilerfordernissen ein gewisses Maß an Überschusshöhe in Bezug auf den zentralen Bereich des Halbleitermaterials 413b vorgesehen sein kann. Ferner sind die Maskenschicht 411 sowie die Seitenwandabstandshalter 415 und die Deckschichten 416 entfernt. Dazu können äußerst selektive Ätzrezepte eingesetzt werden, wie sie im Stand der Technik bekannt sind. Auf der Grundlage der in 4e gezeigten Bauteilkonfiguration kann die weitere Bearbeitung auf Basis gut etablierter Strategien fortgesetzt werden, d. h. entsprechende Drain- und Sourcegebiete können in dem ersten und zweiten aktiven Gebiet 405a, 405b gebildet werden, um damit die Transistorstrukturen dann zu vervollständigen.
  • Es gilt also: die vorliegende Erfindung stellt eine Technik zum individuellen Verbessern des Transistorverhaltens von n-Kanaltransistoren und p-Kanaltransistoren auf Grundlage eines eingebetteten Halbleiterlegierungsmaterials bereit, das eine gewünschte Art an Verformung zumindest in einem Teil eines entsprechenden Kanalgebiets erzeugt. In einigen anschaulichen Ausführungsformen wird eine einzelne Art an Halbleiterlegierung in Verbindung mit einer siliziumbasierten Architektur eingesetzt, wobei unabhängig davon, ob eine SOI-Konfiguration oder eine Vollsubstratkonfiguration betrachtet wird, eine im Wesentlichen kontinuierliche Halbleiterlegierung in einem der aktiven Gebiete gebildet werden kann, beispielsweise indem die entsprechende Halbleiterlegierung zwischen den Isolationsstrukturen vorgesehen wird, und indem eine entsprechende Deckschicht des anfänglichen Halbleitermaterials geschaffen wird, wodurch ein hohes Maß an Prozesskompatibilität konventionellen Strategien erreicht wird. In anderen aktiven Gebieten wird die Halbleiterlegierung in geeigneter Weise so strukturiert, dass das Siliziumbasismaterial in einem zentralen Bereich des aktiven Gebiets eingeführt, wodurch eine unterschiedliche Art an Verformung darin erzeugt wird, wobei dennoch ein hohes Maß an Prozesskompatibilität mit konventionellen Gatestrukturierungsprozessen und Herstellungsprozessen für ein Gatedielektrikum zumindest im zentralen Teil des aktiven Gebiets geboten wird. Folglich kann ein insgesamt verbessertes Bauteilverhalten erreicht werden, ohne dass unnötig zur Prozesskomplexität beigetragen wird. In einer anschaulichen Ausführungsform ist die Halbleiterlegierung aus Silizium/Germanium aufgebaut, wobei die im Wesentlichen kontinuierliche Silizium/Germaniumlegierung in Verbindung mit einer darüber liegenden Halbleiterschicht auf der Grundlage von Silizium eine Leistungssteigerung für n-Kanaltransistoren bringt, während die strukturierte Silizium/Germaniumlegierung in dem aktiven Gebiet des p-Kanaltransistors für eine verbesserte Löcherbeweglichkeit sorgt. In anderen anschaulichen Ausführungsformen wird eine Halbleiterlegierung mit einer kleineren natürlichen Gitterkonstante im Vergleich zu Silizium verwendet, wodurch diverse Verformungseigenschaften im Vergleich zu der Silizium/Germaniumlegierung hervorgerufen werden. In einigen anschaulichen Ausführungsformen wird die Herstellung der Halbleiterlegierung in dem ersten und dem zweiten aktiven Gebiet in einer gemeinsamen Prozesssequenz ausgeführt, wodurch eine geringere Prozesskomplexität geschaffen wird, während in anderen anschaulichen Ausführungsformen eine verbesserte Flexibilität bei der Gestaltung der entsprechenden Eigenschaften im Hinblick auf die Dotierstoffkonzentration, die Art der Legierung, die Konzentrationsgradienten darin erreicht werden kann, indem eine entsprechende Halbleiterlegierung separat in unterschiedlichen Transistorarten vorgesehen wird. Zu diesem Zweck werden in einigen anschaulichen Ausführungsformen effiziente selektive epitaktische Wachstumsverfahren in Verbindung mit selektiven Ätzschritten zum Vorsehen einer Vertiefung in einen oder mehreren der aktiven Gebiete in einem gemeinsamen Prozess angewendet, und nachfolgend werden die Vertiefungen mit einer geeigneten Halbleiterlegierung aufgefüllt. In noch anderen anschaulichen Ausführungsformen wird die Halbleiterlegierung auf der Grundlage eines Ionenimplantationsprozesses gebildet, wobei geeignete Voramorphisierungsschritte in Verbindung mit modernen Ausheizverfahren zum Rekristallisieren der aktiven Gebiete nach dem Einbau der gewünschten Atomsorten zur Bildung der Halbleiterlegierung verwendet werden. Zu diesem Zweck können im Wesentlichen die gleichen Maskierungsschemata eingesetzt werden, wie sie auch zuvor mit Bezug zu den 1 bis 4 beschrieben sind, wobei jedoch anstelle des selektiven Abtragens der aktiven Gebiete und des Wiederbefüllens eine entsprechende Maske für einen Ionenimplantationsprozess verwendet wird, ohne dass ein selektives Entfernen von Material des aktiven Gebiets erforderlich ist. In diesem Falle können die entsprechenden Maskenschichten in Form von Lackmasken vorgesehen werden, wodurch zu einer geringeren Komplexität beigetragen wird.

Claims (17)

  1. Halbleiterbauelement mit: einem ersten Transistor (120a) einer ersten Leitfähigkeitsart, wobei der erste Transistor ein erstes aktives Gebiet (105a) mit einer darauf ausgebildeten ersten Gateelektrode (121) aufweist, wobei das erste aktive Gebiet (105a) eine erste Halbleiterlegierung (107r) aufweist, die sich in einem zusammenhängenden Bereich lateral zwischen einer Isolationsstruktur (103) erstreckt, die das erste aktive Gebiet (105a) begrenzt, wobei das erste aktive Gebiet (105a) ferner eine Schicht (113a) aus Halbleitermaterial aufweist, die auf der ersten Halbleiterlegierung ausgebildet ist, und wobei die erste Halbleiterlegierung (107r) eine erste Art an Verformung in der Schicht (113a) aus Halbleitermaterial erzeugt; und einem zweiten Transistor (120b) einer zweiten Leitfähigkeitsart, wobei der zweite Transistor ein zweites aktives Gebiet (105b) mit einer darauf ausgebildeten zweiten Gateelektrode aufweist, wobei das zweite aktive Gebiet (105b) eine zweite Halbleiterlegierung aufweist, die in einem ersten Bereich und in einem zweiten Bereich vorgesehen ist, wobei der erste und der zweite Bereich lateral ausschließlich durch ein Gebiet (113b) getrennt sind, das aus dem Halbleitermaterial gebildet ist und sich bis zu einem unter dem ersten Bereich und unter dem zweiten Bereich der zweiten Halbleiterlegierung (107) angeordneten Bereich mit Halbleitermaterial erstreckt, und eine zweite Art an Verformung in dem Gebiet (113b) hervorrufen, wobei die zweite Art an Verformung entgegengesetzt der ersten Art an Verformung ist.
  2. Halbleiterbauelement nach Anspruch 1, wobei die erste und die zweite Halbleiterlegierung (107r, 107) aus dem gleichen Halbleiterlegierungsmaterial aufgebaut sind.
  3. Halbleiterbauelement nach Anspruch 2, wobei das Halbleiterlegierungsmaterial aus Silizium und Germanium aufgebaut ist.
  4. Halbleiterbauelement nach Anspruch 2, wobei das Halbleiterlegierungsmaterial aus Silizium und Kohlenstoff aufgebaut ist.
  5. Halbleiterbauelement nach Anspruch 1, wobei die erste Art an Verformung eine Zugverformung und die zweite Art an Verformung eine kompressive Verformung ist.
  6. Halbleiterbauelement nach Anspruch 5, wobei der erste Transistor (120a) einen n-Kanaltransistor und der zweite Transistor (120b) einen p-Kanaltransistor repräsentiert.
  7. Verfahren mit: Bilden einer Halbleiterlegierung in einem ersten aktiven Gebiet (105a) eines ersten Transistors (120a) und einem zweiten aktiven Gebiet (105b) eines zweiten Transistors (120b) eines Halbleiterbauelements (100); selektives Abtragen eines zentralen Teils der Halbleiterlegierung (107) in dem zweiten aktiven Gebiet (105b), um ein zentrales Gebiet (107b) zu bilden, das zwischen einem ersten Bereich und einem zweiten Bereich der Halbleiterlegierung (107) ausgebildet ist; Bilden einer Schicht (113a) eines Halbleitermaterials auf zumindest einem Teil des ersten aktiven Gebiets (105a); und Füllen des zentralen Gebiets (107b) mit dem Halbleitermaterial.
  8. Verfahren nach Anspruch 7, das ferner umfasst: Bilden einer ersten Gateelektrode (121) über dem ersten aktiven Gebiet (105a) und einer zweiten Gateelektrode über dem zweiten aktiven Gebiet (105b), wobei die zweite Gateelektrode über dem zentralen Gebiet (107b) angeordnet ist.
  9. Verfahren nach Anspruch 7, wobei Bilden der Halbleiterlegierung umfasst: Vorsehen einer Vertiefung (106a, 106b) in dem ersten und dem zweiten aktiven Gebiet und Bilden der Halbleiterlegierung (107) durch einen epitaktischen Wachstumsprozess.
  10. Verfahren nach Anspruch 7, wobei Bilden der Halbleiterlegierung (107) umfasst: Einführen einer Ionensorte in ein erstes Halbleitergebiet des ersten aktiven Gebiets (105a) und eins zweites Halbleitergebiet des zweiten aktiven Gebiets (105b) und Rekristallisieren des ersten und des zweiten Halbleitergebiets.
  11. Verfahren nach Anspruch 7, wobei Bilden der Schicht (113a) aus Halbleitermaterial auf dem ersten aktiven Gebiet (105a) umfasst: Vorsehen einer Vertiefung in dem ersten aktiven Gebiet, das darin eingebaut die Halbleiterlegierung (107r) aufweist.
  12. Verfahren nach Anspruch 7, wobei Bilden der Schicht aus Halbleitermaterial und Füllen des zentralen Gebiets in einem gemeinsamen epitaktischen Wachstumsprozess ausgeführt wird.
  13. Verfahren nach Anspruch 7, wobei Bilden der Schicht aus Halbleitermaterial auf der Grundlage einer ersten Maskenschicht (208) und Füllen des zentralen Gebiets auf der Grundlage einer zweiten Maskenschicht (210) ausgeführt wird.
  14. Verfahren nach Anspruch 8, wobei die erste und die zweite Gateelektrode (321) durch Vorsehen einer Maskenschicht (308) mit einer ersten Öffnung (308a) über dem ersten aktiven Gebiet und einer zweiten Öffnung (308b) über dem zentralen Gebiet durch Füllen der ersten und zweiten Öffnung mit einem Gateelektrodenmaterial gebildet werden.
  15. Verfahren nach Anspruch 14, wobei Vorsehen der Maskenschicht umfasst: Bilden eines Maskenmaterials (308) und Bilden der zweiten Öffnung (308b), um das zentrale Gebiet in dem zweiten aktiven Gebiet zu definieren.
  16. Verfahren nach Anspruch 15, das ferner umfasst: Bilden der ersten Öffnung (308a) in dem Maskenmaterial (308) auf der Grundlage eines zweiten Maskenmaterials (311), das die zweite Öffnung (308b) bedeckt.
  17. Verfahren nach Anspruch 15, wobei das zentrale Gebiet (307b) auf der Grundlage der zweiten Öffnung (308b) gefüllt wird, wobei das Verfahren ferner umfasst: Bilden einer weiteren Schicht des Halbleitermaterials über dem zweiten aktiven Gebiet.
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