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DE102005022306B4 - Verfahren zum Herstellen einer Halbleitervorrichtung mit einem Fin-Feldeffekttransistor (FinFET) - Google Patents

Verfahren zum Herstellen einer Halbleitervorrichtung mit einem Fin-Feldeffekttransistor (FinFET) Download PDF

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gate
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Hee-Soo Kang
Dong-Gun Park
Choong-Ho Lee
Hye-Jin Cho
Young-Joon Ahn
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Samsung Electronics Co Ltd
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Abstract

Verfahren zum Herstellen einer Halbleitervorrichtung, mit folgenden Schritten:
Bereitstellen eines Halbleitersubstrats (10) mit einem Zellbereich und einem Peripherieschaltungsbereich;
Bilden einer Isolationsschicht (30) in dem Halbleitersubstrat (10), wodurch in dem Zellbereich eine erste aktive Region (35) und in dem Peripherieschaltungsbereich eine zweite aktive Region (35) definiert wird;
Bilden einer Maskenschicht (50) über dem Zellbereich und dem Peripherieschaltungsbereich des Halbleitersubstrats (10);
Bilden eines FinFET-Gates in dem Zellbereich des Halbleitersubstrates (10) durch Bilden einer ersten Öffnung in der Maskenschicht (50), um eine erste Gate-Bildungsregion (55) in dem Zellbereich des Halbleitersubstrats (10) freizulegen, durch Ätzen des freigelegten Abschnittes der Isolationsschicht (30) bis zu einer vorbestimmten Dicke derart, dass die oberste Oberfläche des freigelegten Abschnittes der ersten aktiven Region (35) höher ist als die oberste Oberfläche der geätzten Isolationsschicht (30') und eine Rippe (35') gebildet wird, und durch Bilden einer FinFET-Gate-Elektrode (65a) in der ersten Öffnung in der Maskenschicht unter Verwendung...

Description

  • HINTERGRUND DER ERFINDUNG
  • 1. Gebiet der Erfindung
  • Die vorliegende Erfindung bezieht sich allgemein auf Verfahren zum Herstellen von Halbleitervorrichtungen, und die vorliegende Erfindung bezieht sich insbesondere auf Verfahren zum Herstellen von Halbleitervorrichtungen mit einem FinFET.
  • 2. Beschreibung der verwandten Technik
  • Aus der EP 1 383 166 A2 ist ein Verfahren zur Herstellung einer Halbleitervorrichtung mit einem FinFET bekannt, bei dem ein Damaszener-Gate verwendet wird. Das Verfahren ist jedoch aufwendig, da zur Festlegung der Geometrie des aus Drain/Source- und Gatebereich bestehenden aktiven Bereichs mehrere Strukturierungsschritte notwendig sind.
  • Aus der US 6,413,802 B1 ist ein Verfahren zur Herstellung eines FinFET bekannt, bei dem zum Freilegen der Seitenflächen des Gatebereichs und zum Strukturieren der Gateelektrode unterschiedliche Masken verwendet werden. Eine genaue Ausrichtung der Gateelektrode relativ zu der Anordnung der Rippe bzw. Finne des FinFETs ist daher nicht gewährleistet.
  • Als Reaktion auf die kontinuierliche Abnahme des Maßstabs von Halbleitervorrichtungen werden zuverlässige Alternativen zu herkömmlichen MOSFET gesucht. Eine solche Alternativ sind FinFET, von denen bekannt ist, dass dieselben einen reduzierten Leckstrom und einen hohen Treibstrom zeigen. Probleme bei der Fertigung haben es jedoch erschwert, FinFET in Speicherchips zu implementieren. Insbesondere ist das Dotieren der Dreifach-Gate-FinFET-Struktur besonders problematisch. Dies liegt zumindest teilweise daran, dass ein Vertikalwinkel-Implantationsdotieren zu einer Verarmung bzw. Entleerung eines Seitenabschnitts des Gates in der FinFET-Struktur führt. Diese und andere Herstellungsprobleme haben den Implementierungen von FinFET-basierten Speichervorrichtungen Grenzen auferlegt.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Aufgabe der Erfindung ist es, ein Verfahren zum Herstellen einer Halbleitervorrichtung mit einem FinFET bereitzustellen, bei dem der FinFET auf möglichst einfache Art und Weise mit möglichst wenigen Verfahrensschritten hergestellt werden kann und gleichzeitig eine Ausrichtung. der Gateelektrode relativ zu dem Gatebereich sichergestellt ist sowie die Bildung von unerwünschten Spacern beim Bilden der Gateelektrode vermieden werden.
  • Die Aufgabe wird gelöst durch ein Verfahren nach Anspruch 1 oder 11. Weiterbildungen der Erfindung sind in den Unteransprüchen gekennzeichnet.
  • Gemäß einem Aspekt der vorliegenden Erfindung ist ein Verfahren zum Herstellen einer Halbleitervorrichtung geschaffen, das das Bereitstellen eines Halbleitersubstrats mit einem Zellbereich und einem Peripherieschaltungsbereich, das Bilden einer Maskenschicht über dem Zellbereich und dem Peripherieschaltungsbereich des Halbleitersubstrats, das Bilden eines FinFET-Gates durch Bilden einer ersten Öffnung in der Maskenschicht, um eine erste Gate-Region in dem Zellbereich des Halbleitersubstrats freizulegen, und durch Bilden einer FinFET-Gate-Elektrode in der ersten Öffnung unter Verwendung eines Damaszierungsverfahrens, das Bilden eines MOSFET-Gates durch Bilden einer zweiten Öffnung in der Maskenschicht, um eine zweite Gate-Region in dem Peripherieschaltungsbereich des Halbleitersubstrats freizulegen, und das Bilden einer MOSFET-Gate-Elektrode in der zweiten Öffnung unter Verwendung eines Damaszierungsverfahrens aufweist.
  • Gemäß einem weiteren Aspekt der vorliegenden Erfindung ist ein Verfahren zum Herstellen einer Halbleitervorrichtung geschaffen, das das Bilden einer FinFET-Gate-Elektrode aus einem ersten Material über einem Zellbereich eines Halbleitersubstrats unter Verwendung eines Damaszierungsverfahrens und das Bilden eines MOSFET-Gates aus einem zweiten Material über einem Peripherieschaltungsbereich des Halbleitersubstrats unter Verwendung eines Damaszierungsverfahrens aufweist.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Die vorhergehenden und andere Aspekte und Merkmale der vorliegenden Erfindung sind aus der folgenden detaillierten Beschreibung unter Bezugnahme auf die beigefügten Zeichnungen ohne weiteres offensichtlich, in denen:
  • 1 einen Draufsichtentwurf einer Halbleitervorrichtung;
  • 2A bis 10B Zellbereichs- und Peripherieschaltungsbereichs-Querschnittsansichten zum Erklären eines Verfahrens zum Herstellen einer Halbleitervorrichtung von 1 sind, wobei 2A, 3A, 4A, 5A, 6A, 7A, 8A, 9A und 10A Querschnittsansichten entlang der Reihen-(X-)Richtung (Linie a-a') von 1 sind, und 2B, 3B, 4B, 5B, 6B, 7B, 8B, 9B und 10B Querschnittsansichten entlang der Spalten-(Y-)Richtung (Linie b-b') von 1 sind;
  • 11 bis 19 Querschnittsansichten zum Erklären eines Verfahrens zum Herstellen einer Halbleitervorrichtung gemäß einem weiteren Ausführungsbeispiel der vorliegenden Erfindung sind, wobei der linke Abschnitt von jeder der 11 bis 19 eine Querschnittsansicht entlang der Reihen-(Y-)Richtung (Linie a-a') des in 1 gezeigten Zellbereichs ist, und wobei der rechte Abschnitt von jeder der 11 bis 19 eine Querschnittsansicht entlang der Spalten-(Y-)Richtung (Linie b-b') des Zellbereichs von 1 ist; und
  • 20A bis 32B Querschnittsansichten zum Erklären eines Verfahrens zum Herstellen einer Halbleitervorrichtung gemäß einem weiteren Ausführungsbeispiel der vorliegenden Erfindung sind, wobei der linke Abschnitt von jeder der 20A, 21A, 22A, 23A, 24A, 25A, 26A, 27A, 28A, 29A, 30A, 31A und 32A eine Querschnittsansicht entlang der Reihen-(X-)Richtung (Linie a-a') des Zellbereichs von 1 ist, wobei der rechte Abschnitt von jeder der 20A, 21A, 22A, 23A, 24A, 25A, 26A, 27A, 28A, 29A, 30A, 31A und 32A eine Querschnittsansicht entlang der Reihen-(X-)Richtung (Linie a-a') des Peripherieschaltungsbereichs von 1 ist, wobei der linke Abschnitt von jeder der 20B, 21B, 22B, 23B, 24B, 25B, 26B, 27B, 28B, 29B, 30B, 31B und 32B eine Querschnittsansicht entlang der Spalten-(Y-)Richtung (Linie b-b') des Zellbereichs von 1 ist, und wobei der rechte Abschnitt von jeder der 20B, 21B, 22B, 23B, 24B, 25B, 26B, 27B, 28B, 29B, 30B, 31B und 32B eine Querschnittsansicht entlang der Spalten-(Y-)Richtung (Linie b-b') des Peripherieschaltungsbereichs von 1 ist.
  • DETAILLIERTE BESCHREIBUNG VON BEVORZUGTEN AUSFÜHRUNGSBEISPIELEN
  • Die vorliegende Erfindung ist im Folgenden unter Bezugnahme auf die beigefügten Zeichnungen vollständiger beschrieben, in denen exemplarische Ausführungsbeispiele der Erfindung gezeigt sind. In den Zeichnungen bezeichnen gleiche Bezugsziffern gleiche Elemente.
  • 1 stellt einen Draufsichtentwurf einer Halbleitervorrichtung dar. Die Halbleitervorrichtung weist einen Zellbereich und einen Peripherieschaltungsbereich, wie gezeigt, auf. Ebenfalls zum Zweck der Erklärung erstreckt sich eine Reihen-(X-)Richtung von Seite zu Seite in der Figur, und eine Spalten-(Y-)Richtung erstreckt sich von oben nach unten in der Figur.
  • Die Halbleitervorrichtung dieses Beispiels weist einen FinFET in dem Zellbereich und einen MOSFET in dem Peripherieschaltungsbereich auf. D. h., dass sich unter Bezugnahme auf 1 eine aktive Region 35 der Länge nach bzw. längs in der Reihen-(X-)Richtung in den Zell- und Peripherieschaltungsbereichen erstreckt und durch eine Isolationsschicht 30 definiert ist. Eine FinFET-Gate-Elektrode 65a erstreckt sich längs in der Spalten-(Y-)Richtung über die Isolationsschicht 30 und die aktive Region 35 in dem Zellbereich. FinFET-Source/Drain-Regionen (nicht gezeigt) sind in der aktiven Region 35 an gegenüberliegenden Seiten der FinFET-Gate-Elektrode 65a gebildet. Eine MOSFET-Gate-Elektrode 85a erstreckt sich längs in der Spalten-(Y-)Richtung über die Isolationsschicht 30 und die aktive Region 35 in dem Peripherieschaltungsbereich. MOSFET-Source/Drain-Regionen (nicht gezeigt) sind in der aktiven Region 35 benachbart zu gegenüberliegenden Seiten der MOSFET-Gate-Elektrode 85a gebildet.
  • 2A bis 10B sind Zellbereichs- und Peripherieschaltungsbereichs-Querschnittsansichten zum Erklären eines Verfahrens zum Herstellen der Halbleitervorrichtung von 1. 2A, 3A, 4A, 5A, 6A, 7A, 8A, 9A und 10A sind Querschnittsansichten entlang der Reihen-(X-)Richtung (Line a-a') von 1, und 2B, 3B, 4B, 5B, 6B, 7B, 8B, 9B und 10B sind Querschnittsansichten entlang der Spalten-(Y-)Richtung (Linie b-b') von 1.
  • Bezug nehmend auf 2A und 2B wird die Isolationsschicht 30 in einem Halbleitersubstrat 10 beispielsweise in einem Bulk-Siliziumsubstrat bzw. einem massiven Siliziumsubstrat gebildet. Die aktive Region 35 ist durch einen Abschnitt des Oberflächenbereichs des Substrats 10 definiert, der nicht die Isolationsschicht 30 aufweist.
  • Der Isolationsbereich 30 kann beispielsweise als eine Graben-Isolationsschicht gebildet werden. In diesem Fall sind ein Abschnitt des Halbleitersubstrats 10 geätzt, wodurch ein Graben 15 gebildet wird. Eine Trockenätzung unter Verwendung eines Halogengases, wie z. B. HBr oder Cl2, und Sauerstoff kann verwendet werden, um das Halbleitersubstrat 10 zu ätzen. Eine Isolationsschicht-Zwischenlage 20 wird als Nächstes wahlweise an einer inneren Wand des Grabens 15 gebildet. Die Zwischenlage 20 kann beispielsweise durch eine thermische Oxidation einer Siliziumoxidschicht gebildet werden. Die Zwischenlage 20 kann alternativ eine Siliziumnitridschicht oder ein Stapel aus Siliziumoxid und Siliziumnitridschichten sein. Die Zwischenlage 20 dient dazu, jede Beschädigung, die während des Ätzens des Halbleitersubstrats 10, um den Graben 15 zu bilden, aufgetreten sein kann, zu kompensieren und um Spannungen zwischen dem Graben 15 und einer Oxidschicht, die verwendet wird, um den Graben 15 zu füllen, zu minimieren. Als Nächstes wird eine Lückenfülloxidschicht 25 beispielsweise durch eine Hochdichte-Plasma-Chemo-Dampfabscheidung (HDP-CVD; HDP-CVD = High Density Plasma-Chemical Vapor Deposition) abgeschieden, um den Graben 15 zu füllen. Der Abschnitt der Lückenfülloxidschicht 25 und die Isolationsschicht-Zwischenlage 20, die an einer obersten Oberfläche des Halbleitersubstrats 10 gebildet sind, werden anschließend entfernt, um dadurch die Isolationsschicht 30 in dem Halbleitersubstrat 10 zu definieren.
  • Bezug nehmend auf 3A und 3B wird eine Maskenschicht 40 an dem Halbleitersubstrat 10 gebildet. Bei diesem Beispiel wird die Maskenschicht 50 aus einem Stapel einer Maskenoxidschicht 40 und einer Maskennitridschicht 45 gebildet. Die Maskenoxidschicht 40 kann durch eine thermische Oxidation gebildet werden, und die Maskennitridschicht 45 kann durch eine Niederdruck-CVD (LPCVD; LPCVD = Low-Pres sure CVD) gebildet werden. Eine Dicke der Maskenschicht 50 hängt von der gewünschten Höhe einer später gebildeten FinFET-Gate-Elektrode ab.
  • Die Maskenschicht 50 in dem Zellbereich wird als Nächstes geätzt, um eine FinFET-Gate-Bildungsregion 55 zu definieren. Die Maskenschicht 50 in dem Peripherieschaltungsbereich wird nicht geätzt. Der freigelegte Abschnitt der Isolationsschicht 30 in der FinFET-Gate-Bildungsregion 55 wird dann zu einer vorbestimmten Dicke geätzt, derart, dass die oberste Oberfläche der aktiven Region 55 höher als die oberste Oberfläche der geätzten Isolationsschicht 30' ist. Auf diese Art und Weise wird eine Rippe bzw. Finne (Fin) 35' gebildet. Eine Trockenätzung oder eine Nassätzung kann verwendet werden, um die Isolationsschicht-Zwischenlage 20 und die Lückenfüll-Oxidschicht 25 der Isolationsschicht 30 zu ätzen.
  • Bezug nehmend auf 4A und 4B wird eine FinFET-Gate-Oxidschicht 60 an einer Oberfläche des Halbleitersubstrats 10 innerhalb der freigelegten FinFET-Gate-Bildungsregion 55 (3A) gebildet. D. h., die FinFET-Gate-Oxidschicht 60 wird an der Oberfläche der Rippe 35' (3B) gebildet. Die FinFET-Gate-Oxidschicht 60 kann beispielsweise durch eine thermische Oxidation gebildet werden, um eine Siliziumoxidschicht aufzuwachsen. Als Nächstes wird eine leitfähige FinFET-Gate-Schicht 65 an einer Oberfläche der Maskenschicht 50 gebildet, um dadurch die FinFET-Gate-Bildungsregion 55 (3A) zu füllen. Die leitfähige FinFET-Gate-Schicht 65 kann beispielsweise durch Abscheiden einer undotierten Polysiliziumschicht und dann Dotieren der undotierten Polysiliziumschicht, um eine leitfähige Schicht zu erhalten, gebildet werden. Der Stufenunterschied, der durch die Rippe 35' verursacht wird, kann es jedoch erschweren, gleichmäßige Dotierungscharakteristika zu erreichen. Dementsprechend ist es vorzuziehen, die leitfähige FinFET-Gate-Schicht 65 aus einer in situ dotierten Polysiliziumschicht, wie z. B. einer in situ n+-dotierten Polysiliziumschicht zu bilden. Alternativ kann als ein weiteres Beispiel die leitfähige FinFET-Gate-Schicht 65 aus SiGe gebildet werden.
  • Bezug nehmend auf 5A und 5B wird die leitfähige FinFET-Gate-Schicht 65 planarisiert, bis eine oberste Oberfläche der Maskenschicht 50 freigelegt ist. Auf diese Art und Weise wird eine FinFET-Gate-Elektrode 65a in einem Damaszierungsmuster bzw. einer Damaszierungsstruktur innerhalb der FinFET-Gate-Bildungsregion 55 (3A) gebildet. Als solches wird die FinFET-Gate-Elektrode 65a mit einer flachen obersten Oberfläche an einer Oberfläche der FinFET-Gate-Oxidschicht 60 gebildet, um die Rippe 35' zu umgeben. Ein chemisch-mechanisches Polieren (CMP) kann verwendet werden, um die leitfähige FinFET-Gate-Schicht 65 zu planarisieren.
  • Es sei hier bemerkt, dass herkömmliche Verfahren zum Bilden eines FinFET auf Probleme stoßen, die sich auf den Stufenunterschied in der leitfähigen Gate-Schicht, der aus der Anwesenheit der Rippe resultiert, beziehen. Die Freilegung und das Ätzen der leitfähigen Gate-Schicht, um die Gate-Elektrode zu bilden, ist besonders problematisch. Dies liegt daran, dass die Gate-Oxidschicht als eine Endätzstoppschicht verwendet wird, wenn die Gate-Elektrode durch Ätzen der leitfähigen Gate-Schicht gebildet wird. Aufgrund des Stufenunterschieds in der leitfähigen Gate-Schicht, der durch die Rippe verursacht wird, wird eine absolute Ätzmenge der leitfähigen Gate-Schicht vergrößert. Dies vergrößert seinerseits wesentlich die Wahrscheinlichkeit, dass ein Rest der leitfähigen Gate-Schicht um die Rippe unerwünscht einen Abstandshalter bzw. Spacer bilden. Wenn jedoch ein Damaszierungs-Gate-Verfahren, wie bei dem Ausführungsbeispiel der vorliegenden Erfindung, verwendet wird, können die Schwierigkeiten beim Ätzen der leitfähigen Gate-Schicht überwunden werden.
  • Bezug nehmend nun auf 6A und 6B wird eine Schutzschicht 70 wahlweise an einer gesamten Oberfläche des Halbleitersubstrats 10 gebildet, um die FinFET-Gate-Elektrode 65a bei anschließenden Verfahren zu schützen. Die Schutzschicht kann beispielsweise eine Oxidschicht, die durch eine HDP-CVD abgeschieden wird, sein und kann beispielsweise aus einer PEOX-Schicht oder aus einer PE-TEOS-(Tetra-Ethyl-Ortho-Silicat-)Oxidschicht gebildet werden. Um eine PEOX-Schicht zu bilden, wird eine Reaktion zwischen SiH4 und O2 (oder N2O) verwendet, und um ein PE-TEOS zu bilden, wird eine Reaktion zwischen Si(OC2H5)4 und O2 verwendet. Eine Bildung der Schutzschicht 70 ist jedoch nicht auf diese Beispiele begrenzt, und die Schutzschicht 70 kann unter Verwendung einer CVD, einer LPCVD oder von Aufschleuder-Abscheidungs- (SOD-; SOD = Spin-on-Deposition) Verfahren gebildet werden.
  • Bezug nehmend auf 7A und 7B werden die Schutzschicht 70 und die Maskenschicht 50 in dem Peripherieschaltungsbereich geätzt, um eine MOSFET-Gate-Bildungsregion 75 zu definieren. Der Zellbereich verbleibt mit der Schutzschicht 70 bedeckt. Eine MOSFET-Gate-Oxidschicht 80 wird danach an der Oberfläche des Halbleitersubstrats 10 innerhalb der MOSFET-Gate-Bildungsregion 75 gebildet. Die MOSFET-Gate-Oxidschicht 80 kann beispielsweise durch eine thermische Oxidation gebildet werden, um eine Siliziumoxidschicht aufzuwachsen.
  • Bezug nehmend auf 8A und 8B wird eine leitfähige MOSFET-Gate-Schicht 85 an einer Oberfläche der Schutzschicht 70 gebildet, wodurch die MOSFET-Gate-Bildungsregion 75 (7A) gefüllt wird. Die leitfähige MOSFET-Gate-Schicht 85 muss nicht auf die gleiche Art und Weise und aus einem gleichen Material wie die leitfähige FinFET-Gate-Schicht 65 gebildet werden. Bei diesem Beispiel wird die leitfähige MOSFET-Gate-Schicht 85 durch Abscheiden einer undotierten Polysiliziumschicht und dann Implantieren von Ionen, um eine Leitfähigkeit der Schicht zu erreichen, gebildet. Andere Verfahren können jedoch eingeführt werden, um die leitfähige MOSFET-Gate-Schicht 85 zu bilden.
  • Bezug nehmend auf 9A und 9B wird die leitfähige MOSFET-Gate-Schicht 85 planarisiert, bis die oberste Oberfläche der Maskenschicht 50 freigelegt ist. Auf diese Art und Weise wird die Schutzschicht 70 entfernt, und eine MOSFET-Gate-Elektrode 85 wird in ein Damaszierungsmuster innerhalb der MOSFET-Gate-Bildungsregion 75 (7A) gebildet. Ein chemisch-mechanisches Polieren (CMP) kann verwendet werden, um die leitfähige MOSFET-Gate-Schicht 85 zu planarisieren.
  • Bezug nehmend auf 10A und 10B wird die Maskenschicht 50 entfernt. In-Phosphorsäure-Strippen bzw. -Abziehen kann beispielsweise verwendet werden, um die Nitridschicht 45 der Maskenschicht 50 zu entfernen, und eine Nassätzung mit einer verdünnten HF-Lösung oder einer BOE-Lösung kann verwendet werden, um die Oxidschicht 40 der Maskenschicht 50 zu entfernen. Die Oxidschicht 40 der Maske 50 kann wahlweise nicht entfernt werden, um die Oberfläche des Halbleitersubstrats 10 zu schützen.
  • Nachdem die Maskenschicht 50 entfernt ist, wird ein Ionenimplantationsverfahren durchgeführt, um Source/Drain-Regionen zu bilden und um wahlweise ein Gate-Dotieren zu erreichen. D. h., wenn die FinFET-Gate-Elektrode 65a aus einer in situ dotierten Polysiliziumschicht gebildet wird, werden FinFET-Source/Drain-Regionen 90 an gegenüberliegenden Seiten der FinFET-Gate-Elektrode 65a ohne ein Dotieren des FinFET-Gates gebildet. Wenn lediglich n-FinFET gebildet werden, wird die FinFET-Gate-Elektrode 65a aus einer in situ n+-dotierten Polysiliziumschicht gebildet, und die n-FinFET-Source- und -Drain-Regionen werden gebildet. Wenn jedoch n- und p-FinFET gebildet werden, wird ein Dotieren unter Verwendung von geeigneten n- und p-Dotierstoffen und Ionenimplantationsmasken durchgeführt. P-, As- oder Sb-Ionen werden beispielsweise implantiert, um n-FinFET-Source/Drain-Regionen zu bilden. B-, In- oder Ga-Ionen werden ferner beispielsweise implantiert, um ein p-FinFET-Gate-Dotieren durchzuführen und um p-FinFET-Source/Drain-Regionen zu bilden. In diesem Fall kann, um eine Zunahme der Schwellenspannung des p-FinFET zu vermeiden, ein Gegendotieren bei dem Kanal des p-FinFET durchgeführt werden.
  • Das Gate-Dotieren wird in der Zwischenzeit hinsichtlich der leitfähigen MOSFET-Gate-Schicht 85 unter Verwendung einer geeigneten n- oder p-Ionenimplantationsmaske durchgeführt. Danach werden MOSFET-Source/Drain-Regionen 95 an gegenüberliegenden Seiten der leitfähigen MOSFET-Gate-Schicht 85 gebildet.
  • Obwohl nicht gezeigt, können die FinFET-Source/Drain-Regionen 90 und die MOSFET-Source/Drain-Regionen 95 aus einer leicht dotierten Drain- (LDD-; LDD = Lightly Doped Drain) Typ-Struktur gebildet werden. In diesem Fall werden Abstandshalter an Seitenwänden der FinFET-Gate-Elektrode 65a und der MOSFET-Gate-Elek trode 85a zwischen einer Hochdichte-Ionenimplantation (etwa E15/cm2) und einer Niederdichte-Ionenimplantation (etwa E 12/cm2 – E 13/cm2) gebildet.
  • 11 bis 19 sind Querschnittsansichten zum Erklären eines Verfahrens zum Herstellen einer Halbleitervorrichtung gemäß einem weiteren Ausführungsbeispiel der vorliegenden Erfindung. Die Halbleitervorrichtung dieses Ausführungsbeispiels ist zumindest teilweise durch eine Mehrzahl von vertikal gestapelten FET, beispielsweise FinFET, unterschiedlicher Leitfähigkeitstypen charakterisiert. Ein erster FinFET eines ersten Leitfähigkeitstyps mit einem in dem Zellbereich von 1 gezeigten Entwurf ist an einer Oberfläche eines Halbleitersubstrats positioniert, und ein zweiter FinFET eines zweiten Leitfähigkeitstyps ist oberhalb des ersten FinFET positioniert. Bei dem folgenden Beispiel ist der erste Leitfähigkeitstyp ein n-Typ, und der zweite Leitfähigkeitstyp ist ein p-Typ. Die Erfindung ist jedoch nicht so begrenzt, und der erste und der zweite Leitfähigkeitstyp können umgekehrt sein.
  • Der linke Abschnitt von jeder der 11 bis 19 ist eine Querschnittsansicht entlang der Reihen-(X-)Richtung (Linie a-a') des in 1 gezeigten Zellbereichs. Der rechte Abschnitt von jeder der 11 bis 19 ist eine Querschnittsansicht entlang der Spalten-(Y-)Richtung (Linie b-b') des Zellbereichs von 1. Der Peripherieschaltungsbereich kann beispielsweise einen MOSFET, wie z. B. derselbe, der bei dem vorhergehenden Ausführungsbeispiel beschrieben ist, aufweisen. Eine solche Konfiguration ist im Folgenden in Verbindung mit einem anschließenden Ausführungsbeispiel beschrieben. Als ein weiteres Beispiel kann alternativ der Peripherieschaltungsbereich vertikal gestapelte FinFET ähnlich zu denselben, die der Zellbereich des vorliegenden Ausführungsbeispiels aufweist, aufweisen.
  • Das vorliegende Ausführungsbeispiel ist auf jeden Typ von Halbleitervorrichtung, der einen FinFET aufweist, anwendbar. Dieses Ausführungsbeispiel ist jedoch insbesondere für eine Implementation bei einer Technologie von statischen Direktzugriffsspeichern (SRAM; SRAM = Static Random Access Memory) geeignet. Bei einem SRAM bilden zwei NMOS-Vorrichtungen und zwei PMOS-Vorrichtungen eine Spei cherzelle, und zwei zusätzliche NMOS-Vorrichtungen werden als ein Pass- bzw. ein Durchlass-Gate-Transistor zum Steuern der Verbindung zwischen der Speicherzelle und einer Bitleitung verwendet. Bei dem Beispiel des vorliegenden Ausführungsbeispiels können die NMOS- und PMOS-Vorrichtungen des SRAM durch n- bzw. p-FinFET ersetzt werden. Bei diesem Beispiel können ferner die n-FinFET, die für den Durchlass-Gate-Transistor und die Speicherzelle verwendet werden, in einer unteren Schicht gebildet werden, und dann können die p-FinFET, die für die Speicherzelle verwendet werden, oberhalb der n-FinFET gebildet werden. Es sei jedoch bemerkt, dass die p-FinFET stattdessen in der unteren Schicht gebildet werden können, und dass die n-FinFET oberhalb der p-FinFET gebildet werden können.
  • Bezug nehmend nun auf 11 wird eine Isolationsschicht 130 in einem Halbleitersubstrat 110, beispielsweise in einem massiven Siliziumsubstrat, gebildet. Eine erste aktive Region 135 wird definiert, in der die Isolationsschicht 130 nicht in dem Halbleitersubstrat 110 gebildet wird. Die Isolationsschicht 130 kann beispielsweise auf die gleiche Art und Weise, wie es im Vorhergehenden in Verbindung mit dem vorhergehenden Ausführungsbeispiel beschrieben ist, gebildet werden. In diesem Fall wird ein Abschnitt des Halbleitersubstrats 110 geätzt, wodurch ein Graben 115 gebildet wird. Als Nächstes wird eine Isolationsschicht-Zwischenlage 120 an einer inneren Wand des Grabens 115 gebildet, und danach wird eine Lückenfüll-Oxidschicht 125 gebildet, um den Graben 115 zu füllen. Die Lückenfüll-Oxidschicht 125 und die Isolationsschicht-Zwischenlage 120 werden anschließend planarisiert, wodurch die Isolationsschicht 130 gebildet wird, die in der Oberfläche des Halbleitersubstrats 110 vergraben ist.
  • Wie in 12 gezeigt ist, wird als Nächstes eine Maskenschicht 150 dieses Beispiels an dem Halbleitersubstrat 110 gebildet. Die Maskenschicht 150 wird als ein Stapel einer Maskenoxidschicht 140 und einer Maskennitridschicht 145 gebildet. Die Maskenschicht 150 wird als Nächstes geätzt, um eine erste Gate-Bildungsregion 155 (für einen FinFET mit einem ersten Leitfähigkeitstyp) zu öffnen. Die Isolationsschicht-Zwischenlage 120 und die Lückenfüll-Oxidschicht 125 der Isolationsschicht 130 werden dann durch die Maske geätzt, bis die erste aktive Region 135 höher als die geätzte Isolationsschicht 130' ist. Auf diese Art und Weise wird eine Rippe 135' gebildet.
  • Bezug nehmend nun auf 13 wird eine erste Gate-Oxidschicht 160 (für den FinFET mit dem ersten Leitfähigkeitstyp) an einer Oberfläche der Rippe 135' (12) des Halbleitersubstrats 110 innerhalb der freigelegten ersten Gate-Bildungsregion 155 (12) gebildet. Die erste Gate-Oxidschicht 160 kann beispielsweise eine Siliziumoxidschicht sein, die durch eine thermische Oxidation aufgewachsen wird. Als Nächstes wird eine erste leitfähige Gate-Schicht 165 (für den FinFET mit dem ersten Leitfähigkeitstyp) an einer Oberfläche der Maskenschicht 150 gebildet, um die erste Gate-Bildungsregion 155 (12) zu füllen. Die erste leitfähige Gate-Schicht 165 kann beispielsweise aus einer in situ n+-dotierten Polysiliziumschicht gebildet werden.
  • Bezug nehmend auf 14 wird die erste leitfähige Gate-Schicht 165 beispielsweise durch ein CMP planarisiert, bis eine oberste Oberfläche der Maskenschicht 150 freigelegt ist. Auf diese Art und Weise wird eine erste Gate-Elektrode 165a (für den FinFET mit dem ersten Leitfähigkeitstyp) innerhalb der ersten Gate-Bildungsregion 155 (12) in ein Damaszierungsmuster vorteilhaft gebildet.
  • Das vorliegende Ausführungsbeispiel ist jedoch nicht auf die Bildung der ersten Gate-Elektrode 165a in ein Damaszierungsmuster begrenzt. Die erste Gate-Elektrode kann beispielsweise stattdessen gemäß einem herkömmlichen Verfahren zum Bilden einer Rippe, zum Bilden einer leitfähigen Gate-Schicht und dann Muster der leitfähigen Gate-Schicht gebildet werden.
  • Bezug nehmend als Nächstes auf 15 wird die Maskenschicht 150 entfernt, und eine Innenimplantation wird durchgeführt, um wahlweise eine Gate-Dotieren zu erreichen und um Source/Drain-Regionen zu bilden. Wenn beispielsweise die erste Gate-Elektrode 165a aus einer in situ n+-dotierten Polysiliziumschicht gebildet wird, werden die Source/Drain-Regionen 170 in dem Zellbereich ohne ein FinFET-Gate-Dotieren gebildet. Die ersten Source/Drain-Regionen 170 können ferner aus einer LDD- Struktur gebildet werden. In diesem Fall werden zusätzliche Verfahren zum Bilden von Abstandshaltern an den Seitenwänden der ersten Gate-Elektrode 165a und zum Ausführen einer zusätzlichen Innenimplantation benötigt.
  • Bezug nehmend auf 16 wird eine Zwischenschicht-Isolationsschicht 175, z. B. eine HDP-CVD-Oxidschicht, an einer gesamten Oberfläche des Halbleitersubstrats 110 gebildet. Ein Durchgangsloch 180 wird als Nächstes in der Zwischenschicht-Isolationsschicht 175 gebildet, um eine der ersten Source/Drain-Regionen 170 freizulegen.
  • Bezug nehmend als Nächstes auf 17 wird dann ein selektives epitaktisches Aufwachsen (SEG; SEG = Selective Epitaxial Growth) von Silizium von dem Oberflächenabschnitt der Source/Drain-Region 170, der durch das Durchgangsloch 180 freigelegt ist, durchgeführt. Auf diese Art und Weise wird eine Siliziumschicht gebildet, die das Durchgangsloch 180 füllt und sich über die Zwischenschicht-Isolationsschicht 175 erstreckt. Die Siliziumschicht wird dann strukturiert bzw. gemustert, um eine zweite aktive Region 185 mit einer rippenförmigen Konfiguration zu definieren. Die zweite aktive Region 185 dient zum Bilden eines FinFET mit einem zweiten Leitfähigkeitstyp.
  • D. h., Bezug nehmend auf 18, dass eine zweite Gate-Oxidschicht 190 (für den FinFET mit dem zweiten Leitfähigkeitstyp) an der zweiten aktiven Region 185 gebildet wird. Die zweite Oxidschicht 190 kann beispielsweise eine Siliziumoxidschicht sein, die durch eine thermische Oxidation aufgewachsen wird. Eine zweite leitfähige Gate-Schicht 195 (für den FinFET mit dem zweiten Leitfähigkeitstyp) wird als Nächstes gebildet. Ein Material der zweiten leitfähigen Gate-Schicht 195 kann sich von demselben der ersten leitfähigen Gate-Schicht 165 unterscheiden. Die zweite leitfähige Gate-Schicht 195 kann beispielsweise aus einem in situ p+-dotierten Silizium gebildet werden. Es ist jedoch vorzuziehen, die zweite leitfähige Gate-Schicht 195 durch Bilden einer undotierten Polysiliziumschicht und dann Dotieren der undotierten Polysiliziumschicht bei einem anschließenden Verfahren zu bilden.
  • Bezug nehmend auf 19 wird die zweite leitfähige Gate-Schicht 195 gemustert, um eine zweite Gate-Elektrode 195a zu bilden. Ein Gate-Dotieren wird anschließend wahlweise durchgeführt, und zweite Source/Drain-Regionen 200 (für den FinFET mit dem zweiten Leitfähigkeitstyp) werden an gegenüberliegenden Seiten der zweiten Gate-Elektrode 195a implantiert. Wenn beispielsweise die zweite Gate-Elektrode 195a aus einer in situ p+-dotierten Polysiliziumschicht gebildet wird, werden die zweiten Source/Drain-Regionen 200 in der zweiten aktiven Region 185 ohne ein Durchführen eines FinFET-Gate-Dotierens gebildet. Wenn ferner die zweite Gate-Elektrode 195a aus einer undotierten Polysiliziumschicht gebildet wird, können die zweiten Source/Drain-Regionen 200 aus einer LDD-Struktur gebildet werden. In diesem Fall werden zusätzliche Verfahren zum Bilden von Abstandshaltern an Seitenwänden der zweiten Gate-Elektrode 195a und zum Ausführen einer zusätzlichen Ionenimplantation benötigt.
  • Bei den in Verbindung mit dem Ausführungsbeispiel von 11 bis 19 dargestellten Beispiel wird das Gate des FinFET mit dem ersten Leitfähigkeitstyp unter Verwendung eines Damaszierungsverfahrens gebildet, und das Gate des FinFET mit dem zweiten Leitfähigkeitstyp wird unter Verwendung eines Musterungsverfahrens durchgeführt. Das Ausführungsbeispiel ist jedoch nicht durch die Art und Weise begrenzt, mit der die Gates hergestellt werden. Das Gate des FinFET mit dem ersten Leitfähigkeitstyp kann stattdessen beispielsweise durch Mustern gebildet werden, und das Gate des FinFET mit dem zweiten Leitfähigkeitstyp kann stattdessen unter Verwendung des Damaszierungsverfahrens gebildet werden.
  • Die Halbleitervorrichtung des Ausführungsbeispiels von 19 weist einen FinFET mit einem ersten Leitfähigkeitstyp und einen FinFET mit einem zweiten Leitfähigkeitstyp, der über den ersten FinFET gestapelt ist, auf. Die gestapelten FinFET sind in dem Zellbereich des Halbleitersubstrats 110 gebildet. Der FinFET mit dem ersten Leitfähigkeitstyp weist die erste Gate-Oxidschicht 160, die erste Gate-Elektrode 165a und die ersten Source/Drain-Regionen 170, die alle in der ersten aktiven Region 135 gebildet sind, auf. Die Zwischenschicht-Isolationsschicht 175 wird an dem FinFET mit dem ersten Leitfähigkeitstyp gebildet. Die zweite aktive Region 185 dringt in die Zwi schenschicht-Isolationsschicht 175 ein und ist mit einer der ersten Source/Drain-Regionen 170 verbunden und erstreckt sich über die Zwischenschicht-Isolationsschicht 175. Der FinFET mit dem zweiten Leitfähigkeitstyp weist die zweite Gate-Oxidschicht 190, die zweite Gate-Elektrode 195a und die zweiten Source/Drain-Regionen 200, die alle bei der zweiten aktiven Region 185 gebildet sind, auf.
  • Wie im Vorhergehenden erwähnt ist, wird bei dem Beispiel dieses Ausführungsbeispiels der FinFET mit dem ersten Leitfähigkeitstyp unter Verwendung eines Damaszierungsverfahrens gebildet. Als solches ist die Oberfläche der Isolationsschicht 130' niedriger als die freigelegte oberste Oberfläche des Halbleitersubstrats 110. Die erste aktive Region 135 bildet somit die Rippe 135', die höher als die Oberfläche der Isolationsschicht 130' ist. Die Gate-Oxidschicht 160 des FinFET mit dem ersten Leitfähigkeitstyp wird entlang der Oberfläche der Rippe 135' gebildet. Die Gate-Elektrode 165a des FinFET mit dem ersten Leitfähigkeitstyp weist eine flache oberste Oberfläche auf und umgibt die Rippe 135'. Die zweite aktive Region 185 ist eine Siliziumschicht, die aus einer der ersten Source/Drain-Regionen 170 selektiv und epitaktisch aufgewachsen wird.
  • Wenn eine Mehrzahl von FinFET mit unterschiedlichen Leitfähigkeitstypen in einem Zellbereich gebildet werden sollen, wird bevorzugt, dass alle FinFET, die in einer unteren Schicht gebildet sind, einen ersten Leitfähigkeitstyp aufweisen, während alle FinFET, die in einer oberen Schicht gebildet werden, einen zweiten Leitfähigkeitstyp aufweisen. Wenn beispielsweise eine SRAM-Zelle aus n-FinFET und p-FinFET, wie im Vorhergehenden erwähnt ist, aufgebaut ist, wird bevorzugt, dass die n-FinFET alle in einer Schicht gebildet werden und die p-FinFET alle in einer anderen Schicht gebildet werden.
  • Das vertikale Stapeln der FinFET vergrößert die Integrationsdichte der Halbleitervorrichtung. Da die leitfähigen Gate-Schichten der FinFET mit unterschiedlichem Leitfähigkeitstyp ferner vorzugsweise nicht in der gleichen Schicht enthalten sind, ist es möglich, die Herstellung von jedem Typ einer leitfähigen Gate-Schicht auf eine Art und Weise zuzuschneiden, die für die Charakteristika des Leitfähigkeitstyps von jeder leitfähigen Gate-Schicht am besten geeignet ist.
  • 20A bis 32B sind Querschnittsansichten zum Erklären eines Verfahrens zum Herstellen einer Halbleitervorrichtung gemäß einem weiteren Ausführungsbeispiel der vorliegenden Erfindung. Die Halbleitervorrichtung dieses Ausführungsbeispiels ist mindestens teilweise durch den Zellbereich, der FinFET mit unterschiedlichen Leitfähigkeitstypen aufweist, und den Peripherieschaltungsbereich, der einen MOSFET aufweist, charakterisiert. Bei dem folgenden Beispiel wird ein p-FinFET über einem n-FinFET in dem Zellbereich gebildet. Die Erfindung ist natürlich nicht derart begrenzt.
  • Der linke Abschnitt von jeder der 20A, 21A, 22A, 23A, 24A, 25A, 26A, 27A, 28A, 29A, 30A, 31A und 32A ist eine Querschnittsansicht entlang der Reihen-(X-)Richtung (Linie a-a') des Zellbereichs von 1. Der rechte Abschnitt von jeder der 20A, 21A, 22A, 23A, 24A, 25A, 26A, 27A, 28A, 29A, 30A, 31A und 32A ist eine Querschnittsansicht entlang der Reihen-(X-)Richtung (Linie a-a') des Peripherieschaltungsbereichs von 1. Der linke Abschnitt der 20B, 21B, 22B, 23B, 24B, 25B, 26B, 27B, 28B, 29B, 30B, 31B und 32B ist eine Querschnittsansicht entlang der Spalten-(Y-)Richtung (Linie b-b') des Zellbereichs von 1. Der rechte Abschnitt von 20B, 21B, 22B, 23B, 24B, 25B, 26B, 27B, 28B, 29B, 30B, 31B und 32B ist eine Querschnittsansicht entlang der Spalten-(Y-)Richtung (Linie b-b') des Peripherieschaltungsbereichs von 1.
  • Bezug nehmend auf 20A und 20B wird eine Isolationsschicht 230 in einem Halbleitersubstrat 210, beispielsweise in einem massiven Siliziumsubstrat, gebildet. Eine erste aktive Region 235 ist dort definiert, wo die Isolationsschicht 230 nicht in der Oberfläche des Halbleitersubstrats 210 gebildet ist. Die Isolationsschicht 230 definiert ferner einen Zellbereich und einen Peripherieschaltungsbereich.
  • Die Isolationsschicht 230 kann beispielsweise auf die gleiche Art und Weise wie bei den vorhergehenden Ausführungsbeispielen gebildet werden. In diesem Fall wird ein Abschnitt des Halbleitersubstrats 210 geätzt, um einen Graben 215 zu bilden. Als Nächstes wird eine Isolationsschicht-Zwischenlage 220 an einer inneren Wand des Grabens 215 gebildet, und dann wird der Graben mit einer Lückenfüll-Oxidschicht 225 gefüllt. Die Lückenfüll-Oxidschicht 225 und die Isolationsschicht-Zwischenlage 220 werden anschließend planarisiert, um die Isolationsschicht 230, die in der Oberfläche des Halbleitersubstrats 210 vergraben ist, zu definieren.
  • Bezug nehmend auf 21A und 21B wird eine Maskenschicht 250 durch Stapeln einer Maskenoxidschicht 240 und einer Maskennitridschicht 245 auf dem Halbleitersubstrat 210 gebildet. Die Maskenschicht 250 wird dann geätzt, um eine erste Gate-Bildungsregion 255 zu öffnen. Die Isolationsschicht-Zwischenlage 220 und die Lückenfüll-Oxidschicht 225 der Isolationsschicht 230 werden als Nächstes durch die Maskenschicht 250 derart geätzt, dass eine obere Oberfläche der ersten aktiven Region 235 höher als die Oberfläche der geätzten Isolationsschicht 230' ist. Auf diese Art und Weise wird eine Rippe 235' gebildet.
  • Bezug nehmend auf 22A und 22B wird dann eine erste Gate-Oxidschicht 260 an der Oberfläche der Rippe 235' (2B) innerhalb der freigelegten ersten Gate-Bildungsregion 255 (21A) gebildet. Die erste Gate-Oxidschicht 260 kann beispielsweise eine Siliziumoxidschicht sein, die durch eine thermische Oxidation aufgewachsen wird. Eine erste leitfähige Gate-Schicht 265 wird als Nächstes an einer Oberfläche der Maskenschicht 250 gebildet, um die erste Gate-Bildungsregion 255 (21A) zu füllen. Die erste leitfähige Gate-Schicht 265 kann aus einer in situ n+-dotierten Polysiliziumschicht gebildet werden.
  • Als Nächstes Bezug nehmend auf 23A und 23B wird die erste leitfähige Gate-Schicht 265 beispielsweise durch ein CMP planarisiert, bis eine oberste Oberfläche der Maskenschicht 250 freigelegt ist. Auf diese Art und Weise wird eine erste Gate-Elektrode 265a innerhalb der ersten Gate-Bildungsregion 255 (21A) in ein Damaszierungsmuster vorteilhaft gebildet.
  • Bezug nehmend auf 24A und 24B wird eine Schutzschicht 270, z. B. eine HDP-CVD-Oxidschicht, an einer gesamten Oberfläche des Halbleitersubstrats 210 gebildet. Die Schutzschicht 270, die wahlweise ist und weggelassen werden kann, dient dazu, die erste Gate-Elektrode 265a bei anschließenden Verfahren zu schützen.
  • Bezug nehmend auf 25A und 25B werden die Schutzschicht 270 und die Maskenschicht 250 in dem Peripherieschaltungsbereich geätzt, um eine MOSFET-Gate-Bildungsregion 275 zu erzeugen. Hier bleibt der Zellenbereich durch die Schutzschicht 270 bedeckt. Eine MOSFET-Gate-Oxidschicht 280 wird danach an der Oberfläche des Halbleitersubstrats 210 innerhalb der MOSFET-Gate-Bildungsregion 270 gebildet. Die MOSFET-Gate-Oxidschicht 280 kann beispielsweise eine Siliziumoxidschicht sein, die durch eine thermische Oxidation aufgewachsen wird.
  • Bezug nehmend auf 26A und 26B wird eine leitfähige MOSFET-Gate-Schicht 285 an einer Oberfläche der Schutzschicht 270 gebildet, um die MOSFET-Gate-Bildungsregion 275 (25A) zu füllen. Die leitfähige MOSFET-Gate-Schicht 285 kann aus einer undotierten Polysiliziumschicht gebildet werden.
  • Bezug nehmend auf 27A und 27B wird die leitfähige MOSFET-Gate-Schicht 285 planarisiert, bis die oberste Oberfläche der Maskenschicht 250 freigelegt ist. Auf diese Art und Weise wird eine MOSFET-Gate-Elektrode 285 innerhalb der MOSFET-Gate-Bildungsregion 275 (25A) in ein Damaszierungsmuster gebildet. Ein CMP kann beispielsweise verwendet werden, um die leitfähige MOSFET-Gate-Schicht 285 zu planarisieren.
  • Als Nächstes Bezug nehmend auf 28A und 28B wird die Maskenschicht 250 entfernt, und eine Innenimplantation wird durchgeführt, um ein Gate-Dotieren wahlweise zu erreichen und um Source/Drain-Regionen zu bilden. Wenn beispielsweise die erste Gate-Elektrode 265a aus einer in situ n+-dotierten Polysiliziumschicht gebildet wird, werden die ersten Source/Drain-Regionen 190 in dem Zellbereich ohne ein FinFET-Gate-Dotieren gebildet.
  • Ein Gate-Dotieren kann in der Zwischenzeit hinsichtlich der leitfähigen MOSFET-Gate-Schicht 285 unter Verwendung einer Ionenimplantationsmaske, die für die n- oder p-Leitfähigkeit geeignet ist, durchgeführt werden, und dann können MOSFET-Source/Drain-Regionen 295 gebildet werden. Die ersten Source/Drain-Regionen 290 und die MOSFET-Source/Drain-Regionen 295 können ferner aus einer LDD-Struktur gebildet werden. In diesem Fall werden zusätzliche Verfahren zum Bilden von Abstandshaltern an Seitenwänden der ersten Gate-Elektrode 265a und der MOSFET-Gate-Elektrode 285a und zum Ausführen von zusätzlichen Innenimplantationen benötigt.
  • Bezug nehmend auf 29A und 29B wird eine Zwischenschicht-Isolationsschicht 300 an der gesamten Oberfläche des Halbleitersubstrats 210 gebildet, und danach wird ein Durchgangsloch 305 gebildet, um eine der ersten Source/Drain-Regionen 290 freizulegen.
  • Bezug nehmend auf die 30A und 30B wird ein SEG von Silizium an dem Oberflächenabschnitt der ersten Source/Drain-Region 290, der durch das Loch 305 freigelegt ist, durchgeführt, um dadurch eine Siliziumschicht zu bilden, die das Durchgangsloch 305 füllt und sich über die Zwischenschicht-Isolationsschicht 300 erstreckt. Die Siliziumschicht wird dann gemustert, um eine zweite aktive Region 310 mit einer Rippenformkonfiguration zu bilden.
  • Als Nächstes Bezug nehmend auf 31A und 31B wird eine zweite Gate-Oxidschicht 315 an der zweiten aktiven Region 310 gebildet. Die zweite Gate-Oxidschicht 315 kann beispielsweise eine Siliziumoxidschicht sein, die durch eine thermische Oxidation aufgewachsen wird. Eine zweite leitfähige Gate-Schicht 320 wird als Nächstes gebildet. Die zweite leitfähige Gate-Schicht 320 kann beispielsweise aus einer undotierten Polysiliziumschicht gebildet werden.
  • Bezug nehmend auf 32A und 32B wird die zweite leitfähige Gate-Schicht 320 gemustert, um eine zweite Gate-Elektrode 320a zu bilden. Eine Ionenimplantation wird anschließend durchgeführt, um wahlweise ein Gate-Dotieren zu erreichen und um zweite Source/Drain-Regionen 325 zu bilden. Die zweiten Source/Drain-Regionen 325 können aus einer LDD-Struktur gebildet werden. In diesem Fall werden zusätzliche Verfahren zum Bilden von Abstandshaltern an den Seitenwänden der zweiten Gate-Elektrode 320a und zum Ausführen einer zusätzlichen Ionenimplantation benötigt.
  • Wie in 32A und 32B gezeigt ist, weist eine Halbleitervorrichtung FinFET mit einem ersten und einem zweiten Leitfähigkeitstyp, die in einem Zellbereich gestapelt sind, und einen MOSFET, der in einem Peripherieschaltungsbereich gebildet ist, auf. Der FinFET mit dem ersten Leitfähigkeitstyp weist die erste Gate-Oxidschicht 260, die erste Gate-Elektrode 265a und die ersten Source/Drain-Regionen 290, die alle an der ersten aktiven Region 235 gebildet sind, auf. Die Zwischenschicht-Isolationsschicht 300 ist an dem FinFET mit dem ersten Leitfähigkeitstyp gebildet, und die zweite aktive Region 310 dringt in die Zwischenschicht-Isolationsschicht 300 ein, um mit einer der ersten Source/Drain-Regionen 290 verbunden zu sein, und erstreckt sich über die Zwischenschicht-Isolationsschicht 300. Der FinFET mit dem zweiten Leitfähigkeitstyp weist die zweite Gate-Oxidschicht 315, die zweite Gate-Elektrode 320a und die zweiten Source/Drain-Regionen 325, die alle an der zweiten aktiven Region 310 gebildet sind, auf.
  • Da der FinFET mit dem ersten Leitfähigkeitstyp bei diesem Beispiel unter Verwendung eines Damaszierungsverfahrens gebildet wird, ist die Oberfläche der Isolationsschicht 230' niedriger als die obere Oberfläche des Halbleitersubstrats 210, und die erste aktive Region 235 bildet die Rippe 235, die sich über die Oberfläche der Isolationsschicht 240' erstreckt. Die erste Gate-Oxidschicht 260 ist entlang der Oberfläche der Rippe 235' gebildet. Die erste Gate-Elektrode 265a weist eine allgemein flache oberste Oberfläche auf und umgibt die Rippe 235'. Die zweite aktive Region 300 ist eine Siliziumschicht, die durch ein SEG aus der Oberfläche von einer der ersten Source/Drain-Regionen 290 erhalten wird.
  • Der MOSFET weist die MOSFET-Gate-Oxidschicht 280, die MOSFET-Gate-Elektrode 285a und die MOSFET-Source/Drain-Regionen 295, die alle in dem Peripherieschaltungsbereich gebildet sind, auf.
  • Wenn eine Mehrzahl von FinFET von unterschiedlichen Leitfähigkeitstypen in dem Zellbereich gebildet werden soll, wird bevorzugt, dass alle FinFET, die in einer unteren Schicht gebildet sind, einen ersten Leitfähigkeitstyp aufweisen, während alle FinFET, die in einer oberen Schicht gebildet sind, einen zweiten Leitfähigkeitstyp aufweisen. Wenn beispielsweise eine SRAM-Zelle aus n-FinFET und p-FinFET, wie im Vorhergehenden erwähnt ist, aufgebaut ist, wird bevorzugt, dass die n-FinFET alle in einer Schicht gebildet sind und die p-FinFET alle in einer anderen Schicht gebildet sind.
  • Ein vertikales Stapeln der FinFET vergrößert die Integrationsdichte der Halbleitervorrichtung. Da ferner die leitfähigen Gate-Schichten der FinFET mit unterschiedlichem Leitfähigkeitstyp nicht in der gleichen Schicht enthalten sind, und da der MOSFET in dem Peripherieschaltungskreis enthalten ist, ist es möglich, die Fertigung von jedem Typ einer leitfähigen Gate-Schicht auf eine Art und Weise zuzuschneiden, die für die Charakteristika des Leitfähigkeitstyps jeder leitfähigen Gate-Schicht am besten geeignet ist.
  • Bei den im Vorhergehenden beschriebenen Ausführungsbeispielen sind beispielsweise FinFET mit zwei Leitfähigkeitstypen in zwei Schichten gebildet, d. h. einer unteren Schicht bzw. einer oberen Schicht. Zusätzliche FinFET, die in zusätzlichen Schichten enthalten sind, können jedoch ferner vorgesehen sein. Eine zweite Isolationsschicht ist über dem zweiten FinFET mit dem zweiten Leitfähigkeitstyp gebildet, und ein dritter FinFET mit dem ersten Leitfähigkeitstyp kann beispielsweise über der zweiten Isolationsschicht positioniert sein und eine dritte Gate-Elektrode, die sich über eine oberste Oberfläche und gegenüberliegende Seitenoberflächen einer dritten aktiven Region erstreckt, aufweisen, wobei die dritte aktive Region des dritten FinFET mit einer Source/Drain-Region des zweiten FinFET über eine Öffnung in der zweiten Isolationsschicht verbunden ist.

Claims (17)

  1. Verfahren zum Herstellen einer Halbleitervorrichtung, mit folgenden Schritten: Bereitstellen eines Halbleitersubstrats (10) mit einem Zellbereich und einem Peripherieschaltungsbereich; Bilden einer Isolationsschicht (30) in dem Halbleitersubstrat (10), wodurch in dem Zellbereich eine erste aktive Region (35) und in dem Peripherieschaltungsbereich eine zweite aktive Region (35) definiert wird; Bilden einer Maskenschicht (50) über dem Zellbereich und dem Peripherieschaltungsbereich des Halbleitersubstrats (10); Bilden eines FinFET-Gates in dem Zellbereich des Halbleitersubstrates (10) durch Bilden einer ersten Öffnung in der Maskenschicht (50), um eine erste Gate-Bildungsregion (55) in dem Zellbereich des Halbleitersubstrats (10) freizulegen, durch Ätzen des freigelegten Abschnittes der Isolationsschicht (30) bis zu einer vorbestimmten Dicke derart, dass die oberste Oberfläche des freigelegten Abschnittes der ersten aktiven Region (35) höher ist als die oberste Oberfläche der geätzten Isolationsschicht (30') und eine Rippe (35') gebildet wird, und durch Bilden einer FinFET-Gate-Elektrode (65a) in der ersten Öffnung in der Maskenschicht unter Verwendung eines Damaszierungsverfahrens; und Bilden eines MOSFET-Gates durch Bilden einer zweiten Öffnung in der Maskenschicht (50), um eine zweite Gate-Bildungsregion in dem Peripherieschaltungsbereich des Halbleitersubstrats (10) freizulegen, und durch Bilden einer MOSFET-Gate-Elektrode (85a) in der zweiten Öffnung unter Verwendung eines Damaszierungsverfahrens.
  2. Verfahren nach Anspruch 1, bei dem das FinFET-Gate vor dem MOSFET-Gate gebildet wird.
  3. Verfahren nach Anspruch 1, bei dem das MOSFET-Gate vor dem FinFET-Gate gebildet wird.
  4. Verfahren nach Anspruch 1, bei dem sich ein Material der FinFET-Gate-Elektrode (65a) von einem Material der MOSFET-Gate-Elektrode (85a) unterscheidet.
  5. Verfahren nach Anspruch 4, bei dem die FinFET-Gate-Elektrode (65a) N+-dotiertes Polysilizium aufweist.
  6. Verfahren nach Anspruch 4, bei dem die FinFET-Gate-Elektrode (65a) SiGe, Si oder Poly-Si aufweist.
  7. Verfahren nach Anspruch 5 oder 6, bei dem die MOSFET-Gate-Elektrode (85a) undotiertes Polysilizium aufweist.
  8. Verfahren nach Anspruch 4, bei dem die FinFET-Gate-Elektrode (65a) ein erstes Metall und die MOSFET-Gate-Elektrode (85a) ein zweites Metall aufweist.
  9. Verfahren nach Anspruch 1, bei dem die FinFET-Gate-Elektrode (65a) und die MOSFET-Gate-Elektrode (85a) ein Metall aufweisen.
  10. Verfahren nach Anspruch 1, bei dem die FinFET-Gate-Elektrode (65a) derart gebildet ist, dass sie drei Seiten der Rippe (35') des Zellbereichs mit einer dazwischen positionierten Gate-Oxidschicht (60) gegenüberliegt.
  11. Verfahren zum Herstellen einer Halbleitervorrichtung, mit folgenden Schritten: Bilden eines ersten FinFET eines ersten Leitfähigkeitstyps auf einem Halbleitersubstrat (110), wobei der erste FinFET eine erste FinFET-Gate-Elektrode (165a) aufweist, die sich über eine oberste Oberfläche und gegenüberliegende Seitenflächen eines als Rippe (135') ausgebildeten Teils einer ersten aktiven Region (135) erstreckt; und das Bilden des ersten FinFET folgende Schritte aufweist: a) Bilden einer Isolationsschicht (130) in einem Halbleitersubstrat (110), wodurch eine erste aktive Region (135) definiert wird; b) Bilden einer Maskenschicht (150) auf dem Halbleitersubstrat (110) und der Isolationsschicht (130); c) Bilden der ersten FinFET-Gate-Elektrode durch Bilden einer Öffnung in der Maskenschicht (150), um eine Gate-Bildungsregion (155) freizulegen, durch Ätzen des freigelegten Abschnittes der Isolationsschicht (130) bis zu einer vorbestimmten Dicke derart, dass die oberste Oberfläche des freigelegten Abschnittes der ersten aktiven Region (135) höher ist als die oberste Oberfläche der geätzten Isolationsschicht (130'), und durch Bilden der ersten FinFET-Gate-Elektrode (165a) in der Öffnung in der Maskenschicht unter Verwendung eines Damaszierungsverfahrens; Bilden einer Zwischenschicht-Isolationsschicht (175) über dem ersten FinFET; und Bilden eines zweiten FinFET eines zweiten Leitfähigkeitstyps über der Zwischenschicht-Isolationsschicht (175), der eine zweite FinFET-Gate-Elektrode (195a) aufweist, die sich über eine oberste Oberfläche und gegenüberliegende Seitenflächen eines in Form einer Rippe ausgebildeten Teils einer zweiten aktiven Region (185) erstreckt.
  12. Verfahren nach Anspruch 11, das ferner das Verbinden der zweiten aktiven Region (185) des zweiten FinFET mit einer Source/Drain-Region (90) des ersten FinFET über eine Öffnung (180) in der Zwischenschicht-Isolationsschicht (175) aufweist.
  13. Verfahren nach Anspruch 12, bei dem die zweite aktive Region (185) durch ein selektives epitaktisches Aufwachsen (SEG) durch die Öffnung (180) in der Zwischenschicht-Isolationsschicht (175) gebildet wird.
  14. Verfahren nach Anspruch 12, bei dem sich ein Material der ersten Gate-Elektrode (165a) von einem Material der zweiten FinFET-Gate-Elektrode (195a) unterscheidet.
  15. Verfahren nach Anspruch 14, bei dem die erste FinFET-Gate-Elektrode (165a) N+-dotiertes Polysilizium aufweist.
  16. Verfahren nach Anspruch 14, bei dem die erste Gate-Elektrode (165a) SiGe aufweist.
  17. Verfahren nach Anspruch 14 oder 15, bei dem die zweite FinFET-Gate-Elektrode (195a) P+-dotiertes Polysilizium aufweist.
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