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Gebiet der vorliegenden Erfindung
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Die vorliegende Erfindung betrifft im Allgemeinen die Herstellung integrierter Schaltungen und betrifft insbesondere die Herstellung modernster Feldeffekttransistoren, etwa von MOS-Transistorstrukturen mit einer Gateelektrode mit einer Gatehöhe, die eine geringere Ionenblockierwirkung besitzt.
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Beschreibung des Stands der Technik
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Der Herstellungsprozess für integrierte Schaltungen ist auf viele Weisen verbessert, wobei dies durch die Bestrebungen beschleunigt wird, die Strukturgrößen der einzelnen Schaltungselemente zu verringern. Gegenwärtig und in der vorhersehbaren Zukunft wird der Großteil der integrierten Schaltungen auf Basis von Siliziumbauelementen auf Grund der guten Verfügbarkeit von Siliziumsubstraten und auf Grund der gut etablierten Prozesstechnologien, die über die letzten Jahrzehnte entwickelt wurden, hergestellt. Ein wesentlicher Punkt bei der Entwicklung integrierter Schaltungen mit erhöhter Packungsdichte und besserem Leistungsverhalten ist die Größenreduzierung von Transistorelementen, etwa von MOS-Transistorelementen, um eine größere Anzahl an Transistorelementen vorzusehen, wie dies für das Herstellen moderner CPU's und Speicherbauelemente erforderlich ist. Ein wichtiger Aspekt bei der Herstellung von Feldeffekttransistoren mit geringeren Abmessungen ist die Reduzierung der Länge der Gateelektrode, die den Aufbau eines leitenden Kanals steuert, der das Sourcegebiet und das Draingebiet des Transistors voneinander trennt. Die Source- und Draingebiete des Transistors sind leitende Halbleitergebiete mit Dotiermitteln mit inverser Leitfähigkeitsart im Vergleich zu den Dotierstoffen in dem umgebenden kristallinen aktiven Gebiet, beispielsweise einem Substrat oder einem Wannengebiet bzw. Potentialtopfgebiet.
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Obwohl die Verringerung der Gatelänge notwendig ist, um schnellere und kleinere Transistorelemente zu erhalten, zeigt es sich dennoch, dass eine Vielzahl von Problemen zusätzlich auftreten, um eine korrekte Transistorleistung bei geringer Gatelänge beizubehalten. Eine herausfordernde Aufgabe in dieser Hinsicht ist das Vorsehen flacher Übergangsgebiete zumindest im Bereich des Kanalgebiets, d. h. das Bereitstellen von Source- und Drain-Erweiterungsgebieten, die dennoch eine hohe Leitfähigkeit besitzen, um damit den Widerstand für die Ladungsträgerleitung von dem Kanal zu einem entsprechenden Taktbereich der Drain- und Sourcegebiete zu minimieren. Das Erfordernis für flache Übergänge mit einer hohen Leitfähigkeit wird üblicherweise erfüllt, indem eine Ionenimplantationssequenz ausgeführt wird, so dass eine hohe Dotierstoffkonzentration mit einem Profil erhalten wird, das lateral und in der Tiefe variiert. Das Einführen einer hohen Dosis an Dotiermitteln in einen kristallinen Substratbereich erzeugt jedoch schwere Schäden in der Kristallstruktur, und daher sind eine oder mehrere Ausheizprozesse typischerweise erforderlich, um die Dotierstoffe zu aktivieren, d. h. um die Dotiermitteln an Kristallplätzen anzuordnen, und um die schweren Kristallschäden auszuheilen. Die elektrisch wirksame Dotierstoffkonzentration ist jedoch durch die Fähigkeit des Ausheizprozesses begrenzt, die Dotiermittel tatsächlich elektrisch zu aktivieren. Diese Fähigkeit ist wiederum durch die Festkörperlöslichkeit des Dotierstoffes in dem Siliziumkristall und der Temperatur und der Dauer des Ausheizprozesses begrenzt, die mit den Prozesserfordernissen kompatibel sein müssen. Neben der Dotierstoffaktivierung und dem Ausheilen der Kristallschäden kann auch eine Dotierstoffdiffusion während des Ausheizens auftreten, was zu einem „Verschmieren” des Dotierstoffprofils führt. Ein definiertes Maß an Verschmierung kann vorteilhaft sein zum Einstellen kritischer Transistoreigenschaften, etwa der Überlappung zwischen den Erweiterungsgebieten und der Gateelektrode. In anderen Bereichen der Drain- und Sourcegebiete, d. h. in tieferliegenden Bereichen, kann die Diffusion zu einer Verringerung der Dotierstoffkonzentration an den jeweiligen pn-Übergangsbereichen führen, wodurch die Leitfähigkeit in der Nähe dieser Bereiche verringert wird. Somit ist einerseits eine hohe Ausheiztemperatur wünschenswert im Hinblick auf einen hohen Grad an Dotierstoffaktivierung, für eine Rekristallisierung der implantationsabhängigen Gitterschäden und für eine gewünschte Diffusion flacher Bereiche der Erweiterungsgebiete, während andererseits die Dauer des Ausheizprozesses kurz sein soll, um den Grad der Dotierstoffdiffusion in den tieferen Drain- und Sourcebereichen zu beschränken, was den Dotierstoffgradienten an den jeweiligen pn-Übergängen verringern kann und auch die Gesamtleitfähigkeit auf Grund der Reduzierung der mittleren Dotierstoffkonzentration verkleinern kann. Daher sind für modernste Transistoren die Position, die Form und die Beibehaltung eines gewünschten Dotierstoffprofils wichtige Eigenschaften, um das endgültige Leistungsverhalten des Bauelements festzulegen, da der gesamte Reihenwiderstand des leitenden Pfades zwischen den Drain- und Sourcekontakten einen wesentlichen Teil zum Festlegen des Leistungsverhaltens repräsentiert.
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Ein weiteres Problem, das mit dem lateralen und vertikalen Dotierstoffprofil der Drain- und Sourcegebiete und somit mit den pn-Übergängen verknüpft ist, ist die Gesamtkapazität der pn-Übergänge, die in grober Näherung mit der effektiven Grenzfläche in Beziehung steht, die durch die pn-Übergänge mit dem verbleibenden aktiven Gebiet des Halbleiterbauelements gebildet wird. Um das Leistungsverhalten von SOI-Transistoren weiter zu verbessern, kann die parasitäre Kapazität der pn-Übergänge deutlich verringert werden, indem das vertikale Dotierstoffprofil derart gestaltet wird, dass eine höhere Dotierstoffkonzentration geschaffen wird, die sich hinab zu der vergrabenen isolierenden Schicht erstreckt. Auf diese Weise tragen lediglich die lateral orientierten Grenzflächen, d. h. die pn-Übergänge der Drain- und Source-Gebiete, zur gesamten Kapazität der Übergänge bei, wobei zusätzlich die hohe Dotierstoffkonzentration, die sich bis hinab zu der vergrabenen isolierenden Schicht erstreckt, die gewünschten pn-Übergangseigenschaften liefert und auch zu einem geringeren Gesamtreihenwiderstand der Drain- und Sourcegebiete beiträgt. Das Bereitstellen tiefer Drain- und Sourcegebiete mit einer hohen Dotierstoffkonzentration bis hinab zu der vergrabenen isolierenden Schicht erfordert jedoch aufwendige Implantationsverfahren, wodurch die gesamte Prozesskomplexität vergrößert wird. In anderen Fällen wird eine moderat hohe Dotierstoffkonzentration an der vergrabenen isolierenden Schicht erreicht, indem die Prozessparameter entsprechender Ausheizprozesse derart eingestellt werden, dass die Diffusion der Dotierstoffe während des Ausheizprozesses zu dem gewünschten vertikalen Dotierstoffprofil führt. Die entsprechenden Ausheizparameter sind jedoch unter Umständen nicht mit dem Erfordernis einer reduzierten Transistorlänge kompatibel, da auch eine laterale Diffusion, beispielsweise in Erweiterungsgebieten, auftritt und zu einer modifizierten Kanallänge führt, die daher größere Abstandshalterbreiten erforderlich macht, um damit der größeren Diffusionsaktivität während eines entsprechenden Ausheizprozesses Rechnung zu tragen. Somit sind Ausheizprozesse bei höherer Temperatur mit längeren Prozesszeiten zum Hervorrufen einer Diffusionsaktivität, die somit ein großes thermisches Budget erreichen, eine wenig attraktive Möglichkeit im Hinblick auf das Vergrößern der Packungsdichte modernster Halbleiterbauelemente.
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In jüngerer Vergangenheit wurden Techniken entwickelt, in denen das Transistorleistungsverhalten, beispielsweise das Verhalten von p-Kanaltransistoren, deutlich verbessert wird, indem ein verformtes Halbleitermaterial, etwa eine Silizium-Germanium-Verbindung, vorgesehen wird, die in Drain- und Sourcegebieten von siliziumbasierten aktiven Transistorbereichen erzeugt wird. Die verformte Silizium/Germanium-Verbindung, die auch als eine Silizium/Germanium-Legierung bezeichnet werden kann, wird in einem verformten Zustand auf Grund der Fehlanpassung des Gitterabstands zwischen natürlichem Silizium einer natürlichen Silizium/Germanium-Legierung erzeugt. D. h., das Silizium-Germanium-Material kann auf der Grundlage des Silizium-Gitterabstands hergestellt werden, woraus sich ein verformtes Silizium/Germanium-Kristall-Gitter ergibt, das dann mit den benachbarten Halbleitermaterialien in Wechselwirkung tritt, um damit eine Verspannung auszuüben und damit eine gewisse Verformung hervorzurufen. Wenn die verformte Silizium/Germanium-Legierung in den Drain- und Source-Gebieten vorgesehen wird, wirkt die Verspannung, die durch das verformte Material hervorgerufen wird auf das Kanalgebiet des Transistors, wodurch darin eine kompressive Verformung hervorgerufen wird, die wiederum die Ladungsträgerbeweglichkeit erhöht. In kleinsten Transistorbauelementen, die auf der SOI-Architektur basieren, werden wesentliche Vorteile im Hinblick auf das Leistungsverhalten erreicht, indem eine stark verformte Halbleiterlegierung in der Nähe des Kanalgebiets vorgesehen wird, wobei die Legierung sich über einen wesentlichen Anteil in der Tiefenrichtung der Halbleiterschicht erstreckt. Folglich führt ein effizienter verformungsinduzierender Mechanismus in SOI-Bauelementen in Verbindung mit einer geringeren parasitären Übergangskapazität zu einer gesamten Leistungssteigerung, wobei zusätzlich ein stark reduziertes thermisches Budget entsprechender Ausheizprozesse wünschenswert ist, um damit die Möglichkeit zu schaffen, die lateralen Abmessungen der Transistorbauelemente zu verringern, wie dies zuvor erläutert ist.
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Während der weiteren Größenreduzierung, beispielsweise gemäß der 45 Nanometer-MOSFET-Technologie, ist jedoch die Implantationsenergie zur Herstellung tiefer Drain- und Sourcegebiete von SOI-Bauelementen und von Vollsubstratbauelementen im Wesentlichen durch die Ionenblockierwirkung der Gateelektrode begrenzt, wobei die Dicke der Halbleiterschicht und damit die Tiefe der Drain- und Sourcegebiete vergleichbar ist mit der Höhe der Gateelektrode. Wenn folglich eine gewünschte hohe Dotierstoffkonzentration an einer gewünschten Tiefe einzubauen ist, beispielsweise an der Grenzfläche zwischen der aktiven Halbleiterschicht und der vergrabenen isolierenden Schicht in einer SOI-Konfiguration, ohne dass eine ausgeprägte Dotierstoffdiffusion auftreten soll, die, wie zuvor erläutert ist, zu einer geringeren Dotierstoffkonzentration führen kann, erhält das Kanalgebiet, das unter der Gateelektrode angeordnet ist, ebenfalls die Dotierstoffsorte, wodurch das Transistorverhalten deutlich geändert wird. D. h., während die Implantationsenergie moderat hoch gewählt wird, wie dies beispielsweise für den NMOS-Transistor auf Grund der Natur der n-Dotierstoffsorten und deren Diffusionsverhalten erforderlich ist, um damit die Dotierstoffsorte an einer gewünschten Tiefe anzuordnen, beispielsweise nahe an der Silizium/Siliziumdioxidgrenzfläche eines SOI-NMOS-Transistors, kann die Polysiliziumgateelektrode nicht in effizienter Weise die Implantationssorte blockieren, so dass sich eine unerwünschte Aufdotierung des Kanalgebiets und/oder eine Beeinträchtigung des dünnen Gatedielektrikumsmaterials ergibt. Andererseits kann das Einstellen der Implantationsenergie unter Berücksichtigung der Ionenblockierwirkung der Gateelektrode zu einer geringeren Tiefe der tiefen Drain- und Sourcebereiche des NMOS-Transistors führen, was in SOI-Techniken zu einer größeren Kapazität der Übergänge führt, was sich dann wiederum in einer beeinträchtigten Transistorleistung ausdrückt. Eine geringere Gatehöhe ist jedoch äußerst wünschenswert im Hinblick auf andere Transistoreigenschaften, etwa das Verringern der Abschirmkapazität der Gateelektrode, das Verringern des Aspektverhältnisses, das durch die Bauteiltopographie in dicht gepackten Bauteilgebieten nach der Fertigstellung der grundlegenden Transistorstrukturen erzeugt wird und wodurch abscheideabhängige Ungleichmäßigkeiten während des Abscheidens des dielektrischen Zwischenschichtmaterials und dessen Strukturierung auftreten, und dergleichen.
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In der U 6 872 626 B1 wird ein Verfahren zur Herstellung eines Halbleiterbauteils beschrieben. In dem Verfahren werden Aussparungen in einem Halbleitermaterial gebildet, in denen sodann Source- und Draingebiete ausgebildet werden. Die Ausbildung der Aussparungen erfolgt in Gegenwart einer Oxidschicht und vorläufiger Abstandshalter, die nach der Ausbildung der Source-/Draingebiete entfernt werden.
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In der
US 2007/0 231 983 A1 wird ein Verfahren zur Herstellung eines Halbleiterbauteils beschrieben, in dem P- und N-Kanaltransistoren über Substratgebieten ausgebildeten werden und Silizium-Germaniumgebiete teilweise durch epitaktisches Wachstum in einer Halbleiterregion benachbart zu der Gateelektrodenstruktur des P-Kanaltransistors ausgebildet werden. Gebiete, die benachbart der Gateelektrodenstruktur des N-Kanaltransistors vorgesehen werden, werden auf der oberen Oberfläche von Source-/Draingebieten ausgebildet, die in dem Halbleitermaterial des aktiven Bereichs des N-Kanaltransistors ausgebildet sind.
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Auf Grund der zuvor beschriebenen Situation betrifft die vorliegende Erfindung Bauelemente und Verfahren zur Herstellung tiefer Drain- und Sourcegebiete, wobei eines oder mehrere der oben erkannten Probleme vermieden oder zumindest in der Auswirkung reduziert werden.
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Überblick über die Erfindung
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Im Allgemeinen betrifft die vorliegende Erfindung Techniken und Halbleiterbauelemente zur Herstellung tiefer Drain- und Sourcegebiete insbesondere in n-Kanaltransistoren bei einer vorgegebenen Elektrodenhöhe, indem in geeigneter Weise ein Teil des Drain- und Sourcebereichs des n-Kanaltransistors und des p-Kanaltransistors auf der Grundlage eines sehr effizienten Prozessablaufes vertieft bzw. ausgespart wird. Gemäß einigen anschaulichen Ausführungsformen wird das Herstellen entsprechender Aussparungen für beide Transistorarten in einem gemeinsamen Ätzprozess bewerkstelligt, wobei dennoch unterschiedliche laterale Abstände der Aussparungen im n-Kanaltransistor und im p-Kanaltransistor erreicht werden. Auf diese Weise kann ein leistungssteigender Mechanismus in Form eines verformungsinduzierenden Halbleitermaterials in dem p-Kanaltransistor angewendet werden, während gleichzeitig bessere Bedingungen zur Herstellung tiefer Drain- und Sourcegebiete des n-Kanaltarnsistors geschaffen werden, was durch jeweilige Aussparungen erreicht wird, die einen gewünschten großen Abstand in Bezug auf die Gateelektrode des n-Kanaltransistors besitzen. In einigen anschaulichen Ausführungsformen wird der unterschiedliche Abstand auf der Grundlage eines geeigneten Maskierungsschemas unter Anwendung von Seitenwandabstandshalterelementen erreicht, deren Größe selektiv vor dem Ausführen des Ätzprozesses für die Aussparung verringert werden. Folglich kann die effektive Eindringtiefe der Dotierstoffsorte für den n-Kanaltransistor auf der Grundlage einer geeignet eingestellten Gatehöhe erhöht werden, wobei zusätzlich bessere Prozessbedingungen während des Ätzprozesses für die Aussparungen und während des nachfolgenden epitaktischen Aufwachsens eines verformungsinduzierenden Halbleiterlegierungsmaterials auf Grund eines geringeren Grades an „Strukturmusterbeeinflussung” geschaffen werden.
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Ein bereitgestelltes Verfahren umfasst:
Abdecken eines ersten Halbleitergebiets eines ersten Transistors mit einer ersten Maske, das darauf ausgebildet eine erste Gateelektrodenstruktur mit einer ersten Seitenwandabstandshalterstruktur aufweist, während ein zweites Halbleitergebiet eines zweiten Transistors, das darauf ausgebildet eine zweite Gateelektrodenstruktur mit einer zweiten Seitenwandabstandshalterstruktur aufweist, frei liegt;
Bilden tiefer Drain- und Sourcegebiete in dem zweiten Halbleitergebiet unter Anwendung der zweiten Gateelektrodenstruktur, der zweiten Seitenwandstruktur und der ersten Maske als eine Implantationsmaske;
danach Entfernen zumindest eines Teils der zweiten Seitenwandabstandshalterstruktur;
Bilden erster Aussparungen in dem ersten Halbleitergebiet durch Entfernen von Material des ersten Halbleitergebiets selektiv zu der ersten Seitenwandabstandshalterstruktur;
Bilden zweiter Aussparungen in dem zweiten Halbleitergebiet nach dem Entfernen des mindestens einen Teils der zweiten Seitenwandabstandshalterstruktur;
Bilden tiefer Drain- und Sourcegebiete unter den ersten Aussparungen;
Bilden von Drain- und Sourceerweiterungsgebieten unter den zweiten Aussparungen; und
Bilden eines Halbleitermaterials in den ersten und zweiten Aussparungen, das eine Verformung in Kanalgebieten des ersten und zweiten Transistors induziert.
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Ein weiteres bereitgestelltes Verfahren umfasst
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Bilden erster Aussparungen in einem ersten Halbleitergebiet eines ersten Transistors und Bilden zweiter Aussparungen in einem zweiten Halbleitergebiet eines zweiten Transistors, wobei das zweite Halbleitergebiet tiefe Drain- und Sourcegebiete des zweiten Transistors aufweist, die vor dem Bilden der zweiten Aussparungen gebildet werden;
wobei die ersten Aussparungen so gebildet werden, dass sie einen ersten Abstand zu einem Gateelektrodenmaterial des ersten Transistors aufweisen, und die zweiten Aussparungen so gebildet werden, dass sie einen zweiten Abstand zu einem Gateelektrodenmaterial des zweiten Transistors aufweisen, und wobei der zweite Abstand kleiner als der erste Abstand ist;
Bilden von tiefen Drain- und Sorcegebieten des ersten Transistors unter den ersten Aussparungen;
Bilden eines Halbleitermaterials in den ersten und zweiten Aussparungen, das eine Verformung in Kanalgebieten des ersten und zweiten Transistors induziert;
Bilden von Drain- und Sourceerweiterungsgebieten des ersten Transistors; und
Bilden von Drain- und Sourceerweiterungsgebieten des zweiten Transistors.
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Ein bereitgestelltes Halbleiterbauelement umfasst
einen n-Kanaltransistor mit einem ersten Gateelektrodenmaterial, das über einem ersten Halbleitergebiet gebildet ist, wobei das erste Halbleitergebiet in Aussparungen einen ersten lokal beschränkten Bereich einer Halbleiterlegierung aufweist und wobei der erste Bereich einen ersten lateralen Abstand von dem ersten Gateelektrodenmaterial besitzt; und
einen p-Kanaltransistor mit einem zweiten Gateelektrodenmaterial, das über einem zweiten Halbleitergebiet gebildet ist, wobei das zweite Halbleitergebiet in Aussparungen einen zweiten lokal beschränkten Bereich der Halbleiterlegierung aufweist, und wobei der zweite Bereich einen zweiten lateralen Abstand zu dem zweiten Gateelektrodenmaterial besitzt, und wobei der zweite Abstand kleiner ist als der erste Abstand.
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Kurze Beschreibung der Zeichnungen
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Weitere Ausführungsformen der vorliegenden Erfindung werden in den angefügten Patentansprüchen definiert und gehen deutlicher aus der folgenden detaillierten Beschreibung hervor, wenn diese mit Bezug zu den begleitenden Zeichnungen studiert wird, in denen:
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1a bis 1o schematisch Querschnittsansichten eines Halbleiterbauelements mit einem n-Kanaltransistor und einem p-Kanaltransistor während diverser Fertigungsphasen zeigen, in denen die effektive Eindringtiefe für einen n-Kanaltransistor erhöht wird, wobei gleichzeitig ein verformungsinduzierendes Halbleitermaterial im p-Kanaltransistor gemäß anschaulicher Ausführungsformen geschaffen wird; und
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2a und 2b schematisch Querschnittsansichten des Halbleiterbauelements zeigen, in welchem eine Seitenwandabstandshalterstruktur so vorgesehen wird, dass diese einen Versatzabstandshalter für einen gewünschten Abstand für ein verformungsinduzierendes Halbleitermaterial enthält, in Verbindung mit einem äußeren Abstandshalterelement zum Definieren des lateralen Abstands tiefer Drain- und Sourcegebiete des p-Kanaltransistors und des n-Kanaltransistors gemäß noch weiterer anschaulicher Ausführungsformen.
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Detaillierte Beschreibung
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Im Allgemeinen wird die vorliegende Erfindung die Problematik einer reduzierten Ionenblockierwirkung von Gateelektrodenstrukturen in modernsten Transistorbauelementen, zumindest für eine Art von Transistoren, wenn eine geringere Gatehöhe im Hinblick auf das Reduzieren der Abschirmkapazität der Gateelektrode im Hinblick auf das Verringern der Oberflächentopographie nach dem Vorsehen der Gateelektrodenstruktur, und dergleichen wünschenswert ist. Wie zuvor erläutert ist, zeigen insbesondere SOI-Transistoren eine deutliche Einbuße des Leistungsverhaltens, wenn eine gewünschte hohe Dotierstoffkonzentration nicht an der Grenzfläche zwischen der aktiven Halbleiterschicht und der vergrabenen isolierenden Schicht angeordnet werden kann, da damit eine höhere Kapazität der Übergänge erreicht wird. Durch das Absenken der Drain- und Sourcebereiche zumindest einer Art an Transistoren wird folglich die Ionendotierwirkung effektiv größer, da deutlich geringere Implantationsenergien angewendet werden können, wobei dennoch die Dotierstoffsorte geeignet so positioniert wird, dass diese sich bis hinab zu der vergrabenen isolierenden Schicht erstreckt. Gleichzeitig kann ein entsprechender Ätzprozess zur Herstellung von Aussparungen in den Transistorelememten auf der Grundlage besserer Prozessbedingungen ausgeführt werden, da die Aussparungen für beide Transistortypen hergestellt werden, wodurch ein höherer Grad an Gleichmäßigkeit des Strukturierungsprozesses erreicht wird. Um den gewünschten geringeren Abstand für eine Art an Aussparung in Bezug auf das Gateelektrodenmaterial zu erreichen, wird ein geeignetes Maskierungsschema, etwa auf der Grundlage der Seitenwandabstandshalterstruktur, vor dem Ausführen der Strukturierungssequenz angewendet. Folglich kann die verformungsinduzierende Halbleiterlegierung, etwa eine Silizium/Germanium-Legierung und dergleichen, nahe an dem Kanalgebiet angeordnet werden, wohingegen die entsprechende Halbleiterlegierung mit einem größeren Abstand bei der anderen Transistorart angeordnet wird, wodurch negative Auswirkungen auf das Leistungsverhalten dieses Transistors reduziert werden. In anderen anschaulichen Ausführungsformen werden die an sich vorteilhaften elektronischen Eigenschaften des Silizium/Germanium-Materials in n-Kanaltransistor vorteilhaft ausgenutzt, ohne dass eine entsprechende kompressive Verformungskomponente erzeugt wird, was bewerkstelligt werden kann, indem eine Relaxationsimplantation ausgeführt wird, die während einer beliebigen geeigneten Fertigungsphase ausgeführt wird, d. h. vor dem Entfernen der entsprechenden Abstandshalterstruktur oder nach deren Entfernung, wodurch ebenfalls ein gewisser Grad an Amorphisierung der Drain- und Sourcebereiche erreicht wird, in denen Drain- und Sourceerweiterungsgebiete in einem nachfolgenden Implantationsprozess zu bilden sind. Somit wird in einigen anschaulichen Ausführungsformen ein „Umkehrabstandshalteverfahren” angewendet, um tiefe Drain- und Sourcegebiete eine Transistorart zu bilden, wobei auch im Wesentlichen ein lateraler Abstand einer Aussparung definiert wird, die in der anderen Transistorart gebildet wird, die somit vorteilhaft zur Vergrößerung der Eindringtiefe der entsprechenden Dotierstoffsorte genutzt werden kann. Daraufhin wird die Abstandshalterstruktur so strukturiert, dass der gewünschte Abstand für die Aussparung erreicht wird, wie dies für eine gewünschte hohe verformungsinduzierende Wirkung notwendig ist. Daraufhin wird die beim n-Kanaltransistor hergestellte Aussparung effizient eingesetzt, um die Dotierstoffsorte mit einer geringeren Implantationsenergie einzuführen, weil die nachfolgend hergestellte Halbleiterlegierung zu einem geringeren Drain/Source-Widerstand auf Grund der elektronischen Eigenschaften der Halbleiterlegierung beiträgt.
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Es sollte beachtet werden, dass die vorliegende Erfindung vorteilhaft auf SOI-Bauelemente auf Grund der zuvor erläuterten Gründe im Hinblick auf einer Verringerung der Kapazität der pn-Übergänge angewendet werden kann. Andererseits können die hierin beschriebenen Prinzipien aber auch auf Vollsubstratarchitektur angewendet werden, wenn generell geringere Implantationsenergien auf Grund einer geringeren Gatehöhe zu verwenden sind.
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Mit Bezug zu den begleitenden Zeichnungen werden nunmehr weitere anschauliche Ausführungsformen detaillierter beschrieben.
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1a zeigt schematisch eine Querschnittsansicht eines Halbleiterbauelements 100, das ein Substrat 101 und eine Halbleiterschicht 103 aufweist. Des weiteren ist in der gezeigten Ausführungsform eine vergrabene isolierende Schicht 102, die beispielsweise aus einem beliebigen geeigneten isolierenden Material aufgebaut ist, zwischen dem Substrat 101 und der Halbleiterschicht 103 angeordnet, wodurch eine SOI-Konfiguration gebildet wird. Wie zuvor erläutert ist, ist in anderen anschaulichen Ausführungsformen (nicht gezeigt), die vergrabene isolierende Schicht 102 zumindest lokal nicht in dem Halbleiterbauelement 100 vorgesehen, wodurch eine Vollsubstratarchitektur gebildet wird, d. h. eine Bauteilarchitektur, in der das kristalline Halbleitermaterial der Schicht 103 sich in das Substrat 101 erstreckt. Die Halbleiterschicht 103 besitzt eine geeignete Zusammensetzung und Dicke, wie dies durch die Entwurfsregeln und die Transistoreigenschaften zur Herstellung eines ersten Transistors 110a und eines zweiten Transistors 110b erforderlich ist. Beispielsweise umfasst die Halbleiterschicht 103 einen großen Anteil an Siliziummaterial, wobei dessen Eigenschaften, etwa im Hinblick auf die Ladungsträgerbeweglichkeit auf der Grundlage einer hervorgerufenen Verformung modifiziert werden, wie dies zuvor erläutert ist. Die Halbleiteschicht 103 umfasst mehrere Isolationsstrukturen 103c, die entsprechende aktive Gebiete 103a, 103b für die Transistoren 110a, 110b lateral abtrennen. Es sollte beachtet werden, dass die aktiven Gebiete 103a, 103b nicht notwendiger Weise lateral benachbart zueinander angeordnet sind und dass auch eines oder beide der aktiven Gebiete 103a, 103b geeignet so dimensioniert sind, dass zwei oder mehr einzelne Transistorelemente aufgenommen werden. In der gezeigten Fertigungsphase enthält jeder Transistor 110a, 110b eine Gateelektrodenstruktur 111, die als eine Struktur zu verstehen ist, die zwei oder mehr unterschiedliche Materialien aufweist, wie dies nachfolgend noch detaillierter erläutert ist. Eine Gateelektrodenstruktur ist als eine Struktur zu verstehen, die mindestens ein Elektrodenmaterial und ein Gatedielektrikumsmaterial aufweist, die das Gateelektrodenmaterial von den aktiven Gebieten 103a, 103b trennt. Der Einfachheit halber ist eine genaue Konfiguration der Gateelektrodenstruktur 111 in 1a nicht gezeigt, da eine Vielzahl von Gateelektrodenkonfigurationen typischerweise in anspruchsvollen Anwendungen eingesetzt werden können. Beispielsweise können ein oder mehrere metallenthaltende Elektrodenmaterialien in Verbindung mit konventionellen oder aufwendigen Gatedielektrikumsmaterialien, etwa Materialien mit großem ε, vorgesehen werden, wobei diese als dielektrische Materialien zu verstehen sind, die eine Dielektrizitätskonstante von 10,0 oder größer besitzen. Des weiteren kann Polysiliziummaterial möglicherweise in Verbindung mit einer geeigneten Deckschicht oder Deckschichtstapel vorgesehen sein, wie dies auch nachfolgend detaillierter erläutert ist. Typischerweise besitzt die Gateelektrodenstruktur eine Höhe 111h, die typischerweise nicht geeignet ist, um eine erforderliche Ionenblockierwirkung zum Einführen einer Dotierstoffsorte, etwa einer n-Dotierstoffsorte, bei einer moderat hohen Implantationsenergie zu ermöglichen, die erforderlich wäre, um die Dotierstoffsorte an einer gewünschten Tiefe innerhalb des aktiven Gebiets 103a, d. h. an der Grenzfläche zwischen dem aktiven Gebiet 103a und der vergrabenen isolierenden Schicht 102 in 1a, anzuordnen. Ferner besitzt die Gateelektrodenstruktur 111 eine Länge 111l, die durch die Länge eines entsprechenden Elektrodenmaterials definiert ist. Des weiteren ist eine Seitenwandabstandshalterstruktur 112 an den Gateelektrodenstrukturen 111 ausgebildet und besitzt im Wesentlichen den gleichen Aufbau für die Transistoren 110a, 110b. Die Abstandshalterstruktur 112 ist in einer anschaulichen Ausführungsform aus einem einzelnen Abstandshalterelement aufgebaut, möglicherweise in Verbindung mit einer Ätzstoppbeschichtung (nicht gezeigt), während in anderen anschaulichen Ausführungsformen mindestens ein weiteres Versatzabstandshalterelement vorgesehen ist, wie dies auch nachfolgend detaillierter erläutert ist. Beispielsweise umfasst die Abstandshalterstruktur 112 ein Abstandshalterelement, das auf der Grundlage von Siliziumnitrid hergestellt ist, möglicherweise in Verbindung mit einer Siliziumdioxidätzstoppschicht, wobei jedoch eine beliebige andere Materialzusammensetzung verwendet werden kann, solange ein gewünschtes Ätzwiderstandsverhalten in einer weiter fortgeschrittenen Fertigungsphase erreicht wird.
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Das in 1a gezeigte Halbleiterbauelement 100 kann auf der Grundlage der folgenden Prozesse hergestellt werden. Nach oder vor dem Erzeugen einer geeigneten Basisdotierungskonzentration in den aktiven Gebieten 103a, 103b zur Einstellung der Grundleitfähigkeitsart der Transistoren 110a, 110b, werden die Isolationsstrukturen 103c hergestellt unter Anwendung gut etablierter Lithographie-, Ätz-, Abscheide- und Einebnungstechniken. Daraufhin wird die Gateelektrodenstruktur 111 hergestellt, wobei eine beliebige geeignete Fertigungssequenz eingesetzt wird, wobei dies von der Materialzusammensetzung der Gateelektrodenstruktur 111 abhängt. Wenn beispielsweise Polysilizium zu verwenden ist, möglicherweise in Verbindung mit anderen Materialien, wird ein Gatedielektrikumsmaterial zunächst gebildet, beispielsweise durch Oxidation und/oder durch Abscheidung, und daraufhin werden die gewünschten Materialien aufgebracht, beispielsweise durch CVD bei geringem Druck, wenn Polysiliziummaterial betrachtet wird. Bei Bedarf werden weitere Deckmaterialien abgeschieden und der resultierende Schichtstapel wird dann auf der Grundlage aufwendiger Lithographie- und Ätzverfahren strukturiert. Danach wird die Abstandshalterstruktur 112 hergestellt, wobei Bedarf eine geeignete Sequenz aus Materialschichten aufgebracht wird, beispielsweise auf der Grundlage thermisch aktivierter CVD-Techniken und dergleichen, woran sich ein anisotroper Ätzprozess auf der Grundlage gut etablierter plasmaunterstützter Ätzchemien anschließt. Während der entsprechenden Fertigungssequenz wird eine Breite 112w der Struktur 112 so eingestellt, dass der gewünschte Abstand zu der Gateelektrodenstruktur 111 erreicht wird, wie dies für den Transistor 110b zur Herstellung tiefer Drain-Sourcegebiete geeignet ist.
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1b zeigt schematisch das Halbleiterbauelement 100 in einer Fertigungsphase, in der der Transistor 110a durch eine Maske 104 abgedeckt ist, etwa durch eine Lackmaske, während der Transistor 110b der Einwirkung eines Ionenimplantationsprozesses 105 ausgesetzt ist, während welchem eine geeignete Dotierstoffsorte in den freigelegten Bereich des aktiven Gebiets 103b eingebracht wird, wie dies zum Erzeugen tiefer Drain- und Sourcegebiete für den Transistor 110b erforderlich ist. In der gezeigten Ausführungsform repräsentiert der Transistor 110b einen p-Kanaltransistor, der auch ein verformungsinduzierendes Halbleiterlegierungsmaterial in unmittelbarer Nähe zu der Gateelektrodenstruktur 111 erhält, so dass ein entsprechendes Dotierstoffprofil der tiefen Drain- und Sourcegebiete eine weniger ausgeprägte Wirkung auf das gesamte Transistorverhalten ausübt. Folglich können die Implantationsparameter des Prozesses 105 so gewählt werden, dass ein ungewünschtes Dotierstoffeindringen in ein Kanalgebiet im Wesentlichen vermieden wird.
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1c zeigt schematisch das Halbleiterbauelement 100 mit tiefen Drain- und Sourcegebieten 114d, deren lateraler Abstand zu der Gateelektrodenstruktur 111 im Wesentlichen durch die Breite 112w bestimmt ist. Es sollte beachtet werden, dass in einer anschaulichen Ausführungsform die Maske 104 weiterhin anwesend ist und als eine Ätzmaske während der weiteren Bearbeitung des Bauelements 100 verwendet wird.
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1d zeigt schematisch das Halbleiterbauelement 100, wenn es der Einwirkung einer Ätzumgebung 106 ausgesetzt ist, die in geeigneter Weise eingerichtet wird, um damit das Entfernen von Material der Abstandshalterstruktur 112 des Transistors 110b zu ermöglichen. In einer anschaulichen Ausführungsform wird die Ätzumgebung 106 auf der Grundlage eines nasschemischen Ätzrezepts eingerichtet, wodurch für einen hohen Grad an Selektivität in Bezug auf Material des aktiven Gebiets 103b gesorgt wird. Beispielsweise kann heiße Phosphorsäure effizient als Mittel eingesetzt werden, wenn zumindest ein Teil der Abstandshalterstruktur 112 aus Siliziumnitridmaterial aufgebaut ist. Wie zuvor erläutert ist, kann die Abstandshalterstruktur 112 aus zwei oder mehr Materialien aufgebaut sein, die für einen hohen Ätzwiderstand während des Prozesses 106 sorgen, um damit einen gewünschten Bereich beizubehalten, wie dies nachfolgend detaillierter erläutert ist. In der in
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1d gezeigten anschaulichen Ausführungsform wird die Abstandshalterstruktur 112 entfernt, wenn ein Freilegen eines entsprechenden Elektrodenmaterials der Gateelektrodenstruktur 111 als geeignet erachtet wird. In anderen Fällen besitzen die jeweiligen Seitenwandbereiche eines Elektrodenmaterials daran ausgebildet eine dünne Schutzschicht, die für die Integrität des Elektrodenmaterials und/oder andere Materialien, die in der Gateelektrodenstruktur 111 vorgesehen sind, etwa ein dielektrisches Material mit großem ε, und dergleichen, sorgt. Während des Ätzprozesses 106 kann somit die Maske 104 effizient als eine Ätzmaske eingesetzt werden, wodurch zusätzliche Lithographieschritte vermieden werden.
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1e zeigt schematisch das Halbleiterbauelement 100 nach dem Entfernen der Ätzmaske 104 der 1d. Daraufhin wird der gewünschte Abstand zu der Gateelektrodenstruktur 111 des Transistor 110b für einen nachfolgenden Ätzprozess für Aussparungen festgelegt, wenn der Materialabtrag der Abstandshalterstruktur 112 zu einem nicht geeigneten Verhalten während der weiteren Bearbeitung führt. In diesem Falle kann ein zusätzlicher Versatzabstandshalter hergestellt werden, indem eine geeignete Materialschicht, etwa ein Siliziumnitridmaterial abgeschieden und diese strukturiert wird.
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1f zeigt schematisch das Halbleiterbauelement 100 mit Versatzabstandshaltern 112a, die an der Gateelektrodenstruktur 111 des Transistors 110b gebildet sind, während der entsprechende Versatzabstandshalter 112a an der Abstandshalterstruktur 112 in dem Transistor 110a gebildet ist. Die Versatzabstandshalter 112a können aus Siliziumnitrid oder einem anderen geeigneten Material aufgebaut sein, das den gewünschten Ätzwiderstand während des weiteren Bearbeitens des Bauelements 100 liefert. Beispielsweise kann Siliziumnitridmaterial auf der Grundlage eines thermisch aktivierten CVD-Prozesses aufgebracht werden, um damit eine gewünschte hohe Materialdichte und Steuerbarkeit der Abscheiderate zu erreichen, wodurch eine gewünschte Schichtdicke erlangt wird, die dann zu einer entsprechenden Breite 112o gemäß den Bauteilerfordernissen des Transistors 110b führt. Beispielsweise liegt die Breite der Abstandshalter 112a im Bereich von ungefähr 1 nm bis mehrere Nanometer, etwa 5 nm und dergleichen, wobei dies von den betrachteten Technologiestandard abhängt.
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1g zeigt schematisch das Halbleiterbauelement 100, wenn es der Einwirkung einer weiteren Ätzumgebung 107 ausgesetzt ist, die auf der Grundlage gut etablierter plasmaunterstützter Ätzchemien eingerichtet wird, um Material der aktiven Gebiete 103a, 103b selektiv zur Gateelektrodenstruktur 111 und zur Abstandshalterstruktur 112 und dem Versatzabstandshalter 112a zu entfernen. Beispielsweise kann eine Ätzchemie auf der Grundlage von Fluor und/oder Chlor verwendet werden, die ein hohes Maß an Selektivität in Bezug auf Siliziumnitridmaterial, Siliziumdioxidmaterial und dergleichen besitzt. Es sollte beachtet werden, dass die Gateelektrodenstrukturen 111 eine geeignete Deckschicht aufweisen können, wenn eine Einwirkung der Ätzumgebung 107 als ungeeignet erachtet wird. Beispielsweise kann eine geeignete Deckschicht vorgesehen werden, wie dies auch nachfolgend detaillierter beschrieben ist. In anderen Fällen liefert das entsprechende Elektrodenmaterial selbst die gewünschte hohe Ätzselektivität. Während des Ätzprozesses 107 werden erste Aussparungen 120a in dem aktiven Gebiet 103a gebildet, wobei ein Abstand von der Gateelektrodenstruktur 111 durch die Breite der Abstandshalterstruktur 112 in Kombination mit dem Versatzabstandshalter 112a bestimmt ist. Andererseits werden zweite Aussparungen 120b in dem aktiven Gebiet 103b gebildet, wobei deren Abstand durch den Abstandshalter 112a bestimmt ist.
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1h zeigt schematisch das Halbleiterbauelement 100 in einem weiter fortgeschrittenen Herstellungsstadium, in welchem eine Implantationsmaske 108, etwa eine Lackmaske, so gebildet ist, dass diese den zweiten Transistor 110b abdeckt und den ersten Transistor 110a für die Einwirkung eines Implantationsprozesses 109 freilässt, in welchem Prozessparameter geeignet so gewählt sind, dass tiefe Drain- und Sourcegebiete des Transistors 110a gebildet werden. Somit wird die Implantationssorte für den freiliegenden Bereich des aktiven Gebiets 103a durch die Aussparungen 120a eingebracht, wodurch die effektive Dicke des freigelegten Bereichs des aktiven Bereichs 103a verringert ist. Wie zuvor erläutert ist, können geringere Implantationsenergien eingesetzt werden, so dass die Ionenblockierwirkung der Gateelektrodenstruktur 111 und der Abstandshalterstruktur 112 ausreichend ist, um zuverlässig ein Eindringen der Implantationssorte zumindest in einem Kanalgebiet 113 des Transistors 110a zu verhindern.
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1i zeigt schematisch das Halbleiterbauelement 100 nach dem Entfernen der Implantationsmaske 108 aus 1h. Somit sind tiefe Drain- und Sourcegebiete 114d des Transistors 110a am Rand des aktiven Gebiets 103a gebildet und erstrecken sich bis hinab zu der vergrabenen isolierenden Schicht 102, ohne die Integrität des Kanalgebiets zu beeinträchtigen, wie dies zuvor erläutert ist.
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1j zeigt schematisch das Halbleiterbauelement 100 in einer weiter fortgeschrittenen Fertigungsphase, in der eine Implantationsmaske, etwa eine Lackmaske 121, den Transistor 110a abdeckt, während der Transistor 110b frei liegt. Ferner wird eine Ionenimplantationssequenz 122 so ausgeführt, dass geeignete Dotierstoffsorten zur Herstellung von Drain- und Sourerweiterungsgebieten 114e des Transistors 110b eingeführt werden. Die Sequenz 122 kann ferner einen Implantationsschritt zum Einführen einer Dotierstoffsorte mit entgegengesetzter Leitfähigkeitsart im Vergleich zu der implantierten Sorte zur Herstellung von Erweiterungsgebieten 114e enthalten, um damit geeignete gegendotierte Gebiete oder Halo-Gebiete 114c zu erzeugen. Es sollte beachtet werden, dass der Implantationsprozess 122 zumindest in einem der Implantationsschritte auf der Grundlage eines Neigungswinkels ausgeführt werden kann, wobei dies von der Komplexität des erforderlichen Dotierstoffprofils abhängt. Des weiteren werden die Prozessparameter der Sequenz 122 an die Konfiguration angepasst, die durch die Aussparungen 120 vorgegeben ist, wobei typischerweise geringere Implantationsenergien erforderlich sind. Ein geeigneter Satz an Implantationsparametern kann effizient durch Simulation, Experimente und dergleichen bestimmt werden. Nach dem Implantationsprozess 122 wird die Implantationsmaske 121 entfernt und das Bauelement 100 wird für einen nachfolgenden epitaktischen Aufwachsprozess vorbereitet, indem beispielsweise entsprechende nasschemische Reinigungsprozesse und dergleichen ausgeführt werden.
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1k zeigt schematisch das Halbleiterbauelement 100, wenn es der Einwirkung einer Abscheideumgebung 123 ausgesetzt ist, während welcher ein verformungsinduzierendes Halbleitermaterial, etwa eine Silizium/Germanium-Legierung, eine Silizium/Germanium/Zinn-Legierung, eine Silizium/Zinn-Legierung in den Aussparungen 120a, 120b gebildet wird, wodurch entsprechende Bereiche 124a, 124b aus der Halbleiterlegierung bereitgestellt werden. Während des Abscheideprozesses 123 dient der Versatzabstandshalter 112a mit einer Wachstumsmaske, wobei auch ein geeignetes Deckmaterial der Gateelektrodenstruktur 111 für das Unterdrücken einer ausgeprägten Materialabscheidung sorgen kann, wenn dies für die Struktur 111 als ungeeignet erachtet wird. Wie zuvor erläutert ist, besitzt das Material 124b einen geringeren Abstand zu der Gateelektrodenstruktur 111 und kann eine gewünschte hohe Verformungskomponente 113b in den benachbarten Kanalgebiet hervorrufen. Andererseits erzeugt der Materialbereich 124a einen deutlich geringeren Grad an Verformung 113a in dem Kanalgebiet des Transistors 110a auf Grund des deutlich größeren Abstandes.
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1l zeigt schematisch das Halbleiterbauelement 100 in einer weiteren fortgeschrittenen Fertigungsphase, in der eine weitere Implantationsmaske 124, etwa eine Lackmaske, so vorgesehen wird, dass der Transistor 110b abgedeckt wird, während der Transistor 110a frei liegt. In einer anschaulichen Ausführungsform wird ein Implantationsprozess 125 auf der Grundlage geeigneter Implantationssorten ausgeführt, die in Verbindung mit geeignet eingestellten Prozessparametern zu einer deutlichen Verringerung der inneren Verformung des Bereichs 124a führen, wodurch ebenfalls eine Verformung deutlich verringert wird, die in dem Kanalgebiet des Transistors 110a hervorgerufen wird. Z. B. wird der Implantationsprozess 125 auf der Grundlage einer Siliziumsorte, einer Germaniumsorte, einer Xenonsorte und dergleichen ausgeführt, so dass das Material 124a im Wesentlichen amorphisiert wird. Zu diesem Zweck werden geeignete Implantationsenergien und Dosiswerte ausgewählt, was auf der Grundlage von Simulation, Experimenten und dergleichen bewerkstelligt werden kann. Es sollte beachtet werden, dass in anderen anschaulichen Ausführungsformen der Implantationsprozess 125 weggelassen wird, wenn die entsprechende geringere Verformungskomponente 113a (siehe 1k) für die Gesamteigenschaften des Transistors 110a als vernachlässigbar erachtet wird. In diesem Falle kann eine bessere Effizienz des gesamten Fertigungsablaufs erreicht werden.
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1m zeigt schematisch das Halbleiterbauelement 100, wenn es einem Ätzprozess 126 unterzogen wird, der auf der Grundlage der Maske 124 ausgeführt wird. Der Ätzprozess 126 kann auf der Grundlage einer beliebigen geeigneten Ätzchemie ausgeführt werden, etwa mittels eines nasschemischen Ätzrezepts und dergleichen, das die gewünschte Selektivität in Bezug auf das aktive Gebiet 103 besitzt, so dass ein Abtragen der Abstandshalterstruktur 112 und des Versatzabstandshalters 112a erreicht wird. Beispielsweise wird der Ätzprozess 126 auf der Grundlage heißer Phosphorsäure ausgeführt, wenn die Abstandshalter 112a, 112 im Wesentlichen aus Siliziumnitrid aufgebaut sind.
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1n zeigt schematisch das Halbleiterbauelement 100, wenn einer Implantationssequenz 127 unterzogen wird, die auf der Grundlage einer Implantationssorte zur Erzeugung von Drain- und Sourceerweiterungsgebieten 114e ausgeführt wird, möglicherweise in Verbindung mit entsprechenden gegendotierten Gebiete 114c, um damit Drain- und Sourcegebiete 114 zu schaffen, die somit aus den Erweiterungsgebieten 114e und den tiefen Gebieten 114d in Verbindung mit den gegendotierten Gebieten 114c aufgebaut sind. Zu diesem Zweck können beliebige geeignete Prozessparameter angewendet werden, beispielsweise im Hinblick auf Implantationsenergie, Dosis, Neigungswinkel und dergleichen. Es sollte beachtet werden, dass in anderen anschaulichen Ausführungsformen der Ionenimplantationsprozess 125 (siehe 1l) als ein Schritt der Sequenz 127 ausgeführt wird, wodurch ebenfalls für einen gewissen Grad an Amorphisierung gesorgt wird, was vorteilhaft sein kann im Hinblick auf bessere Prozessbedingungen zur Herstellung der Gebiete 114e, 114c. In anderen Fällen ist ein entsprechender höherer Grad an Amorphisierung während eines nachfolgenden Ausheizprozesses vorteilhaft, wodurch die gesamte Kristallqualität noch weiter verbessert werden kann und wodurch auch die Wirkung der Verformungsrelaxation des Bereichs 124a erhöht wird. Es sollte beachtet werden, dass die verformungsinduzierenden Materialien 124a, 124b mit einem gewissen Maß an Dotierung vorgesehen werden können, beispielsweise mit einem gewissen Grad an p-Dotierung, so dass die Gesamtleitfähigkeit der Drain- und Sourcegebiete 114 des Transistors 110b erhöht wird. In diesem Falle kann das Material 124a einen gewissen Grad an Gegendotierung in dem Transistor 110a aufweisen, was jedoch im Wesentlichen keinen negativen Einfluss auf die gesamten Transistoreigenschaften auf Grund des Implantationsprozesses 127 und auf Grund der Tatsache ausübt, dass Kontaktbereiche noch zu bilden sind, die den Transistor 110a innerhalb des Bereichs des Erweiterungsgebiets 114e kontaktieren. In anderen anschaulichen Ausführungsformen wird das Material 124a, 124b als eine im Wesentlichen nicht dotierte Halbleiterlegierung vorgesehen und zusätzliche Dotierstoffsorten werden selektiv in den Transistor 110b eingeführt, wenn dies erforderlich ist, indem ein zusätzlicher Implantationsschritt ausgeführt wird, während der Transistor 110a maskiert ist. In anderen anschaulichen Ausführungsformen (nicht gezeigt) werden die Drain- und Sourceerweiterungsgebiete nach dem Vorsehen des Materials 124b gebildet, während bei Bedarf die gegendotierten Gebiete 114c während des Implantationsprozesses geschaffen werden, wie dies auch zuvor mit Bezug zu 1j beschrieben ist.
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1o zeigt schematisch das Halbleiterbauelement 100 nach dem Entfernen der Maske 124 der 1n. Somit weisen die Transistoren 110a, 110b die Drain- und Sourcegebiete 114 mit einer geeigneten Konfiguration auf, d. h. die tiefen Drain- und Sourcegebiete 114d des Transistors 110a erstrecken sich bis zu einer gewünschten Tiefe, d. h. in der gezeigten Ausführungsform erstrecken sich die Gebiete 114d bis hinab zu der vergrabenen isolierenden Schicht 102, während die Drain- und Sourcegebiete 114 des Transistors 110b einen großen Anteil an verformungsinduzierenden Material aufweisen, d. h. den Bereich 124b, der für eine hohe Verformungskomponente 113b sorgt. Andererseits befindet sich die Halbleiterlegierung 124a in dem Transistor 110a in einem im Wesentlichen entspannten Zustand oder die entsprechende innere Verformung ist weniger effizient auf Grund des größeren Abstands zu der Gateelektrodenstruktur 111. Wie zuvor beschrieben ist, sind in einer anschaulichen Ausführungsform die Erweiterungsgebiete 114e und das Halo-Gebiet 114c des Transistors 110b vor dem Abscheiden der Materialien 124a, 124b hergestellt, wodurch ein Einfluss von durch Abscheidung hervorgerufenen Ungleichmäßigkeiten auf das Dotierstoffprofil des Transistors 110b vermieden werden kann. D. h., Dickenfluktuationen der Materialien 124a, 124b, die durch abscheideabhängige Fluktuationen hervorgerufen werden können, werden nicht in entsprechende Dotierstoffprofilschwankungen übertragen. In anderen anschaulichen Ausführungsformen werden die Erweiterungsgebiete 114e nach dem Abscheiden der Materialien 124a, 124b gebildet, was akzeptabel sein kann, da die Strukturierungssequenz zur Herstellung der Aussparungen und auch der nachfolgende Abscheideprozess zum Einfüllen der Materialien 124a, 124b auf der Grundlage einer besseren Prozessgleichmäßigkeit auf Grund der Verringerung von Effekten durch Strukturmuster ausgeführt werden, wobei dies als Schwankungen der Abscheidrate bzw. der Abtragsrate verstanden werden kann, die durch einen Unterschied in der Dichte der Bauteilstrukturelemente in lokalem Maßstabe hervorgerufen werden.
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Obwohl in 1o der Transistor 110b so dargestellt ist, dass dieser noch den Versatzabstandshalter 112a aufweist, wird in anderen anschaulichen Ausführungsformen der Abstandshalter 112a auf der Grundlage eines zusätzlichen Ätzschrittes entfernt, während in anderen Fällen der Abstandshalter 112a in einer vorhergehenden Fertigungsphase entfernt wird, beispielsweise durch Weglassen des Amorphisierungsimplantationsprozesses 125 (siehe 1l), so dass die entsprechende Maske 124 (siehe 1o) nicht erforderlich ist und die Abstandshalterstruktur 112, 112a des Transistors 110a (siehe 1n) zusammen mit dem Abstandshalter 112a des Transistor 110b während des Prozesses 126 (siehe 1m) entfernt werden kann.
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Die weitere Bearbeitung kann fortgesetzt werden, indem geeignete Ausheizprozesse ausgeführt werden, um Dotierstoffe zu aktivieren und durch Implantation hervorgerufene Schäden auszuheilen, wobei entsprechende Prozessparameter so festgelegt werden, dass ein gewünschtes laterales Dotierstoffprofil erreicht wird, während eine weitere Diffusion von Dotierstoffsorten in die Tiefe nicht erforderlich ist.
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Mit Bezug zu den 2a und 2b werden nunmehr weitere anschauliche Ausführungsformen beschrieben, in denen ein Versatzabstandshalter in einer frühen Fertigungsphase vorgesehen wird.
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2a zeigt schematisch das Halbleiterbauelement 100 mit der Gateelektrodenstruktur 111 und der Abstandshalterstruktur 112. Wie gezeigt weist die Gateelektrodenstruktur 111 ein Gateelektrodenmaterial 111a, etwa Polysilizium, möglicherweise in Verbindung mit einem oder mehreren metallenthaltenden Elektrodenmaterialien, wenn komplexe Gateelektrodenstrukturen betrachtet werden, auf. Des weiteren trennt ein Gateisolationsschicht 111b das Elektrodenmaterial 111a von dem aktiven Gebiet 103a bzw. 103b. Die Gateisolationsschicht 111b kann „konventionelle” dielektrische Materialien, etwa Siliziumdioxid und dergleichen und/oder dielektrische Materialien mit großem ε aufweisen, wie dies zuvor erläutert ist. Es sollte ferner beachtet werden, dass das Gateelektrodenmaterial eine andere Zusammensetzung in den Transistoren 110a, 110b abhängig von den jeweiligen Eigenschaften, etwa der Austrittsarbeit spezieller Elektrodenmaterialien und dergleichen, besitzen kann. Wenn eine Einwirkung auf das Elektrodenmaterial 111a während der weiteren Bearbeitung als ungeeignet erachtet wird, kann die Gateelektrodenstruktur 111 ein oder mehrere Deckmaterialien, etwa Materialien 111c, 111d aufweisen, die in Form von Siliziumnitrid, Siliziumdioxid und dergleichen vorgesehen werden können. Beispielsweise repräsentiert die Materialschicht 111c ein Siliziumnitridmaterial, während die Schicht 111d aus Siliziumdioxid aufgebaut ist. Es sollte jedoch beachtet werden, dass auch eine einzelne Materialschicht oder mehr als zwei Schichten bereitgestellt werden können, wenn dies geeignet ist. Es kann auch eine beliebige andere geeignete Materialzusammensetzung aufgebracht werden, wobei dies von den gesamten Prozess- und Bauteilerfordernissen abhängt. Die Abstandshalterstruktur 111 enthält den Versatzabstandshalter 112a, der in der gezeigten Ausführungsform mit dem Elektrodenmaterial 111a und mit der Gateisolationsschicht 111b in Kontakt ist, wodurch für ein hohes Maß an Integrität dieser Materialien gesorgt ist. Beispielsweise zeigen dielektrische Gatematerialien mit großem ε eine erhöhte Materialerosion, wenn diese mit der Einwirkung nasschemischer Ätzumgebung ausgesetzt werden, die häufig für Reinigungsprozesse, zur Lackabtragung und dergleichen eingesetzt werden. In anderen anschaulichen Ausführungsformen wird eine Ätzstoppbeschichtung (nicht gezeigt) an Seitenwänden des Elektrodenmaterials 111a hergestellt, woran sich der Versatzabstandshalter 112a anschließt. Des weiteren umfasst die Abstandshalterstruktur 112 mindestens ein weiteres Abstandshalterelement, das als äußere Abstandshalter 112c bezeichnet ist, das in Kombination mit einer Ätzstoppbeschichtung 112b an dem Versatzabstandshalter 112a gebildet ist.
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Das in 2a gezeigte Halbleiterbauelement 100 kann auf der Grundalge der folgenden Prozesse hergestellt werden. Nach dem Bilden der Materialschicht für die Gateisolationsschicht 111b wird das Elektrodenmaterial 111a abgeschieden, woran das eine oder die mehreren Deckmaterialien 111c, 111d anschließen. Daraufhin wird ein entsprechender Strukturierungsprozess ausgeführt, woran sich das Abscheiden eines Abstandshaltermaterials anschließt, das dann zu dem Versatzabstandshalter 112a strukturiert wird. Beispielsweise wird ein thermisch aktivierter CVD-Prozess eingesetzt, wie dies auch zuvor erläutert ist. Als nächstes wird die Ätzstoppbeschichtung 112b hergestellt, beispielsweise durch Abscheidung, woran sich das Abscheiden eines Abstandshaltermaterials anschließt, das dann zu dem äußeren Abstandshalterelement 112c auf der Grundlage gut etablierter Ätzstrategien geätzt wird. Daraufhin wird die weitere Bearbeitung fortgesetzt, wie dies zuvor beschrieben ist, beispielsweise mit Bezug zu 1b, d. h. es werden tiefe Drain- und Sourcegebiete in dem Transistor 110b hergestellt.
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2b zeigt schematisch das Halbleiterbauelement 100 in einer weiter fortgeschrittenen Fertigungsphase. Wie gezeigt, sind die tiefen Drain- und Sourcegebiete 114d in dem Transistor 110b mit einem lateralen Abstand bereitgestellt, der durch die Abstandshalterstruktur 112 bestimmt ist. Des weiteren ist das äußere Abstandshalterelement 112c entfernt, was bewerkstelligt werden kann, indem der Transistor 110a abgedeckt wird und das Bauelement 100 einer geeigneten Ätzprozedur unterzogen wird, wie dies zuvor erläutert ist. Beispielsweise wird das äußere Abstandshalterelement 112c auf der Grundlage heißer Phosphorsäure abgetragen. Während des entsprechenden Ätzprozesses kann die Schicht 111d die Integrität der Deckschicht 111c bewahren. Daraufhin wird die Ätzmaske entfernt und das Bauelement 100 wird einem Ätzprozess zum Bilden von Aussparungen unterzogen, wie dies auch zuvor beschrieben ist. Während des entsprechenden Ätzprozesses und dem nachfolgenden epitaktischen Abscheiden der verformungsinduzierenden Halbleiterlegierung bewahren die Deckschichten 111c die Integrität der Elektrodenmaterialien 111a. Danach wird die weitere Bearbeitung fortgesetzt, wie dies auch zuvor beschrieben ist, um die grundlegende Transistorstruktur fertig zu stellen. Folglich bleibt während der gesamten Prozedur zur Herstellung von Drain- und Sourcegebieten, wobei diverse Maskierungsschritte erforderlich sind, die Integrität des Gateelektrodenmaterials 111a und der Gateisolationsschicht 111b mittels des Versatzabstandshalters 112a erhalten.
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Es gilt also: Die vorliegende Erfindung stellt Halbleiterbauelemente und Techniken bereit, in denen ein besseres Transistorverhalten erreicht wird, indem eine verformungsinduzierende Halbleiterlegierung in unmittelbarer Nähe zu einem Kanalgebiet eines p-Kanaltransistors auf der Grundlage geeignet positionierter Aussparungen gebildet wird, während gleichzeitig Aussparungen mit deutlich größerem Abstand in dem n-Kanaltransistor hergestellt werden, durch die dann tiefe Drain- und Sourcegebiete implantiert werden. Somit können der Ätzprozess für die Aussparungen und der epitaktische Aufwachsprozess zur Herstellung des verformungsinduzierenden Materials nach dem Bilden der tiefen Drain- und Sourcegebiete des n-Kanaltransistors für beide Transistorarten gemeinsam ausgeführt werden, wodurch die gesamte Prozesseffizienz und Gleichmäßigkeit gesteigert werden. Bei Bedarf kann eine innere Verformung der Halbleiterlegierung in dem n-Kanaltransistor entspannt werden, wodurch eine kompressive Verformungskomponente in p-Kanaltransistor erzeugt wird, während das Vorhandensein der Halbleiterlegierung für eine bessere Leitfähigkeit auf Grund der unterschiedlichen elektronischen Eigenschaften von beispielsweise einem Silizium/Germanium-Material im Vergleich zu Siliziummaterial sorgt. Folglich kann eine geringere Gatehöhe, die wünschenswert ist im Hinblick auf das Verringern der Abscheidekapazität und/oder der Oberflächentopographie nach der Gatestrukturierung, angewendet werden, ohne das Dotierstoffprofil in den n-Kanaltransistoren negativ zu beeinflussen. Aus diesem Grunde können weitere Fertigungsprozesse, etwa das Abscheiden eines dielektrischen Zwischenschichtmaterials über der grundlegenden Transistorstruktur auf der Grundlage einer weniger anspruchsvollen Bauteilgeometrie bewerkstelligt werden, wodurch die Wirksamkeit von beispielsweise verformungsinduzierenden Mechanismen unter Anwendung stark verspannter dielektrischer Materialien und/oder das Strukturieren einer Kontaktstruktur in die dicht gepackten Bauteilgebiete und dergleichen verbessert wird.